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TWI852111B - 半導體元件及其形成方法 - Google Patents

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TWI852111B
TWI852111B TW111137744A TW111137744A TWI852111B TW I852111 B TWI852111 B TW I852111B TW 111137744 A TW111137744 A TW 111137744A TW 111137744 A TW111137744 A TW 111137744A TW I852111 B TWI852111 B TW I852111B
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TW
Taiwan
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insulating layer
dielectric material
layer
fin structure
region
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TW111137744A
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TW202335289A (zh
Inventor
柯忠廷
郭玳榕
林頌恩
吳振誠
志安 徐
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台灣積體電路製造股份有限公司
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Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202335289A publication Critical patent/TW202335289A/zh
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    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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Abstract

在實施例中，一種元件包含；第一源極/汲極區；在第一源極/汲極之間的第一絕緣鰭狀結構，第一絕緣鰭狀結構包括第一下絕緣層及第一上絕緣層；第二源極/汲極區；及在第二源極/汲極區之間的第二絕緣鰭狀結構，第二絕緣鰭狀結構包括第二下絕緣層及第二上絕緣層，第一下絕緣層及第二下絕緣層包括相同的介電材料，第一上絕緣層及第二上絕緣層包括不同的介電材料。

Description

半導體元件及其形成方法
本發明是有關於一種半導體元件及其形成方法。
半導體元件被使用於各種類電子應用中，諸如，舉例而言，個人電腦、手機、數位相機及其他電子設備。半導體元件通常藉由以下方式所產製：依序地在半導體基材之上沉積絕緣或介電層、導電層及半導體層及半導體材料層，並使用微影製程圖案化各種材料層以在其上形成電路組件及元素。
半導體產業藉由不斷減小最小特徵大小以不斷改善各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，此舉允許將更多的組件被整合至給定的區域中。然而，隨著減少最小特徵大小，產生應被應對之額外問題。
於一實施例中，一種半導體元件包括第一源極/汲 極區、第一絕緣鰭狀結構、第二源極/汲極區及第二絕緣鰭狀結構。第一絕緣鰭狀結構在第一源極/汲極之間，第一絕緣鰭狀結構包括第一下絕緣層及第一上絕緣層。第二絕緣鰭狀結構在第二源極/汲極區之間，第二絕緣鰭狀結構包括第二下絕緣層及第二上絕緣層，第一下絕緣層及第二下絕緣層包括相同的介電材料，第一上絕緣層及第二上絕緣層包括不同的介電材料。
於一實施例中，一種半導體元件包括第一絕緣鰭狀結構、第一閘極結構、第二絕緣鰭狀結構及第二閘極結構。第一絕緣鰭狀結構包括第一下絕緣層及第一上絕緣層，第一上絕緣層包括第一介電材料。第一閘極結構沿著第一下絕緣層的側壁及第一上絕緣層的頂部表面延伸。第二絕緣鰭狀結構包括第二下絕緣層及第二上絕緣層，第二上絕緣層包括第二介電材料，第二介電材料不同於第一介電材料。第二閘極結構沿著第二下絕緣層的側壁及第二上絕緣層的頂部表面延伸。
於一實施例中，一種半導體元件的形成方法包括以下步驟。圖案化多層堆疊以在多個第一奈米結構之間形成第一溝槽並在多個第二奈米結構之間形成第二溝槽，第一溝槽比第二溝槽更寬。在第一溝槽及第二溝槽中沉積第一介電層，第一介電層包括第一介電材料。將位於第一溝槽的第一底部的第一介電層的第一部分轉換成第二介電材料，位於第二溝槽的一第二底部的第一介電層的一第二部分保留成第一介電材料。去除第一奈米結構和第二奈米結構上 方的第一介電層的多個部分，以在第一溝槽中形成第一絕緣鰭狀結構並且在第二溝槽中形成第二絕緣鰭狀結構。
A/B-A/B',C-C':橫截面
D-D',E/F-E/F':橫截面
50:基材
50D:密集區
50N:n型區
50P:p型區
50S:稀疏區
52:多層堆疊
54:第一半導體層
56:第二半導體層
58:遮罩
60,60D:溝槽
62:半導體鰭狀結構
64,66:奈米結構
72:隔離區
76:犧牲間隔件
78:絕緣層
78A:襯裡
78B:填充材料
80,80D,80S:絕緣層
80A:第一絕緣層
80B:第二絕緣層
82,84:轉換製程
86D,86S:下部分
92,92S:絕緣鰭狀結構
94:虛設閘極層
96:遮罩層
104:虛設閘極
106:遮罩
108:閘極間隔件
110,110D,110S,126:凹陷
112:源極/汲極凹陷
114:內部間隔件
118:磊晶源極/汲極區
118A:襯裡層
118B:主層
118C:結束層
122:接觸蝕刻停止層
124:第一層間介電
128,130:開口
134:閘極介電層
136:閘極電極層
140:閘極結構
144:蝕刻停止層
146:第二層間介電
152:閘極觸點
154:源極/汲極觸點
156:金屬-半導體合金區
當與隨附圖式一起閱讀時，可由以下實施方式最佳地理解本揭露內容的態樣。應注意到根據此產業中之標準實務，各種特徵並未按比例繪製。實際上，為論述的清楚性，可任意增加的或減少各種特徵的尺寸。
第1圖為根據一些實施例，以三維視圖例示之奈米結構場效電晶體(奈米FETs)的範例。
第2至25F圖為根據一些實施例，奈米FET的製造中之中間階段的視圖。
第26A至26F圖為根據一些其他實施例，奈米FET的視圖。
第27圖例示將低密度碳化矽轉換成高密度碳化矽時的反應。
以下揭露內容提供用於實行本揭露的不同特徵之許多不同實施例、或範例。後文描述組件及佈置之特定範例以簡化本揭露內容。當然，此等僅為範例且未意圖具限制性。舉例而言，在後文的描述中，在第二特徵之上或上之第一特徵的形成可包含其中以直接接觸方式形成第一特徵及第二特徵的實施例，且亦可包含其中在第一特徵與第 二特徵間形成額外特徵，使得第一特徵及第二特徵可不直接接觸之實施例。此外，在各種範例中，本揭露內容可能重複元件符號及/或字母。此重複係出於簡單及清楚的目的，且重複本身並不規範所論述的各種實施例及/或配置間之關係。
進一步地，為便於描述，本文中可使用諸如「在...之下」、「在...下方」、「較低」、「在...上方」、「較高」及類似者的空間相對術語，以描述圖式中所例示之一個元件或特徵與另一元件(等)或特徵(等)的關係。除圖式中所描繪之定向之外，空間相對術語亦預期涵蓋元件在使用或操作中之不同定向。設備能以其他方式定向(旋轉90度或以其他定向)，且本文中使用之空間相對描述語可同樣以相應的方式解釋。
根據各種實施例，在源極/汲極區之間形成絕緣鰭狀結構。絕緣鰭狀結構阻止磊晶成長，從而允許源極/汲極區在磊晶成長之後保持分離。將源極/汲極區之間的絕緣鰭狀結構的上部分替換成在毗鄰源極/汲極區之間提供更好電性隔離的材料。這可減少洩漏，從而改善所得奈米FET的性能。有利地，將被替換的絕緣鰭狀結構的上部分由不同區的不同材料形成。具體而言，密集區的絕緣鰭狀結構的上部分由第一介電材料形成，稀疏區的絕緣鰭狀結構的上部分由不同於第一介電材料的第二介電材料形成。不同區中的絕緣鰭狀結構的上部分因此具有與彼此不同蝕刻選擇性，而允許在替換不同區中的絕緣鰭狀結構的上部分時， 可使用單獨的蝕刻製程，從而避免圖案負載作用。
在基於特定背景(包含奈米FET的裸晶)描述具體實施例。然而，可將各種實施例應用於包含其他類型的電晶體(例如，鰭狀結構場-效電晶體(finFET)、平面電晶體、或類似者)之裸晶，以取代奈米FET或與奈米FET組合。
第1圖為根據一些實施例，例示之奈米FET(例如，奈米線材FET、奈米片材FET、或類似者)的範例。第1圖為三維視圖，為例示清楚起見，其中省略奈米FET的一些特徵。奈米FET可為奈米片材場效電晶體(NSFET)、奈米線材場效電晶體(NWFET)、全環繞閘極場效電晶體(GAAFET)、或類似者。
奈米FET包含在基材50(例如，半導體基材)上之半導體鰭狀結構62之上之奈米結構66(例如，奈米片材、奈米線材、或類似者)，其中奈米結構66作為奈米FET之通道區。奈米結構66可包含p型奈米結構、n型奈米結構、或其等的組合。毗鄰的半導體鰭狀結構62之間設置隔離區72(諸如淺溝槽隔離(STI)區)，半導體鰭狀結構62可突出相鄰的隔離區72上方及在相鄰的隔離區之間突出。儘管將隔離區72描述/例示成與基材50分離，但如本文所使用，術語「基材」可指代單獨的半導體基材或半導體基材及隔離區的組合。額外地，儘管半導體鰭狀結構62的底部部分例示成與基材50分離，但半導體鰭狀結構62的底部部分可為與基材50連續的單一材料。在此背景中，半導體鰭狀結構62指代在毗鄰隔離區72上方及從相鄰的隔離區 之間延伸之部分。
閘極結構140在半導體鰭狀結構62的頂部表面之上，並沿著奈米結構66的頂部表面、側壁及底部表面。在閘極結構140相對側處的半導體鰭狀結構62上設置磊晶源極/汲極區118。可在各種半導體鰭狀結構62之間共享磊晶源極/汲極區118。舉例而言，可將毗鄰的磊晶源極/汲極區118電性地連接，諸如通過將磊晶源極/汲極區118與相同源極/汲極觸點耦合。
在隔離區72之上，及毗鄰磊晶源極/汲極區118之間設置絕緣鰭狀結構92，亦稱作混合鰭狀結構或介電鰭狀結構。絕緣鰭狀結構92阻止磊晶成長以防止一些磊晶源極/汲極區118在磊晶成長期間聚結。舉例而言，絕緣鰭狀結構92可形成在單元邊界處以分離毗鄰單元的磊晶源極/汲極區118。
第1圖進一步例示在後文圖式中所使用之參考橫截面。橫截面A-A'沿著閘極結構140的縱軸並在，舉例而言，垂直於奈米FET的磊晶源極/汲極區118間之電流方向之方向上。橫截面C-C’沿著著半導體鰭狀結構62的縱軸並在，舉例而言，奈米FET的磊晶源極/汲極區118之間的電流流動的方向上。橫截面D-D'特徵與橫截面A/B-A/B'平行，並延伸通過奈米FET的磊晶源極/汲極區118。橫截面E/F-E/F'平行於橫截面C-C'，並沿著絕緣鰭狀結構92的縱軸。為清楚起見，後續圖式指代此等參考橫截面。
第2至25F圖為根據一些實施例，奈米FET的製造中之中間階段的視圖。第2、3及4圖為三維視圖。第5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A及16B圖為例示沿著著與第1圖中之參考橫截面A/B-A/B'或D-D'任一者之類似截面視圖的截面視圖。第17A、17B、18A、18B、19A、19B、20A、20B、21A、21B、22A、22B、23A、23B、24A、24B、25A及25B圖為例示沿著與第1圖中之參考橫截面A/B-A/B'之類似截面視圖的截面視圖。第16C、17C、18C、19C、20C、21C、22C、23C、24C及25C圖為沿著與第1圖中的參考橫截面C-C'類似的橫截面例示的截面視圖。第16D、17D、18D、19D、20D、21D、22D、23D、24D及25D圖為沿著與第1圖中的參考橫截面D-D'類似的橫截面例示的截面視圖。第16E、16F、19E、19F、25E及25F圖為沿著與第1圖中的參考橫截面E/F-E/F'類似的橫截面例示的截面視圖。
在第2圖中，提供用於形成奈米FET的基材50。基材50可為半導體基材，諸如塊狀半導體、絕緣體上半導體(SOI)、或類似者，此半導體基材可為已(例如，採用p型或n型雜質)摻雜或無摻雜。基材50可為晶圓，諸如矽晶圓。通常而言，SOI基材為在絕緣體層上所形成之半導體材料的層。絕緣體層可為，舉例而言，埋入的氧化物(BOX)層、氧化矽層、或類似者。將絕緣體層提供至(通常為矽或 玻璃基材之)基材上。亦可使用其他基材，諸如多層或梯度基材。在一些實施例中，基材50的半導體材料可包含矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦之複合半導體；包含矽鍺、磷化砷化鎵、鋁砷化銦、鋁砷化鎵、鎵砷化銦、鎵磷化銦及/或鎵磷化砷化銦之合金半導體；閘極；或類似者。
基材50具有n型區50N及p型區50P。n型區50N可用於形成n型元件，諸如奈米OS電晶體，例如，n型奈米FET，而p型區50P可用於形成p型元件，諸如PMOS電晶體，例如，p型奈米FET。n型區50N可與p型區50P實體地分離(並未另外例示)，且可將任意數量的元件特徵(例如，其他有源元件、摻雜區、隔離結構，等)設置於n型區50N與p型區50P之間。儘管例示一個n型區50N及一個p型區50P，可提供任意數量的n型區50N及p型區50P。
可採用p型或n型雜質輕摻雜基材50。可在基材50的上部分上進行抗穿通(anti-punch-through；APT)植入製程以形成APT區。在APT植入期間，可在基材50中植入雜質。雜質可具有與每個將在n型區50N及p型區50P中隨後所形成之源極/汲極區的導電類型相反之導電類型。APT區可在奈米FET中的源極/汲極區之下延伸。可將APT區用於減少從源極/汲極區至基材50之洩漏。在一些實施例中，APT區中之摻雜濃度可1018cm-3至1019cm-3的範圍內。
在基材50之上形成多層堆疊52。多層堆疊52包含交替的第一半導體層54及第二半導體層56。由第一半導體材料形成第一半導體層54，由第二半導體材料形成第二半導體層56。半導體材料可各選自基材50的候選半導體材料。在所例示的實施例中，多層堆疊52包含各三層的第一半導體層54及第二半導體層56。應理解到，多層堆疊52可包含任意數量的第一半導體層54及第二半導體層56。舉例而言，多層堆疊52可包含第一半導體層54及第二半導體層56中的每個的一個層至十個層。
在所例示的實施例中，如隨後將更詳細地描述的，將去除第一半導體層54並將第二半導體層56圖案化以在n型區50N及p型區50P二者中形成奈米FET的通道區。第一半導體層54為犧牲層(或虛設層)，將在後續處理中去除犧牲層(或虛設層)以暴露第二半導體層56的頂部表面及底部表面。第一半導體層54的第一半導體材料為對第二半導體層56的蝕刻具有高蝕刻選擇性的材料，諸如矽鍺。第二半導體層56的第二半導體材料為適用於n型及p型元件二者的材料，諸如矽。
在另一實施例中(並未另外例示)中，會將第一半導體層54圖案化在一個區(例如，p型區50P)中形成用於奈米FET之通道區，且會將第二半導體層56圖案化在另一區(例如，n型區50N)中形成用於奈米FET之通道區。第一半導體層54的第一半導體材料可為適用於p型元件的材料，諸如矽鍺(例如，SixGe1-x，其中x可在0至1的範 圍內)、純鍺、III-V化合物半導體、II-VI化合物半導體、或類似物。第二半導體層56的第二半導體材料可為適用於n型元件的材料，諸如矽、碳化矽、III-V族化合物半導體、II-VI族化合物半導體、或類似物。第一半導體材料及第二半導體材料可具有相對於彼此的蝕刻之高蝕刻選擇性，以便可在不去除n型區50N中之第二半導體層56之情況下去除第一半導體層54，並可在不去除p型區50P中之第一半導體層54之情況下去除第二半導體層56。
在第3圖中，在基材50及多層堆疊52中圖案化溝槽60以形成半導體鰭狀結構62、奈米結構64及奈米結構66。半導體鰭狀結構62為在基材50中所圖案化之半導體帶。奈米結構64及奈米結構66分別包含第一半導體層54及第二半導體層56的其餘部分。可藉由任何可接受的蝕刻製程圖案化溝槽60，諸如反應離子蝕刻(RIE)、中性光束蝕刻(NBE)、類似物、或其等的組合。蝕刻製程可為各向異性製程。
可藉由任何合適的方法圖案化半導體鰭狀結構62及奈米結構64、66。舉例而言，可使用一個或更多個光微影製程，包含雙重圖案化或多圖案化製程，以圖案化半導體鰭狀結構62及奈米結構64、66。通常而言，雙重圖案化或多圖案化製程結合光微影製程及自對準製程，而允許待創建之圖案化具有，舉例而言，比其他使用單一、直接光微影製程所能獲得之間距更小的間距。舉例而言，在一個實施例中，使用光微影製程，以在基材之上形成犠牲層 並圖案化犠牲層。使用自對準製程，以在圖案化的犠牲層旁邊形成間隔件。接著去除犠牲層，且接著將其餘的間隔件用作圖案化半導體鰭狀結構62及奈米結構64、66之遮罩58。
在一些實施例中，半導體鰭狀結構62及奈米結構64、66各自具有在8nm至40nm的範圍內的寬度。在所例示的實施例中，半導體鰭狀結構62及奈米結構64、66在n型區50N及p型區50P中具有大致上相等的寬度。在另一實施例中，在一個區(例如，n型區50N)中之半導體鰭狀結構62及奈米結構64、66可比在另一區(例如，p型區50P)中之半導體鰭狀結構62及奈米結構64、66更寬或更窄。進一步地，縱使每個半導體鰭狀結構62及奈米結構64、66皆例示成整個具有一致的寬度，而在其他實施例中，半導體鰭狀結構62及/或奈米結構64、66可具有錐形的側壁，使得每個半導體鰭狀結構62及/或奈米半導體結構64、66的寬度在朝向基材50之方向連續增加。在此等實施例中，每個奈米結構64、66可具具有不同寬度，且形狀為梯形。
在第4圖中，在基材50之上及毗鄰半導體鰭狀結構62之間的溝槽60中形成STI區72。圍繞至少部分的半導體鰭狀結構62設置STI區72，使得至少部分的奈米結構64、66從毗鄰的STI區72之間突出。在所例示的實施例中，STI區72的頂部表面低於半導體鰭狀結構62的頂部表面。在一些實施例中，STI區72的頂部表面在半 導體鰭狀結構62的頂部表面(在製程變之量內)上方或與之共平面。
可藉由任何合適的方法形成STI區72。舉例而言，可在基材50及奈米結構64、66之上，及在毗鄰半導體鰭狀結構62之間的溝槽60中形成絕緣材料。絕緣材料可為氧化物，諸如氧化矽，氮化物，諸如氮化矽、類似者，或其等的組合，其可藉由化學氣相沉積(CVD)製程，諸如高密度電漿CVD(HDP-CVD)、可流動化學氣相沉積(FCVD)、類似者、或其等的組合，形成絕緣材料。可使用藉由任何可接受的製程所形成之其他絕緣材料。在一些實施例中，絕緣材料為藉由FCVD所形成的氧化矽一旦形成絕緣材料，即可進行退火製程。在一實施例中，可形成絕緣材料使得多餘絕緣材料覆蓋奈米結構64、66。儘管STI區72每個均例示成單層，但一些實施例可利用多個層。舉例而言，在一些實施例中，可首先沿著基材50、半導體鰭狀結構62及奈米結構64、66的表面形成襯裡(並未另外例示)。此後，可在襯裡之上形成絕緣材料，諸如先前所描述之那些。
接著將A11去除製程應用於絕緣材料以去除溝槽60之外的多餘絕緣材料，該多餘材料位於奈米結構64、66之上。在一些實施例中，可利用諸如化學機械拋光(CMP)、回蝕製程、其等的組合、或類似者之平坦化製程在一些實施例中，平坦化製程可暴露遮罩58或去除遮罩58。在平坦化製程之後，絕緣材料及遮罩58或奈米結構 64、66的頂部表面為共平面(在製程變量之內)。據此，通過絕緣材料暴露遮罩58(若存在)或奈米結構64、66的頂部表面。在所例示的實施例中，遮罩58保留在奈米結構64、66上。接著使絕緣材料凹陷以形成STI區72。絕緣材料為凹陷的，使得至少部分的奈米結構64、66從絕緣材料的毗鄰部分之間突出。進一步地，藉由施加適當的蝕刻，隔離區72的頂部表面可具有如所例示之平坦表面、凸起狀表面、凹入狀表面諸如凹碟狀)、或其等的組合。可使用任何可接受的蝕刻製程，諸如對絕緣材料(例如，以比半導體鰭狀結構62及奈米結構64、66的材料更快的速率，選擇性地蝕刻STI區72的絕緣材料)具有選擇性之製程)的一個製程，來凹陷絕緣材料。舉例而言，可使用稀釋的氫氟酸(dHF)作為蝕刻劑來進行氧化物去除。
先前描述的製程只是可如何形成半導體鰭狀結構62及奈米結構64、66的一個範例。在一些實施例中，可使用遮罩及磊晶成長製程形成半導體鰭狀結構62及/或奈米結構64、66。舉例而言，可在基材50的頂部表面之上形成介電層，且可將溝槽蝕刻通過介電層以暴露下層的基材50。可在溝槽中磊晶地成長磊晶結構，且可使介電層凹陷使得磊晶結構從介電層突出以形成半導體鰭狀結構62及/或奈米結構64、66。磊晶結構可包含先前所論描述之交替的半導體材料，諸如第一半導體材料及第二半導體材料。在磊晶結構為磊晶地成長之一些實施例的情況中，磊晶成長材料可在成長期間被原位摻雜，儘管可一起使用原 位摻雜與植入製程，在成長期間被原位摻雜可免除之前及/或後續的植入製程。
進一步地，可在奈米結構64、66、半導體鰭狀結構62及/或基材50中形成適當的阱(並未另外例示)。阱可具有與每個在n型區50N及p型區50P中隨後將形成之源極/汲極區的導電類型相反之導電類型。在一些實施例中，在n型區50N中形成p型阱，在p型區50P中形成n型阱。在一些實施例中，在n型區50N及p型區50P二者中形成p型阱或n型阱。
在具有不同阱類型的實施例中，用於n型區50N及p型區50P的不同植入步驟可使用諸如光抗蝕劑的遮罩(並未另外例示)來實現。舉例而言，可在n型區50N中之半導體鰭狀結構62、奈米結構64、66及STI區72之上形成光抗蝕劑。圖案化光抗蝕劑以暴露p型區50P。可藉由使用旋塗技術形成光抗蝕劑，並可使用可接受的光微影製程技術圖案化光抗蝕劑。一旦圖案化光抗蝕劑，在p型區50P中進行n型雜質植入，且光抗蝕劑可充當遮罩以大致上地防止n型雜質被植入至n型區50N中。n型雜質可為以約1013cm-3至約1014cm-3的範圍內之濃度，被植入至區中之磷、砷、銻、或類似物。在植入之後，可(諸如藉由任何可接受的灰化製程)去除光抗蝕劑。
在p型區50P植入之後或之前，在p型區50P中的半導體鰭狀結構62、奈米結構64、66及STI區72之上形成諸如光抗蝕劑的遮罩(並未另外例示)。圖案化光抗 蝕劑以暴露n型區50N。可藉由使用旋塗技術形成光抗蝕劑，並可使用可接受的光微影製程技術圖案化光抗蝕劑。一旦圖案化光抗蝕劑，在n型區50N中進行n型雜質植入，且光抗蝕劑可充當遮罩以大致上地防止p型雜質被植入至p型區50P中。p型雜質可為以約1013cm-3至約1014cm-3的範圍內之濃度，被植入至區中之硼、氟化硼、銦、或類似者。在植入之後，可(諸如藉由任何可接受的灰化製程)去除光抗蝕劑。
在n型區50N及p型區50P的植入之後，可進行退火以修復植入損壞並活化已植入之p型及/或n型雜質。在為半導體鰭狀結構62及/或奈米結構64、66磊晶成長磊晶結構的一些實施例的情況中，儘管原位及植入摻雜可一起使用，成長的材料可在成長期間被原位摻雜，這可免除植入。
第5A至25B圖例示製造實施例元件中的各種額外步驟。第5A至25B圖例示n型區50N及p型區50P中的任一者中的特徵。舉例而言，例示的結構可適用於n型區50N及p型區50P二者。在隨附各附圖之正文中描述n型區50N及p型區50P的結構上之差異(若有的話)。進一步地，第5A至25B圖例示密集區50D及稀疏區50S中的特徵。密集區50D中的閘極結構具有短長度的通道區，這對於一些類型的元件，諸如高速度操作的元件可能為符合所需的。稀疏區50S中的閘極結構具有長長度的通道區，這對於一些類型的元件，諸如高電源操作的元件可能為符 合所需的。更一般地而言，稀疏區50S中的元件的通道區比密集區50D中的元件的溝道區更長。區50D、50S中的每個可包含來自區50N、50P二者的元件。換言之，密集區50D及稀疏區50S可各自包含n型元件及p型元件。
如隨後將更詳細地描述，將在半導體鰭狀結構62之間形成絕緣鰭狀結構92。第5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A、24A及25A圖各例示兩個半導體鰭狀結構62及部分的絕緣鰭狀結構92及STI區72設置在密集區50D中的兩個半導體鰭狀結構62之間。第5B、6B、7B、8B、9B、10B、11B、12B、13B、14B、15B、16B、17B、18B、19B、20B、21B、22B、23B、24B及25B圖各例示兩個半導體鰭狀結構62及部分的絕緣鰭狀結構92及STI區72設置在稀疏區50S中的兩個半導體鰭狀結構62之間。第16C、17C、18C、19C、20C、21C、22C、23C、24C及25C圖例示半導體鰭狀結構62及在區50D、50S的任一個中在其上形成的結構。第16D、17D、18D、19D、20D、21D、22D、23D、24D及25D圖各例示兩個半導體鰭狀結構62及絕緣鰭狀結構92及STI區72的部分，它們設置於任一區50D、50S的兩個半導體鰭狀結構62之間。第16E、19E及25E圖例示絕緣鰭狀結構92及在密集區50D中在其上形成的結構。第16F、19F及25F圖例示絕緣鰭狀結構92及在稀疏區50S中在其上形成的結構。
在第5A至5B圖中，在遮罩58、半導體鰭狀結構62及奈米結構64、66的側壁上，並進一步形成在STI區72的頂部表面上形成犧牲間隔件76。可藉由在溝槽60中似型地形成犧牲材料並圖案化犧牲材料來形成犧牲間隔件76。犧牲材料可為選自基材50的候選半導體材料的半導體材料，其可藉由諸如氣相磊晶術(VPE)或分子束磊晶術(MBE)的製程成長，藉由諸如化學氣相沉積(CVD)或原子層沉積(ALD)、或類似者。舉例而言，犧牲材料可為矽或矽鍺。可使用諸如乾式蝕刻、濕式蝕刻、或其等組合的蝕刻製程來圖案化犧牲材料。蝕刻製程可為各向異性製程。歸因於蝕刻製程，遮罩58及奈米結構64、66之上的犧牲材料部分被去除，且奈米結構64、66之間的STI區72被部分地暴露。犧牲間隔件76包含溝槽60中的犧牲材料的其餘部分。
在後續的製程步驟中，在犧牲間隔件76的部分之上沉積虛設閘極層94(見下文，第14A至14B圖)，且圖案化虛設閘極層94以形成虛設閘極104(見下文，第16A至16F圖)。接著將虛設閘極104、犧牲間隔件76的下層部分及奈米結構64共同地替換成功能性閘極結構。具體而言，犧牲間隔件76在處理製程期間用作臨時間隔件以劃定絕緣鰭狀結構的邊界，且犧牲間隔件76及奈米結構64隨後將被去除並替換成包裹奈米結構66周圍的閘極結構。由對奈米結構66的材料的蝕刻具有高蝕刻選擇性的材料形成犧牲間隔件76。舉例而言，可由與奈米結構64相 同的半導體材料形成犧牲間隔件76，以便可在單一製程步驟中去除犧牲間隔件76及奈米結構64。替代地，可由與奈米結構66不同的材料形成犧牲間隔件76。
第6A至13B圖例示在與半導體鰭狀結構62毗鄰的犧牲間隔件76與奈米結構64、66之間形成絕緣鰭狀結構92(亦稱作混合鰭狀結構或介電鰭狀結構)。絕緣鰭狀結構92可使隨後所形成的源極/汲極區(參照下文，第18A至18D圖)彼此絕緣及物理地分離。藉由為絕緣鰭狀結構92的下部分形成絕緣層78(見第6A至6B圖)，且接著在絕緣鰭狀結構92的上部分形成絕緣層80(見第8A至12B圖)而形成絕緣鰭狀結構92。絕緣層78可稱作絕緣鰭狀結構92的下絕緣層，且絕緣層80可稱作絕緣鰭狀結構92的上絕緣層。由一種或更多種介電材料形成絕緣層80，該介電材料對絕緣層78的蝕刻具有高蝕刻選擇性，以便絕緣層80可充當硬質遮罩以在後續處理期間保護絕緣層78。
在第6A至6B圖中，在溝槽60中形成用於絕緣鰭狀結構下部分的一個或更多個絕緣層78。如隨後將描述的，可由一種或更多種介電材料形成絕緣層78，該介電材料對半導體鰭狀結構62、奈米結構64、66及犧牲間隔件76的蝕刻具有高蝕刻選擇性。在密集區50D及稀疏區50S中由相同的介電材料形成絕緣層78。在一些實施例中，絕緣層78包含襯裡78A及襯裡78A之上的填充材料78B。
似型地在遮罩58、半導體鰭狀結構62、奈米結構64、66、STI區72及犧牲間隔件76的暴露表面之上形 成襯裡78A。在一些實施例中，由諸如氮化矽、碳氮化矽、氧碳氮化矽、或類似者的氮化物形成襯裡78A，其可藉由諸如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、或類似者任何可接受的沉積製程形成。襯裡78A可在隨後所形成填充材料78B期間減少犧牲間隔件76的氧化，這可有用於犧牲間隔件76的後續去除。
似型地在襯裡78A之上形成填充材料78B，並填充溝槽60的未被犧牲間隔件76或襯裡78A填充的其餘部分。在一些實施例中，由諸如氧化矽、氧氮化矽、氧碳氮化矽、氧碳化矽、或類似者的氧化物形成填充材料78B，其可藉由諸如ALD、CVD、PVD、或類似者的任何可接受的沉積製程形成。填充材料78B可形成絕緣鰭狀結構的下部分的本體以使隨後所形成的源極/汲極區(參照下文，第18A至18D圖)彼此絕緣。
在第7A至7B圖中，可使用一種或更多種可接受的平坦化及/或蝕刻製程去除遮罩58的頂部表面上方的絕緣層78的上部分。平坦化製程可為化學機械拋光(CMP)、回蝕製程、其等的組合、或類似者。蝕刻製程可對絕緣層78為選擇性的(例如，以比犧牲間隔件76及/或遮罩58的材料更快的速率選擇性地蝕刻襯裡78A及填充材料78B的材料)。在蝕刻製程之後，絕緣層78的頂部表面在遮罩58及犧牲間隔件76的頂部表面以下。蝕刻製程重新形成部分的溝槽60。稀疏區50S中的溝槽60S比密集區50D中的溝槽60D更寬。
第8A至12B圖例示用於溝槽60中絕緣鰭狀結構的上部分的絕緣層80的形成。絕緣層80填充溝槽60的未被絕緣層78填充的其餘部分，且歸因於溝槽60D、60S的不同寬度，絕緣層80S比絕緣層80D更寬。由密集區50D及稀疏區50S中的不同材料形成絕緣層80(包含絕緣層80D及絕緣層80S，參照第13A至13B圖)。在所例示的實施例中，由不同材料藉由重複的沉積及轉換製程形成絕緣層80。具體而言，可藉由在區50D、50S中沉積第一介電材料，接著將稀疏區50S中至少部分的絕緣層80S轉換成第二介電材料來形成絕緣層80，而部分的密集區50D中的絕緣層80D保留為第一介電材料。可重複沉積及轉換製程以在區50D、50S中構建絕緣層80D、80S。接著施加去除製程以從稀疏區50S去除絕緣層80(由第一介電材料形成)的未轉換部分並從密集區50D去除絕緣層80(由第二介電材料形成)的轉換部分。據此，由第一介電材料形成密集區50D中的絕緣層80D，由第二介電材料形成稀疏區50S中的絕緣層80S。在密集區50D及稀疏區50S中形成不同材料的絕緣層80允許區50D、50S中的絕緣層80D、80S具有相對於彼此蝕刻的高蝕刻選擇性。
在第8A至8B圖中，似型地在遮罩58、犧牲間隔件76及絕緣層78的暴露表面之上形成第一絕緣層80A。由諸如碳化矽、氮化矽、氧化矽、氮碳化矽、氧碳氮化矽、或類似者的第一介電材料形成第一絕緣層80A，其可藉由 諸如原子層沉積(ALD)、化學氣相沉積(CVD)、似型CVD(例如，可流動CVD)、物理氣相沉積(PVD)、或類似者的任何可接受的沉積製程形成。在一些實施例中，第一絕緣層80A包含處於拉伸應變之下的材料。在一些實施例中，第一絕緣層80A形成為0.02nm至4nm的範圍內的厚度。
在第9A至9B圖中，藉由轉換製程82將部分的第一絕緣層80A從第一介電材料轉換成第二介電材料。將第一介電層的第一部分轉換成第二介電材料包含修改第一介電材料的組成、密度、孔隙率及/或應力。第一介電材料不同於第二介電材料，且在此背景中，當介電材料具有不同的組成、密度、孔隙率及/或應力時，它們為不同的。所得的第二介電材料取決於第一介電材料及轉換製程82的類型，隨後將更詳細地描述。絕緣層78並未被轉換製程82修改。
稀疏區50S中的第一絕緣層80A比密集區50D中的第一絕緣層80A更多地受到轉換製程82的影響，從而僅允許部分的第一絕緣層80A被轉換製程82改性。具體而言，轉換製程82為化學製程，由於稀疏區50S中的溝槽60S大於密集區50D中的溝槽60D，諸如歸因於在溝槽60S中較少擁擠，化學製程可比溝槽60D的底部更容易穿透至溝槽60S的底部。結果為，將稀疏區50S(例如，在溝槽60S的底部)中的第一絕緣層80A的下部分86S轉換成第二介電材料，而第一絕緣層80A的下部分 86D在密集區50D(例如，在溝槽60D的底部)保留成第一介電材料。換言之，轉換製程82對在溝槽60S中第一絕緣層80A的部分的修改比它對在溝槽60D中第一絕緣層80A的部分的修改更多。轉換製程82亦可增加第一絕緣層80A的表面接合能力。
在一些實施例中，轉換製程82包含修改部分的第一絕緣層80A的組成。如此一來，第一介電材料具有與第二介電材料不同的組成。在一些實施例中，最初由碳化矽、氮化矽、或氧化矽形成第一絕緣層80A，且轉換製程82修改第一絕緣層80A的轉換部分的組成，以便其分別為碳氮化矽、氧碳化矽、或氧碳氮化矽。組成修改製程的範例為自由基處理，其中第一絕緣層80A的轉換部分暴露於氮自由基、氧自由基、或其等的組合。可在處理腔室中進行自由基處理。在處理腔室中分配氣體源。氣體源包含一種或更多種自由基前驅物氣體及裝載氣體。氮自由基的可接受的自由基前驅物氣體包含氮氣(N2)、氨氣(NH3)、甲烷(CH4)、其等的組合、或類似者。氧自由基的可接受的自由基前驅物氣體包含二氧化碳(CO2)、氧氣(O2)、其等的組合、或類似者。可接受的裝載氣體包含惰性氣體諸如氦氣(He)、氙氣(Xe)、氖氣(Ne)、氪氣(Kr)、氡氣(Rn)、其等的組合、或類似者。從氣體源生成電漿。可由電漿生成器(諸如變壓器耦合電漿生成器、感應地耦合電漿系統、磁性增強反應離子蝕刻系統、電子迴旋諧振系統、遠程電漿發生器、或類似者)生成電漿。電漿生成器生成射頻功率， 該射頻功率藉由將高於激發電壓的電壓施加至含有氣體源的處理腔室中的電極而從氣體源產生電漿。在一些實施例中，在0.05托至10.0托(諸如1托至2托)範圍內的壓力、25℃至400℃範圍內的溫度(諸如50℃至200℃)生成電漿，持續時間為1秒至10分鐘或0.5秒至3秒。當生成電漿時，會生成自由基(例如，氮及/或氧自由基)及對應的離子。自由基輕易地與第一絕緣層80A的轉換部分的矽原子的開放鍵鍵合，從而硝化及/或氧化第一絕緣層80A的轉換部分，使得第二介電材料由比第一介電材料更多的氮或氧組成。
在一些實施例中，轉換製程82包含修改部分的第一絕緣層80A的密度。如此一來，第一介電材料具有與第二介電材料不同的密度。在一些實施例中，最初由低密度碳化矽形成第一絕緣層80A，且轉換製程82增加第一絕緣層80A的被轉換部分的密度，以便其成為高密度碳化矽。密度修改製程的範例為氬自由基處理，其中第一絕緣層80A的轉換部分暴露於氬自由基。可在處理腔室中進行氬自由基處理。在處理腔室中分配氣體源。氣體源包含自由基前驅物氣體及裝載氣體。氬自由基的可接受的自由基前驅物氣體包含Ar或類似者。可接受的裝載氣體包含He、N2、其等的組合、或類似者。從氣體源生成電漿。可由電漿生成器(諸如變壓器耦合電漿生成器、感應地耦合電漿系統、磁性增強反應離子蝕刻系統、電子迴旋諧振系統、遠程電漿發生器、或類似者)生成電漿。電漿生成器生成射頻 功率，該射頻功率藉由將高於激發電壓的電壓施加至含有氣體源的處理腔室中的電極而從氣體源產生電漿。當生成電漿時，會生成自由基(例如，氬自由基)及對應的離子。氬自由基轟擊第一絕緣層80A的轉換部分，從而使第一絕緣層80A的轉換部分密集，使得第二介電材料比第一介電材料更密集。在一些實施例中，第二介電材料的密度與第一介電材料的密度之比值約為2.28。第27圖例示將低密度碳化矽轉換成高密度碳化矽時的反應。在該反應中，低密度碳化矽含有C-H鍵或官能團，並且轉換製程82去除氫末端以致使Si-C-Si交聯並形成高密度碳化矽。
在一些實施例中，轉換製程82包含修改部分的第一絕緣層80A的孔隙率。如此一來，第一介電材料具有與第二介電材料不同的孔隙率。在一些實施例中，第一絕緣層80A最初由不可滲透的碳化矽、氮化矽、或碳氧化矽形成，且轉換製程82增加第一絕緣層80A的轉換部分的孔隙率，以便其為多孔碳化矽、氧化矽、氧氮化矽、或氧碳氮化矽。孔隙率修改製程的範例為退火製程，其中第一絕緣層80A的轉換部分在其暴露於含有氮及/或氧的環境時被退火。在一些實施例中，儘管可使用其他製程氣體，退火製程為使用O2或N2作為製程氣體在300℃至900℃的範圍內的溫度下進行的乾式退火。退火製程將碳驅出第一絕緣層80A的轉換部分及/或驅使氧或氮進入至第一絕緣層80A的轉換部分中，從而增加第一絕緣層80A的轉換部分的孔隙率，使得第二介電材料比第一介電材料更為 多孔。
在一些實施例中，轉換製程82包含修改部分的第一絕緣層80A的應力。如此一來，第一介電材料處於與第二介電材料不同的應力之下。在一些實施例中，第一絕緣層80A最初由氮化矽或碳氮化矽在拉伸應變之下形成，轉換製程82降低第一絕緣層80A的轉換部分的應力，以便其為氮化矽、氧氮化矽、或氧氮碳化矽在中性或壓縮應變之下。應力修改製程的範例為自由基處理，其中將第一絕緣層80A的轉換部分暴露於氬自由基或氧自由基。可在處理腔室中進行自由基處理。在處理腔室中分配氣體源。氣體源包含自由基前驅物氣體及裝載氣體。氬自由基的可接受的自由基前驅物氣體包含氬氣(Ar)、或類似者。氧自由基的可接受的自由基前驅物氣體包含氧氣(O2)、或類似者。可接受的裝載氣體包含惰性氣體諸如氦氣(He)、氙氣(Xe)、氖氣(Ne)、氪氣(Kr)、氡氣(Rn)、其等的組合、或類似者。從氣體源生成電漿。可由電漿生成器(諸如變壓器耦合電漿生成器、感應地耦合電漿系統、磁性增強反應離子蝕刻系統、電子迴旋諧振系統、遠程電漿發生器、或類似者)生成電漿。電漿生成器生成射頻功率，該射頻功率藉由將高於激發電壓的電壓施加至含有氣體源的處理腔室中的電極而從氣體源產生電漿。當生成電漿時，會生成自由基(例如，氬或氧自由基)及對應的離子。自由基轟擊第一絕緣層80A的轉換部分，從而修改(例如，降低)第一絕緣層80A的轉換部分的應力，使得第一介電材料處於拉伸應變之下 且第二介電材料處於壓縮應變之下。在一些實施例中，第一介電材料具有的應力為0.8GPa至1.4Gpa的範圍內，第二介電材料具有的應力為-0.2Gpa至0.2GPa的範圍內。
儘管已單獨地描述了每種類型的轉換製程，但應理解到，給定的製程可包含數種類型的轉換製程的態樣。舉例而言，轉換製程可修改部分的第一絕緣層80A的組成及孔隙率二者。類似地，轉換製程可修改部分的第一絕緣層80A的組成及密度二者。
在第10A至11B圖中，重複針對第8A至9B圖描述的步驟。舉例而言，似型地在第一絕緣層80A的暴露表面之上形成第二絕緣層80B(參照第10A至10B圖)，並藉由進行轉換製程84將部分的第二絕緣層80B從第一介電材料轉換為第二介電材料(見第11A至11B圖)。由最初形成第一絕緣層80A的第一介電材料形成第二絕緣層80B。可將第二絕緣層80B形成為與第一絕緣層80A相同的厚度，或可形成為不同的厚度。在一些實施例中，將第二絕緣層80B形成為0.02nm至4nm的範圍內的厚度。轉換製程84可與轉換製程82相同，或可不同於轉換製程82。
在第12A至12B圖中，針對第8A至9B圖描述的步驟再次重複符合需求的數量的次數，直到已形成符合需求的數量的絕緣層80。在完成形成之後，稀疏區50S中的絕緣層80S的下部分86S(例如，犧牲間隔件76之間 的部分)被轉換成第二介電材料，而密集區50D中的絕緣層80的下部分86D(例如，犧牲間隔件76之間的部分)保留成第一介電材料。在絕緣層80的形成製程期間，它們可接縫在一起，使得形成垂直接縫88。在一些區域中，諸如在稀疏區50S中，絕緣層80的靠近垂直接縫88的部分並未被轉換成第二介電材料並保留為第一介電材料。在一些實施例中，用於形成絕緣層80的製程(包含第一介電材料的形成及至第二介電材料的轉換)可在相同的處理工具(例如，沉積腔室)中進行，而不破壞在每個沉積與轉換步驟之間的製程工具中的真空。
在第13A至13B圖中，將去除製程應用於絕緣層80以去除犧牲間隔件76、奈米結構64、66及遮罩58之上的絕緣層80的多餘部分。可利用諸如化學機械拋光(CMP)、蝕刻製程、其等的組合、或類似者的平坦化製程。在平坦化製程之後，遮罩58及絕緣層80的頂部表面為共平面(在製程變量之內)。
結果為，在犧牲間隔件76之間形成絕緣鰭狀結構92且絕緣鰭狀結構接觸犧牲間隔件。絕緣鰭狀結構92包含絕緣層78及絕緣層80。絕緣層78形成絕緣鰭狀結構92的下部分，絕緣層80形成絕緣鰭狀結構92的上部分。犧牲間隔件76將絕緣鰭狀結構92與奈米結構64、66隔開分離，並可藉由調整犧牲間隔件76的厚度來調整絕緣鰭狀結構92的大小。
在此實施例中，進行去除製程直到去除絕緣層80 的上部分，使得僅保留絕緣層80的下部分86D、86S。結果為，去除稀疏區50S中的所有第一介電材料且去除密集區50D中的所有第二介電材料。據此，密集區50D中的絕緣鰭狀結構92D包含由第一電介質材料形成的絕緣層80D，稀疏區50S中的絕緣鰭狀結構92S包含由第二介電材料形成的絕緣層80S。在另一個實施例中(隨後針對第25A至26F圖描述)，在去除製程之後，一些第一介電材料可保留在稀疏區50S中及/或一些第二介電材料可保留在密集區50D中。在任一情況下，應理解到，密集區50D中的絕緣層80D的大多數的部分包含第一介電材料，且稀疏區50S中的絕緣層80S的大多數的部分包含第二介電材料。
在第14A至14B圖中，去除遮罩58。舉例而言，可使用蝕刻製程去除遮罩58。蝕刻製程可為選擇性去除遮罩58而不明顯地蝕刻絕緣鰭狀結構92的濕式蝕刻。蝕刻製程可為各向異性製程。進一步地，亦可應用蝕刻製程(或單獨的選擇性蝕刻製程)以將犧牲間隔件76的高度減小至與奈米結構64、66類似的水平(例如，在製程變量之內為相同)。在蝕刻製程之後，奈米結構64、66的頂部表面及犧牲間隔件76的頂部表面可被暴露並可低於絕緣鰭狀結構92的頂部表面。
在第15A至15B圖中，在絕緣鰭狀結構92、犧牲間隔件76及奈米結構64、66上形成虛設閘極層94。由於奈米結構64、66及犧牲間隔件76延伸低於絕緣鰭狀 結構92，所以可沿著絕緣鰭狀結構92的暴露側壁設置虛設閘極層94。可沉積虛設閘極層94接著平坦化，諸如藉由CMP。可由導電或非導電材料，諸如(可藉由物理氣相沉積(PVD)、CVD、或類似者沉積的)非晶矽、多晶矽(polysilicon)、多晶體矽鍺(poly-SiGe)、金屬、金屬氮化物、金屬矽化物、金屬氧化物、或類似者，形成虛設閘極層94。亦可藉由半導體材料(諸如選自基材50的候選半導體材料的一種)形成虛設閘極層94，其可藉由諸如氣相磊晶術(VPE)或分子束磊晶術(MBE)的製程來成長，藉由諸如化學氣相沉積(CVD)、或原子層沉積(ALD)、或類似者沉積。可藉由對絕緣材料的蝕刻具有高蝕刻選擇性的材料，例如，絕緣鰭狀結構92，形成虛設閘極層94。可在虛設閘極層94之上沉積遮罩層96。可藉由諸如氮化矽、氧氮化矽、或類似者的介電材料形成遮罩層96。在此範例中，跨n型區50N及p型區50P形成單一虛設閘極層94及單一遮罩層96。
在第16A至16F圖中，使用可接受的光微影及蝕刻技術圖案化遮罩層96以形成遮罩106。接著藉由任何可接受的蝕刻技術將遮罩106的圖案化轉移至虛設閘極層94以形成虛設閘極104。虛設閘極104覆蓋奈米結構64、66的頂部表面，此等頂部表面將在後續的處理中暴露以形成通道區。可將遮罩106的圖案用於實體地分離毗鄰的虛設閘極104。虛設閘極104亦可具有與半導體鰭狀結構62的長度方向(在製程變量之內)大致上垂直之長度方向。 可在圖案化之後，諸如藉由任何可接受的蝕刻技術，備選地去除遮罩106。
虛設閘極104、犧牲間隔件76及奈米結構64共同地沿著將被圖案化的奈米結構的部分66延伸以形成通道區68。隨後所形成的閘極結構將替換虛設閘極104、犧牲間隔件76及奈米結構64。在犧牲間隔件76之上形成虛設閘極104允許隨後所形成的閘極結構具有更大的高度。
如前述所提及，可由半導體材料形成虛設閘極104。在此等實施例中，奈米結構64、犧牲間隔件76及虛設閘極104各由半導體材料形成。在一些實施例中，由相同的半導體材料(例如，矽鍺)形成奈米結構64、犧牲間隔件76及虛設閘極104，以便在替換閘極製程期間，可在同一蝕刻步驟中一起去除奈米結構64、犧牲間隔件76及虛設閘極104。在一些實施例中，由第一半導體材料(例如，矽鍺)形成奈米結構64及犧牲間隔件76，且由第二半導體材料(例如，矽)形成虛設閘極104，以便在替換閘極製程期間，可在第一蝕刻步驟中去除虛設閘極104，並可在第二蝕刻步驟中一起去除奈米結構64及犧牲間隔件76。在一些實施例中，由第一半導體材料(例如，矽鍺)形成奈米結構64，且由第二半導體材料(例如，矽)形成犧牲間隔件76及虛設閘極104，以便在替換閘極製程期間可在第一蝕刻步驟中一起去除犧牲間隔件76及虛設閘極104，並可在第二蝕刻步驟中去除奈米結構64。
具體地參照第16E至16F圖，亦藉由任何可接受的蝕刻技術將遮罩106的圖案轉移至絕緣鰭狀結構92的絕緣層80，以在部分的絕緣鰭狀結構92中形成凹陷110。凹陷110位於部分的絕緣鰭狀結構92中，該些部分將設置在隨後所形成的源極/汲極區之間(參照下文，第18A至18D圖)。隨後將用層間介電(ILD)填充凹陷110(參照下文，第19A至19D圖)。隨後所形成的ILD具有比絕緣層80相對更低的介電常數，並在隨後所形成的源極/汲極區之間的絕緣層80的部分提供更好電性隔離的材料替換，可減少洩漏及改善所得奈米FET的性能。
在形成凹陷110時，藉由不同的蝕刻製程圖案化密集區50D中的絕緣層80D及稀疏區50S中的絕緣層80S。藉由不同的蝕刻製程對密集區50D及稀疏區50S中的絕緣層80進行圖案化有利地避免使用單一蝕刻製程來圖案化密集區50D及稀疏區50S兩者中的絕緣層80。由於密集區50D中的特徵比稀疏區50S中的特徵更密集，若使用單一蝕刻製程來圖案化密集區50D及稀疏區50S二者中的絕緣層80，則會發生圖案加載，這可能致使稀疏區50S中的絕緣層80S的過度蝕刻及/或密集區50D中的絕緣層80D的蝕刻不足。避免絕緣層80的蝕刻不足及/或過度蝕刻增加所得奈米FET的製造產量。
如前文所描述，由不同的材料形成在密集區50D及稀疏區50S中的絕緣鰭狀結構92的絕緣層80。具體而言，絕緣層80D、80S具有相對於彼此蝕刻的高蝕刻選擇 性。結果為，在相應區50D、50S中的絕緣層80D、80S可在不使用遮罩(諸如，光抗蝕劑)的情況下被圖案化以覆蓋其他相應區50D、50S。在圖案化絕緣層80時避免使用遮罩可減少製造成本。因此將相應區50D、50S中的絕緣層80D、80S暴露於被使用於圖案化其他相應區50D、50S中的凹陷110的蝕刻製程。舉例而言，可藉由可接受的蝕刻製程，諸如對絕緣層80D有選擇性的一個蝕刻製程(例如，選擇性地蝕刻絕緣層80D的材料)以比絕緣層的材料(80S)更快的速率，圖案化絕緣鰭狀結構92D中的凹陷110D。類似地，可藉由可接受的蝕刻製程，諸如對絕緣層80S有選擇性的一個蝕刻製程(例如，選擇性地蝕刻絕緣層80S的材料)，以比絕緣層的材料(80D)更快的速率，圖案化絕緣鰭狀結構92S中的凹陷110S。用於圖案化凹陷110D、110S的蝕刻製程具有不同的蝕刻參數。舉例而言，當絕緣層80D的第一介電材料具有與絕緣層80S的第二介電材料不同的組成時，蝕刻製程可利用不同的蝕刻劑。在一些實施例中，藉由使用氬(Ar)、甲烷(CH4)、諸如氟化氫(HF)的氟基的蝕刻劑及(備選地)氧氣(O2)氣體的第一混合物作為蝕刻劑所進行的乾式蝕刻來圖案化凹陷110D；藉由使用此等相同氣體的第二混合物作為蝕刻劑所進行的乾式蝕刻來圖案化凹陷110S；第一混合物中的氣體比例與第二混合物中的氣體比值不同。稀疏區50S中的凹陷110S比密集區50D中的凹陷110D更寬。
在奈米結構64、66之上，且在遮罩106(若存在) 及虛設閘極104的暴露側壁上形成閘極間隔件108。可藉由似型地在虛設閘極104上沉積一種或更多種介電材料並隨後蝕刻介電材料來形成閘極間隔件108。可接受的介電材料可包含氧化矽、氮化矽、氧氮化矽、氧碳氮化矽、或類似者，它們可藉由諸如CVD、ALD、或類似者的似型沉積製程形成。可使用藉由任何可接受的製程所形成之其他介電材料。可進行任何可接受的蝕刻製程，諸如乾式蝕刻、濕式蝕刻、類似者、或其等其組合，以圖案化介電材料。蝕刻製程可為各向異性製程。在蝕刻時，介電材料具有留在虛設閘極104的側壁上的部分(因此形成閘極間隔件108)。在蝕刻之後，閘極間隔件108可具有彎曲的側壁或可具有直的側壁。
進一步地，可進行植入以形成輕摻雜源極/汲極(LDD)區(並未另外例示)。在具有不同元件類型的實施例中，類似於先前描述的用於阱的植入，可在n型區50N之上形成諸如光抗蝕劑的遮罩(並未另外例示)，同時暴露p型區50P，並且可將適當的類型(例如，p型)雜質植入至在p型區50P中暴露的半導體鰭狀結構62及/或奈米結構64、66中。接著可去除遮罩。隨後，可在暴露n型區50N的同時在p型區50P之上形成諸如光抗蝕劑的遮罩並未另外例示)，並可將適當的類型(例如，n型)雜質植入至在n型區50N中暴露的半導體鰭狀結構62及/或奈米結構64、66中。接著可去除遮罩。n型雜質可為先前所描述之n型雜質中之任何雜質，且p型雜質可為先前所描述之p型雜 質中之任何雜質。在植入期間，通道區68保持被虛設閘極104覆蓋，以便通道區68保持大致上不含被植入以形成LDD區之雜質。LDD區的雜質濃度可具有在1015cm-3至1019cm-3的範圍內。可將退火用於修復植入損壞並活化植入的雜質。
應注意到，先前揭露內容總體上描述形成間隔件及LDD區的製程。可使用其他製程及順序。舉例而言，可使用更少或更多的額外間隔件、可利用不同順序的步驟(例如，可形成和去除額外的間隔件等)及/或類似者。進一步地，可使用不同結構及步驟形成n型元件及p型元件。
在第17A至17D圖中，在奈米結構64、66及犧牲間隔件76中形成源極/汲極凹陷112。在所例示的實施例中，源極/汲極凹陷112延伸通過奈米結構64、66及犧牲間隔件76進入半導體鰭狀結構62中。源極/汲極凹陷112亦可延伸至基材50中。在各種實施例中，源極/汲極凹陷112可延伸至基材50的頂部表面，而無需蝕刻基材50；可蝕刻半導體鰭狀結構62使得在STI區72的頂部表面下方設置源極/汲極凹陷112的底部表面；或類似者。可藉由使用諸如RIE、NBE、或類似者的各向異性蝕刻製程來蝕刻奈米結構64、66及犧牲間隔件76，來形成源極/汲極凹陷112。在使用於形成源極/汲極凹陷112的蝕刻製程期間，閘極間隔件108及虛設閘極104共同地遮蔽部分的半導體鰭狀結構62及/或奈米結構64、66。可使用單一蝕刻製程來蝕刻奈米結構64、66及犧牲間隔件76中 的每個，或可使用多個蝕刻製程來蝕刻奈米結構64、66及犧牲間隔件76。在源極/汲極凹陷112達到所需的深度之後，可將定時的蝕刻製程用於停止源極/汲極凹陷112的蝕刻製程。
備選地，在奈米結構64的側壁上形成內部間隔件114，例如，由源極/汲極凹陷112暴露的該些側壁。如隨後將更詳細地描述，隨後將在源極/汲極凹陷112中形成源極/汲極區，且隨後奈米結構64將被對應的閘極結構替換。內部間隔件114充當隨後所形成的源極/汲極區及隨後所形成的閘極結構間之隔離特徵。進一步地，內部間隔件114可使用於大致上防止後續蝕刻製程，諸如使用於隨後去除奈米結構64的蝕刻製程，對隨後所形成的源極/汲極區的損壞。
作為形成內部間隔件114的範例，可橫向地擴展源極/汲極凹陷112。具體而言，可使藉由源極/汲極凹陷112所暴露之奈米結構64的部分的側壁凹陷。儘管將奈米結構64的側壁例示成直的形狀，但側壁可為凹入狀或凸起狀。可藉由任何可接受的蝕刻製程使側壁凹陷，諸如對奈米結構64有選擇性的一個蝕刻製程(例如，以比奈米結構66的材料更快的速率選擇性地蝕刻奈米結構64的材料)。蝕刻製程可為各向同性製程。舉例而言，當由矽形成奈米結構66且由矽鍺形成奈米結構64時，蝕刻製程可為使用四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)、或類似者作為蝕刻劑進行的濕式蝕刻。在另一個實施例中，蝕刻 製程可為使用諸如氟化氫(HF)氣體的氟基的氣體作為蝕刻劑進行的乾式蝕刻。在一些實施例中，可連續地進行相同蝕刻製程以既形成源極/汲極凹陷112又使奈米結構64二者的側壁凹陷。接著在奈米結構64的凹陷側壁上形成內部間隔件114。接著可藉由似型地形成絕緣材料並隨後蝕刻絕緣材料，以形成內部間隔件114。儘管可利用任何合適的材料，諸如低k值介電材料，絕緣材料可為氮化矽或氧氮化矽。可藉由似型的沉積製程，諸如ALD、CVD、或類似製程，以沉積絕緣材料。絕緣材料的蝕刻可為各向異性。舉例而言，蝕刻製程可為諸如RIE、NBE、或類似者之乾式蝕刻。儘管將內部間隔件114的外側壁例示成相對於閘極間隔件108的側壁齊平，但內部間隔件114的外側壁可延伸超過閘極間隔件108的側壁或從閘極間隔件的側壁凹陷。換言之，內部間隔件114可部分地填充、完全地填充、或過度填充側壁凹陷。此外，儘管將內部間隔件114的側壁例示成直的形狀，但內部間隔件114的側壁可為凹入狀或凸起狀。
在第18A至18D圖中，在源極/汲極凹陷112中形成磊晶源極/汲極區118。在源極/汲極凹陷112中形成磊晶源極/汲極區118，使得每個虛設閘極104(對應的通道區68)設置在相應毗鄰的磊晶源極/汲極區118對之間。在一些實施例中，將閘極間隔件108及內部間隔件114分別使用於將磊晶源極/汲極區118與虛設閘極104及奈米結構64隔開適當的橫向距離，以便磊晶源極/汲極區118 不會與隨後所形成的所得奈米FET的閘極短路。可選擇磊晶源極/汲極區118的材料以在相應的通道區68中施加應力，從而改善性能。
可藉由遮蔽p型區50P，以形成n型區50N(例如區)中之磊晶源極/汲極區118。接著，在n型區50N中的源極/汲極凹陷112中磊晶成長n型區50N中的磊晶源極/汲極區118。磊晶源極/汲極區118可包含任何適用於n型元件FET之可接受的材料。舉例而言，若奈米結構66為矽，則n型區50N中的磊晶源極/汲極區118可包含在通道區68上施加拉伸應變的材料，諸如矽、碳化矽、摻磷的碳化矽、砷化矽、磷化矽、或類似者。n型區50N中的磊晶源極/汲極區118可稱作「n型源極/汲極區」。n型區50N中的磊晶源極/汲極區118可具有從半導體鰭狀結構62及奈米結構64、66的相應表面凸起的表面，並可具有刻面。
可藉由遮蔽n型區50N，以形成在p型區50P中之磊晶源極/汲極區118。接著，在p型區50P中的源極/汲極凹陷112中磊晶成長p型區50P中的磊晶源極/汲極區118。磊晶源極/汲極區118可包含任何適用於p型源極型元件FET之可接受的材料。舉例而言，若奈米結構66為矽，則p型區50P中的磊晶源極/汲極區118可包含在通道區68上施加壓縮應變的材料，諸如矽鍺、硼摻雜矽鍺、磷化矽鍺、鍺、鍺錫、或類似者。p型區50P中的磊晶源極/汲極區118可稱作「p型源極/汲極區」。p型區 50P中的磊晶源極/汲極區118可具有從半導體鰭狀結構62及奈米結構64、66的相應表面凸起的表面，並可具有刻面。
可用雜質植入磊晶源極/汲極區118、奈米結構64、66及/或半導體鰭狀結構62以形成源極/汲極區，類似於先前描述的用於形成LDD區的製程，接著進行退火。磊晶源極/汲極區118可具有在1019cm-3至1021cm-3的範圍內的雜質濃度。用於源極/汲極區的n型及/或p型雜質可為先前描述的任何雜質。在一些實施例中，可在成長期間原位摻雜磊晶源極/汲極區118。
磊晶源極/汲極區118可包含一個或更多個的半導體材料層。舉例而言，磊晶源極/汲極區118可各自包含襯裡層118A、主層118B及結束層118C(或更一般地而言，第一半導體材料層、第二半導體材料層及第三半導體材料層)。可將任意數量的半導體材料層用於磊晶源極/汲極區118。襯裡層118A、主層118B及結束層118C中的每個可由不同的半導體材料形成並可摻雜至不同的雜質濃度。在一些實施例中，襯裡層118A可具有比主層118B更低的雜質濃度，且結束層118C可具有比襯裡層118A更高的雜質濃度及比主層118B更低的雜質濃度。在磊晶源極/汲極區包含三個半導體材料層的實施例中，襯裡層118A可在源極/汲極凹陷112中成長，主層118B可在襯裡層118A上成長，且精整層118C可在主層118B上成長。
由於被使用於在形成磊晶源極/汲極區118之磊晶術製程，磊晶源極/汲極區的上表面具有刻面，此等刻面橫向地向外擴展超過半導體鰭狀結構62及奈米結構64、66的側壁。然而，絕緣鰭狀結構92(存在的情況)阻擋橫向磊晶成長。因而，如第18D圖中所例示，在完成磊晶術製程之後，毗鄰磊晶源極/汲極區118保持分離。磊晶源極/汲極區118接觸絕緣鰭狀結構92的側壁。在所例示的實施例中，成長磊晶源極/汲極區118，以便磊晶源極/汲極區118的上表面設置在絕緣鰭狀結構92的頂部表面下方。在各種實施例中，將磊晶源極/汲極區118的上表面設置在絕緣鰭狀結構92的頂部表面之上；磊晶源極/汲極區118的上表面具有設置在絕緣鰭狀結構92的頂部表面上方極下方的部分；或類似者。
在第19A至19F圖中，在磊晶源極/汲極區118、閘極間隔件108、遮罩106(若存在)、或虛設閘極104之上沉積第一層間介電124。可藉由介電材料形成第一層間介電124，可藉由任何合適的方法，諸如CVD、電漿增強CVD(PECVD)、FCVD、或類似者，沉積介電材料。可接受的介電材料可包含磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、無摻雜矽酸鹽玻璃(USG)、或類似者。可使用藉由任何可接受的製程所形成之其他介電材料。
在一些實施例中，在第一層間介電124及磊晶源極/汲極區118、閘極間隔件108及遮罩106(若存在)、 或虛設閘極104之間形成接觸蝕刻停止層(contact etch stop layer；CESL)122。可藉由對第一層間介電124的蝕刻具有高蝕刻選擇性的介電材料，諸如氮化矽、氧化矽、氧氮化矽、或類似者，形成接觸蝕刻停止層122，其可藉由任何合適的方法，諸如CVD、ALD、或類似者，形成。
具體地參照第19E至19F圖，在凹陷110中形成接觸蝕刻停止層122及第一層間介電124(參照第16E至16F及18D圖)。如此一來，接觸蝕刻停止層122及第一層間介電124延伸至絕緣鰭狀結構92的一部分中(例如，通過絕緣鰭狀結構92的絕緣層80)。因此，絕緣鰭狀結構92及部分的接觸蝕刻停止層122及第一層間介電124共同地將毗鄰的磊晶源極/汲極區118(此外，亦參照第19D圖)彼此分離。接觸蝕刻停止層122及第一層間介電124的介電材料提供比它們所替換的絕緣層80的材料更好的電性隔離。如此一來，可減少毗鄰磊晶源極/汲極區118之間的洩漏，從而改善所得奈米FET的性能。
在第20A至20D圖中，進行去除製程以使第一層間介電124的頂部表面與遮罩106(若存在)或虛設閘極104的頂部表面齊平。在一些實施例中，可利用諸如化學機械拋光(CMP)、回蝕製程、其等的組合、或類似者之平坦化製程平坦化製程亦可去除虛設閘極104上之遮罩106，及沿著遮罩106的側壁之部分的閘極間隔件108。在平坦化製程之後，閘極間隔件108、第一層間介電124、接觸 蝕刻停止層122及遮罩106(若存在)或虛設閘極104的頂部表面為共平面的(在製程變量之內)。據此，通過第一層間介電124暴露遮罩106(若存在)或虛設閘極104的頂部表面。在所例示的實施例中，保留遮罩106，且平坦化製程使第一層間介電124的頂部表面與遮罩106的頂部表面齊平。
在第21A至21D圖中，在蝕刻製程中去除遮罩106(若存在)及虛設閘極104，以便形成凹陷126。在一些實施例中，藉由各向異性乾式蝕刻製程去除虛設閘極104。舉例而言，蝕刻製程可包含使用反應氣體(等)進行之乾式蝕刻製程，此反應氣體以比第一層間介電124或第一閘極間隔件108更快的速率選擇性地蝕刻虛設閘極104。每個凹陷126暴露及/或覆壓部分的通道區68。將充當通道區68之部分的奈米結構66設置在磊晶源極/汲極區118的毗鄰對之間。
接著去除犧牲間隔件76的其餘部分以擴展凹陷126，使得在半導體鰭狀結構62與絕緣鰭狀結構92之間的區中形成開口128。奈米結構64的其餘部分亦被去除以擴展凹陷126，使得在奈米結構66之間的區中形成開口130。奈米結構64及犧牲間隔件76的其餘部分可藉由以比奈米結構66的材料更快的速率選擇性地蝕刻奈米結構64及犧牲間隔件76的材料的任何可接受的蝕刻製程來去除。蝕刻製程可為各向同性製程。舉例而言，當由矽形成奈米結構64及犧牲間隔件76且由矽鍺形成奈米結構 66時，蝕刻製程可為使用四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)、或類似者作為蝕刻劑進行的濕式蝕刻。在一些實施例中，進行修整製程(並未另外例示)以降低奈米結構66的暴露部分的厚度。
在第22A至22D圖中，在凹陷126中形成閘極介電層134。在閘極介電層134上形成閘極電極層136。閘極介電層134及閘極電極層136係用於替換閘極的層，且每個都包裹奈米結構66周圍的所有(例如，四個)側面。因此，在開口128、130中形成閘極介電層134及閘電極層136(見第21A至21C圖)。
將閘極介電層134設置在半導體鰭狀結構62的側壁及/或頂部表面；在奈米結構66的頂部表面、側壁及底部表面上；毗鄰磊晶源極/汲極區118的內部間隔件114的側壁及內部間隔件114的頂部表面上的閘極間隔件108；及在絕緣鰭狀結構92的頂部表面及側壁上。亦可在第一層間介電124及閘極間隔件108的頂部表面上形成閘極介電層134。閘極介電層134可包含諸如氧化矽或金屬氧化物的氧化物、諸如金屬矽酸鹽的矽酸鹽、其等的組合、其等的多層、或類似者。閘極介電層134可包含括高k值介電材料(例如，具有大於約7.0的k值的介電材料)，諸如鉿、鋁、鋯、鑭、錳、鋇的金屬氧化物、或矽酸鹽、鈦、鉛及其等的組合。儘管在第22A至22D圖中例示單層閘極介電層134，但閘極介電層134可包含任意數量的交界層及任意數量的主層。
閘極電極層136可包含含金屬材料諸如氮化鈦、氧化鈦、鎢、鈷、釕、鋁、其等的組合、其等的多層、或類似者。儘管在第22A至22D圖中例示單層閘極電極層136，但閘極電極層136可包含任意數量的工作功能調諧層、任意數量的阻擋層、任意數量的黏膠層及填充材料。
在n型區50N及p型區50P中之閘極介電層134的形成操作可同時發生，使得每個區中之閘極介電層134由相同材料所形成，且閘極電極層136的形成可同時發生，使得每個區中之閘極電極層136由相同材料所形成。在一些實施例中，每個區中之閘極介電層134可由相異製程所形成，使得閘極介電層134可為不同材料及/或具有不同數量的層，及/或每個區中之閘極電極層136可由不同的製程所形成，使得閘極電極層136可為不同材料及/或具有不同數量的層。當使用不同的製程時，可將各種遮罩步驟用於遮蔽及暴露適當的區。
在第23A至23D圖中，進行去除製程以去除閘極介電層134及閘極電極層136的材料的多餘部分，此等多餘部分位於第一層間介電124及閘極間隔件108的頂部表面之上，從而形成閘極結構140。在一些實施例中，可利用諸如化學機械拋光(CMP)、回蝕製程、其等的組合、或類似者之平坦化製程當平坦化時，閘極介電層134具有留在凹陷126中的部分(因此形成用於閘極結構140的閘極介電質)。當平坦化時，閘極電極層136具有留在凹陷126中的部分(因此形成用於閘極結構140的閘極電極)。閘極 間隔件108的頂部表面；接觸蝕刻停止層122；第一層間介電124；且閘極結構140為共平面的(在製程變量之內)。閘極結構140為所得奈米FET的替換閘極，並可稱作「金屬閘極」。閘極結構140各自沿著奈米結構66的通道區68的頂部表面、側壁及底部表面延伸。額外地，閘極結構140每個都沿著絕緣層80的頂部表面延伸用於絕緣鰭狀結構92，並沿著絕緣層78、80的側壁延伸用於絕緣鰭狀結構92。閘極結構140填充先前由奈米結構64、犧牲間隔件76及虛設閘極104佔據的區域。
在一些實施例中，隔離區142形成為延伸通過一些閘極結構140。形成隔離區142以將閘極結構140劃分(或「切割」)成多個閘極結構140。可由諸如氮化矽、氧化矽、氧氮化矽、或類似者的介電材料形成隔離區142，其可藉由諸如CVD、ALD、或類似者的沉積製程形成。作為形成隔離區142的範例，可在符合需求的閘極結構140中圖案化開口。可進行任何可接受的蝕刻製程，諸如乾式蝕刻、濕式蝕刻、類似者、或其等的組合，以圖案化開口。蝕刻製程可為各向異性製程。可在開口中沉積一層或更多層的介電材料。可進行去除製程以去除介電材料的多餘部分，此等多餘部分位於閘極結構140的頂部表面之上，從而形成隔離區142。
在第24A至24D圖中，在閘極間隔件108、接觸蝕刻停止層122、第一層間介電124及閘極結構140之上沉積第二層間介電146。在一些實施例中，第二層間 介電146是藉由可流動FCVD方法所形成之可流動膜。在一些實施例中，由諸如PSG、BSG、BPSG、USG、或類似者之介電材料，形成第二層間介電146，且可藉由任何合適的方法，諸如CVD、PECVD、或類似方法，沉積第二層間介電146。
在一些實施例中，在第二層間介電146及閘極間隔件108、接觸蝕刻停止層122、第一層間介電124及閘極結構140之間形成蝕刻停止層(etch stop layer；ESL)144。蝕刻停止層144可包含諸如，氮化矽、氧化矽、氧氮化矽、或類似者之介電材料，此介電材料具有相對於第二層間介電146的蝕刻之高蝕刻選擇性。
在第25A至25F圖中，閘極觸點152及源極/汲極觸點154形成為分別接觸閘極結構140及磊晶源極/汲極區118。閘極觸點152物理地且電性地耦合至閘極結構140。源極/汲極觸點154物理地且電性地耦合至磊晶源極/汲極區118。
作為形成閘極觸點152及源極/汲極觸點154的範例，將用於閘極觸點152的開口形成通過第二層間介電146及蝕刻停止層144，將用於源極/汲極觸點154的開口形成通過第二層間介電146、蝕刻停止層144、第一層間介電124及接觸蝕刻停止層122。可使用可接受的光微影及蝕刻技術形成開口。在開口中形成襯裡(並未另外例示)，諸如擴散阻擋層、黏附層、或類似者，及導電材料。襯裡可包含鈦、氮化鈦、鉭、氮化鉭、或類似者。導電材 料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似者。可進行平坦化製程，諸如CMP，以從第二層間介電146的表面去除多餘材料。其餘的襯裡及導電材料在開口中形成閘極觸點152及源極/汲極觸點154。可在不同的製程中形成，或可在相同的製程中形成閘極觸點152及源極/汲極觸點154。儘管圖式為在相同的橫截面中形成源極/汲極觸點154及閘極觸點152中之每個觸點，但應理解到，可在不同的橫截面中形成源極/汲極觸點及閘極觸點中之每個觸點，此舉可避免觸點的短路。
備選地，在磊晶源極/汲極區118與源極/汲極觸點154之間的交界處形成金屬-半導體合金區156。金屬-半導體合金區156可為由金屬矽化物(例如，矽化鈦、矽化鈷、矽化鎳，等)所形成的矽化物區、由金屬鍺化物(例如，鍺化鈦、鈷化鍺、鍺化鎳，等)所形成的鍺化物區、由金屬矽化物及金屬鍺化物二者、或類似者所形成的矽鍺化物區。金屬-半導體合金區156可在源極/汲極觸點154的材料之前藉由在源極/汲極觸點154的開口中沉積金屬接著進行熱退火製程來形成。此金屬可為能與磊晶源極/汲極區118的半導體材料(例如，矽、矽鍺、鍺等)反應以形成低電阻金屬半導體合金，諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬、或其等的合金之任何金屬。可藉由諸如CALD、CVD、PVD或類似製程，以沉積金屬。在熱退火製程之後，可進行清潔製程，諸如濕式清潔，以從源極/汲極觸點154的開口，諸如從金屬- 半導體合金區156的表面去除任何殘留金屬。接著可在金屬-半導體合金區156上形成源極/汲極觸點154的材料。
實施例可實現優點。將用於絕緣鰭狀結構92的絕緣層80沉積為區50D、50S中的第一介電材料，接著將稀疏區50S中的部分的絕緣層80轉換成第二介電材料，允許所得絕緣鰭狀結構92D、92S具有由不同介電材料形成的上部分。如此一來，絕緣鰭狀結構92D、92S的上部分具有相對於彼此蝕刻的高蝕刻選擇性，從而允許在不使用遮罩(諸如光抗蝕劑)以覆蓋其他相應區50D、50S的前提下，使在相應區中50D、50S中的絕緣鰭狀結構92D、92S被蝕刻。因此可使用單獨的蝕刻製程來圖案化絕緣鰭狀結構92D、92S，從而避免圖案負載作用，而不會產生使用遮罩的成本。採用在毗鄰磊晶源極/汲極區118之間提供更好電性隔離的材料替換絕緣鰭狀結構92的部分的絕緣層80，可減少洩漏，從而改善所得奈米FET的性能。
第26A至26F圖為根據一些其他實施例，奈米FET的視圖。在該實施例中，在針對第13A至13B圖描述的去除製程之後，一些第一介電材料保留在稀疏區50S中。儘管絕緣鰭狀結構92S的一些絕緣層80S含有一些第一介電材料，但絕緣鰭狀結構92S的大多數絕緣層80S含有第二介電材料。因而，仍可實現絕緣層80D、80S之間的符合需求的蝕刻選擇性。
在實施例中，一種元件包含：第一源極/汲極區；在第一源極/汲極之間的第一絕緣鰭狀結構，第一絕緣鰭狀 結構包括第一下絕緣層及第一上絕緣層；第二源極/汲極區；及在第二源極/汲極區之間的第二絕緣鰭狀結構，第二絕緣鰭狀結構包括第二下絕緣層及第二上絕緣層，第一下絕緣層及第二下絕緣層包括相同的介電材料，第一上絕緣層及第二上絕緣層包括不同的介電材料。在元件的一些實施例中，第一上絕緣層包含第一介電材料，第二上絕緣層包含第二介電材料，且第一介電材料具有與第二介電材料不同的組成。在元件的一些實施例中，第一上絕緣層包含第一介電材料，第二上絕緣層包含第二介電材料，且第一介電材料具有與第二介電材料不同的密度。在元件的一些實施例中，第一上絕緣層包含第一介電材料，第二上絕緣層包含第二介電材料，且第一介電材料具有與第二介電材料不同的孔隙率。在元件的一些實施例中，第一上絕緣層包含第一介電材料，第二上絕緣層包含第二介電材料，且第一介電材料處於與第二介電材料不同的應力之下。在元件的一些實施例中，第二上絕緣層比第一上絕緣層更寬。在一些實施例中，元件進一步包含：第一源極/汲極區上、第一絕緣鰭狀結構上、第二源極/汲極區上、第二絕緣鰭狀結構上的層間介電，其中第一絕緣鰭狀結構汲層間介電的第一部分共同地將等第一源極/汲極區彼此分離，且其中第二絕緣鰭及層間介電的第二部分共同地將等第二源極/汲極區彼此分離。
在實施例中，一種元件包含：第一絕緣鰭狀結構，包括第一下絕緣層及第一上絕緣層，第一上絕緣層包括第 一介電材料；第一閘極結構沿著第一下絕緣層的側壁及第一上絕緣層的頂部表面延伸；第二絕緣鰭狀結構，包括第二下絕緣層及第二上絕緣層，第二上絕緣層包括第二介電材料，第二介電材料不同於第一介電材料；及第二閘極結構沿著第二下絕緣層的側壁及第二上絕緣層的頂部表面延伸。在元件的一些實施例中，第二介電材料由比第一介電材料更多的氮或氧組成。在元件的一些實施例中，第二介電材料比第一介電材料更密集。在元件的一些實施例中，第二介電材料比第一介電材料更多孔隙。在元件的一些實施例中，第一介電材料處於拉伸應變之下，第二介電材料處於壓縮應變之下。在元件的一些實施例中，第一閘極結構在第一通道區上，第二閘極結構在第二通道區上，且第一通道區比第二通道區更長。
在實施例中，一種方法包含：圖案化多層堆疊以在第一奈米結構之間形成第一溝槽並在第二奈米結構之間形成第二溝槽，第一溝槽比第二溝槽更寬；在第一溝槽及第二溝槽中沉積第一介電層，第一介電層包括第一介電材料；將位於第一溝槽的第一底部的第一介電層的第一部分轉換成第二介電材料，位於第二溝槽的第二底部的第一介電層的第二部分保留成第一介電材料；及去除第一奈米結構和第二奈米結構上方的第一介電層的部分，以在第一溝槽中形成第一絕緣鰭狀結構並且在第二溝槽中形成第二絕緣鰭狀結構。在一些實施例中，一種方法進一步包含：採用第一蝕刻製程在第一絕緣鰭狀結構中蝕刻第一凹陷，第一蝕 刻製程以比第一介電材料更快的速率選擇性地蝕刻第二介電材料；及採用第二蝕刻製程在第二絕緣鰭狀結構中蝕刻第二凹陷，第二蝕刻製程以比第二介電材料更快的速率選擇性地蝕刻第一介電材料。在方法的一些實施例中，第一絕緣鰭狀結構暴露於第二蝕刻製程，且第二絕緣鰭暴露於第一蝕刻製程。在方法的一些實施例中，將第一介電層的第一部分轉換成第二介電材料包含：修改第一介電層的第一部分的組成。在方法的一些實施例中，將第一介電層的第一部分轉換成第二介電材料包含：修改第一介電層的第一部分的密度。在方法的一些實施例中，將第一介電層的第一部分轉換成第二介電材料包含：修改第一介電層的第一部分的孔隙率。在方法的一些實施例中，將第一介電層的第一部分轉換成第二介電材料包含：修改第一介電層的第一部分的應力。
上述概述數種實施例的特徵，以便熟習此項技藝者可更瞭解本揭露內容的態樣。熟習此項技藝者應當理解，熟習此項技藝者可輕易地使用本揭露內容作為設計或修改其他製程及結構之基礎，以實現本文中所介紹之實施例的相同目的及/或達成相同優點。熟習此項技藝者亦應當認知，此均等構造不脫離本揭露內容的精神及範圍，且在不脫離本揭露內容之精神及範圍之情況下，熟習此項技藝者可在本文中進行各種改變、替換及變更。
A/B-A/B',C-C':橫截面
D-D',E/F-E/F':橫截面
50:基材
62:半導體鰭狀結構
66:奈米結構
72:隔離區
92:絕緣鰭狀結構
108:閘極間隔件
130:開口

Claims (10)

  1. 一種半導體元件，包括：一第一源極/汲極區；一第一絕緣鰭狀結構，在該些第一源極/汲極之間，該第一絕緣鰭狀結構包括一第一下絕緣層及一第一上絕緣層；一第二源極/汲極區；及一第二絕緣鰭狀結構，在該些第二源極/汲極區之間，該第二絕緣鰭狀結構包括一第二下絕緣層及一第二上絕緣層，該第一下絕緣層及該第二下絕緣層包括相同的一介電材料，該第一上絕緣層及該第二上絕緣層包括不同的一介電材料。
  2. 如請求項1所述之半導體元件，其中該第一上絕緣層包括一第一介電材料，該第二上絕緣層包括一第二介電材料，且該第一介電材料具有與該第二介電材料不同的一組成。
  3. 如請求項1所述之半導體元件，其中該第一上絕緣層包括一第一介電材料，該第二上絕緣層包括一第二介電材料，且該第一介電材料具有與該第二介電材料不同的一密度。
  4. 如請求項1所述之半導體元件，其中該第一 上絕緣層包括一第一介電材料，該第二上絕緣層包括一第二介電材料，且該第一介電材料具有與該第二介電材料不同的一孔隙率。
  5. 一種半導體元件，包括：一第一絕緣鰭狀結構，包括一第一下絕緣層及一第一上絕緣層，該第一上絕緣層包括一第一介電材料；一第一閘極結構，沿著該第一下絕緣層的一側壁及該第一上絕緣層的一頂部表面延伸；一第二絕緣鰭狀結構，包括一第二下絕緣層及一第二上絕緣層，該第二上絕緣層包括一第二介電材料，該第二介電材料不同於該第一介電材料；及一第二閘極結構，沿著該第二下絕緣層的一側壁及該第二上絕緣層的一頂部表面延伸。
  6. 如請求項5所述之半導體元件，其中該第二介電材料由比該第一介電材料更多的氮或氧組成。
  7. 如請求項5所述之半導體元件，其中該第二介電材料比該第一介電材料更密集。
  8. 一種半導體元件的形成方法，包括以下步驟：圖案化一多層堆疊以在多個第一奈米結構之間形成一第一溝槽並在多個第二奈米結構之間形成一第二溝槽，該第 一溝槽比該第二溝槽更寬；在該第一溝槽及該第二溝槽中沉積一第一介電層，該第一介電層包括一第一介電材料；將位於該第一溝槽的一第一底部的該第一介電層的一第一部分轉換成一第二介電材料，位於該第二溝槽的一第二底部的該第一介電層的一第二部分保留成該第一介電材料；及去除該些第一奈米結構和該第二奈米結構上方的該第一介電層的多個部分，以在該第一溝槽中形成一第一絕緣鰭狀結構並且在該第二溝槽中形成一第二絕緣鰭狀結構。
  9. 如請求項8所述之半導體元件的形成方法，進一步包括以下步驟：採用一第一蝕刻製程在該第一絕緣鰭狀結構中蝕刻一第一凹陷，該第一蝕刻製程以比該第一介電材料更快的一速率選擇性地蝕刻該第二介電材料；及採用一第二蝕刻製程在一第二絕緣鰭狀結構中蝕刻一第二凹陷，該第二蝕刻製程以比該第二介電材料更快的一速率選擇性地蝕刻該第一介電材料。
  10. 如請求項9所述之半導體元件的形成方法，其中該第一絕緣鰭狀結構暴露於該第二蝕刻製程，且該第二絕緣鰭狀結構暴露於該第一蝕刻製程。
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