TWI849821B - 電子封裝件及其基板結構 - Google Patents

Abstract

一種電子封裝件及其基板結構，該基板結構係於一基板本體上配置一線路層與一填充層，且該線路層具有複數相互分離之導電跡線，使該填充層填入各該導電跡線之間，並以絕緣保護層遮蓋該線路層之部分表面與該填充層表面，藉由該填充層承載該絕緣保護層，以薄化該絕緣保護層，避免該基板結構於後續製程中發生銅遷移的現象。

Description

電子封裝件及其基板結構

本發明係有關一種半導體封裝技術，尤指一種電子封裝件及其基板結構。

隨著半導體產品之尺寸日趨縮減，半導體封裝件中之線路間距需求愈來愈小，為此，封裝基板係採用凸塊接線(bump on lead/bump on trace，簡稱BOL/BOT)方式進行線路設計。

然而，透過該BOL/BOT方式所設計出之線路的間距(pitch)極小，因而無法於各線路之間形成防銲層(solder mask)作電性阻隔，故通常會於整層防銲層上以開窗製程形成一可同時外露多條BOL/BOT線路之開口。

如圖1A所示，習知採用BOL/BOT方式之封裝基板1係於其基板本體10之外表面10a上形成有一線路層13，且該線路層13具有複數導電跡線130及一體結合該複數導電跡線130之複數電性接觸墊131，並於該基板本體10上設有一防銲層11，其中，該防銲層11具有一對應所有電性接觸墊131之開口110，使該複數電性接觸墊131之上表面及側表面完全外露於該開口110。

習知封裝基板1中，其開窗製程係藉由曝光顯影的方式完成，且為了增加結構強度，且防止該線路層13有外露短路風險，該防銲層11之厚度h設計需遠大於該線路層13的厚度t(如圖1C所示之差距e)，因此為了確保該線路層13之外露表面13a(銅材)之目標面積的精準度(如圖1C所示)，該曝光顯影作業中之光照能量F會以該線路層13之外露表面13a作為基準，即該光照能量F僅會作用至該線路層13之外露表面13a上，因而該光照能量F不易作用至該防銲層11之底部(即該基板本體10之外表面10a)，致使於顯影作業後，該防銲層11之開口110之壁面底部容易因照光不足而遭顯影藥水侵蝕，進而形成底切(undercut)結構V(如圖1B所示)。

惟，基於線路細間距之需求，各該導電跡線130之間的間距愈來愈小，且因該底切結構V之關係，後續在封裝階段時，封裝膠體因該防銲層11之厚度h設計遠大於該線路層13的厚度而無法填入至該底切結構V，最終該導電跡線130之銅材可能因電子移動發生銅遷移(Copper migration)現象，而於該底切結構V處會形成不規則導電體9，嚴重可能使該導電體9連接相鄰之兩導電跡線130而造成電性短路。

再者，雖然增加該光照能量F可降低該防銲層11之底部形成該底切結構V之機率，但該光照能量F過大，會使該線路層13上的防銲材曝光過度(過曝)，導致於顯影作業後，該線路層13上之防銲材難以移除，造成該線路層13之外露表面13a之面積過少，而於後續封裝製程中，無法有效外接其它電子元件，甚至發生電性傳輸不良之問題。

因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明係提供一種基板結構，係包括：基板本體，係具有一封裝面；線路層，係形成於該封裝面上，其中，該線路層係包含複數導電跡線及結合各該導電跡線之複數電性接觸墊，且各該導電跡線係相互分離；填充層，係形成於該封裝面上且位於各該導電跡線之間而未覆蓋該線路層；以及絕緣保護層，係形成於該填充層表面與該線路層之部分表面上且具有至少一外露該複數電性接觸墊之開口。

前述之基板結構中，該填充層係鄰接該複數導電跡線。

前述之基板結構中，該填充層之厚度係小於或等於該線路層之厚度。

前述之基板結構中，該基板本體之部分封裝面、該複數導電跡線之部分線段及該複數電性接觸墊係外露於該開口。

前述之基板結構中，該絕緣保護層之開口之壁面與該填充層之頂面之間係形成階梯狀結構。

前述之基板結構中，該填充層之材質與該絕緣保護層之材質係相同。

前述之基板結構中，該填充層之材質與該絕緣保護層之材質係不相同。

本發明亦提供一種電子封裝件，係包括：如前述之基板結構；以及電子元件，係設於該封裝面上並電性連接該線路層。

前述之電子封裝件中，該開口中係形成複數導電元件於該複數電性接觸墊上，以令該基板結構藉由該複數導電元件接置該電子元件。

前述之電子封裝件中，復包括一包覆該電子元件之包覆層。

由上可知，本發明之電子封裝件及其基板結構，主要藉由該填充層之設計，以薄化該絕緣保護層，使其底部不會形成底切結構，故相較於習知技術，本發明之基板結構能有效避免銅遷移的現象發生，並使相鄰之導電跡線之間不會發生短路，因而有利於提升本發明之基板結構之信賴性。

1:封裝基板

10:基板本體

10a:外表面

11:防銲層

110:開口

13,23:線路層

13a:外露表面

130,230:導電跡線

131,231:電性接觸墊

2:基板結構

20:基板本體

20a:封裝面

21:絕緣保護層

210:開口

22:填充層

230a:線段

24:導電元件

3:電子封裝件

30:電子元件

30a:作用面

30b:非作用面

300:電極墊

31:包覆層

9:導電體

e:差距

F:光照能量

R,h,t,H1,H2:厚度

T:階梯狀結構

V:底切結構

圖1A係為習知封裝基板之局部上視平面示意圖。

圖1B係為圖1A之剖面線B-B之剖視圖。

圖1C係為圖1A之剖面線C-C之剖視圖。

圖2A係為本發明之基板結構之立體示意圖。

圖2B係為本發明之基板結構之局部上視平面示意圖。

圖2C係為本發明之基板結構之局部剖視圖。

圖3係為本發明之電子封裝件之剖面示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語， 亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

圖2A係為本發明之基板結構2之立體示意圖。如圖2A所示，所述之基板結構2係包括一基板本體20、一線路層23、一填充層22以及一絕緣保護層21。

所述之基板本體20係將其外表面定義為封裝面20a，以進行電子元件30(如圖3所示)之封裝作業。

於本實施例中，該基板本體20係為具有核心層或無核心層(coreless)之線路結構，如封裝基板(substrate)，其包含介電層與設於該介電層上之佈線層。例如，以線路重佈層(redistribution layer，簡稱RDL)方式形成該佈線層，且形成該介電層之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材。應可理解地，該基板本體20亦可為其它可供接置電子元件30之承載單元，例如晶圓、晶片、矽中介板(silicon interposer)、矽材、玻璃等之半導體板材，並不限於上述。

所述之線路層23係形成於該基板本體20之封裝面20a上且電性連接該基板本體20之佈線層。

於本實施例中，如圖2B所示，該線路層23係包含複數導電跡線(trace)230及一體結合該複數導電跡線230之複數電性接觸墊231，且各該導電跡線230係相互分離而不會短路，而該電性接觸墊231係用以結合如銲錫材料之導電元件24(如圖3所示)，以令該基板結構2藉由該導電元件24接置如晶片、封裝基板或封裝模組等之電子元件30。

所述之填充層22係形成於該基板本體20之封裝面20a上且位於各該導電跡線230之間而未覆蓋該線路層23，其中，部分該封裝面20a外露出該填充層22(該填充層22僅覆蓋部分封裝面20a)。

於本實施例中，該填充層22係為如綠漆之感光型防銲層，其鄰接各該導電跡線230。

再者，如圖2C所示，該填充層22之厚度H1係小於或等於該線路層23之厚度H2，使該線路層23凸出或齊平該填充層22。

所述之絕緣保護層21係形成於該填充層22之部分表面與該線路層23之部分表面上，且具有至少一開口210，如圖2B所示，以令該基板本體20之部分封裝面20a、該些導電跡線230之部分線段230a及該複數電性接觸墊231外露於該開口210，使該絕緣保護層21僅遮蓋部分該線路層23。

於本實施例中，該絕緣保護層21係為如綠漆之感光型防銲層，且該絕緣保護層21之開口210之壁面與該填充層22之頂面之間係形成階梯狀結構T。例如，以曝光顯影方式形成該開口210。應可理解地，有關感光型防銲層之材質種類繁多，故該填充層22之材質與該絕緣保護層21之材質可相同或不相同。

於後續應用中，如圖3所示，該開口210中可形成複數導電元件24於該些電性接觸墊231上，以令該基板結構2藉由該些導電元件24接置電子元件30，並以包覆層31包覆該電子元件30，以形成電子封裝件3。

所述之電子元件30係為主動元件、被動元件或其二者組合，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容或電感。

於本實施例中，該電子元件30係為半導體晶片，其具有相對之作用面30a與非作用面30b，且該作用面30a具有複數電極墊300，使該電子 元件30以其電極墊300藉由覆晶方式(透過該些導電元件24)電性連接該線路層23，再以底膠(圖略)或包覆層31包覆該些導電元件24。然而，有關該電子元件30電性連接線路層23之方式不限於上述

所述之包覆層31係為絕緣材，如聚醯亞胺(PI)、乾膜(dry film)、環氧樹脂(epoxy)環氧樹脂之封裝膠體或封裝材(molding compound)，其可用壓合(lamination)或模壓(molding)之方式形成於該基板結構2之封裝面20a上。在一實施例中，可先在導電跡線230之間形成該填充層22(填充層22未覆蓋該線路層23)，接著圖案化該填充層22以外露出該線路層23欲顯露的部分，再形成該包覆層31。

因此，本發明之基板結構主要藉由該填充層22填充於線路層23之間隙並承載該絕緣保護層21，以薄化該絕緣保護層21之厚度R，故相較於習知技術，於曝光顯影作業時，光照能量F(如圖2C所示)以該基板本體20之封裝面20a作為基準，使光照能量F直接作用至該基板本體20之封裝面20a上，以令厚度R薄化之絕緣保護層21之底側能充分吸收該光照能量F，因而於顯影作業後，該開口210之底部因照光充足，該開口210之壁面之底部不會形成底切結構，避免銅遷移(Cu migration)的現象發生，以提升信賴性。

再者，當該填充層22為感光型防銲層時，即便該填充層22之底部有可能形成底切結構V(如圖2C所示)，然而由於該填充層22之厚度H1係小於或等於該線路層23之厚度H2，後續在封裝階段時，底膠或包覆層可填入至該底切結構V，得以避免銅遷移(Copper migration)現象之問題，使該基板結構2具有良好之信賴性，亦可避免相鄰之兩導電跡線230造成電性短路之問題。

又，由於該絕緣保護層21之厚度R極薄，因而該光照能量F不需設定太大，故相較於習知技術，即使將該光照能量F設定成使該絕緣保護層21之底部不會形成底切結構之強度，該絕緣保護層21於該開口210處之材質不會發生過曝的問題，因而能確保該線路層23有效外露所需金屬面積(即該些導電跡線230之部分線段230a及該電性接觸墊231)。

另外，該基板結構2採用現有材料、設備及製程即可，因而無需採用特殊製程或新製程與材料，進而無需購買新機種的設備，故本發明之製法能有效降低製程成本，以利於量產。

綜上所述，本發明之電子封裝件及其基板結構中，係藉由該填充層之設計，以薄化該絕緣保護層，故本發明之基板結構能有效避免銅遷移的現象發生，並使相鄰之導電跡線之間不會發生短路，因而有利於提升本發明之電子封裝件及其基板結構之信賴性。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

2:基板結構

20:基板本體

20a:封裝面

21:絕緣保護層

22:填充層

23:線路層

T:階梯狀結構

R:厚度

Claims (10)

1. 一種基板結構，係包括：基板本體，係具有一封裝面；線路層，係形成於該封裝面上，其中，該線路層係包含複數導電跡線及結合該複數導電跡線之複數電性接觸墊，且該複數導電跡線係相互分離；填充層，係形成於該封裝面上以承載絕緣保護層且位於該複數導電跡線之間而未覆蓋該線路層；以及該絕緣保護層，係形成於在該複數導電跡線之間而未覆蓋該線路層之該填充層之表面與該線路層之部分表面上，且該絕緣保護層具有至少一開口以同時外露出該基板本體之封裝面、該複數電性接觸墊與在該複數導電跡線之間而未覆蓋該線路層之該填充層。
2. 如請求項1所述之基板結構，其中，該填充層係鄰接該複數導電跡線。
3. 如請求項1所述之基板結構，其中，該填充層之厚度係小於或等於該線路層之厚度。
4. 如請求項1所述之基板結構，其中，該基板本體之部分封裝面、該複數導電跡線之部分線段及該複數電性接觸墊係外露於該開口。
5. 如請求項1所述之基板結構，其中，該絕緣保護層之開口之壁面與該填充層之頂面之間係形成階梯狀結構。
6. 如請求項1所述之基板結構，其中，該填充層之材質與該絕緣保護層之材質係相同。
7. 如請求項1所述之基板結構，其中，該填充層之材質與該絕緣保護層之材質係不相同。
8. 一種電子封裝件，係包括：如請求項1~7任一者所述之基板結構；以及電子元件，係設於該封裝面上並電性連接該線路層。
9. 如請求項8所述之電子封裝件，其中，該開口中係形成複數導電元件於該複數電性接觸墊上，以令該基板結構藉由該複數導電元件接置該電子元件。
10. 如請求項8所述之電子封裝件，復包括包覆該電子元件之包覆層。

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