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TWI882401B - 電子封裝件及其製法 - Google Patents

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TWI882401B
TWI882401B TW112128664A TW112128664A TWI882401B TW I882401 B TWI882401 B TW I882401B TW 112128664 A TW112128664 A TW 112128664A TW 112128664 A TW112128664 A TW 112128664A TW I882401 B TWI882401 B TW I882401B
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layer
circuit
dielectric layer
circuit structure
cover
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TW112128664A
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陳敏堯
陳盈儒
林松焜
張垂弘
Original Assignee
大陸商芯愛科技（南京）有限公司
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Abstract

一種電子封裝件，係於線路結構中嵌埋遮蓋層以形成一凹槽，且將電子元件設於該凹槽中之該遮蓋層上，並以包覆層包覆該電子元件，以將外接結構設於該線路結構與該包覆層上，故藉由該凹槽埋設該電子元件，使該電子封裝件之厚度得以大幅降低，以符合薄化之需求。

Description

電子封裝件及其製法
本發明係有關一種半導體封裝製程，尤指一種可符合薄化需求之電子封裝件及其製法。
隨著半導體封裝技術的演進，半導體裝置已開發出不同的封裝型態，而為提升電性功能及節省封裝空間，業界遂發展出堆疊複數封裝結構以形成封裝堆疊結構(Package on Package，簡稱POP)之封裝型態，以呈現系統封裝(SiP)異質整合特性，故藉由堆疊設計達到系統的整合，以利於適用於各種輕薄短小型電子產品。
圖1係為習知半導體封裝件1之剖面示意圖。如圖1所示，該半導體封裝件1係包含有半導體晶片10、第一封裝基板11、第二封裝基板12、複數焊錫柱17以及封裝膠體15。該第一封裝基板11具有一核心層110與複數線路層111，且該第二封裝基板12具有一核心層120與複數線路層121。該半導體晶片10以覆晶方式藉由複數導電凸塊101設於該第一封裝基板11上，並形成底膠16於該半導體晶片10與該第一封裝基板11之間以包覆該些導電凸塊101，且該第二封裝基板12藉由複數焊錫球19設置一封裝 模組1a。該些焊錫柱17係用以堆疊及電性連接該第一封裝基板11之線路層111與該第二封裝基板12之線路層121。該封裝膠體15係包覆該些焊錫柱17與該半導體晶片10。可選擇性地。
惟，習知半導體封裝件1中，第一封裝基板11與第二封裝基板12皆具有核心層110,120，且該半導體晶片10設於該第一封裝基板11上方，導致該半導體封裝件1之厚度H大幅增加，不符合薄化之需求。
再者，該封裝膠體15需覆蓋該第一封裝基板11上側之所有表面積以包覆該些焊錫柱17與該半導體晶片10，致使無法減少該封裝膠體15之用量，因而難以降低製作成本。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：線路結構，係具有相對之第一側與第二側，且於該第二側上形成有一凹槽，其中，該線路結構係包含至少一第一介電層及設於該第一介電層上之第一線路層，且該第一線路層係具有複數位於該凹槽中之電性接觸墊及覆蓋該複數電性接觸墊之遮蓋層，其中，該遮蓋層係具有複數外露各該電性接觸墊之部分表面的開口；電子元件，係設於該凹槽中之該遮蓋層上以電性連接該複數電性接觸墊；包覆層，係設於該遮蓋層上以包覆該電子元件；以及外接結構，係設於該線路結構之第二側與該包覆層上，且該外接結構係包含 一設於該第一介電層上之第二介電層及結合該第二介電層並電性連接該第一線路層之第二線路層。
本發明亦提供一種電子封裝件之製法，係包括：提供一無核心層式之線路結構，其中，該線路結構係具有相對之第一側與第二側，且該第二側上形成有一凹槽，該線路結構係包含至少一第一介電層及設於該第一介電層上之第一線路層，且該第一線路層係具有複數位於該凹槽中之電性接觸墊及覆蓋該複數電性接觸墊之遮蓋層，其中，該遮蓋層係具有複數外露各該電性接觸墊之部分表面的開口；將電子元件設於該凹槽中之該遮蓋層上，以令該電子元件電性連接該複數電性接觸墊；形成包覆層於該遮蓋層上，以令該包覆層包覆該電子元件；以及配置一外接結構設於該線路結構之第二側與該包覆層上，其中，該外接結構係包含一設於該第一介電層上之第二介電層及結合該第二介電層並電性連接該第一線路層之第二線路層。
前述之電子封裝件及其製法中，該外接結構係藉由複數導電元件堆疊於該線路結構之第二側與該包覆層上。
前述之電子封裝件及其製法中，該外接結構係接觸結合於該線路結構之第二側與該包覆層上。
前述之電子封裝件及其製法中，復包括形成絕緣保護層於該線路結構與該包覆層上。
前述之電子封裝件及其製法中，復包括形成絕緣保護層於該外接結構上。
由上可知，本發明之電子封裝件及其製法，主要藉由該凹槽之設計，以埋設該電子元件，使該電子封裝件之厚度大幅降低，故相較於習知技術，本發明之電子封裝件能符合薄化之需求。
再者，該包覆層只需形成於該遮蓋層上，而無需覆蓋該線路結構之第二側之所有表面積，故相較於習知技術，本發明之電子封裝件可減少該包覆層之用量，以降低製作成本。
1:半導體封裝件
1a:封裝模組
10:半導體晶片
101,201:導電凸塊
11:第一封裝基板
110,120:核心層
111,121:線路層
12:第二封裝基板
15:封裝膠體
16,26:底膠
17:焊錫柱
19,29:焊錫球
2,3:電子封裝件
20:電子元件
20a,30a:作用面
20b,30b:非作用面
200,300:電極墊
21:線路結構
21a:第一側
21b:第二側
210:凹槽
211:第一線路層
212:第一介電層
213:電性接觸墊
22,32:外接結構
220,320:第二介電層
221,321:第二線路層
23:遮蓋層
230:開口
24,28,38:絕緣保護層
240,280,380:開孔
25:包覆層
27:導電元件
281:鏤空區
30:電子裝置
9:承載件
90:板體
91:種子層
92:金屬層
D1,D2,H,H1,H2,R:厚度
圖1係為習知半導體封裝件之製法之剖視示意圖。
圖2A至圖2G係為本發明之電子封裝件之第一實施例之製法之剖面示意圖。
圖2H係為圖2G之後續製程之剖面示意圖。
圖3A至圖3C係為本發明之電子封裝件之第二實施例之製法之剖面示意圖。
圖3D係為圖3C之後續製程之剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之 修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2G係為本發明之電子封裝件2之第一實施例之製法之剖面示意圖。
如圖2A所示，提供一承載件9，以於該承載件9之相對兩側上分別對稱形成一第一介電層212及形成於該第一介電層212上之第一線路層211。
於本實施例中，該承載件9係為暫時性載板，其可為相對兩側具有金屬層之板材，如銅箔基板，其板體90之表面上係具有金屬層92，並於該金屬層92上形成有種子層91。
再者，該第一線路層211係採用線路重佈層(Redistribution layer，簡稱RDL)規格，其具有複數電性接觸墊213。例如，藉由該種子層91以電鍍金屬(如銅材)或其它方式製作該第一線路層211，其線寬/線距(L/S)約為10/10微米(um)。
又，形成該第一介電層212之材質係如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、具玻纖之預浸材(Prepreg，簡稱PP)或其它等介電材。例如，該第一介電層212採用PP材，其CTE為10ppm/℃。
如圖2B所示，於該第一介電層212上形成一遮蓋層23，以令該遮蓋層23覆蓋該些電性接觸墊213。
於本實施例中，該遮蓋層23係為薄膜體，其可採用如聚對二唑苯(PBO)、聚醯亞胺(PI)、具玻纖之預浸材(PP)或其它等介電材製作。例如，該遮蓋層23採用PI膜，其CTE為40ppm/℃，且其玻璃轉化溫度(glass transition temperature，符號Tg)係高於該第一介電層212(PP材)之Tg。應可理解地，形成該遮蓋層23之材質與形成該第一介電層212之材質係不相同。
如圖2C所示，於該第一介電層212與該遮蓋層23上進行增層製程(build-up process)，以形成一線路結構21，使該遮蓋層23嵌埋於該線路結構21之第一介電層212中。
於本實施例中，該線路結構21係包含複數第一介電層212、及複數形成於各該第一介電層212上之第一線路層211，以令該線路結構21之部分第一線路層211外露於該第二側21b之第一介電層212。
再者，各該線路結構21係為無核心層式(coreless)，其定義有相對之第一側21a及第二側21b，且該線路結構21以其第一側21a結合於該種子層91上。
又，於對應該遮蓋層23上之各層第一介電層212上並未形成第一線路層211及其它導電材，因而會有應力分佈不均之問題，但因形成該遮蓋層23之材質與形成該第一介電層212之材質係不相同，故於進行增層製程時，可分散應力以避免發生分層(Delamination)之問題。
另外，各該第一介電層212之厚度D1,D2可不相同。例如，內側之兩第一介電層212之厚度D1為25微米，最外側之第一介電層212之厚度D2係為50微米。
應可理解地，利用增層製程，該些線路結構21可依需求設計該第一介電層212之層數，以製作所需層數之第一線路層211。
如圖2D所示，移除該板體90及其上之金屬層92與種子層91，以外露該線路結構21之第一側21a。
如圖2E所示，於該線路結構21之第一側21a與第二側21b上分別形成一如防焊材之絕緣保護層28，且該絕緣保護層28具有複數外露該第一線路層211之開孔280，並使該絕緣保護層28於該線路結構21之第二側21b對應該遮蓋層23處形成一外露該第一介電層212之鏤空區281。接著，移除該鏤空區281與該遮蓋層23之間的第一介電層212之部分材質，以形成一外露該遮蓋層23之凹槽210。如圖所示，凹槽210中形成有遮蓋層23，且覆蓋該複數電性接觸墊213。
於本實施例中，該絕緣保護層28係採用曝光顯影方式形成該些開孔280與該鏤空區281，且採用雷射方式或銑除方式移除該第一介電層212以形成該凹槽210。例如，該遮蓋層23可作為止擋層，以避免雷射燒灼該電性接觸墊213。
再者，可於該遮蓋層23上形成複數外露該電性接觸墊213之開口230。例如，可採用雷射方式或其它方式形成該開口230。
應可理解地，最外側之第一介電層212係用於製作該凹槽210，故最外側之第一介電層212之厚度D2係大於其它層(未形成凹槽210)之第一介電層212之厚度D1。
如圖2F所示，將至少一電子元件20容置於該凹槽210中，再形成一包覆層25於該遮蓋層23上，以令該包覆層25包覆該電子元件20。
於本實施例中，該電子元件20係係為主動元件、被動元件或其二者組合，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容或電感。例如，該電子元件20為半導體晶片，其具有相對之作用面20a與非作用面20b，該作用面20a係具有複數電極墊200，以令該電子元件20以其作用面20a採用覆晶方式透過複數如焊錫材料(錫膏或錫球)之導電凸塊201電性連接該電極墊200與電性接觸墊213，再以底膠26包覆該些導電凸塊201。或者，該電子元件20亦可以非作用面20b置放於該遮蓋層23上，以採用打線方式透過複數如金線或銅線之焊線電性連接該電極墊200與電性接觸墊213。應可理解地，該遮蓋層23可作為防焊層，以利於回焊該導電凸塊201或焊接該焊線，且有關電子元件20電性連接該電性接觸墊213之方式繁多，並不限於上述。
再者，該包覆層25係為絕緣材，如聚醯亞胺(PI)、乾膜(dry film)、環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)，其可用壓合(lamination)或模壓(molding)之方式形成於該遮蓋層23上。例如，該包覆層25為環氧樹脂封裝材(EMC)，其CTE為10~25ppm/℃。
又，該包覆層25係填入該凹槽210與鏤空區281中，且可藉由整平製程，如蝕刻或研磨方式，移除該包覆層25之部分材質，以令該包覆層 25之上側之表面齊平該絕緣保護層28之表面。例如，該包覆層25包覆該電子元件20與底膠26，且該包覆層25覆蓋該電子元件20之非作用面20b，使該電子元件20未外露該包覆層25。
如圖2G所示，於該包覆層25與該絕緣保護層28上形成一外接結構22，以製成該電子封裝件2。
於本實施例中，該外接結構22係為線路板形式，其藉由複數如焊錫材料(錫膏或錫球)之導電元件27堆疊於該線路結構21上。例如，該外接結構22係為無核心層式(coreless)封裝基板。應可理解地，有關線路板之種類繁多，並不限於上述。
再者，該外接結構22係包含至少一第二介電層220及結合該第二介電層220之第二線路層221，以令該第二線路層221藉由該些導電元件27電性連接該開孔280中之第一線路層211。例如，該第二線路層221係採用線路重佈層(Redistribution layer，簡稱RDL)規格，以製作出細線路及細間距之線路層，如線寬/線距(L/S)為6/6或6/8微米，且該第二介電層220係為味之素增層膜(Ajinomoto build-up film，簡稱ABF)之介電材，其熱膨脹係數(Coefficient of Thermal Expansion，簡稱CTE)為13至17ppm/℃。
又，各該第二介電層220之厚度R係為10~20微米，其小於該第一介電層212之厚度D1,D2。
另外，該外接結構22之最外側之第二介電層220上可採用PS(Photosensitive)PI材或PICL(Photo Imageable Coverlay)材之防焊材製作一絕緣保護層24，其可形成複數外露該第二線路層221之開孔240，供結合複數焊錫球29於該第二線路層221之外露表面上，以於後續製程中，如圖2H 所示，該外接結構22可藉由該些焊錫球29接置一如封裝模組、半導體晶片或其它功能組件之電子裝置30。
應可理解地，該線路結構21之第一側21a亦可於該第一線路層211之外露表面上結合複數焊錫球29，如圖2H所示，供該電子封裝件2接置於一電路板(圖略)上。
因此，本實施例之製法主要藉由該凹槽210之設計，以埋設該電子元件20，使該電子封裝件2之厚度H1大幅降低，故相較於習知技術，本實施例之電子封裝件2能符合薄化之需求。
再者，該包覆層25只需形成於該遮蓋層23上，而無需覆蓋該線路結構21之第二側21b之所有表面積，故相較於習知技術，本實施例之電子封裝件2能減少該包覆層25之用量，以降低製作成本。
又，本實施例之製法係採用預製之外接結構22，故於形成該包覆層25後，可直接將該外接結構22接置於該線路結構21之第二側21b上，以有效簡化製程。
另外，該電子封裝件2之各佈線分層之CTE之配置係採漸增或漸減，即該第一介電層212(PP)之CTE小於第二介電層220(ABF)之CTE的配置，以藉由較大CTE之包覆層25與遮蓋層23之配置，而避免該線路結構21於第一側21a與該外接結構22之間的CTE之差異變化過大，故相較於習知技術，當該電子封裝件2經多道環境溫度變化之製程後，該包覆層25與遮蓋層23能作為應力強化結構，以有效避免該電子封裝件2發生形變與翹曲之情況，進而避免該焊錫球29發生偏位、脫離或碎裂等問題。
圖3A至圖3C係為本發明之電子封裝件3之第二實施例之製法之剖面示意圖。本實施例與第一實施例之差異在於外接結構之形式，其它製程大致相同，故以下不再贅述相同處。
如圖3A所示，接續圖2D所示之製程，待移除該板體90及其上之金屬層92與種子層91後，移除該遮蓋層23上的第一介電層212之部分材質，以形成一外露該遮蓋層23之凹槽210。
於本實施例中，於該線路結構21之第一側21a與第二側21b上暫時不形成該絕緣保護層28。
如圖3B所示，將至少一電子元件20容置於該凹槽210中，再形成一包覆層25於該遮蓋層23上，以令該包覆層25包覆該電子元件20。
於本實施例中，該包覆層25僅填入該凹槽210中，且可藉由整平製程，如蝕刻或研磨方式，移除該包覆層25之部分材質，以令該包覆層25之上側之表面齊平該第一介電層212之表面。例如，該包覆層25未覆蓋該第二側21b上之第一線路層211。
如圖3C所示，於該包覆層25與該線路結構21之第二側21b上形成一外接結構32，以製成另一電子封裝件3。
於本實施例中，該外接結構32係為增層形式，其藉由第二介電層320直接結合至該線路結構21之第二側21b之第一介電層212上，且該第二線路層321直接電性連接該線路結構21之第二側21b之第一線路層211。
再者，可於該線路結構21之第一側21a及該外接結構32上分別形成一如防焊材之絕緣保護層28,38，且該絕緣保護層28,38具有複數外露該第一線路層211及該第二線路層321之開孔280,380，以結合該些焊錫球 29，其中，該外接結構32上之絕緣保護層38可採用PSPI材或PICL(Photo Imageable Coverlay)材製作。例如，於後續製程中，如圖3D所示，可於該外接結構32上藉由該些焊錫球29接置在該電子裝置30之相對於非作用面30b之作用面30a的電極墊300上，且該電子封裝件3藉由該線路結構21之第一側21a之焊錫球29接置於一電路板(圖略)上。
因此，本實施例之製法主要藉由該凹槽210之設計，以埋設該電子元件20，且將該外接結構32直接結合至該線路結構21上而免用導電元件27，因而更能降低該電子封裝件3之厚度H2，故相較於習知技術，本實施例之電子封裝件3更能符合薄化之需求。
再者，該包覆層25只需形成於該遮蓋層23上，而無需覆蓋該線路結構21之第二側21b之所有表面積，故相較於習知技術，本實施例之電子封裝件2能減少該包覆層25之用量，以降低製作成本。
另外，該電子封裝件3之各佈線分層之CTE之配置係採漸增或漸減，即該第一介電層212(PP)之CTE小於第二介電層320(ABF)之CTE的配置，以藉由較大CTE之包覆層25與遮蓋層23之配置，而避免該線路結構21於第一側21a與該外接結構22之間的CTE之差異變化過大，故相較於習知技術，當該電子封裝件2經多道環境溫度變化之製程後，該包覆層25與遮蓋層23能作為應力強化結構，以有效避免該電子封裝件3發生形變與翹曲之情況，進而避免該焊錫球29發生偏位、脫離或碎裂等問題。
本發明亦提供一種電子封裝件2，係包括：一線路結構21、至少一電子元件20、一包覆層25以及一外接結構22。
所述之線路結構21係具有相對之第一側21a與第二側21b，且該第二側21b上形成有一凹槽210，其中，該線路結構21係包含至少一第一介電層212及設於該第一介電層212上之第一線路層211，且該第一線路層211係具有複數位於該凹槽210中之電性接觸墊213及覆蓋該複數電性接觸墊之遮蓋層23，其中，該遮蓋層23係具有複數外露各該電性接觸墊213之部分表面的開口230。
所述之電子元件20係設於該凹槽210中之該遮蓋層23上以電性連接該複數電性接觸墊213。
所述之包覆層25係設於該遮蓋層23上以包覆該電子元件20。
所述之外接結構22係設於該線路結構21之第二側21b與該包覆層25上，其中，該外接結構22係包含一設於該第一介電層212上之第二介電層220及結合該第二介電層220並電性連接該第一線路層211之第二線路層221。
於一實施例中，該外接結構22係藉由複數導電元件27堆疊於該線路結構21之第二側21b與該包覆層25上。
於一實施例中，該外接結構22係接觸結合於該線路結構21之第二側21b與該包覆層25上。
於一實施例中，所述之電子封裝件2復包括一形成於該線路結構21與該包覆層25上之絕緣保護層28。
於一實施例中，所述之電子封裝件2,3復包括一形成於該外接結構22上之絕緣保護層24,38。
綜上所述，本發明之電子封裝件及其製法，係藉由該凹槽之設計，以埋設該電子元件，使該電子封裝件之厚度大幅降低，故本發明之電子封裝件能符合薄化之需求。進一步，藉由該線路結構與外接結構採用無核心層式之設計，亦有利於薄化該電子封裝件。
再者，該包覆層只需形成於該遮蓋層上，而無需覆蓋該線路結構之第二側之所有表面積，故本發明之電子封裝件能減少該包覆層之用量，以降低製作成本。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:電子封裝件
20:電子元件
21:線路結構
21a:第一側
21b:第二側
210:凹槽
211:第一線路層
212:第一介電層
213:電性接觸墊
22:外接結構
220:第二介電層
221:第二線路層
23:遮蓋層
24,28:絕緣保護層
240,280:開孔
25:包覆層
26:底膠
27:導電元件
H1,R:厚度

Claims (10)

  1. 一種電子封裝件，係包括：線路結構，係具有相對之第一側與第二側，且於該第二側上形成有一凹槽，其中，該線路結構係包含至少一第一介電層及設於該第一介電層上之第一線路層，且該第一線路層係具有複數位於該凹槽中之電性接觸墊及覆蓋該複數電性接觸墊之遮蓋層，其中，該遮蓋層係具有複數外露各該電性接觸墊之部分表面的開口，且該遮蓋層之熱膨脹係數(CTE)係大於該第一介電層之熱膨脹係數(CTE)；電子元件，係設於該凹槽中之該遮蓋層上以電性連接該複數電性接觸墊；包覆層，係設於該遮蓋層上以包覆該電子元件，且該包覆層未覆蓋該線路結構之該第二側之所有表面積；以及外接結構，係設於該線路結構之第二側與該包覆層上，且該外接結構係包含一設於該第一介電層上之第二介電層及結合該第二介電層並電性連接該第一線路層之第二線路層，其中，該第二介電層之熱膨脹係數(CTE)係大於該第一介電層之熱膨脹係數(CTE)。
  2. 如請求項1所述之電子封裝件，其中，該外接結構係藉由複數導電元件堆疊於該線路結構之第二側與該包覆層上。
  3. 如請求項1所述之電子封裝件，其中，該外接結構係接觸結合於該線路結構之第二側與該包覆層上。
  4. 如請求項1所述之電子封裝件，復包括形成於該線路結構與該包覆層上之絕緣保護層。
  5. 如請求項1所述之電子封裝件，復包括形成於該外接結構上之絕緣保護層。
  6. 一種電子封裝件之製法，係包括：提供一無核心層式之線路結構，其中，該線路結構係具有相對之第一側與第二側，且該第二側上形成有一凹槽，該線路結構係包含至少一第一介電層及設於該第一介電層上之第一線路層，且該第一線路層係具有複數位於該凹槽中之電性接觸墊及覆蓋該複數電性接觸墊之遮蓋層，其中，該遮蓋層係具有複數外露各該電性接觸墊之部分表面的開口，且該遮蓋層之熱膨脹係數(CTE)係大於該第一介電層之熱膨脹係數(CTE)；將電子元件設於該凹槽中之該遮蓋層上，以令該電子元件電性連接該複數電性接觸墊；形成包覆層於該遮蓋層上，以令該包覆層包覆該電子元件，且該包覆層未覆蓋該線路結構之該第二側之所有表面積；以及配置一外接結構設於該線路結構之第二側與該包覆層上，其中，該外接結構係包含一設於該第一介電層上之第二介電層及結合該第二介電層並電性連接該第一線路層之第二線路層，且該第二介電層之熱膨脹係數(CTE)係大於該第一介電層之熱膨脹係數(CTE)。
  7. 如請求項6所述之電子封裝件之製法，其中，該外接結構係藉由複數導電元件堆疊於該線路結構之第二側與該包覆層上。
  8. 如請求項6所述之電子封裝件之製法，其中，該外接結構係接觸結合於該線路結構之第二側與該包覆層上。
  9. 如請求項6所述之電子封裝件之製法，復包括形成絕緣保護層於該線路結構與該包覆層上。
  10. 如請求項6所述之電子封裝件之製法，復包括形成絕緣保護層於該外接結構上。
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