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TWI867351B - 電子封裝件及其製法與基板結構 - Google Patents

電子封裝件及其製法與基板結構 Download PDF

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TWI867351B
TWI867351B TW111140684A TW111140684A TWI867351B TW I867351 B TWI867351 B TW I867351B TW 111140684 A TW111140684 A TW 111140684A TW 111140684 A TW111140684 A TW 111140684A TW I867351 B TWI867351 B TW I867351B
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曹佳雯
謝雯貞
紀雅婷
蔡苡琳
簡秀芳
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矽品精密工業股份有限公司
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Abstract

一種基板結構，係於具有複數電性接觸墊之基板本體上形成絕緣保護層，且該絕緣保護層具有對應外露複數該電性接觸墊之複數開孔，且令該絕緣保護層於至少一該開孔處形成有圍繞至少一該電性接觸墊局部邊緣之鏤空部，以減少該絕緣保護層之阻隔。

Description

電子封裝件及其製法與基板結構
本發明係有關一種半導體製程用之基板結構，尤指一種具有防銲層之基板結構及其電子封裝件與製法。
隨著電子產業的發達，現今的電子產品已趨向輕薄短小與功能多樣化的方向設計，半導體封裝技術亦隨之開發出不同的封裝型態。為滿足半導體裝置之高積集度(Integration)以及微型化(Miniaturization)需求，業界多採用覆晶(Flip chip)式封裝結構。
圖1A係為習知半導體封裝件1之剖視示意圖。如圖1A所示，一半導體晶片13藉由複數銲錫凸塊130結合至一封裝基板10之線路層11之電性接觸墊110上並電性連接該線路層11之導電跡線111，再形成底膠14於該半導體晶片13與該封裝基板10之間，以包覆該些銲錫凸塊130，其中，該封裝基板10上形成有一絕緣保護層12，其對應置晶區形成單一開窗120，如圖1B所示，以外露各該電性接觸墊110與部分該導電跡線111。
惟，由於該底膠14與介電材(即該封裝基板10之表面材質)或絕緣保護層12之間的結合力佳而與銅質線路層11之間結合力不佳，故於該置晶區中，該底膠14接觸結合較多的線路層11，導致容易發生脫層(delamination)之問題，即該底膠14與該封裝基板10發生分離之問題。
再者，該絕緣保護層12亦可採用複數對應外露各該電性接觸墊110之開孔121取代該開窗120，如圖1C所示，以減少該底膠14接觸該線路層11之面積。然而，於該底膠14流入該半導體晶片13與該封裝基板10間時，該底膠14中具較大顆粒的填充材(filler)無法通過該半導體晶片13與該封裝基板10間而產生空隙(void)，以致於後續製程中容易發生爆米花現象(Popcorn)，致使產品良率降低。
因此，如何克服上述習知技術之種種缺失，已成目前亟欲解決的課題。
為解決上述習知技術之問題，本發明遂提出一種基板結構，係包括：基板本體，係具有一接合面；線路層，係形成於該接合面上且具有複數電性接觸墊，其中，至少一該電性接觸墊之邊緣定義有第一區段與第二區段，以令至少一該電性接觸墊於該第一區段之周長大於或等於至少一該電性接觸墊於該第二區段之周長；以及絕緣保護層，係形成於該接合面上且設有複數開孔，以令複數該電性接觸墊對應外露於複數該開孔，其中，該絕緣保護層於至少一該開孔處復形成有包圍至少一該電性接觸墊之至少一作用區，其包含有一圍繞該第一區段之強化部及一連通至少一該開孔且圍繞該第二區段之鏤空部。
前述之基板結構中，該電性接觸墊之形狀係為圓形、橢圓形或多邊形。
前述之基板結構中，該至少一作用區係為複數作用區，其佈設係呈並排設置或交錯設置。
前述之基板結構中，該強化部係為該絕緣保護層之絕緣材。
前述之基板結構中，該鏤空部之寬度係大於該開孔之寬度。
前述之基板結構中，該開孔之形式係為防銲定義規格或非防銲定義規格。
本發明復提供一種電子封裝件，係包括：前述之基板結構；以及電子元件，係設於該基板結構上以電性連接該線路層。
本發明亦提供一種電子封裝件之製法，係包括：提供一前述之基板結構；以及將電子元件設於該基板結構上，以令該電子元件電性連接該線路層。
前述之電子封裝件及其製法中，該電子元件係藉由複數導電元件設於複數該電性接觸墊上，且以封裝層包覆該複數導電元件。
由上可知，本發明之電子封裝件及其製法與基板結構，主要藉由該作用區之設計，使該電性接觸墊之周圍環繞該強化部，以遮蓋部分該線路層而減少該線路層外露之面積，故相較於習知技術中，該封裝層於該置晶區中能接觸結合較少的線路層而接觸較多的介電材與絕緣保護層，因而該封裝層與該基板結構的結合力可大幅提升，以有效避免發生脫層之問題。
再者，藉由該作用區之設計，使該電性接觸墊之周圍環繞該鏤空部，以減少該絕緣保護層之阻隔，故相較於習知技術，當如底膠之封裝層流入該電子元件與該基板結構之間時，該底膠中較大的顆粒可順利通 過該電子元件與該基板結構之間的通道，以避免該封裝層發生空隙之問題，因而於後續製程中不會發生爆米花現象，進而提升產品良率。
1:半導體封裝件
10:封裝基板
11,21:線路層
110,210,510,610,710:電性接觸墊
111,211,411:導電跡線
12,22:絕緣保護層
120,220:開窗
121,221,421,521,621:開孔
13:半導體晶片
130:銲錫凸塊
14:底膠
2:基板結構
20:基板本體
20a:接合面
20b:植球面
200:介電層
201:佈線層
210a:第一區段
210b:第二區段
23:強化部
24,44:鏤空部
25:銲球
3:電子封裝件
30:電子元件
30a:作用面
30b:非作用面
300:導電元件
A:作用區
D:置晶區
R1,R2:寬度
圖1A係為習知半導體封裝件之剖視示意圖。
圖1B係為習知半導體封裝件之封裝基板之局部上視平面示意圖。
圖1C係為習知半導體封裝件之封裝基板之另一實施例之局部上視平面示意圖。
圖2A至圖2B係為本發明之電子封裝件之製法之剖視示意圖。
圖2C係為圖2B之另一區域之剖視示意圖。
圖3A係為本發明之基板結構之局部上視平面示意圖。
圖3B係為圖3A之局部放大示意圖。
圖3C係為圖3A之另一態樣之局部上視平面示意圖。
圖4A係為本發明之基板結構之另一實施例之局部上視平面示意圖。
圖4B係為圖4A之另一態樣之局部上視平面示意圖。
圖5係為圖3B之另一實施例之局部上視平面示意圖。
圖6A係為圖4A之另一實施例之局部上視平面示意圖。
圖6B係為圖6A之另一態樣之局部上視平面示意圖。
圖7係為本發明之基板結構之電性接觸墊之各種形狀之上視平面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當視為本發明可實施之範疇。
圖2A至圖2B係為本發明之電子封裝件3之製法之剖視示意圖。
如圖2A所示，提供一基板結構2，其包括一基板本體20、一線路層21以及一絕緣保護層22。
所述之基板本體20係具有相對之接合面20a與植球面20b，以於該接合面20a上配置該線路層21與該絕緣保護層22，且該接合面20a上定義有一置晶區D，如圖3A所示。
於本實施例中，該基板本體20係為具有核心層或無核心層(coreless)之線路結構，如封裝基板(substrate)，其包含至少一介電層200與至少一結合該介電層之佈線層201。例如，以線路重佈層(redistribution layer，簡稱RDL)方式形成該佈線層201，其材質係為銅，且形成該介電層200之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材。應可理解地，該基板本體20亦可為其它可供接置電子元件之承載單元，例如晶圓、晶片、矽中介板(silicon interposer)、矽材、玻璃等之半導體板材，並不限於上述。
所述之線路層21係形成於該基板本體20之接合面20a上且電性連接該基板本體20之佈線層201。
請同時配合參閱圖3A及圖3B，於本實施例中，該線路層21係包含複數導電跡線(trace)211及一體結合該複數導電跡線211之複數電性接觸墊210，且各該導電跡線211係相互分離而不會短路(如圖3A所示)，而該電性接觸墊210之邊緣定義有第一區段210a與第二區段210b(如圖3B所示)，且令該電性接觸墊210於該第一區段210a之周長大於或等於該電性接觸墊210於該第二區段210b之周長。
再者，該線路層21之規格可採用凸塊接線(bump on lead/bump on trace，簡稱BOL)方式進行線路設計，如圖4A所示之電性接觸墊210位於導電跡線411之線段上，使該電性接觸墊210之兩側延伸有該導電跡線411。
所述之絕緣保護層22係形成於該基板本體20之接合面20a上且對應該置晶區D配置有複數開孔221及至少一開窗220，如圖3A所示，以令該基板本體20之部分接合面20a、部分該些導電跡線211及部分 該電性接觸墊210外露於該開窗220，且令部分該複數電性接觸墊210對應外露於該複數開孔221，使該絕緣保護層22僅覆蓋部分該線路層21與部分該接合面20a。此外，該絕緣保護層22復形成有至少一位於該置晶區D之作用區A，其包圍該置晶區D之電性接觸墊210，其中，該作用區A係包含一圍繞該第一區段210a之強化部23，以及一連通用以外露出該電性接觸墊210之開孔221且圍繞該第二區段210b之鏤空部24，如圖3A及圖3B所示，使該強化部23對應該電性接觸墊210之邊緣長度係大於或等於該鏤空部24對應該電性接觸墊210之邊緣長度。
於本實施例中，該強化部23係為該絕緣保護層22一體成形之絕緣體，因而可視為該絕緣保護層22之一部分，且該鏤空部24係為連結該強化部23之孔洞，其寬度R1係大於該開孔221之寬度R2，如圖3B所示。例如，該電性接觸墊210係為圓形，且該鏤空部24係為該開窗220之其中一部分，以令位於該開孔221與該開窗220相互連通，使該開窗220之邊緣呈現齒狀或凹凸狀。然而，該鏤空部44亦可未連通該開窗220(僅連通該開孔221)，如圖4A或圖4B所示，且該鏤空部44可外露該導電跡線211。
再者，如圖3A所示，於本實施例中，該置晶區D配置有複數個作用區A，且該些作用區A之佈設係呈並排設置。或者，該些作用區A之佈設係呈交錯設置，如圖3C所示。
如圖3A或圖4B所示，開孔221之形式可為防銲定義(Solder-Mask Defined Pad Design，簡稱SMD)規格，或如圖4A所示，開孔421之形式可為非防銲定義(Non-Solder Mask Defined，簡稱NSMD)規格，且相對應之鏤空部24,44之寬度R1均大於該兩規格開孔221,421之寬度R2。
另外，於其它實施例中，該電性接觸墊510,610可為非圓形，如圖5、圖6A及圖6B所示之橢圓形或類橢圓形(如長條狀)，且該開孔421,521,621亦對應該電性接觸墊510,610之形狀而呈非圓形。應可理解地，該電性接觸墊之形狀可依需求設計，如圖7所示之矩形或其它多邊形等各種幾何形狀之電性接觸墊710，並無特別限制。
如圖2B所示，於該基板結構2之電性接觸墊210上接置至少一電子元件30，使該電子元件30電性連接該線路層21，且於該植球面20b上形成複數銲球25。
該電子元件30可為主動元件、被動元件、封裝基板或封裝模組等，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。於本實施例中，該電子元件30具有相對之作用面30a與非作用面30b，且該作用面30a具有複數之電極墊(圖未示)並藉由複數導電元件300結合並電性連接至該些電性接觸墊210，其中，該些導電元件300係例如含有銲錫材料或金屬塊(如銅柱)之塊體。。
再者，於後續製程中，可將封裝層29形成於該基板結構2之接合面20a上以包覆該些導電元件300，甚至包覆該電子元件30。例如，該封裝層29可為底膠、聚醯亞胺(PI)、乾膜(dry film)、環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)等絕緣材，並無特別限制。
因此，本發明之電子封裝件3之製法中，主要藉由該作用區A之設計，使該電性接觸墊210,510,610,710之部分周圍環繞有該強化部23，以遮蓋部分該導電跡線211,411而減少該導電跡線211,411外露之面積，故相較於習知技術中，該封裝層29於該置晶區D中能接觸結合較少的線路層21而接觸較多的介電材(即該基板結構2之介電層200)與絕緣 保護層22，因而該封裝層29與該基板結構2的結合力大幅提升，以有效避免該封裝層29與該基板結構2發生分離脫層(delamination)之問題。
再者，藉由該作用區A之設計，使該電性接觸墊210,510,610,710之部分周圍環繞有該鏤空部24,44，以減少該絕緣保護層22之阻隔，故相較於習知技術，當該封裝層29(如底膠)流入該電子元件30與該基板結構2之間時，該封裝層29中較大的顆粒能順利通過該電子元件30與該基板結構2之間的通道，以避免該封裝層29發生空隙之問題，因而於後續製程中不會發生爆米花現象(Popcorn)，進而提升產品良率。
本發明復提供一種電子封裝件3係包括一基板結構2以及至少一電子元件3，且該基板結構2係包括：一基板本體20、一線路層21以及一絕緣保護層22。
所述之基板本體20係具有一接合面20a。
所述之線路層21係形成於該接合面20a上且具有複數電性接觸墊210,510,610,710，其中，該電性接觸墊210,510,610,710之邊緣定義有第一區段210a與第二區段210b，以令該電性接觸墊210,510,610,710於該第一區段210a之周長大於或等於該電性接觸墊210,510,610,710於該第二區段210b之周長。
所述之絕緣保護層22係形成於該接合面20a上且配置有複數開孔221,421，以令該複數電性接觸墊210,510,610,710對應外露於該複數開孔221,421，其中，該絕緣保護層22於至少一該開孔221,421,521,621處復形成有包圍該電性接觸墊210,510,610,710之至少一作用區A，其包含有一圍繞該第一區段210a之強化部23及一連通該開孔221,421,521,621且圍繞該第二區段210b之鏤空部24,44。
所述之電子元件30係設於該基板結構2之接合面20a上以電性連接該線路層21。
於一實施例中，該電性接觸墊210,510,610,710之形狀係為圓形、橢圓形或多邊形。
於一實施例中，該至少一作用區A係為複數作用區A，其佈設係呈並排設置或交錯設置。
於一實施例中，該強化部23係為該絕緣保護層22之絕緣材。
於一實施例中，該鏤空部24,44之寬度R1係大於該開孔221,421之寬度R2。
於一實施例中，該開孔221,421,521,621之形式係為防銲定義規格或非防銲定義規格。
於一實施例中，該電子元件30係藉由複數導電元件300設於該複數電性接觸墊210,510,610,710上，且以封裝層29包覆該複數導電元件300。
綜上所述，本發明之電子封裝件及其製法與基板結構中，係藉由該作用區之設計，使該強化部遮蓋該電性接觸墊周圍之導電跡線而減少線路層外露之面積，故該封裝層於該置晶區中能接觸結合較少的線路層而接觸較多的介電材與絕緣保護層，因而該封裝層與該基板結構的結合力能大幅提升，以有效避免發生脫層之問題。
再者，藉由該作用區之設計，使該鏤空部減少該電性接觸墊周圍受該絕緣保護層之阻隔區域，故當該封裝層流入該電子元件與該基板結構之間時，該封裝層中較大的顆粒能順利通過該電子元件與該基板結構之間的通道，以避免該封裝層發生空隙之問題，因而於後續製程中不會發生爆米花現象，進而提升產品良率。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:基板結構
21:線路層
210:電性接觸墊
211:導電跡線
22:絕緣保護層
220:開窗
221:開孔
23:強化部
24:鏤空部
A:作用區
D:置晶區

Claims (10)

  1. 一種基板結構，係包括：基板本體，係具有一接合面，該接合面上定義有一置晶區；線路層，係形成於該接合面上且對應該置晶區具有複數電性接觸墊，其中，至少一該電性接觸墊之邊緣定義有第一區段與第二區段，以令至少一該電性接觸墊於該第一區段之周長大於或等於至少一該電性接觸墊於該第二區段之周長；以及絕緣保護層，係形成於該接合面上且對應該置晶區設有相互連通之複數開孔及一開窗，以令部分複數該電性接觸墊同時對應外露於複數該開孔與該開窗，以及另一部分該複數電性接觸墊完全外露於該開窗，其中，該絕緣保護層於至少一該開孔處復形成有包圍至少一該電性接觸墊之至少一作用區，其包含有一圍繞並接觸該第一區段之強化部及一連通至少一該開孔且圍繞該第二區段之鏤空部。
  2. 如請求項1所述之基板結構，其中，複數該電性接觸墊之形狀係為圓形、橢圓形或多邊形。
  3. 如請求項1所述之基板結構，其中，該至少一作用區係為複數作用區，其佈設係呈並排設置或交錯設置。
  4. 如請求項1所述之基板結構，其中，該強化部係為該絕緣保護層之絕緣材。
  5. 如請求項1所述之基板結構，其中，該鏤空部之寬度係大於該開孔之寬度。
  6. 如請求項1所述之基板結構，其中，複數該開孔之形式係為防銲定義規格或非防銲定義規格。
  7. 一種電子封裝件，係包括：如請求項1至6任一者所述之基板結構；以及電子元件，係設於該基板結構上且電性連接該線路層。
  8. 如請求項7所述之電子封裝件，其中，該電子元件係藉由複數導電元件設於該電性接觸墊上，且以封裝層包覆該複數導電元件。
  9. 一種電子封裝件之製法，係包括：提供一如請求項1至6任一者所述之基板結構；以及將電子元件設於該基板結構上，且令該電子元件電性連接該線路層。
  10. 如請求項9所述之電子封裝件之製法，其中，該電子元件係藉由複數導電元件設於複數該電性接觸墊上，且以封裝層包覆該複數導電元件。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117913055A (zh) * 2022-10-11 2024-04-19 群创光电股份有限公司 电子装置及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2653841Y (zh) * 2003-06-12 2004-11-03 威盛电子股份有限公司 倒装芯片封装载板
TW200725834A (en) * 2005-12-22 2007-07-01 Siliconware Precision Industries Co Ltd Electronic carrier board and package structure thereof
TWI364248B (en) * 2006-09-28 2012-05-11 Ibiden Co Ltd Manufacturing method and manufacturing apparatus of printed wiring board

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI234258B (en) * 2003-08-01 2005-06-11 Advanced Semiconductor Eng Substrate with reinforced structure of contact pad
US7224073B2 (en) * 2004-05-18 2007-05-29 Ultratera Corporation Substrate for solder joint

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2653841Y (zh) * 2003-06-12 2004-11-03 威盛电子股份有限公司 倒装芯片封装载板
TW200725834A (en) * 2005-12-22 2007-07-01 Siliconware Precision Industries Co Ltd Electronic carrier board and package structure thereof
TWI364248B (en) * 2006-09-28 2012-05-11 Ibiden Co Ltd Manufacturing method and manufacturing apparatus of printed wiring board

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