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TWI899761B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法

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TWI899761B
TWI899761B TW112150182A TW112150182A TWI899761B TW I899761 B TWI899761 B TW I899761B TW 112150182 A TW112150182 A TW 112150182A TW 112150182 A TW112150182 A TW 112150182A TW I899761 B TWI899761 B TW I899761B
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梁明
洪元赫
鄭明勳
李鐘振
白在職
康一 徐
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南韓商三星電子股份有限公司
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Abstract

提供一種半導體裝置及其製造方法，所述半導體裝置包括：至少一個電晶體，包括第一源極/汲極區及第一閘極結構；接觸隔離層，位於第一閘極結構下方；以及背面接觸插塞，連接至第一源極/汲極區中的至少一者，其中背面接觸插塞形成於第一源極/汲極區下方並延伸至位於第一閘極結構下方的區，且藉由接觸隔離層而與第一閘極結構隔離。

Description

半導體裝置及其製造方法
與本揭露的各實例性實施例一致的設備及方法是有關於一種包括多個三維堆疊場效電晶體（3DSFET）的半導體裝置，在所述半導體裝置中使用接觸隔離層來形成自對準背面接觸插塞。
為響應對具有高裝置密度及效能的積體電路的快速增長的需求，已經引入了由下部場效電晶體及堆疊於下部場效電晶體上的上部場效電晶體形成的三維堆疊場效電晶體（three-dimensional stacked field-effect transistor，3DSFET）裝置。形成3DSFET的下部場效電晶體及上部場效電晶體中的每一者可為鰭式場效電晶體（fin field-effect transistor，FinFET）、奈米片電晶體或任何其他類型的電晶體。FinFET具有一或多個水平佈置的垂直鰭結構作為至少三個表面被閘極結構環繞的通道結構，且奈米片電晶體的特徵在於具有：一或多個奈米片通道層，垂直地堆疊於基板上作為通道結構；以及閘極結構，環繞奈米片通道層中的每一者的所有四個表面。奈米片電晶體被稱為閘極全環繞（gate-all-around，GAA）電晶體或多橋通道場效電晶體（multi-bridge channel field-effect transistor，MBCFET）。
3DSFET可能需要用於下部場效電晶體及上部場效電晶體中的每一者的多個接觸插塞（或接觸結構）。舉例而言，上部接觸插塞連接至上部場效電晶體的上部源極/汲極區，且下部接觸插塞連接至下部場效電晶體的下部源極/汲極區。接觸插塞（其可被稱為中段製程（middle-of-line，MOL）結構）可藉由後段製程（back-end-of-line，BEOL）結構（例如，垂直地形成於MOL結構上方的BEOL金屬線）及前段製程（front-line-of-end，FEOL）結構（例如，3DSFET的源極/汲極區）而將源極/汲極區連接至電壓源或另一電路元件。
然而，當下部場效電晶體與上部場效電晶體在其通道結構及源極/汲極區中具有相同大小時，在3DSFET中形成下部接觸插塞是複雜且困難的。此乃因下部源極/汲極區可在3DSFET中與大小相同的上部源極/汲極區在垂直方向上交疊，由此自BEOL結構垂直地延伸的下部接觸插塞可能無法搭接於包括3DSFET的半導體裝置的奈米級覆蓋區中的下部源極/汲極區的頂表面上。
為解決在3DSFET的下部源極/汲極區上形成下部接觸插塞的此種困難，可將3DSFET形成為具有寬度較下部通道結構小的上部通道結構以及寬度較下部源極/汲極區小的上部源極/汲極區，使得連接至BEOL金屬線的上部接觸插塞可在寬度較小的上部源極/汲極區的一側處經由下部源極/汲極區上方的區而自其垂直地向下延伸。此區在本文中被稱為「非交疊區」。作為另外一種選擇，可提供背面分佈網路（backside distribution network，BSPDN）結構來將3DSFET的下部源極/汲極區或者甚至上部源極/汲極區連接至電壓源或另一電路元件。BSPDN結構可形成於3DSFET的背面處，且包括隱埋於基板或背面層間介電（backside interlayer dielectric，ILD）結構中的背面接觸插塞及背面金屬線（例如背面電源軌條等）。
然而，由於在3DSFET的背面處存在複雜的覆蓋結構（overlay），因此形成用於3DSFET的背面接觸插塞仍然至少暴露出背面接觸插塞與下部源極/汲極區之間未對準或者背面接觸插塞與閘極結構進行不期望的連接此種風險。
本背景技術部分中揭露的資訊在達成本申請案的實施例之前已為發明人所知，或者是在達成本文中闡述的實施例的過程中獲取的技術資訊。因此，所述資訊可包含不形成公眾已知的先前技術的資訊。
各種實例性實施例提供一種包括多個3DSFET的半導體裝置，在所述半導體裝置中針對所述3DSFET中的至少一者使用接觸隔離層來形成自對準背面接觸插塞。
根據實施例，提供一種半導體裝置，所述半導體裝置可包括：第一電晶體，包括第一源極/汲極區及第一閘極結構；接觸隔離層，位於第一閘極結構下方；以及背面接觸插塞，連接至第一源極/汲極區中的至少一者，其中背面接觸插塞形成於第一源極/汲極區下方並延伸至位於第一閘極結構下方的區，且藉由接觸隔離層而與第一閘極結構隔離。
根據實施例，半導體裝置可更包括：第二電晶體，包括第二源極/汲極區及第二閘極結構；以及第一隔離結構，使第二源極/汲極區中的一者與第一源極/汲極區隔離，其中第二電晶體在第一水平方向上相鄰於第一電晶體，其中在第二源極/汲極區與第一源極/汲極區之間且在第一隔離結構下方形成有淺溝渠隔離（shallow trench isolation，STI）區，且其中接觸隔離層形成於STI區中。
根據實施例，接觸隔離層可由氮化矽形成，而隔離結構可由氧化矽形成。
根據實施例，提供一種半導體裝置，所述半導體裝置可包括：至少一個電晶體，包括第一源極/汲極區及閘極結構；接觸隔離層，位於第一源極/汲極區中的至少一者下方；背面接觸插塞，連接至第一源極/汲極區；以及STI區，位於第一源極/汲極區的一側處，其中STI區包括接觸隔離層，且背面接觸插塞延伸至位於STI區下方的區。
根據實施例，半導體裝置可更包括：第二電晶體，包括第二源極/汲極區及第二閘極結構；以及隔離結構，使第二源極/汲極區中的一者與第一源極/汲極區隔離，其中第二電晶體在水平方向上相鄰於第一電晶體，且其中接觸隔離層與隔離結構包含不同的材料。
根據實施例，提供一種製造半導體裝置的方法。所述方法可包括：在基板上設置通道堆疊，在基板與通道堆疊之間設置有犧牲結構；在通道結構的一側處形成淺溝渠隔離（STI）區；利用接觸隔離層來替代犧牲結構；在STI區中形成犧牲結構的一部分；在通道堆疊的兩端處形成源極/汲極區；形成閘極結構；利用隔離結構來替代基板；在隔離結構中形成接觸孔以暴露出源極/汲極區中的至少一者；以及在接觸孔中形成背面接觸插塞。
本文中闡述的本揭露的實施例為實例性實施例，且因此本揭露並非僅限於此且可以各種其他形式達成。本文中提供的實施例中的每一者並不排除與另一實例或另一實施例的一或多個特徵相關聯，所述另一實例或另一實施例亦在本文中提供或未在本文中提供但與本揭露一致。舉例而言，即使在特定實例或實施例中闡述的事項未在與其不同的實例或實施例中闡述，然而所述事項亦可被理解為與不同的實例或實施例相關或相結合，除非在其說明中另外提及。另外，應理解，本揭露的原理、態樣、實例及實施例的全部說明旨在囊括其結構等效物及功能等效物。另外，該些等效物應被理解為不僅包括當前眾所習知的等效物，亦包括將來開發的等效物，即，被發明來實行相同功能的全部裝置，而不論其結構如何。
應理解，當稱半導體裝置的元件、組件、層、圖案、結構、區等（在下文中被統稱為「元件」）位於半導體裝置中的另一元件「之上（over）」、「上方（above）」、「上（on）」、「下方（below）」、「之下（under）」、「下面（beneath）」、「連接至」或「耦合至」所述另一元件時，所述元件可直接位於所述另一元件之上、上方、上、下方、之下、下面、連接至或耦合至所述另一元件，或者可存在中間元件。相比之下，當稱半導體裝置的元件「直接」位於半導體裝置的另一元件「之上」、「直接」位於所述另一元件「上方」、「直接」位於所述另一元件「上」、「直接」位於所述另一元件「下方」、「直接」位於所述另一元件「之下」、「直接」位於所述另一元件「下面」、「直接連接至」或「直接耦合至」所述另一元件時，不存在中間元件。在本揭露通篇中，相同的編號指代相同的元件。
為易於說明，本文中可使用例如「位於…之上」、「位於…上方」、「位於…上」、「上部的（upper）」、「位於…下方」、「位於…之下」、「位於…下面」、「下部的（lower）」、「位於…左部（left）」、「位於…右部（right）」、「位於…左下部（lower-left）」、「位於…右下部（lower-right）」、「位於…左上部（upper-left）」、「位於…右上部（upper-right）」、「位於…中部（central）」、「位於…中間（middle）」及類似用語等空間相對性用語來闡述圖中所示的一個元件與另一（其他）元件的關係。應理解，所述空間相對性用語旨在除圖中所繪示的定向外亦囊括半導體裝置在使用或操作中的不同定向。舉例而言，若圖中的半導體裝置被翻轉，則被闡述為位於其他元件「下方」或「下面」的元件將被定向為位於所述其他元件「上方」。因此，用語「下方」可囊括上方及下方兩種定向。半導體裝置可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可相應地進行解釋。作為另一實例，當包括被稱為「下部」元件及「上部」元件的元件的裝置或結構具有不同定向時，該些元件可為「上部」元件及「下部」元件。因此，在下面的說明中，「下部」元件及「上部」元件亦可分別被稱為「第一」元件或「第二」元件，只要它們的結構關係在說明的上下文中被清楚地理解即可。類似地，用語「左部」元件及「右部」元件可分別被稱為「第一」元件及「第二」元件，且利用必要的說明來區分所述兩個元件。
應理解，儘管用語「第一」、「第二」、「第三」、「第四」、「第五」、「第六」等可在本文中被用來闡述各種元件，但該些元件不應被該些用語所限制。該些用語僅用於區分一個元件與另一元件。因此，在不背離本揭露的教示內容的條件下，在本文中的一個實施例中闡述的第一元件在本揭露的另一實施例或請求項中可被稱為第二元件。
如本文中所使用的例如「…中的至少一者」等表達在位於一系列元件之後時修飾整個系列的元件而並非修飾所述一系列元件中的各別元件。舉例而言，應將表達「a、b及c中的至少一者」理解成包括僅a、僅b、僅c、a與b二者、a與c二者、b與c二者以及a、b及c全部。在本文中，當用語「相同」用於對二或更多個元件的維度進行比較時，所述用語可涵蓋「實質上相同」的維度。
應理解，附圖中所示的各種元件是未按比例繪製的示意性圖示。此外，為了便於闡釋，常用於形成半導體裝置的一種類型的一或多個元件可能未在附圖中明確示出，此並非暗指自實際的半導體裝置中省略該些元件。此外，應理解，本文中所述的實施例並非僅限於在本文中所示或所述的特定材料、特徵及製造步驟或操作。因此，關於半導體製造步驟，在本文中提供的說明並非旨在包括形成實際半導體裝置可能需要的所有步驟。舉例而言，為了簡潔起見，在本文中可能未闡述例如平坦化步驟、清潔步驟或退火步驟等常用步驟。亦應理解，即使特定步驟或操作晚於另一步驟或操作進行闡述，所述步驟或操作亦可晚於所述另一步驟或操作實行，除非所述另一步驟或操作被闡述為在所述步驟或操作之後實行。
在本文中參照作為實施例的示意性圖示的剖視圖示來闡述諸多實施例。如此一來，預期會因例如製造技術及/或容差而相對於各圖示的形狀有所變化。因此，實施例不應被解釋為限於本文中所示元件的特定形狀，而是欲包括例如因製造所導致的形狀偏差。附圖中所示出的各種元件本質上是示意性的，且其形狀並非旨在例示半導體裝置的元件的實際形狀且並非旨在限制本揭露的範圍。
此外，當半導體裝置的傳統元件與實施例的新穎特徵無關或者在闡述實施例的新穎特徵時並非必要時，可不對所述傳統元件的功能、材料及形狀進行闡述。
在下文中，將參照圖1A至圖1D至圖16來闡述本揭露的各種實施例。
圖1A示出根據實施例的包括多個3DSFET的半導體裝置的俯視平面圖，在所述半導體裝置中使用接觸隔離層來形成自對準背面接觸插塞，圖1B示出圖1A的半導體裝置沿著圖1A所示的線I-I'截取的剖視圖，圖1C示出圖1A的半導體裝置沿著圖1A所示的線II-II'截取的剖視圖，且圖1D示出圖1A的半導體裝置沿著圖1A所示的線III-III'截取的剖視圖。
參照圖1A至圖1D，半導體裝置10可包括佈置於第二方向D2上的第一3DSFET 10A及第二3DSFET 10B，第二方向D2是與第一方向D1相交的通道寬度方向，第一方向是電流在源極/汲極區之間流動的通道長度方向。第一方向D1亦可指源極/汲極區的寬度方向。儘管圖1A及圖1B僅示出兩個3DSFET，但在半導體裝置10中可存在多於或少於五個佈置於第一方向D1及/或第二方向D2上的3DSFET。
所述兩個3DSFET 10A及10B中的每一者可包括位於下部堆疊處的下部場效電晶體100L及位於上部堆疊處的上部場效電晶體100U。下部場效電晶體100L可包括左下部源極/汲極區113L及右下部源極/汲極區113R（統稱為「下部源極/汲極區113」），所述左下部源極/汲極區113L與右下部源極/汲極區113R經由被下部閘極結構115環繞的下部通道結構110而彼此連接。上部場效電晶體100U可包括左上部源極/汲極區123L及右上部源極/汲極區123R（統稱為「上部源極/汲極區123」），所述左上部源極/汲極區123L與右上部源極/汲極區123R經由被上部閘極結構125環繞的上部通道結構120而彼此連接。下部源極/汲極區113與上部源極/汲極區123可藉由第一隔離結構116而彼此隔離，第一隔離結構116可由介電常數κ低於3.9的介電材料形成。舉例而言，介電材料可包括氧化矽（例如，SiO、SiO 2等）。
下部通道結構110可包括多個下部通道層110C，且上部通道結構120包括多個上部通道層120C。舉例而言，通道層110C及120C可由例如矽（Si）等材料形成。源極/汲極區113及123可由摻雜有雜質（例如，對於p型而言摻雜有硼（B）、鎵（Ga）及銦（in），且對於n型而言摻雜有磷（P）、砷（As）及銻（Sb））的矽或矽鍺（SiGe）形成。
上部通道結構120的上部通道層120C可具有較下部通道結構110的下部通道層110C短的寬度。因此，自上部通道層120C磊晶生長的上部源極/汲極區123中的每一者的寬度W2可較自下部通道層110C磊晶生長的下部源極/汲極區113中的每一者的寬度W1短。由於上部通道結構120被形成為具有較下部通道結構110短的寬度，因此上部通道結構120可被形成為較下部通道結構110具有更多數目的通道層，以至少使所述兩個通道結構110及120具有相同或實質上相同的有效通道寬度。上部通道結構120的通道層的數目及下部通道結構110的通道層的數目可並非僅限於如圖1B及圖1C所示分別為三個及兩個。
閘極結構115及125可各自包括閘極介電層、功函數層及閘極電極。形成於通道層110C及120C中的每一者上的閘極介電層可包含介電常數κ大於10的介電材料，但並非僅限於此。舉例而言，用於閘極介電層的介電材料可包括氧化鉿（例如，HfO 2）。形成於閘極介電層上的功函數層可包含例如鈦（Ti）、鉭（Ta）等材料，但並非僅限於此，對於p型場效電晶體與n型場效電晶體而言所述材料可有所不同。環繞功函數層的閘極電極可包含金屬或金屬化合物，例如銅（Cu）、鋁（Al）、鎢（W）、釕（Ru）、鉬（Mo）等，但並非僅限於此。下部閘極結構115可藉由閘極分離層140而與上部閘極結構125分離，閘極分離層140可由例如氮化矽（例如，SiN、Si 3N 4等）或氧化矽（例如，SiO、SiO 2等）等介電材料形成。閘極結構115及125中的每一者可藉由內間隔件141而與源極/汲極區113及123隔離。
在上部閘極結構125中的每一者上可形成閘極接觸插塞128，閘極接觸插塞128可將上部閘極結構125連接至半導體裝置10的另一電路元件。舉例而言，閘極接觸插塞128可為用以接收下部場效電晶體100L及上部場效電晶體100U的同一閘極輸入訊號的共用閘極插塞。
在第一3DSFET 10A及第二3DSFET 10B中的每一者的上部源極/汲極區123上可形成上部接觸插塞127，上部接觸插塞127可分別經由形成於其上方的BEOL金屬線而將上部源極/汲極區123連接至電壓源或另一電路元件。上部接觸插塞127中的每一者可形成於上部源極/汲極區123的頂表面上。上部接觸插塞127可藉由第二隔離結構126而彼此隔離，第二隔離結構126可由與形成第一隔離結構116的材料相同或類似的材料形成。第二隔離結構126可藉由閘極間隔件142而與上部閘極結構125隔離。
在第一3DSFET 10A及第二3DSFET 10B中的每一者的左下部源極/汲極區113L上可形成下部接觸插塞117，下部接觸插塞117可分別經由形成於其上方的BEOL金屬線而將左下部源極/汲極區113L連接至電壓源或另一電路元件。下部接觸插塞117可藉由位於左下部源極/汲極區113L上方及左上部源極/汲極區123L一側的非交疊區而形成於左下部源極/汲極區113L的頂表面上。下部接觸插塞117亦可藉由第一隔離結構116及第二隔離結構126而彼此隔離。
然而，在第一3DSFET 10A及第二3DSFET 10B中的每一者的右下部源極/汲極區113R上可形成背面接觸插塞107，背面接觸插塞107可分別經由形成於其下方的背面金屬線而將右下部源極/汲極區113R連接至電壓源或另一電路元件。背面接觸插塞107可形成於右下部源極/汲極區113R的底表面上。背面接觸插塞107可藉由第三隔離結構106而彼此隔離，第三隔離結構106可由與形成第一隔離結構116的材料相同或類似的材料形成。
根據實施例，形成於右下部源極/汲極區113R上的背面接觸插塞107可在第一方向D1上側向延伸至位於下部閘極結構115下方的區，並被第三隔離結構106在側向上環繞。然而，根據實施例，此背面接觸插塞107可藉由接觸隔離層131而與下部閘極結構115隔離，接觸隔離層131可形成於下部閘極結構115的底表面下方。根據實施例，接觸隔離結構131可由與形成隔離結構106、116及126的材料不同的材料形成。舉例而言，形成接觸隔離結構131的材料可包括氮化矽（例如，SiN、Si 3N 4等）。
接觸隔離層131連同位於其上方的第一隔離結構116及位於其下方的第三隔離結構106亦可在第一方向D1上使第一3DSFET 10A與第二3DSFET 10B彼此隔離。根據實施例，形成於3DSFET 10A及10B的下部閘極結構115下方的接觸隔離層131可在第二方向D2上側向延伸，從而亦形成於位於兩個相鄰的3DSFET之間（包括如圖1C及圖1D所示的3DSFET 10A與3DSFET 10B之間）的淺溝渠隔離（STI）區108中。如此項技術中已知，相關技術的半導體裝置中的STI區108由例如氧化矽（例如，SiO 2）等材料形成，以使場效電晶體的主動區及源極/汲極區與相鄰場效電晶體或相鄰被動裝置的主動區及源極/汲極區隔離。
如圖1C及圖1D所示，形成於STI區108中的接觸隔離層131的底表面可處於較形成於下部閘極結構115的底表面以及右下部源極/汲極區113R的底表面下方的接觸隔離層131的底表面低的水平面處。接觸隔離層131可使位於所述兩個3DSFET 10A及10B的下部閘極結構115下方的兩個主動區彼此隔離，並使所述兩個3DSFET 10A及10B的所述兩個右下部源極/汲極區113R彼此隔離。
根據實施例，如圖1C及圖1D所示，背面接觸插塞107可在其於STI區108處或STI區108附近與接觸隔離層131接觸的一側處採用自對準形式。舉例而言，背面接觸插塞107的位於STI區108處或STI區108附近的所述一側可因接觸隔離層131而具有帶正斜率的凹陷或扭曲形狀，並且背面接觸插塞107的一部分可延伸至第三隔離結構106中位於STI區108處的接觸隔離層131下方的區。稍後將參照圖13A及圖13B來進一步闡述背面接觸插塞107的自對準形式。
因存在接觸隔離層131，可將背面接觸插塞107形成為連接至下部源極/汲極區113而降低了與下部閘極結構115未對準的風險。此外，接觸隔離層131可使得背面接觸插塞107能夠在下部源極/汲極區113上具有增大的接觸面積以減小接觸電阻，藉此提高3DSFET 10A及10B中的每一者的效能。
在下文中，將參照圖2至圖14A至圖14B來闡述製造圖1A至圖1D所示的半導體裝置10的製程。
圖2至圖14A至圖14B示出根據實施例，在實行製造圖1A至圖1D所示的半導體裝置10的製程的各操作之後中間半導體裝置在通道寬度方向上的剖視圖。圖2至圖10、圖11A、圖12A、圖13A、圖14A中的每一者對應於圖1C，且圖11B、圖12B、圖13B、圖14B中的每一者對應於圖1D。
由於圖2至圖14A至圖14B中所示的中間半導體裝置中的每一者是自其製造半導體裝置10的基礎結構，因此與包括於半導體裝置10中的元件相同或類似的元件可包括於下文中利用相同的參考編號闡述的中間半導體裝置中的一或多者中。因此，下文對此可不再予以贅述。
圖2示出根據實施例的奈米片堆疊10'，所述奈米片堆疊10'包括形成於基板105的主動圖案105F上的多個奈米片層。
參照圖2，奈米片堆疊10'可在基板105上按所陳述的次序包括第一犧牲結構10I、下部通道堆疊110'、第二犧牲結構20I及上部通道堆疊120'。如下所述，該些結構10I、110'、20I及120'中的每一者可由包括多個犧牲層及通道層的多個半導體奈米片層（以下稱為「奈米片層」）形成。
在本文中所呈現的實施例中，犧牲結構及犧牲層之所以被稱為犧牲結構及犧牲層是由於與通道層不同，該些元件將在本發明實施例中製造半導體裝置10的後續步驟中被移除並由其他元件替代。
根據實施例，圖2所示的奈米片堆疊10'可藉由按照以下次序一層接一層地磊晶生長奈米片層來形成。可自基板105的主動區105F生長第一犧牲結構10I。可自第一犧牲結構10I交替地生長三個下部犧牲層110S與兩個下部通道層110C以形成下部通道堆疊110'。可自下部通道堆疊110'生長第二犧牲結構20I。可自第二犧牲結構20I生長三個上部犧牲層120S及三個上部通道層120C以形成上部通道堆疊120'。然而，如圖2所示磊晶生長的奈米片層的上述數目並非僅限於此，只要出於上文參照圖1A至圖1D所述的原因而使上部通道堆疊120'較下部通道堆疊110'具有更多的通道層即可。
基板105可為矽（Si）基板，但基板105亦可包含例如矽鍺（SiGe）、碳化矽（SiC）等其他材料，但並非僅限於此。犧牲層110S及120S中的每一者可包含例如矽鍺（SiGe）等材料，並且通道層110C及120C中的每一者可包含例如矽（Si）等材料。犧牲SiGe層中的每一者的Ge濃度可低至例如25%，但並非僅限於此。第一犧牲結構10I及第二犧牲結構20I可各自包含例如具有較高鍺（Ge）濃度（例如50%）的矽鍺（SiGe）等材料，但並非僅限於此，只要該些犧牲結構10I及20I相對於包括較犧牲結構10I及20I低的鍺濃度的犧牲層110S及120S具有足夠的蝕刻選擇性即可。
圖3示出根據實施例自圖2所示的奈米片堆疊10'分離出的第一奈米片堆疊10A'及第二奈米片堆疊10B'。
參照圖3，可將圖2所示的奈米片堆疊10'分成多個奈米片堆疊，所述多個奈米片堆疊包括將用於形成圖1A至圖1D所示的第一3DSFET 10A及第二3DSFET 10B的第一奈米片堆疊10A'及第二奈米片堆疊10B'。應理解，為了簡化對實施例的說明，在圖3中僅示出兩個奈米片堆疊10A'及10B'。
可藉由例如光微影及遮罩操作而將奈米片堆疊10'分成奈米片堆疊10A'及10B'，由此可在所述兩個奈米片堆疊10A'與10B'之間形成包括淺溝渠隔離（STI）區108的溝渠T1。用以使所述兩個3DSFET 10A與10B隔離的STI區108在製造完成時可形成於基板105的頂表面下方。
圖4示出根據實施例，在先前步驟中所獲得的奈米片堆疊10A'及10B'中的每一者的側表面處形成旋塗玻璃（spin-on-glass，SOG）102。
參照圖4，可將SOG 102分配於奈米片堆疊10A'及10B'中的每一者的側表面以及位於奈米片堆疊10A'及10B'下方的基板105的主動區105F的側表面處直至至少高於第一犧牲結構10I的頂表面的水平面，使得第一犧牲結構10I可被SOG 102覆蓋。SOG 102可由液態矽酸鹽系材料形成。
圖5示出根據實施例，基於SOG 102形成阻擋間隔件103以環繞奈米片堆疊10A'及10B'中的每一者，且然後可自奈米片堆疊10A'及10B'中的每一者中移除SOG 102。
阻擋間隔件103可形成於奈米片堆疊10A'及10B'中的每一者的頂表面及側表面上，直至向下到達形成於奈米片堆疊10A'及10B'中的每一者的側表面上的SOG 102的頂表面的水平面處。可藉由例如原子層沈積（atomic layer deposition，ALD）而在奈米片堆疊10A'及10B'上形成阻擋間隔件103，但並非僅限於此。
在形成阻擋間隔件103之後，可藉由例如乾法蝕刻或濕法蝕刻（但並非僅限於此）來剝除或蝕刻掉SOG 102以暴露出至少第一犧牲結構10I的側表面。此處，端視形成於奈米片堆疊10A'及10B'中的每一者的側表面處的SOG 102的水平面，當SOG 102被移除時，至少一個下部犧牲層110S及至少一個下部通道層110C亦可被暴露出。
圖6示出根據實施例，自上面具有阻擋間隔件103的奈米片堆疊10A'及10B'中的每一者移除第一犧牲結構10I。
可藉由例如使用所選擇的濕法蝕刻劑（例如，氫氟酸（HF）與硝酸（HNO3）的混合物，但並非僅限於此）的濕法蝕刻來移除犧牲結構10I，此可相對於具有低鍺（Ge）濃度的矽鍺（SiGe）以及氮化矽及矽而選擇性地對具有高鍺（Ge）濃度的矽鍺（SiGe）進行蝕刻。
如上所述，第一犧牲結構10I可包含具有較高鍺（Ge）濃度（例如，50%）的矽鍺（SiGe），而犧牲層110S及120S可包含具有低鍺（Ge）濃度（例如，25%）的矽鍺（SiGe）。因此，基於阻擋間隔件103，犧牲結構10I可藉由使用所選擇的濕法蝕刻劑的濕法蝕刻而被選擇性地蝕刻，而可藉由在先前步驟中移除SOG 102而在其側表面處被暴露出的至少一個下部犧牲層110S及至少一個下部通道層110C可耐受濕法蝕刻。
此處應理解，在此步驟中可移除第一犧牲結構10I以提供在後續步驟中將在其中形成圖1B至圖1D所示的接觸隔離層131的空間。
圖7示出根據實施例，在自其中的每一者移除了第一犧牲結構10I的奈米片堆疊10A'及10B'上形成接觸隔離結構131'。
接觸隔離結構131'可藉由例如物理氣相沈積（physical vapor deposition，PVD）、化學氣相沈積（chemical vapor deposition，CVD）、電漿增強CVD（plasma enhanced CVD，PECVD）、射頻CVD（radio-frequency CVD，RFCVD）、原子層沈積（ALD）等而形成於在用於在先前步驟中移除第一犧牲結構10I之後剩餘的阻擋間隔件103上，但並非僅限於此。作為另外一種選擇，接觸隔離結構131'可在自於先前步驟中獲得的奈米片堆疊10A'及10B'移除阻擋間隔件103之後形成。
接觸隔離結構131'可被形成為環繞奈米片堆疊10A'及10B'，並填充於藉由移除第一犧牲結構10I而提供的空間中（即，位於基板105與下部通道堆疊110'的最下部犧牲層110S之間）。接觸隔離結構131'亦可形成於所述兩個奈米片堆疊10A'與10B'之間的STI區108中。
接觸隔離結構131'是圖1B至圖1D所示的接觸隔離層131的基礎結構。根據實施例，接觸隔離結構131'可由例如氮化矽（例如，SiN、Si 3N 4等）等材料形成，所述材料可相同於或類似於形成阻擋間隔件103的材料但不同於形成第一隔離結構116的材料。
圖8示出根據實施例，對奈米片堆疊10A'及10B'中的每一者的上部通道堆疊120'進行圖案化，使得上部通道堆疊120'具有較下部通道堆疊110'短的寬度。
可將上部通道堆疊120'圖案化成具有較下部通道堆疊110'短的寬度，使得在如參照圖1A至圖1D所述的3DSFET 10A及10B中的每一者中，欲自上部通道堆疊120'形成的上部場效電晶體100U可具有寬度較下部場效電晶體100L短的通道結構。
舉例而言，對奈米片堆疊10A'及10B'實行的圖案化操作可為包括乾法蝕刻的另一光微影及遮罩操作。
圖9示出根據實施例，在包括在先前步驟中所獲得的奈米片堆疊10A'及10B'的中間半導體裝置上形成第一隔離結構116以對中間半導體裝置的各種元件進行隔離。
在此步驟中形成第一隔離結構116之前並且在先前步驟中對奈米片堆疊10A'及10B'進行圖案化之後，可分別自下部通道堆疊110'及上部通道堆疊120'磊晶生長圖1A至圖1D所示的3DSFET 10A及10B中的每一者的下部源極/汲極區113及上部源極/汲極區123。因此，可將第一隔離結構116形成為至少使源極/汲極區113與源極/汲極區123彼此隔離。
如參照圖1A至圖1D所述，第一隔離結構116可由介電常數κ低於3.9的介電材料形成。舉例而言，所述介電材料可包括氧化矽（例如，SiO、SiO 2等）。
圖10示出根據實施例，對在先前步驟中形成的接觸隔離結構131'的僅除以下部分之外的部分進行蝕刻：所述部分形成於STI區108中且形成於奈米片堆疊10A'及10B'中的每一者中的最下部犧牲層110S與基板105的主動區105F之間的空間中。
因此，圖1B至圖1D中所示的接觸隔離層131可藉由此部分蝕刻操作而形成。在此步驟中實行的部分蝕刻操作可為濕法蝕刻或乾法蝕刻，並非僅限於此。當在此步驟中實行濕法蝕刻以移除接觸隔離結構131'的部分時，可使用熱磷作為濕法蝕刻劑來移除氮化矽。
圖11A及圖11B示出根據實施例，自在先前步驟中所獲得的奈米片堆疊10A'及10B'移除第二犧牲結構20I、下部犧牲層110S及上部犧牲層120S，並分別由閘極分離層140、下部閘極結構115及上部閘極結構125來替代第二犧牲結構20I、下部犧牲層110S及上部犧牲層120S，藉此形成相應的3DSFET 10A'及10B'。
此外，可在3DSFET 10A及10B上方形成第二隔離結構126，並且可在第二隔離結構126中將閘極接觸插塞128及上部接觸插塞127圖案化成分別連接至3DSFET 10A及10B中的每一者的上部閘極結構125的頂表面及上部源極/汲極區123的頂表面。第二隔離結構126可由與第一隔離結構116的材料相同或類似的材料形成。
在此步驟中實行的移除操作可包括例如化學氧化物移除（chemical oxide removal，COR）製程，但並非僅限於此。閘極分離層140以及閘極結構115及125可藉由例如物理氣相沈積（PVD）、化學氣相沈積（CVD）、電漿增強CVD（PECVD）、射頻CVD（RFCVD）、原子層沈積（ALD）等中的一或多者來形成。
圖12A及圖12B示出根據實施例，自包括在先前步驟中所獲得的3DSFET 10A'及10B'的中間半導體裝置移除基板105並由第三隔離結構106來替代基板105，所述第三隔離結構106可由與形成第一隔離結構116的材料相同或類似的材料形成。
在此步驟中的移除操作可藉由將在先前步驟中所獲得的中間半導體裝置上下翻轉利用例如乾法蝕刻或濕法蝕刻（但並非僅限於此）來實行，以相對於接觸隔離層131移除形成基板105的矽（Si）。第三隔離結構106可由與第一隔離結構116的材料相同或類似的材料形成。
圖13A及圖13B示出根據實施例，在第三隔離結構106中形成接觸孔H1以暴露出3DSFET 10A'及10B'中的每一者的下部源極/汲極區113。
由於接觸隔離層131由相較於形成第三隔離結構106的材料（例如氧化矽（例如，SiO、SiO 2等））具有更高蝕刻選擇性及更低蝕刻速率的材料（例如氮化矽（例如SiN、Si 3N 4等））形成，因此可以自對準的方式蝕刻出接觸孔H1。因此，當藉由例如電漿乾法蝕刻在第三隔離結構106中形成接觸孔H1時，形成於STI區108下方的第三隔離結構106及包括於STI區108中的接觸隔離層131可被蝕刻成具有正斜率。
形成於下部源極/汲極區113下方的接觸孔H1可在通道長度方向（第一方向D1）上延伸至位於下部閘極結構115下方的區，如圖13A所示。此外，可在位於STI區下方的位置處（即，在由下部源極/汲極區113交疊的區外部）自第三隔離結構106的底表面蝕刻出接觸孔H1，由於在STI區108中存在接觸隔離層131，可朝向下部源極/汲極區113蝕刻出接觸孔H1。因此，可因接觸隔離層131而獲得增大的對準裕度。
圖14A及圖14B示出在先前步驟中所形成的接觸孔H1中的每一者中形成背面接觸插塞107，以製成包括圖1A至圖1D所示的3DSFET 10A及10B的半導體裝置10。
背面接觸插塞107可分別藉由形成於其下方的背面金屬線而將3DSFET 10A及10B中的每一者的下部源極/汲極區113連接至電壓源或另一電路元件。背面接觸插塞107可被形成為接觸下部源極/汲極區113的底表面。背面接觸插塞107可藉由第三隔離結構106而彼此隔離。
形成於下部源極/汲極區113的底表面上的背面接觸插塞107可在通道長度方向上側向延伸至位於下部閘極結構115下方的區，並且被第三隔離結構106在側向上環繞。然而，此背面接觸插塞107可藉由形成於下部閘極結構115的底表面下方的接觸隔離層131而與下部閘極結構115隔離。
此外，背面接觸插塞107可在其於STI區108處或STI區108附近與接觸隔離層131接觸的一側處採用自對準形式。舉例而言，背面接觸插塞107的位於STI區108處或STI區108附近的所述一側可因接觸隔離層131而具有帶正斜率的凹陷或扭曲形狀，並且背面接觸插塞107的一部分可延伸至第三隔離結構106中位於STI區108處的接觸隔離層131下方的區。
圖15示出根據實施例的製造包括多個3DSFET的半導體裝置的方法的流程圖，在所述半導體裝置中使用接觸隔離層來形成自對準背面接觸插塞。基於圖15所示的流程圖製造的半導體裝置可代表圖1A至圖1D至圖14所示的半導體裝置10。
在操作S10中，可在基板上設置多個奈米片堆疊，每一奈米片堆疊包括短寬度上部通道堆疊及長寬度下部通道堆疊。
奈米片堆疊中的每一者可按進行陳述的次序包括基於基板而磊晶生長的犧牲結構、下部通道堆疊及上部通道堆疊。上部通道堆疊可較下部通道堆疊具有更多數目的犧牲層及通道層，而上部通道堆疊可相較於下部通道堆疊具有短寬度犧牲層及通道層。
在操作S20中，可由接觸隔離結構來替代犧牲結構，使得可在位於下部通道堆疊的最下部犧牲層與基板之間的區中以及位於兩個相鄰的奈米片堆疊之間的淺溝渠隔離（STI）區中形成接觸隔離層。
代表圖1A至圖1D所示的接觸隔離層131的接觸隔離層可由例如氮化矽等材料形成。
在操作S30中，在奈米片堆疊中的每一者中，可在下部通道堆疊的兩端處形成下部源極/汲極區，且可在上部通道堆疊的兩端處形成上部源極/汲極區。此外，可在奈米片堆疊上形成正面隔離結構（front isolation structure）以使源極/汲極區彼此隔離。
正面隔離結構可由在蝕刻選擇性及/或蝕刻速率方面與形成接觸隔離層的材料不同的材料（例如，氧化矽）形成。正面隔離結構可代表圖1A至圖1D中所示的第一隔離結構116。
在操作S40中，可分別由下部閘極結構及上部閘極結構來替代奈米片堆疊中的每一者的下部犧牲層及上部犧牲層，以在基板上形成多個3DSFET，所述多個3DSFET各自包括下部場效電晶體及上部場效電晶體。
因此，在3DSFET中的每一者中，可在位於下部閘極結構與基板之間的區中且在STI區中形成接觸隔離層。
在操作S50中，可由背面隔離結構來替代基板，所述背面隔離結構可代表圖1A至圖1D中所示的第三隔離結構106。
背面隔離結構可由與正面隔離結構的材料相同或類似的材料（例如，氧化矽）形成。
在操作S60中，可因存在接觸隔離層而以自對準形式在背面隔離結構中形成接觸孔，以暴露出3DSFET中的每一者的下部源極/汲極區。接觸孔可延伸至位於3DSFET中的每一者的下部閘極結構下方的區及位於STI區下方的區，從而因接觸隔離層而增加對準裕度。
在操作S70中，可在接觸孔中的每一者中形成背面接觸插塞以製成包括多個3DSFET的半導體裝置，在所述半導體裝置中使用接觸隔離層來形成自對準背面接觸插塞。
圖16是示出根據實例性實施例，包括圖1A至圖1D中所示的半導體裝置10或所述半導體裝置10中所包括的3DSFET 10A及10B中的一者的電子裝置的示意性方塊圖。
參照圖16，電子裝置4000可包括至少一個應用處理器4100、通訊模組4200、顯示/觸控模組4300、儲存裝置4400及緩衝隨機存取記憶體（random access memory，RAM）4500。根據實施例，電子裝置4000可為行動裝置，例如智慧型電話或平板電腦，但並非僅限於此。
應用處理器4100可對電子裝置4000的操作進行控制。通訊模組4200被實施成與外部裝置進行無線通訊或有線通訊。顯示/觸控模組4300被實施成顯示由應用處理器4100處理的資料及/或被實施成藉由觸控面板來接收資料。儲存裝置4400被實施成對使用者資料進行儲存。儲存裝置4400可為嵌入式多媒體卡（embedded multimedia card，eMMC）、固態驅動器（solid state drive，SSD）、通用快閃儲存器（universal flash storage，UFS）裝置等。儲存裝置4400可如上所述實行映射資料及使用者資料的快取。
緩衝RAM 4500可暫時地儲存用於電子裝置4000的處理操作的資料。舉例而言，緩衝RAM 4500可為揮發性記憶體，例如雙倍資料速率（double data rate，DDR）同步動態隨機存取記憶體（synchronous dynamic random access memory，SDRAM）、低功率雙倍資料速率（low power double data rate，LPDDR）SDRAM、圖形雙倍資料速率（graphics double data rate，GDDR）SDRAM、藍巴斯動態隨機存取記憶體（Rambus dynamic random access memory，RDRAM）等。
儘管圖16中未示出，但電子裝置4000可更包括至少一個感測器，例如影像感測器。
電子裝置4000中的至少一個組件可包括圖1A至圖1D中所示的半導體裝置10或所述半導體裝置10中所包括的3DSFET 10A及10B中的至少一者。
在上述實施例中，3DSFET 10A及10B中的每一者由奈米片電晶體實作。然而，3DSFET 10A及10B亦可各自由FinFET或任何其他類型的電晶體來實作。此外，根據實施例，形成3DSFET 10A及10B中的每一者的下部場效電晶體100L及上部場效電晶體100U中的每一者可由不限於奈米片電晶體或FinFET的任何類型的電晶體來實作。此外，根據實施例，在3DSFET 10A及10B中的每一者中形成的接觸隔離層131及背面接觸插塞107亦可在單堆疊電晶體裝置中實作。
前述內容是實例性實施例的例示且不被解釋為對本揭露進行限制。儘管上面已闡述了一些實例性實施例，但熟習此項技術者應容易理解，可在本質上不背離本揭露的條件下對上述實施例進行許多修改。
10:半導體裝置 10':奈米片堆疊 10A:3DSFET/第一3DSFET 10A':奈米片堆疊/第一奈米片堆疊/3DSFET 10B:3DSFET/第二3DSFET 10B':奈米片堆疊/第二奈米片堆疊/3DSFET 10I:結構/犧牲結構/第一犧牲結構 20I:犧牲結構/第二犧牲結構 100L:下部場效電晶體 100U:上部場效電晶體 102:旋塗玻璃（SOG） 103:阻擋間隔件 105:基板 105F:主動圖案/主動區 106:隔離結構/第三隔離結構 107:背面接觸插塞 108:淺溝渠隔離（STI）區 110:通道結構/下部通道結構 110':結構/下部通道堆疊 110C:通道層/下部通道層 110S:犧牲層/最下部犧牲層/下部犧牲層 113:源極/汲極區/下部源極/汲極區 113L:左下部源極/汲極區 113R:右下部源極/汲極區 115:閘極結構/下部閘極結構 116:隔離結構/第一隔離結構 117:下部接觸插塞 120:通道結構/上部通道結構 120':結構/上部通道堆疊 120C:通道層/上部通道層 120S:犧牲層/上部犧牲層 123:源極/汲極區/上部源極/汲極區 123L:左上部源極/汲極區 123R:右上部源極/汲極區 125:閘極結構/上部閘極結構 126:隔離結構/第二隔離結構 127:上部接觸插塞 128:閘極接觸插塞 131:接觸隔離層/接觸隔離結構 131':接觸隔離結構 140:閘極分離層 141:內間隔件 142:閘極間隔件 4000:電子裝置 4100:應用處理器 4200:通訊模組 4300:顯示/觸控模組 4400:儲存裝置 4500:緩衝隨機存取記憶體（RAM） D1:第一方向 D2:第二方向 D3:第三方向 I-I'、II-II'、III-III':線 H1:接觸孔 S10、S20、S30、S40、S50、S60、S70:操作 T1:溝渠 W1、W2:寬度
結合附圖閱讀以下詳細說明將更清楚地理解本揭露的實例性實施例，在附圖中： 圖1A示出根據實施例的包括多個3DSFET的半導體裝置的俯視平面圖，在所述半導體裝置中使用接觸隔離層來形成自對準背面接觸插塞，圖1B示出圖1A的半導體裝置沿著圖1A所示的線I-I'截取的剖視圖，圖1C示出圖1A的半導體裝置沿著圖1A所示的線II-II'截取的剖視圖，且圖1D示出圖1A的半導體裝置沿著圖1A所示的線III-III'截取的剖視圖。 圖2至圖14A至圖14B示出根據實施例，在實行製造圖1A至圖1D所示的半導體裝置的各操作之後中間半導體裝置在通道寬度方向上的剖視圖。 圖15示出根據實施例的製造包括多個3DSFET的半導體裝置的方法的流程圖，在所述半導體裝置中使用接觸隔離層來形成自對準背面接觸插塞。 圖16是示出根據實例性實施例，包括圖1A至圖1D所示的半導體裝置或所述半導體裝置中所包括的3DSFET中的至少一者的電子裝置的示意性方塊圖。
10B:3DSFET/第二3DSFET
100L:下部場效電晶體
100U:上部場效電晶體
106:隔離結構/第三隔離結構
107:背面接觸插塞
110:通道結構/下部通道結構
110C:通道層/下部通道層
113L:左下部源極/汲極區
113R:右下部源極/汲極區
115:閘極結構/下部閘極結構
116:隔離結構/第一隔離結構
120:通道結構/上部通道結構
120C:通道層/上部通道層
123L:左上部源極/汲極區
123R:右上部源極/汲極區
125:閘極結構/上部閘極結構
126:隔離結構/第二隔離結構
127:上部接觸插塞
131:接觸隔離層/接觸隔離結構
140:閘極分離層
141:內間隔件
142:閘極間隔件
D1:第一方向
D2:第二方向
D3:第三方向
I-I':線

Claims (20)

  1. 一種半導體裝置，包括： 第一電晶體，包括多個第一源極/汲極區及第一閘極結構； 接觸隔離層，位於所述第一閘極結構下方；以及 背面接觸插塞，連接至所述多個第一源極/汲極區中的至少一者， 其中所述背面接觸插塞形成於所述第一源極/汲極區下方並延伸至位於所述第一閘極結構下方的區，且藉由所述接觸隔離層而與所述第一閘極結構隔離， 其中所述接觸隔離層的一部分具有正斜率，且所述背面接觸插塞在其與所述接觸隔離層接觸的一側因所述接觸隔離層而具有帶正斜率的凹陷或扭曲的形狀。
  2. 如請求項1所述的半導體裝置，其中所述接觸隔離層包含氮化矽。
  3. 如請求項1所述的半導體裝置，其中所述背面接觸插塞藉由形成於所述第一源極/汲極區下方的隔離結構而與另一電路元件隔離。
  4. 如請求項3所述的半導體裝置，其中所述接觸隔離層與所述隔離結構包含不同的材料。
  5. 如請求項4所述的半導體裝置，其中所述接觸隔離層包含氮化矽。
  6. 如請求項1所述的半導體裝置，更包括： 第二電晶體，包括多個第二源極/汲極區及第二閘極結構；以及 第一隔離結構，使所述多個第二源極/汲極區中的一者與所述第一源極/汲極區隔離， 其中所述第二電晶體在第一水平方向上相鄰於所述第一電晶體， 其中在所述第二源極/汲極區與所述第一源極/汲極區之間且在所述第一隔離結構下方形成有淺溝渠隔離（STI）區，且 其中所述接觸隔離層形成於所述淺溝渠隔離區中。
  7. 如請求項6所述的半導體裝置，其中所述接觸隔離層與所述隔離結構包含不同的材料。
  8. 如請求項7所述的半導體裝置，其中所述接觸隔離層包含氮化矽，而所述隔離結構包含氧化矽。
  9. 如請求項6所述的半導體裝置，其中所述背面接觸插塞形成於位於所述第一源極/汲極區下方的第二隔離結構中，且 其中所述背面接觸插塞延伸至位於所述淺溝渠隔離區下方的區。
  10. 如請求項1所述的半導體裝置，更包括第二電晶體，所述第二電晶體包括多個第二源極/汲極區及第二閘極結構，所述第二電晶體堆疊於所述第一電晶體上， 其中所述多個第二源極/汲極區中的一者形成於所述第一源極/汲極區上方並藉由隔離結構與所述第一源極/汲極區隔離，所述隔離結構包含與所述接觸隔離層中所包含的材料不同的材料。
  11. 一種半導體裝置，包括： 至少一個電晶體，包括多個第一源極/汲極區及閘極結構； 接觸隔離層，位於所述多個第一源極/汲極區中的至少一者下方； 背面接觸插塞，連接至所述第一源極/汲極區；以及 淺溝渠隔離（STI）區，位於所述第一源極/汲極區的一側處， 其中所述淺溝渠隔離區包括所述接觸隔離層，且 其中所述背面接觸插塞延伸至位於所述淺溝渠隔離區下方的區， 其中在所述淺溝渠隔離區中的所述接觸隔離層具有正斜率，且所述背面接觸插塞的位於所述淺溝渠隔離區與所述接觸隔離層接觸的一側具有帶正斜率的凹陷或扭曲形狀。
  12. 如請求項11所述的半導體裝置，更包括位於所述第一源極/汲極區下方且位於所述背面接觸插塞的一側處的隔離結構， 其中所述接觸隔離層延伸至位於所述閘極結構下方的區。
  13. 如請求項12所述的半導體裝置，其中所述淺溝渠隔離區的底表面低於位於所述閘極結構下方的所述接觸隔離層的底表面的水平面及所述第一源極/汲極區的底表面的水平面。
  14. 如請求項12所述的半導體裝置，其中所述接觸隔離層與所述隔離結構包含不同的材料。
  15. 如請求項13所述的半導體裝置，其中所述接觸隔離層相對於所述隔離結構具有蝕刻選擇性，或者所述接觸隔離層具有與所述隔離結構的蝕刻速率不同的蝕刻速率。
  16. 如請求項11所述的半導體裝置，其中所述背面接觸插塞的接觸所述淺溝渠隔離區的部分具有與所述背面接觸插塞的相對部分不同的形狀。
  17. 如請求項11所述的半導體裝置，更包括： 第二電晶體，包括多個第二源極/汲極區及第二閘極結構；以及 隔離結構，使所述多個第二源極/汲極區中的一者與所述第一源極/汲極區隔離， 其中所述第二電晶體在水平方向上相鄰於所述至少一個電晶體，且 其中所述接觸隔離層與所述隔離結構包含不同的材料。
  18. 一種製造半導體裝置的方法，包括： 在基板上設置通道結構，在所述基板與所述通道結構之間設置有犧牲結構； 在所述通道結構的一側處形成淺溝渠隔離（STI）區； 利用接觸隔離層來替代所述犧牲結構； 在所述淺溝渠隔離區中形成所述犧牲結構的一部分； 在所述通道結構的兩端處形成多個源極/汲極區； 形成閘極結構； 利用隔離結構來替代所述基板； 在所述隔離結構中形成接觸孔以暴露出所述多個源極/汲極區中的至少一者，其中在所述隔離結構中形成所述接觸孔時，形成於所述淺溝渠隔離區中的所述接觸隔離層被蝕刻成具有正斜率；以及 在所述接觸孔中形成背面接觸插塞。
  19. 如請求項18所述的方法，其中所述接觸孔被形成為延伸至位於所述閘極結構下方的區。
  20. 如請求項19所述的方法，其中所述接觸孔被形成為延伸至位於所述淺溝渠隔離區下方的區。
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