CN115274836A - 一种降低寄生电容的负电容纳米带环栅晶体管器件结构 - Google Patents
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Abstract
本发明公开了一种降低寄生电容的负电容纳米带环栅晶体管器件结构，包括衬底、半导体浅沟槽隔离层、第一金属栅极、介电层、铁电层、第一纳米片堆栈部、第二纳米片堆栈部和第二金属栅极，第一金属栅极和第二金属栅极的底端均嵌入安装衬底，且衬底上设置有半导体浅沟槽隔离层；第二金属栅极位于第一金属栅极的两端；第一金属栅极和第二金属栅极上均匀的插接有第一纳米片堆栈部和第二纳米片堆栈部；第一纳米片堆栈部分布在第二纳米片堆栈部的两侧，第一纳米片堆栈部和第二纳米片堆栈部互不相连；第一纳米片堆栈部和第二纳米片堆栈部的外部均沉积有介电层；该结构；对降低器件的动态功耗，提高器件的工作速度，增加其工作频率具有深远的意义。
Description
技术领域
本发明涉及集成电路技术领域，具体为一种降低寄生电容的负电容纳米带环栅晶体管器件结构。
背景技术
摩尔定律提出近半个世纪以来，晶体管的尺寸一直在持续不断的缩小。器件结构也依次经历了平面晶体管，鳍式场效应晶体管以及即将登上历史舞台的环栅场效应晶体管。随着晶体管尺寸缩小到3nm技术代，主流的鳍式场效应晶体管器件结构已经疲于应付日益严重的短沟道效应，环栅场效应晶体管由于对沟道从全方面进行包围，因而短沟道调制效应更强，被认为是继鳍式场效应晶体管之后，可以继续将晶体管延伸至2nm及以下技术代的器件结构。虽然环栅场效应晶体管在抑制短沟道效应方面比较有效，但是晶体管尺寸缩小面临的另外一个巨大的挑战是功耗的增加。随着晶体管尺寸缩小，静态功耗呈指数式上升，同时动态功耗也迅速增加。为了降低功耗，一个有效的途径是降低驱动电压Vdd。传统的晶体管受玻尔兹曼分布的影响，亚阈值摆幅SS不能低于60mV/dec。驱动电压Vdd不能随晶体管的尺寸同等程度的降低。铁电材料负电容效应的引入可以通过放大沟道电势的方式降低SS，从而在维持驱动电流不变的情况下降低Vdd和阈值电压Vth及漏电流Ioff。将负电容效应和环栅晶体管器件结合起来可以一方面得到低的SS和Ioff，另一方面保持器件的优异的沟道控制能力，是未来最有潜能的超低功耗晶体管器件。
和纳米带环栅晶体管一样，负电容纳米带环栅晶体管因为带与带之间的相对面积比较大，且带与带之间相距比较近，且一般填充氧化硅等介电常数比较大的材料，因而寄生电容比较大，晶体管的电容过大会影响器件功耗，同时会影响器件的开关频率，带来信号过冲和延迟等问题。因而，降低纳米带环栅晶体管及负电容纳米带环栅晶体管的寄生电容势在必行且意义重大。
目前国内对于负电容环栅纳米带场效应晶体管的研究尚在初始阶段，缺乏实验上的基础研究成果。基于以上的背景设计一种降低寄生电容的负电容纳米带环栅晶体管器件结构是很有必要的。
发明内容
本发明的目的在于提供一种降低寄生电容的负电容纳米带环栅晶体管器件结构，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：一种降低寄生电容的负电容纳米带环栅晶体管器件结构，包括衬底、半导体浅沟槽隔离层、第一金属栅极、介电层、铁电层、第一纳米片堆栈部、第二纳米片堆栈部和第二金属栅极，所述第一金属栅极和第二金属栅极的底端均嵌入安装衬底，且衬底上设置有半导体浅沟槽隔离层。
优选的，所述第二金属栅极位于第一金属栅极的两端。
优选的，所述第一金属栅极和第二金属栅极上均匀的插接有第一纳米片堆栈部和第二纳米片堆栈部。
优选的，所述第一纳米片堆栈部分布在第二纳米片堆栈部的两侧，第一纳米片堆栈部和第二纳米片堆栈部互不相连。
优选的，所述第一纳米片堆栈部和第二纳米片堆栈部的外部均沉积有介电层。
优选的，所述介电层的外部沉积有铁电层。
与现有技术相比，本发明的有益效果是：该发明，通过该结构可以解决困扰包括环栅纳米带及负电容环栅纳米带晶体管器件的寄生电容大的问题，对降低器件的动态功耗，提高器件的工作速度，增加其工作频率具有深远的意义。
附图说明
图1为本发明的整体结构正视图；
图2为本发明的整体俯视结构示意图；
图3为本发明的整体侧视剖视图；
图4为本发明的整体结构立体图；
图中：1、衬底；2、半导体浅沟槽隔离层；3、第一金属栅极；4、介电层；5、铁电层；6、第一纳米片堆栈部；7、第二纳米片堆栈部；8、第二金属栅极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1-4，本发明提供的一种实施例：一种降低寄生电容的负电容纳米带环栅晶体管器件结构，包括衬底1、半导体浅沟槽隔离层2、第一金属栅极3、介电层4、铁电层5、第一纳米片堆栈部6、第二纳米片堆栈部7和第二金属栅极8，第一金属栅极3和第二金属栅极8的底端均嵌入安装衬底1，第一金属栅极3和第二金属栅极8由内到外依次包括高K氧化层、铁电材料和金属栅极，铁电材料是Hf1-xZrxO2，氧化铪基铁电材料可以在厚度减薄的时候依然保持铁电性，因而被认为可以使得铁电栅极随着厚度减薄而变薄，高K氧化层的材料是HfO2材料，利用原子层沉积的方式镀膜，金属栅极的材料采用的是TaN，衬底1材料是单晶硅，对NMOS来说，衬底1的材料是p型掺杂的，对PMOS来说，衬底1材料是n型掺杂的，且衬底1上设置有半导体浅沟槽隔离层2，第二金属栅极8位于第一金属栅极3的两端，第一金属栅极3和第二金属栅极8上均匀的插接有第一纳米片堆栈部6和第二纳米片堆栈部7，第一纳米片堆栈部6和第二纳米片堆栈部7选用同一规格的，第一纳米片堆栈部6的宽度范围在5-50nm，厚度在3-20nm范围，第二纳米片堆栈部7的宽度范围在3-20nm，厚度范围5-50nm，第一纳米片堆栈部6分布在第二纳米片堆栈部7的两侧，第一纳米片堆栈部6和第二纳米片堆栈部7互不相连，第一纳米片堆栈部6和第二纳米片堆栈部7的外部均沉积有介电层4,介电层4的外部沉积有铁电层5。
工作原理：该发明，通过将第一纳米片堆栈部6和第二纳米片堆栈部7间隔分开，以降低相邻纳米带与纳米带之间的相对的面积以及正相对纳米片之间的距离，且第一纳米片堆栈部6和第二纳米片堆栈部7的尺寸完全相同，只是放置方式不同，横放和纵放的纳米带间隔开来，有利于降低器件的寄生电容，同时为了提高载流子的迁移率，对于NMOS来说，沟道材料采用Si材料；对于PMOS来说，沟道材料采用外延的SiGe材料，从而对降低器件的动态功耗，提高器件的工作速度，增加其工作频率具有深远的意义。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
Claims (6)
1.一种降低寄生电容的负电容纳米带环栅晶体管器件结构，包括衬底(1)、半导体浅沟槽隔离层(2)、第一金属栅极(3)、介电层(4)、铁电层(5)、第一纳米片堆栈部(6)、第二纳米片堆栈部(7)和第二金属栅极(8)，其特征在于：所述第一金属栅极(3)和第二金属栅极(8)的底端均嵌入安装衬底(1)，且衬底(1)上设置有半导体浅沟槽隔离层(2)。
2.根据权利要求1所述的一种降低寄生电容的负电容纳米带环栅晶体管器件结构，其特征在于：所述第二金属栅极(8)位于第一金属栅极(3)的两端。
3.根据权利要求1所述的一种降低寄生电容的负电容纳米带环栅晶体管器件结构，其特征在于：所述第一金属栅极(3)和第二金属栅极(8)上均匀的插接有第一纳米片堆栈部(6)和第二纳米片堆栈部(7)。
4.根据权利要求1所述的一种降低寄生电容的负电容纳米带环栅晶体管器件结构，其特征在于：所述第一纳米片堆栈部(6)分布在第二纳米片堆栈部(7)的两侧，第一纳米片堆栈部(6)和第二纳米片堆栈部(7)互不相连。
5.根据权利要求1所述的一种降低寄生电容的负电容纳米带环栅晶体管器件结构，其特征在于：所述第一纳米片堆栈部(6)和第二纳米片堆栈部(7)的外部均沉积有介电层(4)。
6.根据权利要求1所述的一种降低寄生电容的负电容纳米带环栅晶体管器件结构，其特征在于：所述介电层(4)的外部沉积有铁电层(5)。
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