TWI907471B - 包含自對準閘極結構的半導體裝置及其製造方法及半導體裝置陣列 - Google Patents

Abstract

本發明提供一種製造具有自對準閘極結構的半導體裝置的方法及半導體裝置陣列，所述方法包含：在至少一個基底上方設置至少一個通道結構；在進行閘極切割製程之前，在至少一個通道結構上沈積至少一個閘極遮罩層，使得至少一個閘極遮罩層形成於至少一個通道結構的頂部表面及側表面上且在至少一個基底上方向外擴展以形成至少一個閘極遮罩層的外延伸部分，其中至少一個閘極遮罩層藉由沈積相對於至少一個通道結構自對準；以及移除至少一個閘極遮罩層的外延伸部分，使得在至少一個通道結構的兩側處的至少一個閘極遮罩層具有相同寬度。

Description

包含自對準閘極結構的半導體裝置及其製造方法及半導體裝置陣列

[相關申請案的交叉引用]

本申請案是基於2020年11月16日在美國專利商標局（U.S. Patent and Trademark Office）申請的美國臨時申請案第63/114,059號且主張來自所述臨時申請案的優先權，所述臨時申請案的揭露內容以全文引用的方式併入本文中。

與本揭露內容的實例實施例一致的設備及方法是關於半導體裝置的閘極結構，且更特定而言，是關於環繞式閘極電晶體（諸如鰭式場效電晶體（fin field-effect transistor；finFET）或多橋接通道場效電晶體（multi-bridge channel field effect transistor；MBCFET））的自對準閘極結構。

在製造電晶體的相關領域方法中，使用微影遮罩製程來限定閘極結構，繼之以諸如finFET或MBCFET的電晶體結構陣列中的閘極切割製程，所述閘極結構亦稱為奈米片。

然而，當用於微影遮罩的硬罩幕未對準時，可能在需要用於閘極切割製程的足夠面積時限定具有不足大小的閘極結構。微影遮罩的此未對準可能導致電晶體結構陣列中的電晶體之間的不一致閘極結構尺寸，此隨後導致不穩定電流控制以及短路及電晶體之間的連接故障，從而降低良率且降低生產率。

舉例而言，相關領域閘極切割製程通常產生如圖1中所繪示的電晶體結構。

參考圖1，finFET裝置100在基底105及淺溝渠隔離（shallow trench isolation；STI）層106上包含鰭結構110的集合作為通道結構。鰭結構110自基底105突出或升高，且藉由閘極結構115圍封以建置半導體裝置100作為finFET裝置。當將電壓施加至閘極結構115時，閘極結構115控制在自鰭結構110磊晶生長的源極/汲極區（未繪示）之間在D1方向（其為通道長度方向）上穿過鰭結構110的電流。半導體裝置100更包含在閘極結構115的兩側處的閘極切割遮罩結構116以使閘極結構115與鄰近單元的閘極結構分離。此處，D1方向垂直於D2方向（其為通道寬度方向）及D3方向（其為通道高度方向）。

此處應注意，閘極結構115在鰭結構110的集合的兩側處具有不同寬度W1及寬度W2，所述不同寬度W1及寬度W2通常由在前述微影遮罩繼之以閘極切割製程期間發生的未對準引起。當在製造互補金屬氧化物半導體（complementary metal oxide semiconductor；CMOS）裝置時發生此未對準時，CMOS裝置的效能可能由於構成CMOS裝置的p型MOSFET與n型MOSFET之間的不同尺寸而劣化。因此，需要解決製造finFET裝置中的微影遮罩製程。

儘管關於製造單一堆疊finFET裝置提及微影遮罩製程的以上問題，但相同問題可在製造單一堆疊MBCFET裝置、多堆疊finFET裝置以及多堆疊MBCFET裝置時不利地影響。

此背景章節中所揭露的資訊在達成本申請案的實施例之前已由發明者知曉，或為在達成實施例的過程中獲取的技術資訊。因此，其可含有未形成已由公眾知曉的先前技術的資訊。

本揭露內容提供一種具有自對準閘極結構的半導體裝置及其製造方法。

根據實施例，提供一種半導體裝置，其可包含：至少一個基底；至少一個通道結構，形成於所述至少一個基底上；以及至少一個閘極結構，包圍所述至少一個通道結構的至少頂部表面及側表面，其中所述至少一個閘極結構具有相對於所述至少一個通道結構的自對準形式，使得所述至少一個通道結構的最左側表面與所述至少一個閘極結構的左側表面之間的左水平距離等於所述至少一個通道結構的最右側表面與所述至少一個閘極結構的右側表面之間的右水平距離。

根據實施例，提供半導體裝置陣列，包含多個半導體裝置，其中所述半導體裝置中的每一者可包含：至少一個基底；至少一個通道結構，形成於所述至少一個基底上；以及至少一個閘極結構，包圍所述至少一個通道結構的至少頂部表面及側表面，其中所述至少一個閘極結構為相對於所述至少一個通道結構自對準以在通道寬度方向上在所述至少一個通道結構的兩側處具有相同寬度的至少一個閘極遮罩層的替代物，且其中在將閘極切割製程應用於所述半導體裝置陣列之前，所述至少一個閘極遮罩層在不使用限定所述至少一個閘極結構的微影遮罩的情況下相對於所述至少一個通道結構自對準。

根據實施例，提供一種製造具有自對準閘極結構的半導體裝置的方法。所述方法可包含：在至少一個基底上方設置至少一個通道結構；在進行閘極切割製程之前，在所述至少一個通道結構上沈積至少一個閘極遮罩層，使得所述至少一個閘極遮罩層形成於所述至少一個通道結構的頂部表面及側表面上且在所述至少一個基底上方向外擴展以形成所述至少一個閘極遮罩層的外延伸部分，其中所述至少一個閘極遮罩層藉由所述沈積相對於所述至少一個通道結構自對準；以及移除所述至少一個閘極遮罩層的所述外延伸部分，使得在所述至少一個通道結構的兩側處的所述至少一個閘極遮罩層具有相同寬度。

本揭露內容的以上實施例可實現製造半導體裝置陣列，所述半導體裝置具有帶有一致尺寸的閘極結構，所述閘極結構克服在製造製程中的微影遮罩步驟及閘極切割步驟期間可能出現的未對準缺陷。

本文中所描述的實施例為所有實例實施例，且因此，本發明概念不限於此且可以各種其他形式實現。以下描述中所提供的實施例中的每一者不排除與本文中亦提供或本文中未提供但與本發明概念一致的另一實例或另一實施例的一或多個特徵相關聯。舉例而言，即使特定實例或實施例中所描述的物質未在另外的不同實例或實施例中描述，除非在其描述中另外提及，否則所述物質仍可理解為與不同實例或實施例相關或與不同實例或實施例組合。此外，應理解，對本發明概念的原理、態樣、實例以及實施例的所有描述均意欲涵蓋所述原理、態樣、實例以及實施例的結構及功能等效物。此外，此等等效物應理解為不僅包含當前眾所周知的等效物，且亦包含未來待開發的等效物，亦即，發明以進行相同功能的所有裝置，無論其結構如何。舉例而言，本文中所描述的MOSFET可採取電晶體的不同類型或形式，只要本發明概念可應用於其中即可。

應理解，當將半導體裝置的元件、組件、層、圖案、結構、區等（在下文中統稱為「元件」）稱為「在」半導體裝置的另一元件「之上」、「上方」、「上」、「下方」、「下」、「之下」、「連接至」或「耦接至」所述另一元件時，其可直接在所述另一元件之上、上方、上、下方、下、之下、連接至或耦接至所述另一元件，或可存在介入元件。相反，當將半導體裝置的元件稱為「直接在」半導體裝置的另一元件「之上」、「直接在」所述另一元件「上方」、「直接在」所述另一元件「上」、「直接在」所述另一元件「下方」、「直接在」所述另一元件「下」、「直接在」所述另一元件「之下」、「直接連接至」或「直接耦接至」所述另一元件時，不存在介入元件。相同標號貫穿本揭露內容指代相同元件。

為易於描述，本文中可使用諸如「在......之上（over）」、「在......上方（above）」、「在......上（on）」、「上部（upper）」、「在......下方（below）」、「在......下（under）」、「在......之下（beneath）」、「下部（lower）」以及類似者的空間相對術語以描述如在圖式中所示出的一個元件與另一元件的關係。應理解，除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋半導體裝置在使用或操作中的不同定向。舉例而言，若翻轉圖式中的半導體裝置，則描述為「在」其他元件「下方」或「在」其他元件「之下」的元件將接著定向「在」其他元件「上方」。因此，術語「在......下方」可涵蓋上方及下方兩個定向。半導體裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞相應地進行解釋。此外，當陣列旋轉90度時，諸如陣列（其中配置多個半導體結構）的「列」及「行」的術語可解釋為「行」及「列」。

如本文中所使用，諸如「中的至少一者（at least one of）」的表述在位於元件清單之前時修飾元件的整個清單，而並不修飾清單中的個別元件。舉例而言，表述「a、b以及c中的至少一者（at least one of a,b,and c）」應理解為僅包含a、僅包含b、僅包含c、包含a及b兩者、包含a及c兩者、包含b及c兩者，或包含a、b以及c中的所有者。在本文中，當術語「相同（same）」用於比較兩個或大於兩個元件的尺寸時，所述術語可覆蓋「實質上相同（substantially same）」尺寸。

應理解，儘管術語第一、第二、第三、第四等可在本文中用以描述各種元件，但此等元件不應受此等術語限制。此等術語僅用於將一個元件與另一元件區分開來。因此，在不脫離本發明概念的教示的情況下，下文所論述的第一元件可稱為第二元件。

亦應理解，儘管在製造本發明的裝置或結構的實施例中，步驟或操作比另一步驟或操作更晚描述，但步驟或操作可比所述另一步驟或操作更晚進行，除非將所述另一步驟或操作描述為在步驟或操作之後進行。

本文中參考為實施例（及中間結構）的示意性圖示的橫截面圖示來描述許多實施例。因此，預期圖示的形狀因例如製造技術及/或容差而有所變化。因此，實施例不應解釋為限於本文中所示出的區的特定形狀，而是包含由於（例如）製造造成的形狀偏差。舉例而言，示出為矩形的植入區將通常在其邊緣處具有圓形或曲線特徵及/或植入物濃度梯度，而非自植入區至非植入區的二元改變。同樣，由植入形成的內埋區可在內埋區與進行植入的表面之間的區中產生某種植入。因此，圖式中所示出的區在本質上為示意性的，且其形狀並不意欲示出裝置的區的實際形狀，且並不意欲限制本發明概念的範圍。另外，在圖式中，出於清楚起見，可放大層及區的大小及相對大小。

出於簡潔起見，包含finFET及MBCFET的半導體裝置的習知元件可或可不在本文中詳細描述。然而，即使某一元件經描述或示出於本揭露內容中的半導體裝置中，除非所述元件經敍述為包含於所主張半導體裝置中，否則所述元件仍可不包含於所主張半導體裝置中。此外，當用於製造半導體裝置的特定沈積或蝕刻方法在本文中提及或未提及時，應理解，可在製造半導體裝置的對應步驟中應用用於此類沈積或蝕刻的習知方法。

圖2A至圖2E示出根據實施例的直至finFET裝置由閘極切割遮罩結構限定為止在多個步驟處的finFET裝置的簡化橫截面視圖。

圖2A繪示根據實施例具有通道結構的finFET裝置形成於基底上。

參考圖2A，finFET裝置200A包含基底（晶圓）205、形成於基底205上的STI層206，以及形成於基底205上作為finFET裝置200A的通道結構的鰭結構210的集合。基底205可由矽（Si）或其他半導體材料（諸如鍺（Ge））形成，或可為絕緣層上矽（silicon-on-insulator；SOI）基底。STI層206可設置為隔離由通道結構210形成的finFET裝置200A與鄰近半導體裝置，且可由不限於此的氧化矽（SiO _x）形成。

根據實施例，鰭結構210的集合採取圖1中所繪示的鰭結構110的相同形式，但不同於鰭結構110，不同之處在於鰭罩幕層207形成於鰭結構210中的每一者的鰭F上。在先前技術鰭蝕刻製程之後，鰭罩幕層207保留於鰭F上，在所述先前技術鰭蝕刻製程中，使用微影遮罩及使用鰭罩幕層207蝕刻而自基底205使鰭F圖案化。鰭罩幕層207可由氮化矽（Si _xN _y）形成，不限於此。鰭結構210中的每一者可具有矩形形狀，所述矩形形狀具有平行於基底205的頂部表面的頂部表面及垂直於基底205的頂部表面的側表面。

在圖2A中，鰭結構210的集合包含兩個鰭結構。然而，本發明概念不限於此，且根據實施例，僅單一鰭結構或大於兩個鰭結構可形成於基底205上。

圖2B繪示在對圖2A的finFET裝置進行下一製造步驟之後獲得的finFET裝置。

根據實施例，閘極遮罩層214形成於圖2A中所繪示的鰭結構210中的每一者上以建置finFET裝置200B。閘極遮罩層214亦可稱為虛設閘極結構或犧牲閘極層。

在製造諸如finFET裝置的半導體裝置的相關領域方法中，自鰭結構210移除圖2A中所繪示的鰭罩幕層207，閘極結構經形成以覆蓋在移除鰭罩幕層207之後剩餘的鰭F，且進行微影遮罩及蝕刻步驟以獲得在閘極結構的兩側處的空間以沈積閘極切割遮罩結構。然而，不同於相關領域方法，本揭露內容中的實施例規定閘極遮罩層214以自對準方式沈積於具有鰭罩幕層207的鰭結構210上以建置finFET裝置200B。閘極遮罩層214可由形成鰭罩幕層207的相同Si _xN _y或具有與形成鰭罩幕層207的材料類似的蝕刻選擇性的材料形成。根據實施例，閘極遮罩層214可由多晶矽形成。

根據實施例，使用鰭罩幕層207使閘極遮罩層214相對於鰭結構210自對準。為了此自對準，閘極遮罩層214自鰭結構210的頂部表面沈積以沿鰭結構210的側表面擴展以填充鰭結構210之間的空間，且在外部方向上在鰭結構210的集合的兩側處在基底205上方延伸。此處，不僅歸因於鰭罩幕層207，且亦歸因於鰭結構210的尺寸，閘極遮罩層214可自對準，其中鰭結構210之間的距離較短而鰭結構210與鄰近單元中的鰭結構之間的距離較長。由於鰭結構210之間的短距離，可用閘極遮罩層214填滿鰭結構210之間的空間。另外，由於鰭結構210與鄰近單元的鰭結構之間的長距離，因此閘極遮罩層214可擴展以在外部方向上在鰭結構210的集合的兩側在基底205上方延伸。因此，自對準閘極遮罩層214包含自閘極遮罩層214的側表面延伸且僅形成於基底205上方的外延伸部分E1及外延伸部分E2。

閘極遮罩層214可經由化學氣相沈積（chemical vapor deposition；CVD）、電漿增強化學氣相沈積（plasma enhanced chemical vapor deposition；PECVD）或原子層沈積（atomic layer deposition；ALD）沿鰭結構210的外表面（亦即，頂部表面及側表面）保形地沈積，不限於此。同時，由於閘極遮罩層214相對於鰭結構210自對準，因此閘極遮罩層214在鰭結構210的集合的兩側處具有相同寬度W，所述寬度W自鰭結構210的最左或最右鰭結構的外側表面至閘極遮罩層214的左側或右側量測。

圖2C繪示在對圖2B的finFET裝置進行下一製造步驟之後獲得的finFET裝置。

參考圖2C，根據實施例，藉由進行反應性離子蝕刻（reactive ion etching；RIE）及各向異性刻蝕中的至少一者在外延伸部分E1及外延伸部分E2處蝕刻圖2B中所繪示的閘極遮罩層214以獲得finFET裝置200C。在此蝕刻之後，根據實施例，閘極遮罩層214可沿基底205上方的鰭結構210的整個豎直長度在鰭結構210的集合的兩側處具有相同水平寬度W。

因此，不同於圖1中所繪示的finFET裝置100，閘極遮罩層214及在製造finFET裝置的稍後步驟中替換閘極遮罩層214的閘極結構可具有分別與鄰近單元中的鄰近閘極遮罩層及替換鄰近閘極遮罩層的閘極結構相同的一致尺寸。因此，製造finFET裝置的本發明方法能夠防止自相關領域finFET裝置製造方法中的電晶體結構的相同陣列獲得的鄰近電晶體結構之間可能出現未對準。

圖2D繪示在對圖2C的finFET裝置進行下一製造步驟之後獲得的finFET裝置。

在圖2D中，finFET裝置200D藉由沈積閘極切割遮罩結構216以使閘極遮罩層214與鄰近閘極遮罩層隔離而形成。閘極切割遮罩結構216可由諸如氧化矽（SiO _x）的低k介電材料形成。

圖2E繪示根據實施例的在對圖2D的finFET裝置進行下一製造步驟之後獲得的finFET裝置。

在圖2E中，藉由以下操作獲得finFET裝置200E：藉由例如濕式蝕刻自finFET裝置200D移除閘極遮罩層214；以及用閘極結構215填滿藉由移除閘極遮罩層214而空出的空間。閘極結構215可填充於空間中，使得首先沈積鉿（Hf）類高k介電層及鈦（Ti）、鉭（Ta）或其化合物的功函數金屬層，且接著沈積諸如鎢（W）或鋁（Al）的導體金屬以形成閘極結構215。本文中所使用的沈積製程可為CVD、PECVD以及ALD中的至少一者。

由於閘極遮罩層214在鰭結構210的集合的兩側處具有相同水平寬度，因此根據實施例，替換閘極遮罩層214的閘極結構215亦在鰭結構210的集合的兩側處具有相同水平寬度，且此寬度可沿鰭結構210的整個豎直長度而為一致的。此處應理解，由於替換閘極遮罩層214的閘極結構215由閘極遮罩層214限定，因此閘極結構215亦相對於鰭結構210的集合自對準。

根據實施例，以上自對準閘極結構亦可針對共用如下文所描述的相同閘極結構的鰭結構的多個集合而形成。

圖3A至圖3E示出根據實施例的直至成品為由閘極切割遮罩結構限定的另一finFET裝置為止在多個步驟處的另一finFET結構的簡化橫截面視圖。

圖3A繪示根據實施例的具有形成於基底上的通道結構的兩個集合的finFET裝置。

參考圖3A，finFET裝置300A包含第一基底305A及第二基底305B、形成於其上的STI層306，以及通道結構的兩個集合，亦即，分別在第一基底305A及第二基底305B上方並排形成的鰭結構310A的第一集合及鰭結構310B的第二集合。第一基底305A及第二基底305B中的每一者、STI層306以及鰭結構310A的第一集合及鰭結構310B的第二集合中的每一者可具有與圖2A至圖2E中所繪示的基底205、STI層206以及鰭結構210中的每一者相同的結構及形狀，具有相同材料。因此，本文中省略重複描述。

在圖3A中，finFET裝置300A包含鰭結構的兩個集合，且鰭結構的兩個集合中的每一者由兩個鰭結構組成。然而，本發明概念不限於此，且根據實施例，鰭結構的大於兩個集合可形成finFET裝置300A，或鰭結構的兩個集合中的每一者可僅包含單一鰭結構或大於兩個鰭結構。

圖3B繪示根據實施例的在對圖3A的finFET裝置進行下一製造步驟之後獲得的finFET裝置。

在此步驟中，藉由在鰭結構310A的第一集合的最右鰭結構及鰭結構310B的第二集合的最左鰭結構上沈積第一閘極遮罩層314A而橋接或連接鰭結構310A的第一集合及鰭結構310B的第二集合，使得第一閘極遮罩層314A分別覆蓋鰭結構310A的第一集合及鰭結構310B的第二集合的此等最右及最左鰭結構的頂部表面及側表面。

此處，第一閘極遮罩層314A可由形成圖2B至圖2D中所繪示的閘極遮罩層214的相同材料形成，且可經由CVD、PECVD以及ALD中的至少一者以與閘極遮罩層214相同的方式沈積，不限於此。

圖3C繪示根據實施例的在對圖3B的finFET裝置進行下一製造步驟之後獲得的finFET裝置。

在如圖3B中所繪示而沈積第一閘極遮罩層314A之後，以自對準方式在鰭結構的第一集合及鰭結構的第二集合以及第一閘極遮罩層上沈積第二閘極遮罩層314B。此處，第二閘極遮罩層314B相對於鰭結構310A的第一集合的最左鰭結構及鰭結構310B的第二集合的最右鰭結構自對準。因此，第二閘極遮罩層314B可能夠完全填充於鰭結構310A的第一集合及鰭結構310B的第二集合中的每一者中的鰭結構之間的空間中，且第二閘極遮罩層亦可在第一基底及第二基底上方在外部方向上延伸。藉由第二閘極遮罩層314B的此自對準沈積，組合的閘極遮罩層314（其為第一閘極遮罩層314A與第二閘極遮罩層314B的組合）包含自組合的閘極遮罩層314的側表面延伸且僅分別形成於基底305及STI層306上方的外延伸部分E1及外延伸部分E2。

此處，第一閘極遮罩層314A及第二閘極遮罩層314B可由形成第一閘極遮罩層314A的相同材料形成，且亦可經由CVD、PECVD以及ALD中的至少一者進行第二閘極遮罩層314B的沈積，不限於此。同時，由於第二閘極遮罩層314B如上文所描述而自對準，因此組合的閘極遮罩層314在鰭結構310A的第一集合及鰭結構310B的第二集合的外側處具有相同寬度W，所述寬度W自鰭結構310A的第一集合的最左鰭結構的外側表面或鰭結構310B的第二集合的最右鰭結構的外側表面至組合的閘極遮罩層314的左側或右側量測。

圖3D繪示根據實施例的在對圖3C的finFET裝置進行下一製造步驟之後獲得的finFET裝置。

如在圖2C中所繪示的步驟中，根據實施例，在finFET裝置300D中藉由RIE及各向異性刻蝕中的至少一者在外延伸部分E1及外延伸部分E2處蝕刻圖3C中所繪示的組合的閘極遮罩層314。在此蝕刻之後，根據實施例，組合的閘極遮罩層314可沿鰭結構310A的第一集合的最左鰭結構的整個豎直長度及鰭結構310B的第二集合的最右鰭結構的整個豎直長度在其兩側處具有相同水平寬度W。

因此，在製造finFET裝置的稍後步驟中替換組合的閘極遮罩層314的閘極結構可在無未對準的情況下向finFET裝置提供相同的一致尺寸。舉例而言，就藉由閘極結構控制電流而言，藉由共用替換組合的閘極遮罩層314的閘極結構而自鰭結構310A的第一集合及鰭結構310B的第二集合建置的CMOS裝置可具有改良的平衡效能。

圖3E繪示根據實施例的在對圖3D的finFET裝置進行下一製造步驟之後獲得的finFET裝置。

在圖3E中，finFET裝置300E藉由沈積閘極切割遮罩結構316以使組合的閘極遮罩層314與鄰近閘極遮罩層隔離而形成。閘極切割遮罩結構316可由形成圖2D中的閘極切割遮罩結構216的相同材料形成。

圖3F繪示根據實施例的在對圖3E的finFET裝置進行下一製造步驟之後獲得的finFET裝置。

在圖3F中，藉由以下操作獲得finFET裝置300F：藉由例如濕式蝕刻自finFET裝置300E移除組合的閘極遮罩層314；以及經由CVD、PECVD以及ALD中的至少一者用閘極結構315填滿藉由移除組合的閘極遮罩層314而空出的空間。閘極結構315可由形成圖2E中所繪示的閘極結構215的相同材料形成，且因此，本文中省略其描述。

由於組合的閘極遮罩層314在鰭結構310A的第一集合及鰭結構310B的第二集合的兩側處具有相同水平寬度，故根據實施例，替換組合的閘極遮罩層314的閘極結構315亦在鰭結構310A的第一集合及鰭結構310B的第二集合的兩側處具有相同水平寬度，且此寬度可沿鰭結構310A的第一集合的最左鰭結構的整個豎直長度及鰭結構310B的第二集合的最右鰭結構的整個豎直長度而為一致的。另外，應理解，由於替換組合的閘極遮罩層314的閘極結構315由組合的閘極遮罩層314限定，因此閘極結構315亦相對於鰭結構310A的第一集合的最左鰭結構及鰭結構310B的第二集合的最右鰭結構自對準。

finFET裝置300F可採取兩個finFET裝置的形式，諸如共用閘極結構315作為兩個finFET裝置的共同閘極的CMOS裝置，如以上參考圖3D所描述。然而，根據實施例，在兩個finFET裝置之間共用的此閘極結構可在如下文所描述的不同方法中達成。

圖4A至圖4D示出根據實施例的直至finFET裝置由共同閘極結構限定為止在多個步驟處的另一finFET裝置的簡化橫截面視圖。

圖4A繪示根據實施例的藉由閘極切割遮罩層隔離的一對finFET裝置。

參考圖4A，第一finFET裝置400A及第二finFET裝置400B分別包含藉由其間具有STI層406的第一基底405A及第二基底405B上方的第一閘極遮罩層414A及第二閘極遮罩層414B圍封的鰭結構410A的第一集合及鰭結構410B的第二集合。第一finFET裝置400A及第二finFET裝置400B彼此隔離且藉由閘極切割遮罩結構416與鄰近閘極切割遮罩結構隔離，所述閘極切割遮罩結構416形成於所述第一finFET裝置400A與所述第二finFET裝置400B之間且分別形成於所述第一finFET裝置400A及所述第二finFET裝置400B的左側及右側處。

此處，第一finFET裝置400A及第二finFET裝置400B中的每一者可與圖2D中所繪示的finFET裝置200D相同。因此，第一閘極遮罩層414A及第二閘極遮罩層414B中的每一者亦分別相對於鰭結構410A的第一集合及鰭結構410B的第二集合中的每一者自對準，以在兩側處具有相同水平寬度。因此，本文中省略關於第一finFET裝置400A及第二finFET裝置400B的結構描述及關於其製造方法的描述，以描述連接第一finFET裝置400A及第二finFET裝置400B的以下方法。

給定在其上具有閘極切割遮罩結構416的兩個finFET裝置400A及finFET裝置400B，第一閘極遮罩層及第二閘極遮罩層可首先在以下步驟中連接。

圖4B繪示根據實施例的在對圖4A的兩個finFET裝置進行下一製造步驟之後獲得的兩個finFET裝置。

參考圖4B，硬罩幕層417經沈積及圖案化以在第一finFET裝置400A與第二finFET裝置400B之間的位置處開放閘極切割遮罩結構416的頂部表面。接下來，使用硬罩幕層417經由例如乾式蝕刻向下蝕刻第一finFET裝置400A與第二finFET裝置400B之間的閘極切割遮罩結構416，以在第一finFET裝置400A與第二finFET裝置400B之間移除所述閘極切割遮罩結構416的上部部分U且保留所述閘極切割遮罩結構416的下部部分L。下部部分L可定位於在稍後步驟中由鰭結構410A的第一集合及鰭結構410B的第二集合形成源極/汲極區的水平面處。當向下蝕刻第一finFET裝置400A與第二finFET裝置400B之間的閘極切割遮罩結構416的上部部分U時，亦可移除閘極切割遮罩結構416的經蝕刻上部部分U附近的第一閘極遮罩層414A的部分及第二閘極遮罩層414B的部分。

硬罩幕層417可由諸如氮化鈦（TiN）的金屬以及諸如氮氧化矽（SiON）或二氧化矽（SiO ₂）的矽化合物中的至少一者形成。

圖4C繪示根據實施例的在對圖4B的兩個finFET裝置進行下一製造步驟之後獲得的兩個finFET裝置。

參考圖4C，在閘極切割遮罩結構416在前一步驟中在其上部部分U處經蝕刻之後，用連接閘極遮罩層414C填滿藉由在前一步驟中蝕刻而空出的空間S，且移除硬罩幕層417，所述連接閘極遮罩層414C由與第一閘極遮罩層414A及第二閘極遮罩層414B相同的材料形成。此連接閘極遮罩層414C可形成連接第一閘極遮罩層414A及第二閘極遮罩層414B的橋接部分。連接閘極遮罩層414C可經由CVD、PECVD以及ALD中的至少一者形成，不限於此，且硬罩幕層417可藉由例如乾式蝕刻移除，不限於此。

由於連接閘極遮罩層414C的沈積，因此第一finFET裝置400A及第二finFET裝置400B經由連接閘極遮罩層414C連接。

圖4D繪示根據實施例的在對圖4C的兩個finFET裝置進行下一製造步驟之後獲得的兩個finFET裝置。

在圖4D中，第一finFET裝置400A及第二finFET裝置400B藉由經由例如濕式蝕刻自第一finFET裝置400A及第二finFET裝置400B移除第一閘極遮罩層414A及第二閘極遮罩層414B以及連接閘極遮罩層414C而成品，且經由CVD、PECVD以及ALD中的至少一者用閘極結構415填滿藉由移除閘極遮罩層414A、閘極遮罩層414B以及閘極遮罩層414C而空出的空間。

閘極結構415可由形成圖2E中所繪示的閘極結構215的相同材料形成，且因此，本文中省略其描述。

此處應理解，自蝕刻閘極切割遮罩結構416有意留下參考圖4B所描述的閘極切割遮罩結構416的下部部分L，使得此下部部分L用作絕緣結構，所述絕緣結構減少在閘極結構415與基於鰭結構410A的第一集合及鰭結構410B的第二集合來形成的源極/汲極區（未繪示）之間產生的寄生電容。因此，歸因於源極/汲極區與閘極結構415之間的減少的電容，兩個finFET裝置400A及finFET裝置400B可具有比圖3F中所繪示的兩個finFET裝置更佳的電晶體效能。

減少具有自對準閘極結構的finFET裝置中的寄生電容的本發明概念亦可藉由以下方法達成。

圖5A至圖5F示出根據實施例的直至finFET裝置由共同閘極結構限定為止在多個步驟處的又一finFET裝置的簡化橫截面視圖。

圖5A繪示根據實施例的在形成閘極切割遮罩結構以隔離finFET裝置之前的一對具有自對準閘極遮罩層的finFET裝置。

在圖5A中，第一finFET裝置500A及第二finFET裝置500B分別包含藉由其間具有STI層506的第一基底505A及第二基底505B上方的第一閘極遮罩層514A及第二閘極遮罩層514B圍封的鰭結構510A的第一集合及鰭結構510B的第二集合。第一finFET裝置500A及第二finFET裝置500B經由STI層506上的第一閘極遮罩層514A及第二閘極遮罩層514B的各別內延伸部分E1及內延伸部分E2彼此連接，所述STI層506使第一finFET裝置500A及第二finFET裝置500B彼此隔離。當第一閘極遮罩層514A及第二閘極遮罩層514B相對於鰭結構510A的第一集合及鰭結構510B的第二集合自對準時，內延伸部分E1及內延伸部分E2以及外延伸部分E3及外延伸部分E4形成。內延伸部分E1及內延伸部分E2分別自第一閘極遮罩層514A的右側表面及第二閘極遮罩層514B的左側表面在內部方向上延伸，且外延伸部分E3及外延伸部分E4分別自第一閘極遮罩層514A的左側表面及第二閘極遮罩層514B的右側表面在STI層506上在外部方向上延伸。

此處，第一finFET裝置500A及第二finFET裝置500B中的每一者可與圖2B中所繪示的finFET裝置200B相同。因此，如上文所描述，第一閘極遮罩層514A及第二閘極遮罩層514B中的每一者亦分別相對於鰭結構510A的第一集合及鰭結構510B的第二集合中的每一者自對準，以在兩側處具有相同水平寬度。因此，本文中省略關於第一finFET裝置500A及第二finFET裝置500B的結構描述及關於其製造方法的描述，以描述連接具有閘極結構與源極/汲極區之間的減少的電容的第一finFET裝置500A及第二finFET裝置500B的以下方法。

圖5B繪示根據實施例的在對圖5A的兩個finFET裝置進行下一製造步驟之後獲得的兩個finFET裝置。

參考圖5B，鈍化層518沈積於第一閘極遮罩層514A及第二閘極遮罩層514B上方，所述第一閘極遮罩層514A及第二閘極遮罩層514B包含上文參考圖5A所描述的內延伸部分E1及內延伸部分E2以及外延伸部分E3及外延伸部分E4。此鈍化層518可形成以至少自蝕刻外延伸部分E3及外延伸部分E4的稍後製程鈍化第一閘極遮罩層514A及第二閘極遮罩層514B的內延伸部分E1及內延伸部分E2。此鈍化層518可由不同於形成第一閘極遮罩層514A及第二閘極遮罩層514B的材料的多晶矽、氧化矽（SiO _x）以及氮化矽（Si _xN _y）中的至少一者形成。

在如上沈積鈍化層518之後，硬罩幕層517可在豎直上方且對應於第一閘極遮罩層514A及第二閘極遮罩層514B的內延伸部分E1及內延伸部分E2的位置處沈積及圖案化於鈍化層518上。硬罩幕層517可由諸如TiN的金屬及諸如SiON或SiO ₂的矽化合物中的至少一者形成，不限於此。

圖5C繪示根據實施例的在對圖5B的兩個finFET裝置進行下一製造步驟之後獲得的兩個finFET裝置。

在圖5C中，鈍化層518經圖案化，從而保留其在硬罩幕層517下方的部分518P，使得鈍化層518的此部分518P可在蝕刻外延伸部分E3及外延伸部分E4的後續製程中鈍化至少內延伸部分E1及內延伸部分E2。在使鈍化層518P的部分圖案化之後，藉由例如乾式蝕刻移除硬罩幕層517。

圖5D繪示根據實施例的在對圖5C的兩個finFET裝置進行下一製造步驟之後獲得的兩個finFET裝置。

在圖5D中，例如藉由乾式蝕刻蝕刻掉第一閘極遮罩層514A及第二閘極遮罩層514B的外延伸部分E3及外延伸部分E4，不限於此，且例如藉由乾式蝕刻及濕式蝕刻中的至少一者移除鈍化層518P的部分，不限於此。

圖5E繪示根據實施例的在對圖5D的兩個finFET裝置進行下一製造步驟之後獲得的兩個finFET裝置。

在圖5E中，閘極切割遮罩結構516沈積於藉由移除外延伸部分E3而暴露的STI層506上的第一閘極遮罩層514A的左側及藉由移除外延伸部分E4而暴露的STI層506上的第二閘極遮罩層514B的右側處。形成此閘極切割遮罩結構516以使第一閘極遮罩層514A及第二閘極遮罩層514B與鄰近單元中的鄰近閘極遮罩層中的一或多者隔離。閘極切割遮罩結構516可由形成圖2D的閘極切割遮罩結構216的相同材料形成，且因此本文中省略其描述。

圖5F繪示根據實施例的在對圖5E的兩個finFET裝置進行下一製造步驟之後獲得的兩個finFET裝置。

在圖5F中，兩個finFET裝置500A及finFET裝置500B藉由以下操作而成品：藉由例如濕式蝕刻在前一步驟中自兩個finFET裝置500A及finFET裝置500B移除第一閘極遮罩層514A及第二閘極遮罩層514B；以及經由CVD、PECVD以及ALD中的至少一者分別用第一閘極結構515A及第二閘極結構515B填滿藉由移除第一閘極遮罩層514A及第二閘極遮罩層514B而空出的空間。第一閘極結構515A及第二閘極結構515B可由形成圖2E中所繪示的閘極結構215的相同材料形成，且因此，本文中省略其描述。

此處應理解，隨著內延伸部分E1及內延伸部分E2的移除，形成於彼處的空間S可用作減少在閘極結構515A或閘極結構515B與由鰭結構510A的第一集合及鰭結構510B的第二集合形成的源極/汲極區（未繪示）之間產生的寄生電容的絕緣空間。因此，歸因於減少的寄生電容，兩個finFET裝置500A及finFET裝置500B亦可具有比圖3F中所繪示的兩個finFET裝置更佳的電晶體效能。

迄今為止，已採取單堆疊finFET裝置的實例描述在具有或不具有自對準閘極結構與源極/汲極區之間的減少的電容的情況下具有自對準閘極遮罩層及後續自對準閘極結構的半導體裝置。然而，本發明概念不限於此。上述實施例亦可應用於如下文所描述的單堆疊MBCFET裝置、多堆疊finFET裝置、多堆疊MBCFET裝置以及混合式多堆疊finFET/MBCFET裝置。

圖6示出根據實施例的具有自對準閘極結構的MBCFET裝置（其亦稱為奈米片裝置）的簡化橫截面視圖。

參考圖6，MBCFET裝置600包含基底605、基底605上的隔離層606、藉由閘極結構615圍封的多個奈米片層610，以及形成於閘極結構615的兩側上的閘極切割遮罩結構616。奈米片層610充當MBCFET裝置600的多橋接通道。

根據實施例，閘極結構615相對於奈米片層610自對準，且因此，類似於圖2E中所繪示的finFET裝置200E的閘極結構215，閘極結構615在奈米片層610的兩側處具有相同寬度W。

閘極結構615的自對準初始地在MBCFET裝置600的製造製程（未繪示）期間實施，其中虛設閘極結構（未繪示）首先沈積於奈米片結構及形成於奈米片結構上的硬罩幕層（未繪示）上且相對於所述奈米片結構及所述硬罩幕層自對準，所述奈米片結構包含奈米片層610以及在奈米片層610下方、之間以及上方交替地分層的多個犧牲層（未繪示），且接著，蝕刻掉自虛設閘極結構的側表面在外部方向上延伸的隔離層上的虛設閘極結構的外延伸部分，閘極切割遮罩結構616形成於虛設閘極結構的兩側處，且硬罩幕層、虛設閘極結構以及犧牲層由閘極結構615替換。此處，應理解，由於由閘極結構615替換且限定所述閘極結構615的虛設閘極結構相對於包含奈米片層610的奈米片結構自對準，因此閘極結構615相對於奈米片層610自對準。

經由前述製程，MBCFET裝置600可具有如圖6中所繪示的自對準閘極結構615。

圖7示出根據實施例的具有自對準閘極結構的多堆疊finFET裝置的簡化橫截面視圖。

參考圖7，多堆疊finFET裝置700包含基底705、基底705上的STI層706、藉由第一閘極結構715A圍封的第一鰭結構710A、堆疊於第一鰭結構710A上且藉由堆疊於第一閘極結構715A上的第二閘極結構715B圍封的第二鰭結構710B（所述第一鰭結構710A與所述第二鰭結構710B之間具有隔離層707），以及形成於第一閘極結構715A及第二閘極結構715B的兩側上的閘極切割遮罩結構716。根據實施例，第一閘極結構715A及第二閘極結構715B相對於第一鰭結構710A及第二鰭結構710B自對準，且因此，第一閘極結構715A及第二閘極結構715B在第一鰭結構710A及第二鰭結構710B的兩側處具有相同寬度W。

第一閘極結構715A及第二閘極結構715B的自對準初始地在多堆疊finFET裝置700的製造製程（未繪示）期間實施，其中第一閘極遮罩層及第二閘極遮罩層（未繪示）首先沈積於具有其間的隔離層707及其上的硬罩幕層（未繪示）的第一鰭結構710A及第二鰭結構710B的多堆疊上且相對於所述多堆疊自對準，且接著，蝕刻掉自第一閘極遮罩層的側表面在外部方向上延伸的STI層706上的第一閘極遮罩層的外延伸部分，閘極切割遮罩結構716形成於第一閘極遮罩層及第二閘極遮罩層的兩側處，且用第一閘極結構715A及第二閘極結構715B替換硬罩幕層以及第一閘極遮罩層及第二閘極遮罩層。此處，應理解，由於由第一閘極結構715A及第二閘極結構715B替換且限定所述第一閘極結構715A及第二閘極結構715B的第一閘極遮罩層及第二閘極遮罩層分別相對於第一鰭結構710A及第二鰭結構710B自對準，因此第一閘極結構715A及第二閘極結構715B亦分別相對於第一鰭結構710A及第二鰭結構710B自對準。

經由前述製程，多堆疊finFET裝置700可具有如圖7中所繪示的自對準的第一閘極結構715A及第二閘極結構715B。

圖8示出根據實施例的具有自對準閘極結構的多堆疊MBCFET裝置（其亦稱為多堆疊奈米片裝置）的簡化橫截面視圖。

參考圖8，多堆疊MBCFET裝置800包含基底805、基底805上的第一隔離層806A、藉由第一閘極結構815A圍封的多個第一奈米片層810A、藉由第二閘極結構815B圍封且堆疊於第一奈米片層810A上的多個第二奈米片層810B（所述第一奈米片層810A與所述第二奈米片層810B之間具有第二隔離層806B），以及形成於第一閘極結構815A及第二閘極結構815B的兩側上的閘極切割遮罩結構816。奈米片層810A及奈米片層810B充當MBCFET裝置800的多橋接通道。

根據實施例，第一閘極結構815A及第二閘極結構815B相對於第一奈米片層810A及第二奈米片層810B自對準，且因此，類似於圖6中所繪示的MBCFET裝置600的閘極結構615，第一閘極結構815A及第二閘極結構815B在第一奈米片層810A及第二奈米片層810B的兩側處具有相同寬度W。

第一閘極結構815A及第二閘極結構815B的自對準初始地在多堆疊MBCFET裝置800的製造製程（未繪示）期間實施，其中第一虛設閘極結構及第二虛設閘極結構（未繪示）首先沈積於多堆疊奈米片結構及形成於所述多堆疊奈米片結構上的硬罩幕層（未繪示）上且相對於所述多堆疊奈米片結構及所述硬罩幕層自對準，所述多堆疊奈米片結構包含第一奈米片層810A及第二奈米片層810B以及分別在第一奈米層810A及第二奈米層810B下方、之間以及上方交替地分層的多個第一犧牲層及第二犧牲層（未繪示），且接著，蝕刻掉自第一虛設閘極結構的側表面在外部方向上延伸的第一隔離層806A上的第一虛設閘極結構的外延伸部分，閘極切割遮罩結構816形成於第一虛設閘極結構及第二虛設閘極結構的兩側處，且用第一閘極結構815A及第二閘極結構815B替換硬罩幕層、第一虛設閘極結構及第二虛設閘極結構以及第一犧牲層及第二犧牲層。此處，應理解，由於由第一閘極結構815A及第二閘極結構815B替換且限定所述第一閘極結構815A及第二閘極結構815B的第一虛設閘極結構及第二虛設閘極結構相對於包含第一奈米片層810A及第二奈米片層810B的多堆疊奈米片結構自對準，因此第一閘極結構815A及第二閘極結構815B相對於第一奈米片層810A及第二奈米片層810B自對準。

經由前述製程，多堆疊MBCFET裝置800可具有如圖8中所繪示的自對準的閘極結構815A及閘極結構815B。

在參考圖6至圖8所描述的以上實施例中，省略關於對應半導體裝置的每一元件的材料及用於製造半導體裝置的沈積及蝕刻的方法的描述，此是由於其使用在參考圖2A至圖5F的先前實施例中所描述的相同材料及相同沈積及蝕刻方法。

圖9示出根據實施例的半導體模組的示意性平面視圖。

參考圖9，根據實施例的半導體模組900可包含安裝於模組基底910上的處理器920及半導體裝置930。處理器920及/或半導體裝置930可包含描述於以上實施例中的一或多個半導體裝置。

圖10示出根據實施例的電子系統的示意性方塊圖。

參考圖10，根據實施例的電子系統1000可包含使用匯流排1400來進行資料通信的微處理器1100、記憶體1200以及使用者介面1300。微處理器1100可包含中央處理單元（central processing unit；CPU）或應用程式處理器（application processor；AP）。電子系統1000可更包含與微處理器1100處於直接通信的隨機存取記憶體（random access memory；RAM）1500。微處理器1100及/或RAM 1500可實施於單一模組或封裝中。使用者介面1300可用於將資料輸入至電子系統1000，或自電子系統1000輸出資料。舉例而言，使用者介面1300可非限制性地包含鍵盤、觸控板、觸控螢幕、滑鼠、掃描器、語音檢波器、液晶顯示器（liquid crystal display；LCD）、微發光裝置（light-emitting device；LED）、有機發光二極體（organic light-emitting diode；OLED）裝置、主動矩陣發光二極體（active-matrix light-emitting diode；AMOLED）裝置、列印機、照明系統或各種其他輸入/輸出裝置。記憶體1200可儲存微處理器1100的操作碼、由微處理器1100處理的資料或自外部裝置接收到的資料。記憶體1200可包含記憶體控制器、硬碟或固態磁碟機（solid state drive；SSD）。

至少電子系統1000中的微處理器1100、記憶體1200及/或RAM 1500可包含描述於以上實施例中的一或多個半導體裝置。

歸因於上述自對準閘極結構，半導體裝置陣列可均具有帶有一致尺寸的閘極結構，所述閘極結構克服在製造半導體裝置陣列的製程中的微影遮罩步驟及閘極切割步驟期間可能出現的未對準缺陷。

前述內容示出例示性實施例，且並不解釋為對其的限制。儘管已描述幾個例示性實施例，但所屬技術領域中具有通常知識者將易於瞭解，在不實質上脫離本發明概念的情況下，以上實施例中的許多修改為可能的。

100、200A、200B、200C、200D、200E、300A、300D、300E、300F:finFET裝置 105、205、605、705、805:基底 106、206、306、406、506、706:淺溝渠隔離層 110、210、310A、310B、410A、410B、510A、510B:鰭結構 115、215、315、415、615:閘極結構 116、216、316、416、516、616、716、816:閘極切割遮罩結構 207:鰭罩幕層 214:閘極遮罩層 305A、405A、505A:第一基底 305B、405B、505B:第二基底 314:組合的閘極遮罩層 314A、414A、514A:第一閘極遮罩層 314B、414B、514B:第二閘極遮罩層 400A、500A:第一finFET裝置 400B、500B:第二finFET裝置 414C:連接閘極遮罩層 417、517:硬罩幕層 515A、715A、815A:第一閘極結構 515B、715B、815B:第二閘極結構 518:鈍化層 518P:部分 600:MBCFET裝置 606、707:隔離層 610:奈米片層 700:多堆疊finFET裝置 710A:第一鰭結構 710B:第二鰭結構 800:多堆疊MBCFET裝置 806A:第一隔離層 806B:第二隔離層 810A:第一奈米片層 810B:第二奈米片層 900:半導體模組 910:模組基底 920:處理器 930:半導體裝置 1000:電子系統 1100:微處理器 1200:記憶體 1300:使用者介面 1400:匯流排 1500:隨機存取記憶體 D1、D2、D3:方向 E1、E2:外延伸部分/內延伸部分 E3、E4:外延伸部分 F:鰭 L:下部部分 S:空間 U:上部部分 W、W1、W2:寬度

將根據結合隨附圖式進行的以下詳細描述更清楚地理解本發明概念的實例實施例，其中： 圖1示出在對多個電晶體結構的陣列進行閘極切割操作之前相關領域電晶體結構的簡化橫截面視圖。 圖2A至圖2E示出根據實施例的直至finFET裝置由閘極切割遮罩結構限定為止在多個步驟處的finFET裝置的簡化橫截面視圖。 圖3A至圖3F示出根據實施例的直至成品為由閘極切割遮罩結構限定的另一finFET裝置為止在多個步驟處的另一finFET結構的簡化橫截面視圖。 圖4A至圖4D示出根據實施例的直至finFET裝置由共同閘極結構限定為止在多個步驟處的另一finFET裝置的簡化橫截面視圖。 圖5A至圖5F示出根據實施例的直至finFET裝置由共同閘極結構限定為止在多個步驟處的又一finFET裝置的簡化橫截面視圖。 圖6示出根據實施例的具有自對準閘極結構的MBCFET裝置（其亦稱為奈米片裝置）的簡化橫截面視圖。 圖7示出根據實施例的具有自對準閘極結構的多堆疊finFET裝置的簡化橫截面視圖。 圖8示出根據實施例的具有自對準閘極結構的多堆疊MBCFET裝置（其亦稱為多堆疊奈米片裝置）的簡化橫截面視圖。 圖9示出根據實施例的半導體模組的示意性平面視圖。 圖10示出根據實施例的電子系統的示意性方塊圖。

700:多堆疊finFET裝置

705:基底

706:淺溝渠隔離層

707:隔離層

710A:第一鰭結構

710B:第二鰭結構

715A:第一閘極結構

715B:第二閘極結構

716:閘極切割遮罩結構

W:寬度

Claims (8)

1. 一種半導體裝置，包括：至少一個基底；至少一個通道結構，形成於所述至少一個基底上；以及至少一個閘極結構，包圍所述至少一個通道結構的至少頂部表面及側表面，其中所述至少一個閘極結構具有相對於所述至少一個通道結構的自對準形式，使得所述至少一個通道結構的最左側表面與所述至少一個閘極結構的左側表面之間的左水平距離等於所述至少一個通道結構的最右側表面與所述至少一個閘極結構的右側表面之間的右水平距離，其中所述至少一個通道結構包括並排安置以分別形成第一鰭式場效電晶體(finFET)及第二鰭式場效電晶體的鰭結構的第一集合及鰭結構的第二集合，且其中所述至少一個閘極結構具有相對於所述鰭結構的所述第一集合及所述鰭結構的所述第二集合的自對準形式，使得所述鰭結構的所述第一集合當中的最左鰭結構的左側表面與所述至少一個閘極結構的所述左側表面之間的左水平距離等於所述鰭結構的所述第二集合當中的最右鰭結構的右側與所述至少一個閘極結構的所述右側表面之間的右水平距離，其中所述至少一個閘極結構包括分別形成於所述鰭結構的所述第一集合及所述鰭結構的所述第二集合的頂部表面及側表面上的第一部分及第二部分、以及連接所述至少一個閘極結構的所述第一部分及所述第二部分的橋接部分， 其中所述至少一個閘極結構的所述橋接部分的頂部表面低於所述至少一個閘極結構的所述第一部分及所述第二部分中的每一者的頂部表面。
2. 如請求項1所述的半導體裝置，其中在不使用限定相對於所述至少一個通道結構自對準的閘極遮罩層及所述至少一個閘極結構的微影遮罩的情況下，所述至少一個閘極結構為所述閘極遮罩層的替代物。
3. 如請求項1所述的半導體裝置，其中所述半導體裝置更包括絕緣結構，所述絕緣結構位於所述第一部分與所述第二部分之間，且在由所述鰭結構的所述第一集合及所述第二集合形成的源極/汲極區的水平面處，位於所述至少一個閘極結構的所述橋接部分下方。
4. 如請求項1所述的半導體裝置，其中所述至少一個通道結構包括第一奈米片結構，所述第一奈米片結構包括在所述至少一個基底上方豎直地堆疊以形成第一多橋接通道場效電晶體(MBCFET)的多個第一奈米片層，且其中所述至少一個閘極結構具有相對於所述第一奈米片結構的自對準形式，使得奈米片層的左側表面與所述至少一個閘極結構的所述左側表面之間的左水平距離等於所述奈米片層的右側與所述至少一個閘極結構的所述右側表面之間的右水平距離。
5. 如請求項4所述的半導體裝置，其中所述至少一個通道結構更包括在所述第一奈米片結構上方豎直地堆疊且包括多個第二奈米片層以形成第二多橋接通道場效電晶體的第二奈米片結構，且 其中所述至少一個閘極結構包括分別包圍所述第一奈米片結構及所述第二奈米片結構的第一閘極結構及第二閘極結構。
6. 一種製造半導體裝置的方法，所述方法包括：在至少一個基底上方設置至少一個通道結構；在進行閘極切割製程之前，在所述至少一個通道結構上沈積至少一個閘極遮罩層，使得所述至少一個閘極遮罩層形成於所述至少一個通道結構的頂部表面及側表面上且在所述至少一個基底上方向外擴展以形成所述至少一個閘極遮罩層的外延伸部分，其中藉由沈積所述至少一個閘極遮罩層而相對於所述至少一個通道結構自對準；以及移除所述至少一個閘極遮罩層的所述外延伸部分，使得在所述至少一個通道結構的兩側處的所述至少一個閘極遮罩層具有相同寬度，在移除所述至少一個閘極遮罩層的所述外延伸部分之後，在所述閘極遮罩層的兩側上沈積閘極切割遮罩結構，其中在移除所述至少一個閘極遮罩層的所述外延伸部分之後，在所述至少一個通道結構的所述兩側處的所述至少一個閘極遮罩層具有沿所述至少一個通道結構的整個豎直長度的所述相同寬度，其中所述至少一個通道結構包括分別形成第一鰭式場效電晶體(finFET)及第二鰭式場效電晶體的鰭結構的第一集合及鰭結構的第二集合，其中在沈積所述至少一個閘極遮罩層之後，用所述至少一個閘極遮罩層填滿所述鰭結構的所述第一集合及所述鰭結構的所述第二集合中的所述鰭結構之間的空間，且 其中所述方法更包括：移除所述鰭結構的所述第一集合與所述鰭結構的所述第二集合之間的所述閘極切割遮罩結構，保留所述鰭結構的所述第一集合與所述鰭結構的所述第二集合之間的所述閘極切割遮罩結構的下部部分；以及在藉由移除所述閘極切割遮罩結構而形成的空間中形成額外閘極遮罩層，以連接分別形成於所述鰭結構的所述第一集合及所述鰭結構的所述第二集合的頂部表面及側表面上的所述閘極遮罩層的第一部分及第二部分。
7. 如請求項6所述的製造半導體裝置的方法，更包括在沈積所述閘極切割遮罩結構之後，用至少一個閘極結構替換所述至少一個閘極遮罩層。
8. 如請求項6所述的製造半導體裝置的方法，其中所述至少一個通道結構包括形成第一多橋接通道場效電晶體(MBCFET)的第一奈米片結構及在所述第一奈米片結構上方堆疊來形成第二多橋接通道場效電晶體的第二奈米片結構。