TWI734651B

TWI734651B - 電子封裝件及其製法

Info

Publication number: TWI734651B
Application number: TW109141729A
Authority: TW
Inventors: 許智勛; 陳麒任; 許習彰; 許元鴻; 戴瑞豐; 江東昇
Original assignee: 矽品精密工業股份有限公司
Priority date: 2020-11-27
Filing date: 2020-11-27
Publication date: 2021-07-21
Also published as: US20220173052A1; CN114551369A; TW202221865A; US20230187382A1; CN114551369B; US11610850B2; US12107055B2

Abstract

一種電子封裝件，係在一承載結構上於第一電子元件與第二電子元件之間配置有至少一防護結構，使形成於該承載結構上以包覆該防護結構並接觸該第一與第二電子元件之填充材產生於該第一電子元件及第二電子元件的內部之應力得以減少，以避免該第一電子元件及第二電子元件發生破裂，提升該電子封裝件之可靠度。

Description

電子封裝件及其製法

本發明係有關一種電子封裝件及其製法，尤指一種多晶片封裝態樣之電子封裝件及其製法。

隨著科技的演進，電子產品需求趨勢朝向異質整合邁進，為此，多晶片封裝結構(MCM/MCP)逐漸興起。

如圖1所示之多晶片封裝結構1，係將複數半導體晶片11藉由複數銲錫凸塊13結合至一封裝基板10上，再形成包覆該複數半導體晶片11之封裝材料14。俾藉由將多顆半導體晶片封裝成單一晶片特性，使其具有較多的I/O數，且可以大幅增加處理器的運算能力，減少訊號傳遞的延遲時間，以應用於高密度線路/高傳輸速度/高疊層數/大尺寸設計之高階產品。

然而，習知多晶片封裝結構1於封裝時，該封裝材料14可能會形成於該半導體晶片11的角落處或非作用面11b之邊緣，且該封裝材料14相對楊氏係數(Young's modulus)大，使該半導體晶片11的內部應力增高，造成該半導體晶片11之應力集中，導致該封裝材料14發生裂痕且延伸至該半導體晶片11而發生破裂，以致於該多晶片封裝結構1之可靠度不佳。

因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：承載結構；第一電子元件與第二電子元件，係間隔設置於該承載結構上，以令該第一電子元件與該第二電子元件之間形成有一空間；防護結構，係設於該承載結構上且位於該第一電子元件與第二電子元件之間；以及填充材，係形成於該承載結構上並形成於該空間中且包覆該防護結構。

本發明復提供一種電子封裝件之製法，係包括：將第一電子元件及第二電子元件間隔設置於一具有防護結構之承載結構上，其中，該第一電子元件與該第二電子元件之間形成有一空間，且該防護結構係位於該第一電子元件與第二電子元件之間；以及形成填充材於該承載結構上，以令該填充材包覆該防護結構，且令該填充材形成於該空間中。

前述之電子封裝件及其製法中，該第一電子元件及第二電子元件係電性連接該承載結構。

前述之電子封裝件及其製法中，該防護結構係為金屬結構。

前述之電子封裝件及其製法中，該防護結構係為網狀或擋塊狀。

前述之電子封裝件及其製法中，該防護結構係具有至少一外露該承載結構之鏤空部。

前述之電子封裝件及其製法中，該承載結構係具有複數電性連接該第一電子元件及/或第二電子元件之電性接觸墊，以令該電性接觸墊相對於該承載結構表面之高度係大於該防護結構相對於該承載結構表面之高度。

前述之電子封裝件及其製法中，該承載結構係定義有一置晶區及圍繞該置晶區之外圍區，以令該第一電子元件與第二電子元件位於該置晶區中，且該防護結構復配置於該外圍區上。例如，該防護結構之佈設區域之範圍係大於該第一電子元件垂直投影至該承載結構上之面積及/或該第二電子元件垂直投影至該承載結構上之面積。

前述之電子封裝件及其製法中，復包括形成封裝層於該承載結構上以包覆該第一電子元件與第二電子元件。例如，該第一電子元件及/或該第二電子元件係外露於該封裝層。

由上可知，本發明之電子封裝件及其製法中，主要藉由該承載結構於該第一電子元件與該第二電子元件之間配置有該防護結構，以分散應力分佈，使該填充材產生於該第一電子元件及第二電子元件的內部之應力得以減少，故相較於習知技術，本發明可避免該第一電子元件及第二電子元件發生破裂，因而能提升該電子封裝件之可靠度。

1:多晶片封裝結構

10:封裝基板

11:半導體晶片

11b,21b,22b:非作用面

13:銲錫凸塊

14:封裝材料

2,2’:電子封裝件

20:承載結構

200:電性接觸墊

21:第一電子元件

21a,22a:作用面

21c,21c’,22c,22c’:側面

210,220:電極墊

211,221:導電凸塊

22:第二電子元件

23:填充材

24,24’:封裝層

25,25’:防護結構

250:鏤空部

A:置晶區

B:外圍區

D:距離

h1,h2:高度

L:寬度

S:空間

t:高度差

圖1係為習知多晶片封裝結構之剖視示意圖。

圖2A至圖2D係為本發明之電子封裝件之製法之剖視示意圖。

圖2A’及圖2A”係為圖2A之不同實施例之局部上視示意圖。

圖2C’及圖2C”係為圖2C於覆晶回銲製程前之不同視野之局部放大剖視示意圖。

圖2D’係為圖2D之另一實施例之剖視示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

請參閱圖2A至圖2D，係為本發明之電子封裝件2之製法之剖視示意圖。

如圖2A所示，提供一承載結構20，且於該承載結構20上配置至少一防護結構25,25’。

於本實施例中，該承載結構20係為具有核心層與線路結構之封裝基板(substrate)或無核心層(coreless)之線路構造。例如，該線路構造係具有至少一介電層及形成於該介電層上之線路重佈層(redistribution layer，簡稱RDL)，該線路重佈層可採用銅材製作，且該介電層可採用如聚醯亞胺(Polyimide，簡稱PI)、聚對二唑苯(Polybenzoxazole，簡稱PBO)、預浸材(Prepreg，簡稱PP)、封裝膠體(molding compound)、感光型介電層或其它材質等以塗佈方式形成之。然而，於其它實施例中，該承載結構20亦可為半導體基板，其具有複數導電矽穿孔(Through-silicon via，簡稱TSV)，以作為矽中介板(Through Silicon interposer，簡稱TSI)。應可理解地，該承載結構20亦可為其它可供承載如晶片等電子元件之承載單元，例如導線架(lead frame)，並不限於上述。

再者，該承載結構20係定義有一置晶區A及圍繞該置晶區A之外圍區B。例如，該置晶區A需佈設有該線路重佈層，且該線路重佈層係於該置晶區表面形成有複數如微形墊(u-pad)態樣之電性接觸墊200，而該外圍區B可依需求選擇性配置或不配置電路。

又，該防護結構25係佈設於該置晶區A中，且可依需求於該外圍區B上配置該防護結構25’。例如，部分該防護結構25’可配置於該置晶區A之邊緣內。換言之，該承載結構20除佈設線路之區域以外皆可設置該防護結構25,25’，或者，僅於特定區域設置該防護結構25,25’。

另外，該防護結構25,25’係為金屬結構，其可為如圖2A’所示之銅材網體(mesh)或如圖2A”所示之複數間隔排設之銅材擋塊(dam)狀。

如圖2B所示，於該承載結構20之置晶區A上間隔設置至少一第一電子元件21與至少一第二電子元件22，且於該第一電子元件21與該第二電子元件22之間形成(定義)有一空間S，以令該防護結構25位於該第一電子元件 21與該第二電子元件22之間。

於本實施例中，該第一電子元件21係為主動元件、被動元件、封裝結構或其組合者，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，該第一電子元件21係為半導體晶片，係具有相對之作用面21a與非作用面21b，該作用面21a上具有複數電極墊210，並於該些電極墊210上形成導電凸塊211，以令該第一電子元件21以覆晶方式藉由該些導電凸塊211結合及電性連接於該承載結構20之電性接觸墊200上。

再者，該第二電子元件22係為主動元件、被動元件、封裝結構或其組合者，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，該第二電子元件22係為半導體晶片，係具有相對之作用面22a與非作用面22b，該作用面22a上具有複數電極墊220，並於該些電極墊220上形成導電凸塊221，以令該第二電子元件22以覆晶方式藉由該些導電凸塊221結合及電性連接於該承載結構20之電性接觸墊200上。應可理解地，該第一電子元件21與該第二電子元件22係為相同類型的電子元件(即主動元件)，且兩者之內部構造可相同或不相同。或者，該第一電子元件21與該第二電子元件22亦可為不相同類型的電子元件。例如，該第一電子元件21係為封裝結構，且該第二電子元件22係為主動元件。

又，該防護結構25,25’可依需求佈設於該第一電子元件21之作用面21a與該承載結構20之間及該第二電子元件22之作用面22a與該承載結構20之間。換言之，除了該承載結構20位於該空間S中設有該防護結構25以外，該第一或第二電子元件21,22與該承載結構20之間、及該承載結構20位於該外圍區B也設有防護結構25’。

如圖2C所示，形成填充材23於該承載結構20與該第一電子元件21之間及該承載結構20與該第二電子元件22之間，且令該填充材23包覆該些導電凸塊211,221及防護結構25。

於本實施例中，該填充材23係例如為底膠，其復形成於該第一電子元件21與該第二電子元件22之間的空間S中。具體地，該填充材23因毛細作用而延伸至該第一電子元件21對應該空間S之側面21c與該第二電子元件22對應該空間S之側面22c上。因此，該空間S之寬度L(即該第一電子元件21與該第二電子元件22之間的間距)愈小(或該間距越小)，該填充材23於該空間S中之毛細現象越明顯。

再者，若該外圍區B上配置有該防護結構25’，則該填充材23可包覆該外圍區B之部分防護結構25’。

另外，如圖2C’所示，該承載結構20之電性接觸墊200相對於該承載結構20表面之高度h1係大於該外圍區B之防護結構25’相對於該承載結構20表面之高度h2，如高度差t為3微米(um)，以避免靠近該外圍區B之多個導電凸塊211,221於結合該電性接觸墊200時接觸該防護結構25’而發生短路(short)。應可理解地，該電性接觸墊200相對於該承載結構20表面之高度h1亦可大於對應位於該空間S處之防護結構25相對於該承載結構20表面之高度。

如圖2D所示，形成一封裝層24於該承載結構20上及該空間S中，以包覆該第一電子元件21與第二電子元件22。

於本實施例中，該封裝層24可採用壓合(lamination)或模壓(molding)之方式填滿該空間S。具體地，先將該封裝層24覆蓋該第一電子元件21之非作用面21b與該第二電子元件22之非作用面22b，並使該封裝層24 延伸填入於該空間S中，再以研磨或切割方式移除該封裝層24之部分材質(可依需求移除該第一電子元件21之非作用面21b之部分材質與該第二電子元件22之非作用面22b之部分材質)，使該第一電子元件21之非作用面21b與該第二電子元件22之非作用面22b齊平該封裝層24之上表面。

再者，該封裝層24之楊氏係數係小於該填充材23之楊氏係數。例如，該封裝層24為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)、模封化合物(molding compound)、光阻材(photoresist)或防銲材(solder mask)。

於另一實施例中，如圖2D’所示，該封裝層24’亦可覆蓋該第一電子元件21之非作用面21b與該第二電子元件22之非作用面22b。

因此，本發明之製法係藉由該承載結構20於該第一電子元件21與該第二電子元件22之間配置有該防護結構25，以避免該填充材23因熱膨脹係數(Coefficient of Thermal Expansion，簡稱CTE)不匹配而造成應力分佈不均或應力集中之問題，例如，應力過大而產生之裂紋延伸至該承載結構20之線路重佈層內之狀況，故相較於習知技術，本發明能避免該電性接觸墊200碎裂而導致該電子封裝件2之終端產品電性失效。

再者，該防護結構25,25’係具有至少一外露該承載結構20之鏤空部250(如圖2A’所示之網目或如圖2A”所示之間隙)，以利於該填充材23接觸結合該承載結構20，故可防止該防護結構25,25’與該承載結構20發生脫層。應可理解地，因該填充材23(底膠)與該承載結構20之介電層(如PI材)的結合力較佳，因而可避免該防護結構25,25’與該介電層(PI材)發生脫層。

此外，透過將該防護結構25’復佈設於該外圍區B，因而更可有效分散應力分佈(通常應力最大處係位在晶片角落處)，以避免應力集中於該置晶區A(如該第一電子元件21及/或該第二電子元件22)之角落處，故能防止該第一電子元件21及/或該第二電子元件22發生碎裂之問題。例如，該防護結構25’之佈設區域係與該第二電子元件22對應外圍區B之之側面22c’(或該第一電子元件21對應外圍區B之側面21c’)相距之距離D至少25微米(um)，即D≧25微米。較佳地，該防護結構25,25’之佈設區域之範圍(其分佈於該置晶區A與該外圍區B)係大於該第一電子元件21垂直投影至該承載結構20上之面積(如該作用面21a之面積，其僅分佈於該置晶區A)及/或該第二電子元件22垂直投影至該承載結構20上之面積(如該作用面22a之面積，其僅分佈於該置晶區A)。

本發明復提供一種電子封裝件2,2’，係包括：一承載結構20、第一電子元件21與第二電子元件22、防護結構25以及填充材23。

所述之第一電子元件21與第二電子元件22係間隔設置於該承載結構20上，使該第一電子元件21與該第二電子元件22之間定義(形成)有一空間S。

所述之防護結構25係設於該承載結構20上且位於該第一電子元件21與第二電子元件22之間。

所述之填充材23係形成於該承載結構20上並形成於該空間S中且包覆該防護結構25。

於一實施例中，該第一電子元件21及第二電子元件22係電性連接該承載結構20。

於一實施例中，該防護結構25係為金屬結構。

於一實施例中，該防護結構25係為網狀或擋塊狀。

於一實施例中，該防護結構25係具有至少一外露該承載結構20之鏤空部250。

於一實施例中，該承載結構20係具有複數電性連接該第一電子元件21及/或第二電子元件22之電性接觸墊200，以令該電性接觸墊200相對於該承載結構20表面之高度h1係大於該防護結構25,25’相對於該承載結構20表面之高度h2。

於一實施例中，該承載結構20係定義有一置晶區A及圍繞該置晶區A之外圍區B，以令該第一電子元件21與第二電子元件22位於該置晶區A中，且該防護結構25’復配置於該外圍區B上。例如，該防護結構25,25’之佈設區域之範圍係大於該第一電子元件21垂直投影至該承載結構20上之面積及/或該第二電子元件22垂直投影至該承載結構20上之面積。

於一實施例中，所述之電子封裝件2,2’復包括一形成於該承載結構20上以包覆該第一電子元件21與第二電子元件22之封裝層24,24’。例如，該第一電子元件21及/或該第二電子元件22係外露於該封裝層24。

綜上所述，本發明之電子封裝件及其製法，係藉由該承載結構於該第一電子元件與該第二電子元件之間配置有該防護結構，以分散應力分佈，使該填充材產生於該第一電子元件及第二電子元件的內部之應力得以減少，故本發明能避免該第一電子元件及第二電子元件發生破裂，因而能提升該電子封裝件之可靠度。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

2:電子封裝件