TWI839645B

TWI839645B - 電子封裝件及其製法

Info

Publication number: TWI839645B
Application number: TW110138003A
Authority: TW
Inventors: 符毅民; 何祈慶; 康政畬; 王愉博
Original assignee: 矽品精密工業股份有限公司
Priority date: 2021-10-13
Filing date: 2021-10-13
Publication date: 2024-04-21
Also published as: US20240290701A1; US20240274519A1; US12412819B2; US12051641B2; CN115966520A; US20230111192A1; TW202316598A; US12412820B2

Abstract

一種電子封裝件，係提供一具有輔助線路層的線路結構，再將電子元件設於該線路結構上並電性連接該輔助線路層，接著，將包覆層包覆該電子元件，之後，將該線路結構設於一具有複數主線路層之封裝基板上，以令該主線路層係電性連接該輔助線路層，俾藉由該輔助線路層之層數以取代該主線路層之層數配置。

Description

電子封裝件及其製法

本發明係有關一種半導體封裝件，尤指一種具封裝模組之電子封裝件及其製法。

隨著電子產品在功能及處理速度之需求的提升，作為電子產品之核心組件的半導體晶片需具有更高密度之電子元件(Electronic Components)及電子電路(Electronic Circuits)，故半導體晶片在運作時將隨之產生更大量的熱能。

因此，為了迅速將熱能散逸至外部，業界通常在半導體封裝件中配置散熱片(Heat Sink或Heat Spreader)，該散熱片通常藉由散熱膠結合至晶片背面，以藉散熱膠與散熱片逸散出半導體晶片所產生之熱量。

如圖1所示，習知半導體封裝件1之製法係先將一半導體晶片11以其作用面11a利用覆晶接合方式(即透過導電凸塊110與底膠111)設於一封裝基板10上，再將一散熱件13以其頂片130藉由散熱膠12結合於該半導體晶片11之非作用面11b上，且該散熱件13之支撐腳131透過黏著層14架設於該封裝基板10上。於運作時，該半導體晶片11所產生之熱能係經由該非作用面11b、散熱膠12而傳導至該散熱件13之頂片130以散熱至該半導體封裝件1之外部。

然而，隨著該半導體晶片11之功能需求愈來愈多，其接點(I/O)數也愈來愈多，因而該封裝基板10之線路層數之需求隨之增加，但高線路層數(如16層以上)之封裝基板10的良率低，導致該半導體封裝件1之整體成本大幅增加。

因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：封裝基板，係具有複數主線路層；封裝模組，係設於該封裝基板上且包含：線路結構，係藉由複數導電元件設於該封裝基板上且具有電性連接該複數主線路層之複數輔助線路層，其中，該線路結構係具有相對之第一表面與第二表面，以令該線路結構以其第二表面上之該複數導電元件設於該封裝基板上，且該輔助線路層之層數係用以取代該主線路層之層數配置，使該主線路層之層數少於該主線路層之原本預計層數；電子元件，係設於該線路結構之第一表面上並電性連接該輔助線路層，其中，該線路結構係延伸出該電子元件之側面；及包覆層，係設於該線路結構之第一表面上以封裝該電子元件；以及封裝材，係形成於該封裝基板與該封裝模組之間以包覆該複數導電元件。

本發明復提供一種電子封裝件之製法，係包括：提供一包含有複數輔助線路層之線路結構與一具有複數主線路層之封裝基板，該線路結構係具有相對之第一表面與第二表面，且該輔助線路層之層數係取代該主線路層之層數配置，使該主線路層之層數少於該主線路層之原本預計層數；將電子元件設於該線路結構之第一表面上並電性連接該輔助線路層，其中，該線路結構係延伸出該電子元件之側面；將包覆層形成於該線路結構之第一表面上以封裝該電子元件，俾獲取一封裝模組；將該封裝模組以其線路結構之第二表面藉由複數導電元件設於一具有複數主線路層之封裝基板上，以令該主線路層係藉由該複數導電元件電性連接該輔助線路層；以及形成封裝材於該封裝基板上，以令該封裝材包覆該複數導電元件。

前述之電子封裝件及其製法中，該線路結構之垂直投影面積係小於該封裝基板之垂直投影面積。

前述之電子封裝件及其製法中，該輔助線路層之單一層能取代該主線路層之層數為2至4層。

前述之電子封裝件及其製法中，該封裝基板係包含一核心層及設於該核心層相對兩側之增層結構，且該增層結構係包含複數介電層及結合該複數介電層之該複數主線路層。

前述之電子封裝件及其製法中，該封裝基板之面積係至少為60*60mm²。

前述之電子封裝件及其製法中，該電子元件係具有複數電性連接該輔助線路層之電極墊，且各該電極墊之間的距離係小於或等於60微米。

前述之電子封裝件及其製法中，該線路結構朝向該封裝基板之側之輔助線路層係具有複數電性接觸墊，且各該電性接觸墊之間的距離係為80至150微米或200至300微米。

前述之電子封裝件及其製法中，該封裝基板相對接置該封裝模組之另一側係配置有複數植球墊，且各該植球墊之間的距離係為500至1000微米。

前述之電子封裝件及其製法中，復包括將散熱件設置於該封裝基板上以供該封裝模組散熱。

由上可知，本發明之電子封裝件及其製法中，主要藉由將該電子封裝件所需之高密度佈線(layout)規格之線路層數配置於該線路結構中，以降低該封裝基板之線路層數需求，使該輔助線路層的層數與該主線路層的層數呈互補關係，故相較於習知技術，本發明之電子封裝件藉由該輔助線路層之層數取代該主線路層之層數配置，使該主線路層之層數少於該主線路層之原本預計層數，致使所需之封裝基板之主線路層之層數大幅縮減，因而可提高該封裝基板的良率，以利於降低該電子封裝件之整體成本。

再者，本發明藉由單一輔助線路層取代多層主線路層之設計，使該電子封裝件之整體厚度可相對減薄，故本發明之電子封裝件之體積可大幅縮減。

另外，本發明藉由該封裝基板具有核心層之配置，可提升整體結構強度，故本發明能避免於製程中產生翹曲之問題。

1:半導體封裝件

10,26:封裝基板

11:半導體晶片

11a,21a:作用面

11b,21b:非作用面

110:導電凸塊

111:底膠

12:散熱膠

13,28,38:散熱件

130:頂片

131,281:支撐腳

14,28b:黏著層

2:電子封裝件

2a:封裝模組

20:線路結構

20a:第一表面

20b:第二表面

200:絕緣層

201:輔助線路層

202:電性接觸墊

202a:表面

21:電子元件

21c:側面

210:電極墊

22:導電結構

220:導電體

221:焊錫材

23:包覆層

24:絕緣材

25:導電元件

26a:核心層

26b,26c:增層結構

260:導電通孔

261:主線路層

262:介電體

263:植球墊

27:封裝材

28a:散熱材

280:散熱體

281:支撐腳

29:銲球

380:開口

9:承載件

90:離型層

A1,A2:垂直投影面積

d,t1,t2:距離

L1:長度

L2:寬度

S:切割路徑

圖1係為習知半導體封裝件之剖面示意圖。

圖2A至圖2D係為本發明之電子封裝件之製法之剖視示意圖。

圖2D-1係為圖2D之另一製法之剖視示意圖。

圖2E係為圖2D之局部底視示意圖。

圖3係為本發明之電子封裝件之另一實施例之剖視示意圖。

圖4係為本發明之電子封裝件之成本效益比較之曲線圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

圖2A至圖2D係為本發明之電子封裝件2之製法的剖面示意圖。

如圖2A所示，於一承載件9上形成一線路結構20，該線路結構20係定義有相對之第一表面20a與第二表面20b，且該線路結構20以其第二表面20b結合於該承載件9上。

於本實施例中，該承載件9係為金屬板、半導體晶圓或玻璃板，例如暫時性整版面矽晶圓(Si wafer)，其上配置有一離型層90，使該線路結構20結合於該離型層90上。

再者，該線路結構20係例如為無核心層(coreless)形式之基板，其包含至少一絕緣層200及至少一結合該絕緣層200之輔助線路層201，如至少一扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)。例如，該線路結構20之第一表面20a處之輔助線路層201係具有複數接點，其間距規格係為微米級(u-Pad)。

又，形成該輔助線路層201之材質係為銅，且形成該絕緣層200之材質係如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等介電材或如綠漆、石墨等防銲材。

如圖2B所示，將一電子元件21藉由複數導電結構22接置於該線路結構20之第一表面20a上，以令該電子元件21電性連接該輔助線路層201。接著，形成一包覆層23於該線路結構20之第一表面20a上，以令該包覆層23封裝(如包覆方式)該電子元件21。

於本實施例中，該電子元件21係為主動元件、被動元件或其組合者，該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，該電子元件21係為半導體晶片，其具有相對之作用面21a與非作用面21b，該作用面21a具有複數電極墊210，以藉由複數如銲錫材料、金屬柱(pillar)或其它等之導電結構22利用覆晶方式設於該線路結構20之第一表面20a之輔助線路層201上並電性連接該輔助線路層201，且以如底膠或非導電底部填充薄膜(NCF)等絕緣材24包覆該些導電結構22；或者，該電子元件21可藉由複數銲線(圖未示)以打線方式電性連接該線路結構20之第一表面20a之輔助線路層201；亦或，該電子元件21可直接接觸該線路結構20之第一表面20a之輔助線路層201。因此，有關電子元件21電性連接該線路結構20之方式繁多，並不限於上述。

再者，各該電極墊210之間的距離d係小於或等於60微米，且該導電結構22係包含一結合該電極墊210之導電體220、及結合該導電體220與該輔助線路層201之焊錫材221。例如，該導電體220可為如銅柱之金屬柱。

又，該包覆層23係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)。例如，該包覆層23之製程可選擇液態封膠(liquid compound)、噴塗(injection)、壓合(lamination)或模壓(compression molding)等方式形成於該線路結構20上。

另外，可先以絕緣材24形成於該電子元件21之作用面21a與該線路結構20之第一表面20a之間以包覆該導電結構22，再使該包覆層23包覆該絕緣材24。或者，無需形成絕緣材24，使該包覆層23直接包覆該導電結構22。

如圖2C所示，移除該承載件9及其上之離型層90，以外露出該線路結構20之第二表面20b，再於該線路結構20之第二表面20b上形成複數如銲錫凸塊之導電元件25。

於本實施例中，該第二表面20b處之輔助線路層201係具有複數電性接觸墊202，且該些電性接觸墊202之表面202a係齊平該線路結構20之第二表面20b。例如，各該電性接觸墊202之間的距離t1係為80至150微米或200至300微米。

再者，可於該電性接觸墊202上形成凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)(未圖示)，以利於結合該導電元件25。

如圖2D所示，沿如圖2C所示之切割路徑S進行切單製程，以獲取複數封裝模組2a，且該線路結構20係延伸出該電子元件21之側面21c。接著，將該封裝模組2a藉由該些導電元件25接置於一封裝基板26上，並形成如底膠之封裝材27於該封裝基板26上，以令該封裝材27包覆該些導電元件25。之後，將一散熱件28設於該封裝基板26上，以遮蓋該封裝模組2a。

於本實施例中，該封裝基板26係為一用以接置該封裝模組2a之表面之面積至少為60*60mm²的大尺寸版型(如圖2E所示之長度L1與寬度L2相等之正方形或如長方形等矩形)，使該線路結構20之垂直投影面積A1小於該封裝基板26之垂直投影面積A2，如圖2D及圖2E所示，且該封裝基板26係包含一核心層26a及設於該核心層26a相對兩側之增層結構26b,26c，其中，該核心層26a中具有導電通孔260，且各該增層結構26b,26c係具有一由複數介電層所構成之介電體262及結合該些介電層並電性連接該導電通孔260之主線路層261。例如，形成該主線路層261之材質係為銅，且形成該介電體262之材質係為如聚對二唑苯(PBO)、聚醯亞胺(PI)、預浸材(PP)之介電材。

再者，該散熱件28係具有一散熱體280與複數自該散熱體280邊緣向下延伸之支撐腳281，且該散熱體280係為散熱片型式，其下側藉由壓合散熱材28a而結合於該封裝模組2a之包覆層23上，以令該散熱材28a位於該散熱體280與該電子元件21之間，而該支撐腳281係藉由黏著層28b結合於該封裝基板26上。或者，該封裝模組2a可藉由整平製程(如研磨方式)，令該電子元件21之非作用面21b齊平該包覆層23之表面，如圖2D-1所示，使該電子元件21之非作用面21b外露於該包覆層23以接觸該散熱材28a。例如，該散熱材28a係為導熱介面材(Thermal Interface Material，簡稱TIM)、銲錫材、金屬材或其它導熱材料。

又，於另一實施例中，如圖3所示之電子封裝件3，散熱件38亦可為環體，其下側以黏著層28b結合於該封裝基板26上，且該散熱件38具有一開口380，其對應該封裝模組2a之位置，以令該封裝模組2a外露於該開口380，甚至可依需求凸伸出該開口380。應可理解地，該電子元件21之非作用面21b無需外露於該包覆層23。

另外，於後續製程中，該封裝基板26下側之主線路層261之複數植球墊263上可結合銲球29，以令該電子封裝件2,3藉由該些銲球29接置於一如電路板之電子裝置(圖略)上。例如，各該植球墊263之間的距離t2係為500至1000微米。

因此，藉由將該電子元件21設於一具有重佈線路層(RDL)形式之線路結構20上以製作成該封裝模組2a，使該電子元件21之電極墊210可藉由該線路結構20接置於該封裝基板26上，故該線路結構20之第一表面20a之輔助線路層201之接點(即對應該導電結構22之處)間距規格可配合該電子元件21之接點間距規格(如各該電極墊210之間的距離d≦60微米)，且該線路結構20之第二表面 20b之輔助線路層201之接點間距規格(如各該電性接觸墊202之間的距離t1係為80至150微米或200至300微米)可配合該封裝基板26之接點(如各該導電元件25之處)間距規格，因而該封裝基板26可採用現有製程製作(如將對應各該導電元件25處之接點間距製作為130微米)，仍能與先進規格之電子元件21封裝成所需之多功能電子封裝件2,3，以利於應用該電子封裝件2,3之電子產品之發展。

再者，隨著該電子元件21之功能需求增加，其接點(I/O)數也增多，為了滿足接點(I/O)的數量，習知封裝基板10需設計16層以上才可佈線，因而將該電子封裝件2,3所需之高密度佈線(layout)規格之線路層數配置於該封裝模組2a之線路結構20中(即該輔助線路層201之層數)，以降低該封裝基板26之線路層數(即該主線路層261之層數)需求，使該輔助線路層201的層數與該主線路層261的層數呈互補關係，故相較於習知技術，本發明之電子封裝件2,3所需之封裝基板26之線路層數較低(如該主線路層261之層數係為十層以內)，且該輔助線路層201除了用以輔助並滿足該封裝基板26的製程能力(如接點間距(pitch)為80至150微米(um)之規格)外，該輔助線路層201之層數可進一步取代更多的該主線路層261之層數，使該封裝基板26的層數變的更少，且其接點間距(pitch)可設計成200至300微米的較大規格，而進一步提高該封裝基板26的良率，使該封裝基板26之成本更為降低，因而能降低該電子封裝件2,3之整體成本。

又，因該線路結構20之重佈線路層(RDL)規格相較於該封裝基板26能製作出較高密度的間距(pitch)，因而每一層RDL形式之輔助線路層201可取代2至4層的主線路層261之層數，且該複數主線路層261與該輔助線路層201的配合能符合該電子元件21所需之線路功能，故相較於習知技術，本發明之電子封裝件2,3能相對減薄整體厚度(或高度)，使該電子封裝件2,3之體積縮減。

舉例而言，基於現有封裝基板之16層線路層(即核心層26a上下表面各一層主線路層261，共計為兩層，且於該核心層26a之下上側各增層七層主線路層261以形成增層結構26b,26c，故可表示為7/2/7)，若以一層RDL形式之輔助線路層201取代兩層之封裝基板26之主線路層261，則當該線路結構20僅具有一層輔助線路層201時，該封裝基板26之主線路層261之配置變成6/2/6；或者，當該線路結構20具有三層輔助線路層201時，如圖2D所示，該封裝基板26之主線路層261之配置將變成4/2/4，以此類推。

同理地，若以一層RDL形式之輔助線路層201取代四層之封裝基板26之主線路層261，則當該線路結構20僅具有一層輔助線路層201時，該封裝基板26之主線路層261之配置可變成5/2/5；或者，當該線路結構20具有兩層輔助線路層201時，該封裝基板26之主線路層261之配置將變成3/2/3，以此類推。

應可理解地，若該輔助線路層201之層數越多，該封裝基板26之主線路層261之層數越少。

較佳地，該輔助線路層201之單一層能取代該主線路層261之層數為2至4層，故原本需佈線16層以上的封裝基板26採用該線路結構20取代部分該主線路層261之層數，更能突顯成本效益，即該封裝基板26之原本需求之線路層數愈高(如圖4所示之16層以上，甚至18層以上)，則以該線路結構20改良後之整體封裝結構之成本效益愈好(如圖4所示之減少11%之成本，甚至可減少18%之成本)；反之，若該封裝基板26之原本需求之線路層數為16層以下，如圖4所示之12層以下，甚至10層以下，則僅可減少3%之成本，甚至增加成本(如圖4所示之10層)。應可理解地，採用該線路結構20取代部分該主線路層261之層數並非取代愈多愈好，而是會配合製程能力、結構強度或其它規格限制，並配合成本計算，以得到最佳化的層數分配。

另外，本發明之製法主要應用於高接點(I/O)數之需求上，因而該電子封裝件之體積尺寸需設計較大(如版型尺寸規格之面積係至少為60*60mm²)，致使於製程中若全採用無核心層(coreless)之基板態樣，則容易產生翹曲 (warpage)現象，故藉由該封裝基板26具有核心層26a之配置，使該電子封裝件2,3之整體結構強度提升，以避免該電子封裝件2,3於製程中因大尺寸規格而產生翹曲之問題。

本發明復提供一種電子封裝件2,3，係包括：一具有複數主線路層261之封裝基板26、一設於該封裝基板26上之封裝模組2a以及封裝材27，其中，該封裝模組2a係包含一設於該封裝基板26上之線路結構20、至少一設於該線路結構20上之電子元件21以及一設於該線路結構20上之包覆層23。

所述之線路結構20係具有電性連接該複數主線路層261之複數輔助線路層201，其中，該線路結構20係具有相對之第一表面20a與第二表面20b，以令該線路結構20以其第二表面20b上之複數導電元件25設於該封裝基板26上，且該輔助線路層201之層數係用以取代該主線路層261之層數配置，使該主線路層261之層數少於該主線路層261之原本預計層數。

所述之電子元件21係設於該線路結構20之第一表面20a上並電性連接該輔助線路層201，其中，該線路結構20係延伸出該電子元件21之側面21c。

所述之包覆層23係設於該線路結構20之第一表面20a上以封裝該電子元件21。

所述之封裝材27係形成於該封裝基板26與該封裝模組2a之間以包覆該複數導電元件25。

於一實施例中，該線路結構20之垂直投影面積A1係小於該封裝基板26之垂直投影面積A2。

於一實施例中，該複數輔助線路層201之單一層數能取代該主線路層261之層數為2至4層。

於一實施例中，該封裝基板26係包含一核心層26a及設於該核心層26a相對兩側之增層結構26b,26c，且該增層結構26b,26c係包含一由複數介電層所組成之介電體262及結合該複數介電層之該複數主線路層261。

於一實施例中，該封裝基板26用以接置該封裝模組2a之表面之面積係至少為60*60mm²(如圖2E所示之長度L1與寬度L2相等之正方形或長方形之矩形)。

於一實施例中，該電子元件21係具有複數電性連接該輔助線路層201之電極墊210，且各該電極墊210之間的距離d係小於或等於60微米。

於一實施例中，該線路結構20朝向該封裝基板26之側之輔助線路層201係具有複數電性接觸墊202，且各該電性接觸墊202之間的距離t1係為80至150微米或200至300微米。

於一實施例中，該封裝基板26相對接置該封裝模組2a之另一側係配置有複數植球墊263，且各該植球墊263之間的距離t2係為500至1000微米。

於一實施例中，所述之電子封裝件2,3復包括設置於該封裝基板26上以供該封裝模組2a散熱的散熱件28,38。

綜上所述，本發明之電子封裝件及其製法，係藉由該線路結構之配置，使該電子元件可依規格需求配置於該封裝基板上，故該封裝基板採用現有製程製作即可將各種規格之電子元件封裝成所需之多功能電子封裝件，以利於應用該電子封裝件之電子產品之發展。

再者，將該電子封裝件所需之高密度佈線(layout)規格之線路層數配置於該線路結構中，即可降低該封裝基板之線路層數需求，故本發明之電子封裝件所需之封裝基板之線路層數大幅縮減，因而能提高該封裝基板的良率，以利於降低該電子封裝件之整體成本。

又，藉由單一輔助線路層能取代多層主線路層，故本發明之電子封裝件能相對減薄整體厚度，使該電子封裝件之體積縮減。

另外，藉由該封裝基板具有核心層之配置，使該電子封裝件之整體結構強度提升，避免於製程中產生翹曲之問題。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。