TW202249211A

TW202249211A - 電子封裝件及其承載結構與製法

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Publication number: TW202249211A
Application number: TW110120226A
Authority: TW
Inventors: 陳麒任; 張博詠; 翁培耕; 許元鴻; 林長甫; 江東昇
Original assignee: 矽品精密工業股份有限公司
Priority date: 2021-06-03
Filing date: 2021-06-03
Publication date: 2022-12-16
Also published as: US12255165B2; US20220392861A1; TWI773360B; US12027484B2; CN115440696A; US20240321798A1

Abstract

一種電子封裝件，係將承載有電子元件之承載結構，其用以植設銲球之電性接觸墊連接多個柱狀導電體，且該些導電體係電性連接該承載結構內之線路部，俾藉由複數導電體連接單一電性接觸墊之設計，使結構應力得以分散，避免該線路部產生斷裂之問題。

Description

電子封裝件及其承載結構與製法

本發明係有關一種半導體裝置，尤指一種電子封裝件及其承載結構與製法。

隨著半導體封裝技術的演進，半導體裝置(Semiconductor device)已開發出不同的封裝型態，而為提升電性功能及節省封裝空間，遂開發出不同的立體封裝技術，例如，扇出式封裝堆疊(Fan Out Package on package，簡稱FO PoP)等，以配合各種晶片上大幅增加之輸入/出埠數量，進而將不同功能之積體電路整合於單一封裝結構，可將不同功用之電子元件，例如：記憶體、中央處理器、繪圖處理器、影像應用處理器等，藉由堆疊設計達到系統的整合，適合應用於輕薄型電子產品。

如圖1所示之半導體封裝件1，係將複數半導體晶片11藉由複數銲錫凸塊13結合至一封裝基板10上，再形成包覆該複數半導體晶片11之封裝膠體14，並於該封裝基板10下側之電性接觸墊100藉由銲球17接置於一電路板(圖未示)上。

惟，習知半導體封裝件1中，因該封裝基板10的材料特性，而於封裝製程的熱處理期間(thermal cycle)，容易因熱脹冷縮的現象而造成該封裝基板10變形(如圖1所示之虛線處)，使該封裝基板10發生翹曲(warpage)，導致該封裝基板10內之導電盲孔101與該電性接觸墊100之間(如圖1A所示)容易因應力集中而發生破裂之問題。

因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明係提供一種承載結構，係包括：一承載本體，係包含一絕緣部及至少一結合該絕緣部之線路部；複數導電體，係嵌埋於該絕緣部中且電性連接該線路部；以及至少一電性接觸墊，係結合該絕緣部以連接該複數導電體之至少其中兩者，其中，該絕緣部係包含至少一介電層，以於該介電層中形成複數開口區，使各該導電體分別形成於各該開口區中。

本發明復提供一種承載結構之製法，係包括：形成一承載本體於一支撐件上，該承載本體係包含一絕緣部及至少一結合該絕緣部之線路部，且於該絕緣部中嵌埋有複數電性連接該線路部之導電體，其中，該絕緣部係包含至少一介電層，以於該介電層中形成複數開口區，使各該導電體分別形成於各該開口區中；移除該支撐件；以及於該絕緣部上形成至少一電性接觸墊，以令該電性接觸墊連接該複數導電體之至少其中兩者。

前述之承載結構及其製法中，該線路部係包含晶種層及形成於該晶種層上之佈線層。

前述之承載結構及其製法中，該導電體係為金屬材。

前述之承載結構及其製法中，該導電體係為柱狀。

前述之承載結構及其製法中，該導電體之端面與側邊係形成有晶種層。

前述之承載結構及其製法中，該電性接觸墊係藉由晶種層覆蓋於該複數導電體之至少其中兩者上。

前述之承載結構及其製法中，該介電層之上表面與該開口區壁面係形成有晶種層。

本發明亦提供一種電子封裝件，係包括：如前述之承載結構，其承載本體係具有相對之第一側及第二側，以令該電性接觸墊配置於該承載本體之第二側；以及電子元件，係設置於該承載結構之第一側上且電性連接該線路部。

本發明另提供一種電子封裝件之製法，係包括：提供一如前述之承載結構，其承載本體係具有相對之第一側與第二側，以令該電性接觸墊配置於該承載本體之第二側；以及設置電子元件於該承載結構之第一側上，以令該電子元件電性連接該線路部。

前述之電子封裝件及其製法中，復包括以封裝層包覆該電子元件。

前述之電子封裝件及其製法中，復包括形成導電元件於該電性接觸墊上。

由上可知，本發明之電子封裝件及其承載結構與製法，主要藉由複數導電體連接單一電性接觸墊之設計，使結構應力得以分散，因而可避免該線路部產生斷裂，故本發明之承載結構能強化其整體結構強度，使該導電體能避免或降低翹曲所衍生之問題，以提升該電子封裝件之信賴性。

再者，本發明藉由該晶種層之設計，以增加該線路部、導電體及/或該電性接觸墊之厚度，使該線路部、導電體及/或該電性接觸墊之結構強度增強，故本發明可有效降低因線路厚度較薄而受應力集中破壞之情況。

1:半導體封裝件

10:封裝基板

100:電性接觸墊

101:導電盲孔

11:半導體晶片

13:銲錫凸塊

14:封裝膠體

17:銲球

2:電子封裝件

2a:承載結構

20:承載本體

20a:第一側

20b:第二側

200:絕緣部

200a:第一介電層

200b:第二介電層

201:線路部

201a:第一佈線層

201b:第二佈線層

202初始晶種層

202a:第一晶種層

202b:第二晶種層

202c:第三晶種層

203:導電盲孔

21:電子元件

21a:作用面

21b:非作用面

210:電極墊

211:導電凸塊

22:絕緣材

23:導電體

23b:端面

230:開口區

24:電性接觸墊

25:封裝層

26:黏著材

27:導電元件

28:電子裝置

28a:接點

280:封裝材

29:散熱件

290:散熱片

291:支撐腳

8:支撐件

80:結合層

圖1係為習知半導體封裝件之剖面示意圖。

圖1A係為圖1之局部放大示意圖。

圖2A至圖2E係為本發明之電子封裝件之製法之剖面示意圖。

圖2A-1至圖2A-3係為圖2A之承載本體之製法之局部剖面示意圖。

圖2A-4係為圖2A之局部剖面示意圖。

圖2D-1係為圖2D之局部剖面示意圖。

圖2D-2係為圖2D之局部上視示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

圖2A至圖2E係為本發明之電子封裝件2之製法的剖面示意圖。

如圖2A所示，提供一設於一支撐件8上之承載本體20，其具有相對之第一側20a與第二側20b，且該承載本體20之第一側20a上設置有至少一電子元件21。

於本實施例中，該承載本體20係例如為具有核心層之封裝基板、無核心層(coreless)形式封裝基板、具導電矽穿孔(Through-silicon via，簡稱TSV)之矽中介板(Through Silicon interposer，簡稱TSI)或其它板型，其包含一絕緣部200及至少一結合該絕緣部200之線路部201，如至少一扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)。應可理解地，該承載本體20亦可為其它承載晶片之基材，如導線架(lead frame)、晶圓(wafer)、或其它具有金屬佈線(routing)之板體等，並不限於上述。

再者，該承載本體20係以無核心層(coreless)形式封裝基板為例，其係採用電鍍方式製作，以於該支撐件8上藉由晶種層(seed layer)於該介電層上電鍍金屬材以作為圖案化線路。例如，該介電層之材質，如ABF(Ajinomoto Build-up Film)、感光型樹脂、聚醯亞胺(Polyimide，簡稱PI)、雙馬來醯亞胺三嗪(Bismaleimide Triazine，簡稱BT)、FR5之預浸材(Prepreg，簡稱PP)、模壓樹脂(Molding Compound)、模壓環氧樹脂(Epoxy Molding Compound，簡稱EMC)或其它適當材質，且該晶種層係以濺鍍(sputter)方式形成如Ti、Cu、Ni、V、Al、W、Au或其組成之金屬材，但不限於此。

具體地，如圖2A-1所示，該承載本體20之製程係先形成一初始晶種層202於該支撐件8之結合層80上，再形成一具有圖案化開口區230之第一介電層200a於該初始晶種層202上，以令該初始晶種層202之局部表面外露於該圖案化開口區230。接著，如圖2A-2所示，形成一第一晶種層202a於該第一介電層200a及該初始晶種層202上，以於該圖案化開口區230中電鍍形成複數柱狀導電體23，且於該第一介電層200a上電鍍形成第一佈線層201a，以令該複數導電體23電性連接該第一佈線層201a。之後，如圖2A-3所示，以增層方式依序形成至少一第二介電層200b、一第二晶種層202b及第二佈線層201b，以令該第二佈線層201b藉由至少一嵌埋於該第二介電層200b中之導電盲孔203與形成於該第二介電層200b及該第一佈線層201a(或另一第二佈線層201b)上之該第二晶種層202b電性連接該第一佈線層201a，其中，該第一與第二介電層200a,200b可視為絕緣部200，且該第一晶種層202a、第一佈線層201a、第二晶種層202b及第二佈線層201b可視為線路部201。

又，該電子元件21係為主動元件、被動元件或其組合者。該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。於本實施例中，如圖2A-4所示，該電子元件21係為半導體晶片，其具有相對之作用面21a與非作用面21b，該作用面21a具有複數電極墊210，以藉由複數如銲錫材料、金屬柱(pillar)或其它等之導電凸塊211利用覆晶方式設於該承載本體20之第一側20a之線路部201之第二佈線層201b上並電性連接該線路部201，且以如底膠或非導電性膠膜(Non-Conductive.Film，簡稱NCF)等絕緣材22包覆該些導電凸塊211；或者，該電子元件21可藉由複數銲線(圖未示)以打線方式電性連接該承載本體20之第一側20a之線路部201；亦或，該電子元件21可直接接觸該承載本體20之第一側20a之線路部201。因此，可於該承載本體20上接置所需類型及數量之電子元件，以提升其電性功能，且有關電子元件21電性連接承載本體20之方式繁多，並不限於上述。

又，該支撐件8係例如為半導體材質(如矽或玻璃)之板體，其上以例如塗佈方式依序形成有一離型膜或其它膠膜之結合層80，其中，該結合層80係作為犧牲離形層(sacrificial release layer)。

如圖2B所示，形成一封裝層25於該承載本體20之第一側20a上，以令該封裝層25包覆該電子元件21與該絕緣材22。

於本實施例中，形成該封裝層25之材質係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)或封裝材(molding compound)等絕緣材，但並不限於上述。例如，可採用壓合(lamination)或模壓(molding)等方式將該封裝層25形成於該承載本體20之第一側20a上。

再者，該封裝層25覆蓋該電子元件21之非作用面21b；或者，可依需求進行整平製程，以令該封裝層25之上表面齊平該非作用面21b，以令該非作用面21b外露出該封裝層25。例如，可藉由研磨方式進行該整平製程，以移除該封裝層25之部分材質。

如圖2C所示，移除該支撐件8及其上之結合層80，以外露出該承載本體20之第二側20b。

於本實施例中，於移除該支撐件8及其上之結合層80後，係一併移除該承載本體20之第二側20b上之初始晶種層202，以外露出該導電體23之下端面23b。

如圖2D所示，形成複數如銲球之C4形式導電元件27於該承載本體20之第二側20b上，以接置於一如電路板之電子裝置28之接點28a上，並形成如底膠之封裝材280於該電子裝置28上，以令該封裝材280包覆該些導電元件27。

於本實施例中，於該承載本體20之第二側20b上係藉由第三晶種層202c電鍍形成電性接觸墊24，如圖2D-1所示，以供結合該導電元件27，其中，令該承載本體20、該電性接觸墊24與該複數導電體23構成承載結構2a。

再者，單一個該電性接觸墊24係接觸複數個該導電體23，以令複數該導電體23陣列立設於該電性接觸墊24上，如圖2D-2所示，使該第一佈線層201a藉由複數個該導電體23電性連接單一個該電性接觸墊24。

如圖2E所示，將一散熱件29設於該電子裝置28上，且該散熱件29復遮蓋該電子元件21，以構成本發明之電子封裝件2。

透過前述製法，本發明之電子封裝件2主要包括：一承載結構2a、一設於該承載結構2a上之電子元件21、一包覆該電子元件21之封裝層25、一藉由複數導電元件27承載該承載結構2a之電子裝置28、以及一設於該電子裝置28上以供該電子元件21散熱之散熱件29。

於本實施例中，該散熱件29係具有一散熱片290與複數自該散熱片290邊緣向下延伸之支撐腳291，且該散熱片290下側以散熱材(圖未示)結合於該電子元件21之非作用面21b上方。例如，該散熱材係為導熱介面材(Thermal Interface Material，簡稱TIM)、銲錫材、金屬材或其它導熱材料，且當該電子元件21之非作用面21b外露於該封裝層25時，該散熱片290(或該散熱材)會接觸結合該電子元件21之非作用面21b。

再者，該支撐腳291可藉由如膠材(或散熱膠)黏著材26結合於該電子裝置28上，以固定該散熱件29。

因此，本發明之製法主要藉由該些開口區230之設計，以斷開該第一介電層200a，使結構應力不會連續集中於絕緣部200，因而能減少該線路部201所受之應力以避免該線路部201產生斷裂，故相較於習知技術之單一導電盲孔連接電性接觸墊之設計，本發明之承載結構2a能改善該第一介電層200a於該電性接觸墊24角落處銅材偏薄之問題，並強化其整體結構強度，因而能提升該電子封裝件2之信賴性。

再者，本發明利用應力截斷之原理以形成該些開口區230，因而該導電體23能避免或降低翹曲(warpage)所衍生之問題，且透過各個應力截斷點(複數導電體23)作為該承載結構2a之變形自由度調控點，以適當補償翹曲方向。

又，藉由該第一晶種層202a、第二晶種層202b及第三晶種層202c之設計，以增加該線路部201、導電體23及該電性接觸墊24之厚度，使該線路部201、導電體23及該電性接觸墊24之結構強度增強，故能有效降低因線路厚度較薄而受應力集中破壞之情況。

另外，該第一介電層200a之上表面與開口區壁面係形成有第一晶種層202a、及/或該導電體23之底面與側邊係形成有晶種層(第一晶種層202a及第三晶種層202c)。

本發明亦提供一種承載結構2a，其包括一承載本體20、複數設於該承載本體20中之導電體23、以及至少一設於該承載本體20上之電性接觸墊24。

所述之承載本體20係包含一絕緣部200及至少一結合該絕緣部200之線路部201。

所述之導電體23係嵌埋於該絕緣部200中且電性連接該線路部201。

所述之電性接觸墊24係結合該絕緣部200以連接複數個該導電體23。

於一實施例中，該絕緣部200係包含至少一介電層(第一與第二介電層200a,200b)，以於該第一介電層200a中形成複數開口區230，使各該導電體23分別形成於各該開口區230中。

於一實施例中，該線路部201係包含晶種層(第一與第二晶種層202a,202b)及形成於該晶種層上之佈線層(第一與第二佈線層201a,201b)。

於一實施例中，該導電體23係為金屬材。

於一實施例中，該導電體23係為柱狀。

於一實施例中，該導電體23之端面23b與側邊係形成有晶種層(第一晶種層202a及第三晶種層202c)。

於一實施例中，該電性接觸墊24係藉由第三晶種層202c覆蓋於該複數導電體23之至少其中兩者上。

於一實施例中，該第一介電層200a之上表面與開口區壁面係形成有第一晶種層202a。

綜上所述，本發明之電子封裝件及其承載結構與製法，係藉由該些開口區之設計，以斷開該絕緣部，使結構應力得以分散，因而能避免該線路部產生斷裂，故本發明之承載結構能強化其整體結構強度，使該導電體能避免或降低翹曲所衍生之問題，以提升該電子封裝件之信賴性。

再者，藉由該晶種層之設計，以增加該線路部、導電體及/或該電性接觸墊之厚度，使該線路部、導電體及/或該電性接觸墊之結構強度增強，故能有效降低因線路厚度較薄而受應力集中破壞之情況。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。