CN118800734A - 电子封装件及其制法 - Google Patents

Abstract

一种电子封装件及其制法，主要将电子元件与假芯片设于一承载件上，并以包覆层包覆该电子元件与假芯片，以令该假芯片外露该包覆层的侧面，通过增加该假芯片的整体体积，以于移除该承载件后，该假芯片能抑制该包覆层的翘曲。

Description

电子封装件及其制法

技术领域

本发明有关一种半导体装置，尤指一种电子封装件及其制法。

背景技术

随着科技的演进，电子产品需求趋势朝向异质整合迈进，为此，多芯片封装模块(multi-chip module，简称MCM或multi-chip package，简称MCP)逐渐兴起。

如图1A所示的半导体封装件1，其制法将多个半导体芯片11结合至一承载件8(如图1B所示)上，再以封装胶体15包覆该些半导体芯片11。接着，移除该承载件8，并形成线路结构16于该封装胶体15上，使该线路结构16电性连接该些半导体芯片11。之后，该线路结构16通过多个导电元件17设于一封装基板10上，且该封装基板10可通过多个焊球19接置于一电路板(图略)上。以通过将多颗半导体芯片11封装成单一结构的特性，使其具有较多的I/O数，且可以大幅增加处理器的运算能力，减少信号传递的延迟时间，以应用于高密度线路/高传输速度/高叠层数/大尺寸设计的高阶产品。

于封装过程中，该承载件8为晶圆形式(wafer form)版面，该封装胶体15因其热膨胀系数(Coefficient of thermal expansion，简称CTE)过大而容易发生翘曲(warpage)，导致该承载件8一同翘曲，造成该承载件8的边缘破裂，故业界遂于该承载件8的空旷区上配置假芯片18，以占用该承载件8的表面积，减少该封装胶体15的用量，借此减缓翘曲程度。

再者，该封装胶体15经由模压(molding)作业需提供如图1B所示的封装区域A内的用量，故该封装胶体15会完全覆盖该假芯片18的侧面18c，其中，该封装胶体15填入各该半导体芯片11之间的空间(如切割道L)、该半导体芯片11与该假芯片18之间的空间(如切割道L)及布满该封装区域A的边缘处。

但是，当移除该承载件8后，整体结构因薄化而无法抑制该封装胶体15的翘曲程度，导致该封装胶体15于该封装区域A的边缘处发生碎裂，甚至造成后续无法进行该线路结构16的制程。

再者，由于该假芯片18的无法充分填补该承载件8的边缘轮廓，故该封装胶体15于该封装区域A内的用量缩减有限，因而即使配置该假芯片18，于移除该承载件8后仍无法抑制该封装胶体15的翘曲程度。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺陷，本发明提供一种电子封装件及其制法，可至少部分地解决现有技术的问题。

本发明的电子封装件，包括：包覆层；电子元件，其嵌埋于该包覆层中，其中，该电子元件具有相对的作用面与非作用面；以及假芯片，其以间隔该电子元件的方式嵌埋于该包覆层中，以令该假芯片外露该包覆层的侧面。

本发明亦提供一种电子封装件的制法，包括：将电子元件与假芯片设于一承载件上，该电子元件具有相对的作用面与非作用面，使该电子元件以其非作用面结合至该承载件上，且该假芯片以间隔该电子元件的方式设于该承载件的边缘处上；形成包覆层于该承载件上，以令该包覆层包覆该电子元件与该假芯片，且使该假芯片外露该包覆层的侧面；以及移除该承载件。

前述的电子封装件及其制法中，该电子元件于其作用面上配置有多个导电体。

前述的电子封装件及其制法中，该电子封装件包含有多个该假芯片及多个该电子元件，且多个该假芯片环绕多个该电子元件。

前述的电子封装件及其制法中，还包括形成线路结构于该包覆层上，以令该线路结构电性连接该电子元件。例如，该线路结构未电性连接该假芯片。

前述的电子封装件及其制法中，该假芯片的部分边缘轮廓同于该承载件的边缘轮廓。

前述的电子封装件及其制法中，还包括提供多个该电子元件，以作为芯片组，再将该芯片组与该假芯片设于该承载件上。例如，该芯片组还包含一包覆该多个电子元件的封装层。

由上可知，本发明的电子封装件及其制法中，主要通过该假芯片外露该包覆层的侧面，使该假芯片的整体体积增加，以缩减该包覆层的用量，胀故相比于现有技术，本发明能有效防止该包覆层发生翘曲。

附图说明

图1A为现有半导体封装件的剖面示意图。

图1B为现有半导体封装件的制程状态的上视示意图。

图2A至图2D为本发明的电子封装件的第一实施例的制法的剖视示意图。

图2A-1至图2A-2为图2A的制作过程的上视示意图。

图2B-1为图2B的上视示意图。

图3为图2D的另一实施例的剖视示意图。

图4为图2D的后续制程的剖视示意图。

图5为本发明的电子封装件的第二实施例的制法的剖视示意图。

图6为图5的另一实施例的剖视示意图。

主要组件符号说明

1 半导体封装件

10 封装基板

11 半导体芯片

15 封装胶体

16,26 线路结构

17,27 导电元件

18,28,38 假芯片

18c,25c,28c 侧面

19,42 焊球

2,2a,2b,3,5,6 电子封装件

20,8 承载件

200 离形层

201 介电保护层

21,51 电子元件

21a 作用面

21b 非作用面

210 电极垫

211 导电体

25 包覆层

25a 第一表面

25b 第二表面

260 介电层

261 线路层

262 电性接触垫

28a 表面

30 晶圆结构

40 电子装置

5a,6a 芯片组

60 封装层

91 第一结合层

92 第二结合层

A 封装区域

L 切割道

S0,S1 边缘轮廓

h1,h2 高度。

具体实施方式

以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。

须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

图2A至图2D为本发明的电子封装件的第一实施例的制法的剖视示意图。

如图2A所示，将多个电子元件21通过第一结合层91设于一承载件20上，且将至少一假芯片(dummy die)28通过第二结合层92设于该承载件20上(如图2A-2显示在承载件20上设置有多个电子元件21与多个假芯片28)，其中，该电子元件21相对该承载件20的高度h1等于或小于该假芯片28相对该承载件20的高度h2。

所述的承载件20可选用金属板或半导体板材(如晶圆或玻璃板)。于本实施例中，该承载件20的边缘轮廓S0为圆形，其表面可依序形成有一离形层200与一介电保护层201。

所述的电子元件21为主动元件、被动元件或其二者组合，且该主动元件为例如半导体芯片，而该被动元件为例如电阻、电容及电感。

于本实施例中，该电子元件21为单一半导体芯片，其基材本体具有相对的作用面21a与非作用面21b，该作用面21a具有多个电极垫210，且该电子元件21以其非作用面21b通过该第一结合层91粘固于该承载件20的介电保护层201上，并于该多个电极垫210上结合有多个凸块状导电体211。

再者，该作用面21a上可形成一包覆该多个导电体211的绝缘层(图略)，以令该绝缘层的顶表面与该导电体211的端面相互齐平，使该导电体211外露于该绝缘层。例如，形成该绝缘层的材料为如聚对二唑苯(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)或其它介电材。

所述的假芯片28为无传输信号功能的半导体材块体，其部分边缘轮廓S1同于该承载件20的边缘轮廓S0。

于本实施例中，通过同一尺寸大小的晶圆制作该电子元件21的基材本体与该假芯片28。例如，该假芯片28将一晶圆结构30进行切割，如图2A-1所示，并移除对应该电子元件21处的假芯片38，以选用剩余的假芯片28，将其置放于该承载件20上，使该承载件20上的假芯片28的部分边缘轮廓S1对应该承载件20的边缘轮廓S0，故该些假芯片28的整体外围轮廓如同圆形。应可理解地，该电子元件21的基材本体于后续制程形成该些导电体211，而该假芯片28则无需制作该些导电体211。

因此，由于该晶圆结构30与该承载件20的形状及面积相同，故当将该些假芯片28依据其于该晶圆结构30上的位置排设于该承载件20的边缘处的位置时，如图2A-2所示，该些假芯片28可对应该承载件20的边缘轮廓S0作配置。

另外，该第一结合层91与该第二结合层92例如均为置晶膜(Die Attach Film，简称DAF)实施例，但无特别限制。

如图2B所示，形成一包覆层25于该承载件20上，以包覆该电子元件21与假芯片28，以获取电子封装件2，且令该假芯片28外露该包覆层25的侧面25c(如图2B-1所示)。

于本实施例中，该包覆层25具有相对的第一表面25a与第二表面25b，且该包覆层25以其第二表面25b结合至该承载件20的介电保护层201上。例如，该包覆层25为绝缘材，如环氧树脂的封装胶体，其可用压合(lamination)或模压(molding)的方式形成于该承载件20上。

再者，通过整平制程，如研磨方式，移除该包覆层25的第一表面25a的部分材料，使该包覆层25的第一表面25a齐平该导电体211的端面与该假芯片28的表面28a，令该导电体211与该假芯片28外露于该包覆层25的第一表面25a。

另外，该些假芯片28对应承载件20的边缘轮廓S0作配置，以当该包覆层25形成于如图2A-2所示的封装区域A内时，该假芯片28的侧面28c外露该包覆层25的侧面25c，其中，该封装胶体15填入各该电子元件21之间的空间(如图2A-2所示的切割道L)、各该假芯片28之间的空间(如图2A-2所示的切割道L)、该电子元件21与该假芯片28之间的空间(如图2A-2所示的切割道L)。

应可理解地，由于该些假芯片28可对应承载件20的边缘轮廓S0作配置，使该假芯片28布满该封装区域A的边缘处，故该承载件20的表面上能大幅减少空旷区的面积，使该包覆层25仅占用切割道L而能大幅减少其用量。

如图2C所示，移除该承载件20及其上的离形层200与介电保护层201，以形成另一种电子封装件2a的实施例。

如图2D所示，形成一线路结构26于该包覆层25的第一表面25a上，使该线路结构26电性连接该导电体211，以形成另一种电子封装件2b的实施例。

于本实施例中，该线路结构26包括多个介电层260及设于该多个介电层260上并电性连接该些导电体211的多个线路层261，如线路重布层(Redistribution layer，简称RDL)规格。例如，形成该线路层261的材料为铜，且形成该介电层260的材料为如聚对二唑苯(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)或其它介电材。

再者，可依需求进行整平制程，如图3所示，采用研磨方式移除该第一结合层91与第二结合层92，令该电子元件21的非作用面21b与该假芯片28的表面齐平该包覆层25的第二表面25b，使该电子元件21的非作用面21b与该假芯片28的表面外露于该包覆层25的第二表面25b，以获取厚度更薄的电子封装件3。

另外，该线路结构26于最外层的线路层261上可具有外露于该介电层260的多个电性接触垫262，以结合如铜柱或锡球的导电元件27，以供后续接置如封装结构、电路板或芯片等电子装置40，如图4所示。例如，该封装基板作为该电子装置40，且该封装基板下侧可配置多个焊球42，以结合电路板。

另外，该线路结构26因未信号传输至该假芯片28而无需电性连接该假芯片28。

因此，本发明的制法主要通过该假芯片28的部分边缘轮廓S1同于该承载件20的边缘轮廓S0的设计，使该假芯片28几乎布满该封装区域A的边缘处，即该包覆层25仅占用该封装区域A的切割道L处的面积，以于形成包覆层25后，该假芯片28外露该包覆层25的侧面25c，故相比于现有技术，本发明缩减该包覆层25于该封装区域A内的体积占比，以有效降低该包覆层25与该电子元件21之间的CTE不匹配所造成的翘曲程度。

再者，由于该假芯片28布满该封装区域A的边缘处，使该假芯片28的整体体积增加，以于移除该承载件20后，能有效抑制该包覆层25因热膨胀系数(Coefficient ofthermal expansion，简称CTE)较大而造成的翘曲，故相比于现有技术，该包覆层25的内部应力能大幅分散至该假芯片28中，以防止该包覆层25发生翘曲。

另外，当该承载件20的尺寸越大时，由于配置有多个对应该承载件20边缘轮廓S0的该些假芯片28，该包覆层25的翘曲程度不会随之加大，故于制作该线路结构26时，该线路层261与该电子元件21的导电体211之间的电性连接能有效对接，因而能避免良率过低及产品可靠度不佳等问题，以降低成本及提高产能。

另外，本发明的制法使用现有材料及旧有制程及机台即可，而无需增设新制程及材料或购买新设备，故本发明的制法能有效控制制程成本，使本发明的电子封装件2,2a,2b,3符合经济效益。

图5为本发明的电子封装件5的第二实施例的制法的剖视示意图。本实施例与第一实施例的差异在于电子元件的尺寸，其它制程大致相同，故以下不再赘述相同处。

如图5所示，于图2A所示的制程中，采用宽度较小的电子元件51，以于原本该电子元件21的布设区域内配置多个电子元件51，如图2A-2所示，供作为芯片组5a。之后，形成一包覆层25于该承载件20上，以包覆该芯片组5a与假芯片28，以获取电子封装件5。

于本实施例中，宽度较小的该电子元件51的结构同于宽度较大的该电子元件21的结构。

再者，于另一实施例中，如图6所示的电子封装件6，其芯片组6a亦可先以封装层60包覆该些电子元件51，再将该芯片组6a通过该第一结合层91粘固于该承载件20的介电保护层201上。例如，该封装层60为绝缘材，如环氧树脂的封装胶体，其可同于或不同于该包覆层25的组成。

本发明还提供一种电子封装件2,2a,2b,3,5,6，包括：一包覆层25、至少一电子元件21,51、以及至少一假芯片28。

所述的电子元件21,51嵌埋于该包覆层25中，其中，该电子元件21,51具有相对的作用面21a与非作用面21b。

所述的假芯片28以间隔该电子元件21,51的方式嵌埋于该包覆层25中，且令该假芯片28外露该包覆层25的侧面25c。

于一实施例中，该电子元件21,51于其作用面21a上配置有多个导电体211。

于一实施例中，电子封装件2,2a,2b,3,5,6包含有多个该假芯片28与多个该电子元件21,51，多个该假芯片28环绕多个该电子元件21。

于一实施例中，所述的电子封装件2b还包括一设于该包覆层25上以电性连接该电子元件21的线路结构26。例如，该线路结构26未电性连接该假芯片28。

于一实施例中，所述的电子封装件2还包括一设于该包覆层25上的承载件20，其承载该电子元件21,51与该假芯片28，且该假芯片28的部分边缘轮廓S1同于该承载件20的边缘轮廓S0。

于一实施例中，该包覆层25中嵌埋多个该电子元件21，以令多个该电子元件21作为芯片组5a,6a。例如，该芯片组6a还包含一包覆该多个电子元件51的封装层60。

综上所述，本发明的电子封装件及其制法，通过该假芯片外露该包覆层的侧面，使该假芯片的整体体积增加，以缩减该包覆层的用量，故本发明能有效防止该包覆层发生翘曲。

上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (16)

1.一种电子封装件，包括：

包覆层；

电子元件，其嵌埋于该包覆层中，其中，该电子元件具有相对的作用面与非作用面；以及

假芯片，其以间隔该电子元件的方式嵌埋于该包覆层中，且令该假芯片外露该包覆层的侧面。

2.如权利要求1所述的电子封装件，其中，该电子元件于其作用面上配置有多个导电体。

3.如权利要求1所述的电子封装件，其中，该电子封装件包含有多个该假芯片及多个该电子元件，且多个该假芯片环绕多个该电子元件。

4.如权利要求1所述的电子封装件，其中，该电子封装件还包括设于该包覆层上以电性连接该电子元件的线路结构。

5.如权利要求4所述的电子封装件，其中，该线路结构未电性连接该假芯片。

6.如权利要求1所述的电子封装件，其中，该电子封装件还包括设于该包覆层上的承载件，其承载该电子元件与该假芯片，且该假芯片的部分边缘轮廓同于该承载件的边缘轮廓。

7.如权利要求1所述的电子封装件，其中，该包覆层中嵌埋多个该电子元件，以令多个该电子元件作为芯片组。

8.如权利要求7所述的电子封装件，其中，该芯片组还包含一包覆该多个电子元件的封装层。

9.一种电子封装件的制法，包括：

将电子元件与假芯片设于一承载件上，该电子元件具有相对的作用面与非作用面，使该电子元件以其非作用面结合至该承载件上，且该假芯片以间隔该电子元件的方式设于该承载件的边缘处上；

形成包覆层于该承载件上，以令该包覆层包覆该电子元件与该假芯片，且使该假芯片外露该包覆层的侧面；以及

移除该承载件。

10.如权利要求9所述的电子封装件的制法，其中，该电子元件于其作用面上配置有多个导电体。

11.如权利要求9所述的电子封装件的制法，其中，多个该假芯片及多个该电子元件设于该承载件上，且多个该假芯片环绕多个电子元件。

12.如权利要求9所述的电子封装件的制法，其中，该制法还包括形成线路结构于该包覆层上，以令该线路结构电性连接该电子元件。

13.如权利要求12所述的电子封装件的制法，其中，该线路结构未电性连接该假芯片。

14.如权利要求9所述的电子封装件的制法，其中，该假芯片的部分边缘轮廓同于该承载件的边缘轮廓。

15.如权利要求9所述的电子封装件的制法，其中，该制法还包括提供多个该电子元件，以作为芯片组，再将该芯片组与该假芯片设于该承载件上。

16.如权利要求15所述的电子封装件的制法，其中，该芯片组还包含一包覆该多个电子元件的封装层。