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TWI729181B - 半導體元件及其製作方法 - Google Patents

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TWI729181B
TWI729181B TW106126242A TW106126242A TWI729181B TW I729181 B TWI729181 B TW I729181B TW 106126242 A TW106126242 A TW 106126242A TW 106126242 A TW106126242 A TW 106126242A TW I729181 B TWI729181 B TW I729181B
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fin
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林俊豪
陳信宇
謝守偉
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聯華電子股份有限公司
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Abstract

本發明揭露一種製作半導體元件的方法。首先形成一鰭狀結構於一基底上，然後形成一第一閘極結構以及一第二閘極結構於鰭狀結構上，形成一層間介電層環繞第一閘極結構及第二閘極結構，去除第二閘極結構及部分鰭狀結構以形成一第一凹槽，形成一介電層於第一凹槽內，之後再平坦化部分介電層以形成一單擴散隔離結構，其中單擴散隔離結構上表面切齊第一閘極結構上表面。

Description

半導體元件及其製作方法
本發明是關於一種製作半導體元件的方法，尤指一種分隔鰭狀結構以形成單擴散隔離(single diffusion break,SDB)結構的方法。
近年來，隨著場效電晶體(field effect transistors,FETs)元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之場效電晶體元件，例如鰭狀場效電晶體(fin field effect transistor,Fin FET)元件來取代平面電晶體元件已成為目前之主流發展趨勢。由於鰭狀場效電晶體元件的立體結構可增加閘極與鰭狀結構的接觸面積，因此，可進一步增加閘極對於載子通道區域的控制，從而降低小尺寸元件面臨的汲極引發能帶降低(drain induced barrier lowering,DIBL)效應，並可以抑制短通道效應(short channel effect,SCE)。再者，由於鰭狀場效電晶體 元件在同樣的閘極長度下會具有更寬的通道寬度，因而可獲得加倍的汲極驅動電流。甚而，電晶體元件的臨界電壓(threshold voltage)亦可藉由調整閘極的功函數而加以調控。
在現行的鰭狀場效電晶體元件製程中，鰭狀結構周圍形成淺溝隔離後通常會以蝕刻方式去除部分鰭狀結構與淺溝隔離形成凹槽，然後填入絕緣物以形成單擴散隔離結構並將鰭狀結構分隔為兩部分。然而現今單擴散隔離結構與金屬閘極的製程在搭配上仍存在許多問題，因此如何改良現有鰭狀場效電晶體製程與架構即為現今一重要課題。
本發明一實施例揭露一種製作半導體元件的方法。首先形成一鰭狀結構於一基底上，然後形成一第一閘極結構以及一第二閘極結構於鰭狀結構上，形成一層間介電層環繞第一閘極結構及第二閘極結構，去除第二閘極結構及部分鰭狀結構以形成一第一凹槽，形成一介電層於第一凹槽內，之後再平坦化部分介電層以形成一單擴散隔離結構，其中單擴散隔離結構上表面切齊第一閘極結構上表面。
12:基底
14:鰭狀結構
16:淺溝隔離
18:第一閘極結構
20:第二閘極結構
22:閘極介電層
24:閘極材料層
26:側壁子
28:源極/汲極區域
30:接觸洞蝕刻停止層
32:層間介電層
34:遮罩層
36:圖案化遮罩
38:開口
40:第一凹槽
42:介電層
44:單擴散隔離結構
46:第二凹槽
48:介質層
50:高介電常數介電層
52:功函數金屬層
54:低阻抗金屬層
56:金屬閘極
58:硬遮罩
60:接觸插塞
第1圖至第8圖為本發明一實施例製作一半導體元件之方法示意圖。
第9圖為本發明一實施例製作一半導體元件之方法示意圖。
第10圖為本發明一實施例製作一半導體元件之方法示意圖。
請參照第1圖至第2圖，其中第1圖為本發明一實施例製作一半導體元件之上視圖，第2圖左半部為第1圖中沿著切線AA'之剖面示意圖，第2圖右半部則為第1圖中沿著切線BB'之剖面示意圖。如第1圖至第2圖所示，首先提供一基底12，例如一矽基底或矽覆絕緣(SOI)基板。然後於形成複數個鰭狀結構14於基底12上。在本實施例中，設於基底12上的鰭狀結構14雖以四根為例，但所設置的鰭狀結構數量均可依據產品需求任意調整，並不侷限於此。
依據本發明之較佳實施例，鰭狀結構14較佳透過側壁圖案轉移(sidewall image transfer,SIT)等技術製得，其程序大致包括：提供一佈局圖案至電腦系統，並經過適當地運算以將相對應之圖案定義於光罩中。後續可透過光微影及蝕刻製程，以形成多個等距且等寬之圖案化犧牲層於基底上，使其個別外觀呈現條狀。之後依序施行沉積及蝕刻製程，以於圖案化犧牲層之各側壁形成側壁子。繼以去除圖案化犧牲層，並在側壁子的覆蓋下施行蝕刻製程，使得側壁子所構成之圖案被轉移至基底內，再伴隨鰭狀結構切割製程(fin cut)而獲得所需的圖案化結構，例如條狀圖案化鰭狀結構。
除此之外，鰭狀結構14之形成方式又可包含先形成一圖案化遮罩(圖未示)於基底12上，再經過一蝕刻製程，將圖案化遮罩之圖案 轉移至基底12中以形成鰭狀結構14。另外，鰭狀結構14之形成方式也可以先形成一圖案化硬遮罩層(圖未示)於基底12上，並利用磊晶製程於暴露出於圖案化硬遮罩層之基底12上成長出例如包含矽鍺的半導體層，而此半導體層即可作為相對應的鰭狀結構14。這些形成鰭狀結構14的實施例均屬本發明所涵蓋的範圍。
然後形成一淺溝隔離(shallow trench isolation,STI)16環繞鰭狀結構14。在本實施例中，形成淺溝隔離16的方式可先利用一可流動式化學氣相沉積(flowable chemical vapor deposition,FCVD)製程形成一氧化矽層於基底12上並完全覆蓋鰭狀結構14。接著利用化學機械研磨(chemical mechanical polishing,CMP)製程並搭配蝕刻製程去除部分氧化矽層，使剩餘的氧化矽層低於鰭狀結構14表面以形成淺溝隔離16。
接著於鰭狀結構14上形成至少一閘極結構或至少一虛置閘極，例如第一閘極結構18與第二閘極結構20。在本實施例中，第一閘極結構18與第二閘極結構20之製作方式可依據製程需求以先閘極(gate first)製程、後閘極(gate last)製程之先高介電常數介電層(high-k first)製程以及後閘極製程之後高介電常數介電層(high-k last)製程等方式製作完成。以本實施例之後高介電常數介電層製程為例，可先依序形成一閘極介電層或介質層、一由多晶矽所構成之閘極材料層以及一選擇性硬遮罩於基底12上，並利用一圖案化光阻(圖未示)當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟，去除部分閘極材料層與部分閘極介電層，然後剝除圖案化光阻，以於鰭狀結構14上形成由圖案化之閘極介電層22與圖案化之閘極材料層24所構成的第一閘極結構 18與第二閘極結構20。
然後在第一閘極結構18側壁與第二閘極結構20側壁分別形成至少一側壁子26，接著於側壁子26兩側的鰭狀結構14以及/或基底12中形成一源極/汲極區域28及/或磊晶層(圖未示)，並選擇性於源極/汲極區域28及/或磊晶層的表面形成一金屬矽化物(圖未示)。在本實施例中，側壁子26可為單一側壁子或複合式側壁子，例如可細部包含一偏位側壁子以及一主側壁子。其中偏位側壁子與主側壁子可包含相同或不同材料，且兩者均可選自由氧化矽、氮化矽、氮氧化矽以及氮碳化矽所構成的群組。源極/汲極區域28可依據所置備電晶體的導電型式而包含不同摻質，例如可包含P型摻質或N型摻質。
接著先形成一接觸洞蝕刻停止層30於鰭狀結構14表面與第一閘極結構18以及第二閘極結構20上，再形成一層間介電層32於接觸洞蝕刻停止層30上。然後進行一平坦化製程，例如利用化學機械研磨(chemical mechanical polishing,CMP)去除部分層間介電層32與部分接觸洞蝕刻停止層30並暴露出由多晶矽材料所構成的閘極材料層24，使閘極材料層24上表面與層間介電層32上表面齊平。隨後形成一遮罩層34於第一閘極結構18、第二閘極結構20以及層間介電層32上。在本實施例中，遮罩層34較佳包含氮化矽或氮化鈦，但不侷限於此。
如第3圖所示，然後形成一圖案化遮罩36，例如一圖案化光阻於遮罩層34上，其中圖案化遮罩36具有一開口38暴露出部分遮罩層34表面。在本實施例中，圖案化遮罩36可包含一有機介電層(organic dielectric layer,ODL)、一含矽硬遮罩與抗反射(silicon-containing hard mask bottom anti-reflective coating,SHB)層以及一圖案化光阻，且於圖案化遮罩36中形成開口38的步驟可利用圖案化光阻為遮罩去除部分含矽硬遮罩與抗反射層與部分有機介電層來達成。
如第4圖所示，接著利用圖案化遮罩36為遮罩進行一蝕刻製程去除部分遮罩層34、第二閘極結構20以及部分鰭狀結構14以形成一第一凹槽40，之後再完全去除圖案化遮罩36。更具體而言，本階段形成第一凹槽40的步驟較佳以分段式蝕刻方式依序去除部分遮罩層34、第二閘極結構20中的閘極材料層24與閘極介電層22以及部分鰭狀結構14以於層間介電層32以及鰭狀結構14內形成第一凹槽40。值得注意的是，本階段形成第一凹槽40的步驟除了下向去除部分鰭狀結構14外又同時去除所有鰭狀結構14周圍的淺溝隔離16，因此以第4圖的BB’剖面來看所形成的第一凹槽40深度較佳低於原本淺溝隔離16的深度。
另外需注意的是，由於第一凹槽40較佳以去除原本第二閘極結構20的方式所形成，因此所形成的第一凹槽40延伸方向較佳比照原本第二閘極結構20的延伸方向。換句話說相較於鰭狀結構14如第1圖所示沿著一第一方向(例如X方向)延伸，所形成的第一凹槽40較佳沿著與第一方向垂直的第二方向(例如Y方向)延伸。
隨後如第5圖所示，形成一介電層42於第一凹槽40內以及遮罩層34上並填滿第一凹槽40。在本實施例中，介電層42與層間介電層32可包含相同或不同材料，例如本實施例之層間介電層32較佳包含氧 化矽，介電層42則可包含氧化矽或氮化矽，但均不侷限於此。
如第6圖所示，然後進行一平坦化製程，例如以CMP以及/或回蝕刻製程去除部分介電層42與遮罩層34，使剩餘的介電層42上表面切齊層間介電層32與第一閘極結構18的上表面以形成一單擴散隔離結構44。如同前述第一凹槽40所延伸的方向，相較於鰭狀結構14如第1圖所示沿著一第一方向(例如X方向)延伸，本階段所形成的單擴散隔離結構44較佳沿著與第一方向垂直的第二方向(例如Y方向)延伸。
如第7圖所示，隨後進行一金屬閘極置換製程將第一閘極結構18轉換為金屬閘極。舉例來說，可先進行一選擇性之乾蝕刻或濕蝕刻製程，例如利用氨水(ammonium hydroxide,NH4OH)或氫氧化四甲銨(Tetramethylammonium Hydroxide,TMAH)等蝕刻溶液來去除第一閘極結構18中的閘極材料層20甚至閘極介電層18，以於層間介電層32中形成第二凹槽46。
如第8圖所示，之後依序形成一選擇性介質層48或閘極介電層、一高介電常數介電層50、一功函數金屬層52以及一低阻抗金屬層54於第二凹槽46內，然後進行一平坦化製程，例如利用CMP去除部分低阻抗金屬層54、部分功函數金屬層52與部分高介電常數介電層50以形成金屬閘極56。隨後可去除部分低阻抗金屬層54、部分功函數金屬層52以及部分高介電常數介電層50以形成凹槽(圖未示)，再填入一由例如氮化矽所構成的硬遮罩58於凹槽內並使硬遮罩58上表面切齊層間介電層32上表面。以本實施例利用後高介電常數介電層製程所製作的 閘極結構為例，所形成的金屬閘極56較佳包含一介質層48或閘極介電層、一U型高介電常數介電層50、一U型功函數金屬層52以及一低阻抗金屬層54。
在本實施例中，高介電常數介電層50包含介電常數大於4的介電材料，例如選自氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al2O3)、氧化鑭(lanthanum oxide,La2O3)、氧化鉭(tantalum oxide,Ta2O5)、氧化釔(yttrium oxide,Y2O3)、氧化鋯(zirconium oxide,ZrO2)、鈦酸鍶(strontium titanate oxide,SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO4)、鋯酸鉿(hafnium zirconium oxide,HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)、鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)、或其組合所組成之群組。
功函數金屬層52較佳用以調整形成金屬閘極之功函數，使其適用於N型電晶體(NMOS)或P型電晶體(PMOS)。若電晶體為N型電晶體，功函數金屬層52可選用功函數為3.9電子伏特(eV)~4.3eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC(碳化鈦鋁)等，但不以此為限；若電晶體為P型電晶體，功函數金屬層52可選用功函數為4.8eV~5.2eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。功函數金屬層52與低阻抗金屬層54之間可包含另一阻障層(圖未示)，其中 阻障層的材料可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料。低阻抗金屬層54則可選自銅(Cu)、鋁(Al)、鎢(W)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合。
之後可進行一圖案轉移製程，例如可利用一圖案化遮罩去除金屬閘極56與單擴散隔離結構44旁的部分的層間介電層32以及接觸洞蝕刻停止層30以形成複數個接觸洞(圖未示)並暴露出下面的源極/汲極區域28。然後再於各接觸洞中填入所需的金屬材料，例如包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等的阻障層材料以及選自鎢(W)、銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合的低阻抗金屬層。之後進行一平坦化製程，例如以化學機械研磨去除部分金屬材料以分別形成接觸插塞60於各接觸洞內電連接源極/汲極區域28。至此即完成本發明較佳實施例之半導體元件的製作。
請參照第9圖，第9圖為本發明一實施例製作一半導體元件之方法示意圖。如第9圖所示，本發明可於第4圖去除部分遮罩層34、第二閘極結構20中的閘極材料層24與閘極介電層22以及部分鰭狀結構14形成第一凹槽40時僅去除部分淺溝隔離16，然後再進行後續第5圖至第8圖的製程填入介電層42形成單擴散隔離結構44以及進行金屬閘極置換製程將閘極結構18轉換為金屬閘極。在本實施例中，所形成的單擴散隔離結構44的底部較佳略高於淺溝隔離16底部，但又可依據製程需求選擇切齊或低於淺溝隔離16底部。
請參照第10圖，第10圖為本發明一實施例製作一半導體元件之方法示意圖。如第10圖所示，本發明可於第4圖去除部分遮罩層34、第二閘極結構20中的閘極材料層24與閘極介電層22以及部分鰭狀結構14形成第一凹槽40時不去除任何淺溝隔離16，然後再進行後續第5圖至第8圖的製程填入介電層42形成單擴散隔離結構44以及進行金屬閘極置換製程將閘極結構18轉換為金屬閘極。在本實施例中，所形成的單擴散隔離結構44的底部較佳略高於淺溝隔離16底部，但又可依據製程需求選擇切齊或低於淺溝隔離16底部。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12:基底
14:鰭狀結構
26:側壁子
28:源極/汲極區域
30:接觸洞蝕刻停止層
32:層間介電層
42:介電層
44:單擴散隔離結構
48:介質層
50:高介電常數介電層
52:功函數金屬層
54:低阻抗金屬層
56:金屬閘極
58:硬遮罩
60:接觸插塞

Claims (7)

  1. 一種製作半導體元件的方法，包含：形成一鰭狀結構於一基底上；形成一第一閘極結構以及一第二閘極結構於該鰭狀結構上；形成一層間介電層環繞該第一閘極結構及該第二閘極結構；形成一遮罩層於該第一閘極結構、該第二閘極結構以及該層間介電層上，其中該遮罩層以及該層間介電層包含不同材料；去除部分該遮罩層、該第二閘極結構及部分該鰭狀結構以形成一第一凹槽；形成一介電層於該第一凹槽內且該第一凹槽僅被該介電層完全填滿；平坦化部分該介電層以及全部該遮罩層以形成一單擴散隔離結構，其中該單擴散隔離結構上表面切齊該第一閘極結構上表面；以及於該單擴散隔離結構完全填滿該第一凹槽時進行一金屬閘極置換製程將該第一閘極結構轉換為金屬閘極。
  2. 如申請專利範圍第1項所述之方法，另包含：去除該第一閘極結構以形成一第二凹槽；形成一第一功函數金屬層以及一低阻抗金屬層於該第二凹槽內以形成一金屬閘極；以及形成一硬遮罩於該金屬閘極上，其中該硬遮罩上表面切齊該金屬閘極上表面。
  3. 如申請專利範圍第1項所述之方法，其中該鰭狀結構係沿著一第一方向延伸且該單擴散隔離結構係沿著一第二方向延伸。
  4. 如申請專利範圍第3項所述之方法，其中該第一方向垂直該第二方向。
  5. 如申請專利範圍第1項所述之方法，其中該介電層以及該層間介電層包含不同材料。
  6. 如申請專利範圍第1項所述之方法，其中該介電層包含氮化矽。
  7. 如申請專利範圍第1項所述之方法，其中該介電層包含氧化矽。
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