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KR102801217B1 - 반도체 장치 - Google Patents

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KR102801217B1
KR102801217B1 KR1020190092590A KR20190092590A KR102801217B1 KR 102801217 B1 KR102801217 B1 KR 102801217B1 KR 1020190092590 A KR1020190092590 A KR 1020190092590A KR 20190092590 A KR20190092590 A KR 20190092590A KR 102801217 B1 KR102801217 B1 KR 102801217B1
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gate
active region
channel
layers
separation structure
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임강묵
김상수
박우석
주대권
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삼성전자주식회사
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Publication date
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 게이트 구조물들; 상기 게이트 구조물들의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역들; 상기 소스/드레인 영역들 상에서 상기 게이트 구조물들의 측면들 사이에 배치되는 하부 절연층; 상기 하부 절연층을 관통하여 상기 소스/드레인 영역들에 접촉되는 콘택 플러그들; 및 상기 기판 상에서 상기 활성 영역과 교차하여 상기 제2 방향으로 연장되며, 서로 인접하는 상기 소스/드레인 영역들 사이에 배치되는 분리 구조물을 포함하되, 상기 게이트 구조물들의 각각은 게이트 전극 및 게이트 전극 상의 게이트 캡핑층을 포함하고, 상기 분리 구조물과 상기 게이트 캡핑층은 서로 다른 물질을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 장치를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 게이트 구조물들; 상기 게이트 구조물들의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역들; 상기 소스/드레인 영역들 상에서 상기 게이트 구조물들의 측면들 사이에 배치되는 하부 절연층; 상기 하부 절연층을 관통하여 상기 소스/드레인 영역들에 접촉되는 콘택 플러그들; 및 상기 기판 상에서 상기 활성 영역과 교차하여 상기 제2 방향으로 연장되며, 서로 인접하는 상기 소스/드레인 영역들 사이에 배치되는 분리 구조물을 포함하되, 상기 게이트 구조물들의 각각은 게이트 전극 및 게이트 전극 상의 게이트 캡핑층을 포함하고, 상기 분리 구조물과 상기 게이트 캡핑층은 서로 다른 물질을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 활성 영역; 상기 활성 영역 상에 제1 방향에서 서로 이격되고, 상기 활성 영역 상의 채널 구조물, 상기 채널 구조물을 둘러싸는 게이트 구조물, 상기 활성 영역 상에서 상기 채널 구조물과 접촉되는 소스/드레인 영역들, 상기 채널 구조물 사이에서 상기 게이트 구조물과 나란하게 배치되는 내부 스페이서층들을 각각 포함하는 복수의 트랜지스터들; 및 상기 게이트 구조물 및 상기 채널 구조물을 관통하여 상기 활성 영역의 하단 아래로 연장되고, 상기 게이트 구조물, 상기 채널 구조물, 및 상기 내부 스페이서층들 중 적어도 하나와 접촉되고, 상기 복수의 트랜지스터들을 서로 분리시키는 분리 구조물을 포함하되, 상기 게이트 구조물은 게이트 전극 및 상기 게이트 전극 상의 게이트 캡핑층을 포함하고, 상기 분리 구조물의 상면은 상기 게이트 전극의 상면보다 높게 위치할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상의 활성 영역; 상기 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들; 상기 복수의 채널층들의 상면, 하면, 및 제1 방향을 따른 측면들을 둘러싸는 게이트 전극들; 상기 게이트 전극들의 상부를 덮는 게이트 캡핑층; 상기 게이트 전극들의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역들; 및 상기 소스/드레인 영역들의 적어도 일측에서 상기 기판의 상면에 수직한 방향으로 연장되며, 인접하는 상기 소스/드레인 영역들 사이를 분리시키는 분리 구조물을 포함하고, 상기 분리 구조물은 상기 게이트 캡핑층과 서로 다른 물질을 포함할 수 있다.
트랜지스터들 사이의 분리 구조물과 콘택 플러그들 영역의 구조를 제어함으로써, 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2 내지 도 4는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 5a 내지 도 5b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 6 내지 도 8는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 9은 예시적인 실시예들에 따른 반도체 장치를 도시하는 일부 단면도이다.
도 10 내지 도 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 2는 도 1의 반도체 장치를 절단선 I-I' 및 II-II'를 따라서 절단한 단면들을 도시한다. 설명의 편의를 위하여, 도 1 및 도 2에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 1 및 도 2를 참조하면, 반도체 장치(1000a)는, 기판(101), 기판(101) 상의 활성 영역(105), 활성 영역(105) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(141, 142, 143)을 포함하는 채널 구조물들(140), 복수의 채널층들(141, 142, 143)과 접촉되는 소스/드레인 영역들(150), 활성 영역(105)과 교차하여 연장되는 게이트 구조물들(160), 소스/드레인 영역들(150)에 연결되는 콘택 플러그들(180), 및 소스/드레인 영역들(150) 사이의 분리 구조물(200a)을 포함할 수 있다. 반도체 장치(1000a)는, 소자분리층들(110), 내부 스페이서층들(130), 하부 절연층(190), 및 상부 절연층(195)을 더 포함할 수 있다. 게이트 구조물(160)은, 게이트 유전층(162), 게이트 전극(165), 게이트 스페이서층들(164), 및 게이트 캡핑층(166)을 포함할 수 있다.
반도체 장치(1000a)는 복수의 트랜지스터들을 포함할 수 있으며, 각각의 트랜지스터들을 포함하는 복수의 영역들이 정의될 수 있다. 또한, 반도체 장치(1000a)에는 각각의 트랜지스터들을 분리시킬 수 있는 복수의 다른 영역들이 정의될 수 있다. 예를 들어, 반도체 장치(1000a)에는, 기판(101) 상에서 제1 트랜지스터 영역(TR1), 제2 트랜지스터 영역(TR2), 및 제1 트랜지스터 영역(TR1)과 제2 트랜지스터 영역(TR2) 사이의 분리 영역(SR)이 정의될 수 있다. 제1 및 제2 트랜지스터 영역(TR1, TR2)은 각각 활성 영역(105) 상의 채널 구조물(140), 채널 구조물(140)을 둘러싸는 게이트 구조물(160), 활성 영역(105) 상에서 채널 구조물(140)과 접촉되는 소스/드레인 영역들(150)을 포함할 수 있다. 제1 및 제2 트랜지스터 영역(TR1, TR2)은 각각 NMOS 및 PMOS 영역이거나, 동일한 종류의 트랜지스터 영역일 수 있다. 분리 영역(SR)은 제1 트랜지스터 영역(TR1)과 제2 트랜지스터 영역(TR2)을 제1 방향, 예를 들어, x 방향에서 서로 분리시킬 수 있다. 분리 영역(SR)은 분리 스페이서층들(164a) 및 분리 구조물(200a)을 포함할 수 있다.
반도체 장치(1000a)에서는, 활성 영역(105)이 핀(fin) 구조를 갖고, 게이트 전극(165)이 활성 영역(105)과 채널 구조물(140)의 사이, 채널 구조물들(140)의 복수의 채널층들(141, 142, 143)의 사이, 및 채널 구조물(140)의 상부에 배치될 수 있다. 이에 따라, 반도체 장치(1000a)는 채널 구조물들(140), 소스/드레인 영역들(150), 및 게이트 구조물들(160)에 의한 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터를 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자분리층(110)은 기판(101)에서 활성 영역(105)을 정의할 수 있다. 소자분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자분리층(110)은 기판(101)의 하부로 단차를 가지며 더욱 깊게 연장되는 영역을 더 포함할 수도 있다. 소자분리층(110)은 활성 영역(105)의 상부를 일부 노출시킬 수 있다. 실시예들에 따라, 소자분리층(110)은 활성 영역(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수 있다. 소자분리층(110)은 절연 물질로 이루어질 수 있다. 소자분리층(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 영역(105)은 기판(101) 내에서 소자분리층(110)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 영역(105)은 기판(101)으로부터 돌출된 구조를 가질 수 있다. 활성 영역(105)의 상단은 소자분리층(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 영역(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 구조물들(160)의 양측에서는 기판(101) 상의 활성 영역(105)이 일부 리세스되며, 리세스된 활성 영역(105) 상에 소스/드레인 영역들(150)이 배치될 수 있다. 활성 영역(105)은 불순물들을 포함하거나 불순물들을 포함하는 도핑 영역들을 포함할 수 있다.
채널 구조물(140)은 활성 영역(105) 상에서 활성 영역(105)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제3 채널층들(141, 142, 143)을 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 소스/드레인 영역(150)과 연결되면서, 활성 영역(105)의 상면과는 이격될 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 y 방향에서 활성 영역(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물(160)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 제1 내지 제3 채널층들(141, 142, 143)은 x 방향에서 게이트 구조물(160)의 하부에 측면들이 위치하도록 감소된 폭을 가질 수도 있다.
제1 내지 제3 채널층들(141, 142, 143)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 실시예들에 따라, 제1 내지 제3 채널층들(141, 142, 143)은 소스/드레인 영역(150)과 인접하는 영역에 위치하는 불순물 영역을 포함할 수도 있다. 하나의 채널 구조물(140)을 이루는 채널층들(141, 142, 143)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라, 채널 구조물(140)은 활성 영역(105)의 상면 상에 배치되는 채널층을 더 포함할 수도 있다.
소스/드레인 영역들(150)은 채널 구조물(140)의 양측에서, 활성 영역(105) 상에 배치될 수 있다. 소스/드레인 영역(150)은, 채널 구조물(140)의 제1 내지 제3 채널층들(141, 142, 143) 각각의 측면 및 소스/드레인 영역(150)의 하단에서 활성 영역(105)의 상면을 덮도록 배치될 수 있다. 소스/드레인 영역(150)은 활성 영역(105)의 상부를 일부 리세스하여 배치될 수 있으나, 실시예들에서 리세스 여부 및 리세스 깊이는 다양하게 변경될 수 있다. 소스/드레인 영역들(150)은 실리콘(Si)을 포함하는 반도체층일 수 있으며, 서로 다른 종류 및/또는 농도의 불순물들을 포함할 수 있다.
게이트 구조물(160)은 활성 영역(105) 및 채널 구조물들(140)의 상부에서 활성 영역(105) 및 채널 구조물들(140)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(160)과 교차되는 활성 영역(105) 및 채널 구조물들(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 게이트 구조물(160)은 게이트 전극(165), 게이트 전극(165)과 복수의 채널층들(141, 142, 143) 사이의 게이트 유전층(162), 게이트 전극(165)의 측면들 상의 게이트 스페이서층들(164), 및 게이트 전극(165)의 상면 상의 게이트 캡핑층(166)을 포함할 수 있다.
게이트 유전층(162)은 활성 영역(105)과 게이트 전극(165)의 사이 및 채널 구조물(140)과 게이트 전극(165)의 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층(162)은 게이트 전극(165)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(162)은 게이트 전극(165)과 게이트 스페이서층들(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
게이트 전극(165)은 활성 영역(105)의 상부에서 복수의 채널층들(141, 142, 143)의 사이를 채우며 채널 구조물(140)의 상부로 연장되어 배치될 수 있다. 게이트 전극(165)은 게이트 유전층(162)에 의해 복수의 채널층들(141, 142, 143)로부터 이격될 수 있다. 게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다.
게이트 스페이서층들(164)은 게이트 전극(165)의 양 측면에 배치되고, 기판(101)의 상면에 수직한 z 방향으로 연장될 수 있다. 게이트 스페이서층들(164)은 소스/드레인 영역들(150)과 게이트 전극들(165)을 절연시킬 수 있다. 게이트 스페이서층들(164)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
게이트 캡핑층(166)은 게이트 전극(165)의 상부에 배치될 수 있다. 게이트 캡핑층(166)은 게이트 전극(165)의 상면을 따라 제2 방향, 예를 들어 y방향으로 연장되도록 배치될 수 있다. 게이트 캡핑층(166)의 측면들은 게이트 스페이서층들(164)에 의해 둘러싸일 수 있다. 게이트 캡핑층(166)의 상면은 게이트 스페이서층들(164)의 상면 및 후술하는 하부 절연층(190)의 상면과 실질적으로 공면을 이룰 수 있으나, 이에 한정되지는 않는다. 게이트 캡핑층(166)은 후술하는 하부 절연층(190) 또는 상부 절연층(195)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 게이트 캡핑층(166)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 구체적으로, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
내부 스페이서층들(130)은 채널 구조물(140)의 사이에서 게이트 전극(165)과 나란하게 배치될 수 있다. 내부 스페이서층들(130)은 제1 내지 제3 채널층들(141, 142, 143)의 각각의 하면 상에서 제1 방향, 예를 들어 x 방향을 따른 게이트 구조물(140)의 양측에 배치될 수 있다. 내부 스페이서층들(130)은 제1 내지 제3 채널층들(141, 142, 143)의 외측면과 실질적으로 공면을 이루는 외측면을 가질 수 있다. 제3 채널층(143)의 하부에서, 게이트 전극(165)은 내부 스페이서층들(130)에 의해 소스/드레인 영역들(150)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(130)은 게이트 전극(165)과 마주하는 측면이 게이트 전극(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다
콘택 플러그(180)는 상부 절연층(195) 및 하부 절연층(190)을 관통하여 소스/드레인 영역(150)과 연결될 수 있으며, 소스/드레인 영역(150)에 전기적인 신호를 인가할 수 있다. 콘택 플러그(180)는 도 1에 도시된 것과 같이 소스/드레인 영역(150) 상에 배치될 수 있으며, 실시예들에 따라, 소스/드레인 영역(150)보다 y 방향을 따라 긴 길이를 갖도록 배치될 수도 있다. 콘택 플러그(180)는 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그(180)는 상부로부터 예를 들어, 제3 채널층(143)보다 아래로 연장될 수 있다. 콘택 플러그(180)는 예를 들어, 제2 채널층(142)의 상면에 대응되는 높이까지 리세스될 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 콘택 플러그(180)는 소스/드레인 영역(150)을 리세스하지 않고, 소스/드레인 영역(150)의 상면을 따라 접촉되도록 배치될 수도 있다. 콘택 플러그(180)는 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다.
하부 절연층(190)은 소스/드레인 영역들(150) 및 게이트 구조물들(160)을 덮으며, 도시되지 않은 영역에서 소자분리층(110)을 덮도록 배치될 수 있다. 하부 절연층(190)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
상부 절연층(195)은 하부 절연층(190) 및 게이트 구조물(160)의 상면을 덮도록 배치될 수 있다. 하부 절연층(195)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전 물질을 포함할 수 있다.
분리 구조물(200a)은 기판(101) 상에서 활성 영역(105)과 교차하여 제2 방향, 예를 들어 y방향으로 연장되도록 배치될 수 있다. 분리 구조물(200a)은 기판(101)의 상면에 수직한 방향, 예를 들어 z 방향으로 연장될 수 있다. 분리 구조물(200a)은 서로 인접하는 소스/드레인 영역들(150) 사이에 배치될 수 있다. 분리 구조물(200a)의 상면은 게이트 캡핑층(166)의 상면 및 게이트 스페이서층(164)의 상면과 실질적으로 공면을 이룰 수 있으며, 분리 구조물(200a)의 상단은 게이트 캡핑층(166)의 상단과 실질적으로 동일한 높이에 위치할 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 분리 구조물(200a)은 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 분리 구조물(200a)의 하부는 평탄한 면을 가질 수 있고, 기판(101)을 향하는 볼록한 형상 또는 뾰족한 형상을 가질 수도 있으나, 이에 한정되지는 않는다.
예시적인 실시예들에서, 도 1에 도시된 것과 같이, 분리 구조물(200a)의 상면의 x 방향에서의 제1 폭(W1)은, 게이트 전극(165)의 x 방향에서의 제2 폭(W2)보다 클 수 있다. 분리 구조물(200a)의 상면은 게이트 전극(165)의 상면보다 높게 위치할 수 있다. 분리 구조물(200a)의 하단은 소스/드레인 영역들(150)의 하단보다 낮게 위치할 수 있다. 분리 구조물(200a)의 하단은 활성 영역(105)의 하단보다 소정의 깊이만큼 낮게 위치할 수 있다. 예를 들어, 분리 구조물(200a)은 상부로부터 기판(101)을 향하여 z 방향으로 연장되어 활성 영역(105)을 관통할 수 있으며, 분리 구조물(200a)의 하단은 활성 영역(105)의 하단보다 제1 깊이(D1)만큼 낮게 위치할 수 있다. 다른 예시적인 실시예들에서, 분리 구조물(200a)의 하단은 소스/드레인 영역들(150)의 하단보다 낮게 위치하되, 활성 영역(105)의 하단보다 높게 위치할 수도 있으나, 이에 한정되지는 않는다.
반도체 장치(1000a)는, 게이트 스페이서층들(164)과 기판(101)의 상면에 수직한 z 방향에서 같은 높이에 위치하되, 분리 구조물(200a)의 측면들 상에 배치되고, z 방향으로 연장되는 분리 스페이서층들(164a)을 더 포함할 수 있다. 분리 스페이서층들(164a)은 게이트 스페이서층들(164)이 일 측면에서 x 방향으로 소정의 폭만큼 제거된 형상과 동일한 형상을 가질 수 있다. 예를 들어, 분리 스페이서층들(164a)은 분리 구조물(200a)와 일부 영역이 겹칠 수 있으며, 이에 따라, 분리 스페이서층들(164a)의 일 측면이 기판(101)에 대하여 경사진 면을 포함할 수 있다. 그러나, 분리 스페이서층들(164a)의 형상은 이에 한정하지 않으며, 게이트 스페이서층들(164)과 동일한 형상을 가질 수 있다. 분리 스페이서층들(164a)은 게이트 스페이서층들(164)과 실질적으로 동일하거나, 게이트 스페이서층들(164)이 일부 변형된 형상과 동일할 수 있다. 다른 실시예에서, 게이트 스페이서층들(164)과 분리 스페이서층들(164a)은 x 방향에서 실질적으로 동일한 폭을 가질 수 있다.
예시적인 실시예들에서, 분리 스페이서층들(164a)은 분리 구조물(200a)의 양 측면에 배치될 수 있으며, 다층 구조로 이루어질 수도 있다. 분리 스페이서층들(164a)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 예시적인 실시예들에서, 게이트 스페이서층들(164)과 분리 스페이서층들(164a)은 동일한 물질을 포함할 수 있다.
예시적인 실시예들에서, 분리 구조물(200a)의 측면들은 인접하는 소스/드레인 영역들(150)의 각 측면들과 접하지 않을 수 있다. 이에 따라, 분리 구조물(200a)의 측면들 상에, 소스/드레인 영역들(150)의 분리 구조물(200a)을 향하는 측면들과 접하는 채널 구조물(140)의 일부 및 내부 스페이서층들(130)의 일부가 잔존된 형태로 배치될 수 있다.
분리 구조물(200a)은 인접하는 소스/드레인 영역들(150)의 사이에 배치되어, 인접하는 소스/드레인 영역들(150)이 포함하는 불순물들이 확산되는 것을 방지할 수 있다. 분리 구조물(200a)은, 예를 들어, x 방향을 따라 인접하게 배치되며, 채널 구조물(140), 소스/드레인 영역들(150), 게이트 구조물(160)로 구성되는 트랜지스터들 사이에 배치되어, 각각의 트랜지스터들을 분리시킬 수 있다.
분리 구조물(200a)은 절연 물질을 포함할 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
분리 구조물(200a)과 게이트 캡핑층(166)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 게이트 캡핑층(166)은 SiN을 포함할 수 있고, 분리 구조물(200a)은 SiOC를 포함할 수 있으나, 이에 한정되는 것은 아니다. 분리 구조물(200a)과 하부 절연층(190)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 하부 절연층(190)은 SiO2와 같은 산화물을 포함할 수 있고, 분리 구조물(200a)은 SiOC를 포함할 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 도 3 내지 도 9를 참조하여, 본 발명의 반도체 장치의 변형 실시예에 대해 설명하기로 한다. 도 1 및 도 2를 참조하여 상술한 설명과 동일한 설명은 생략하기로 한다.
도 3는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3을 참조하면, 반도체 장치(1000b)는 도 2를 참조하여 상술한 실시예에서와 달리, 분리 구조물(200b)이 서로 인접하는 소스/드레인 영역들(150) 사이에 배치되되, 분리 구조물(200b)의 양 측면들은 서로 인접하는 소스/드레인 영역들(150)과 각각 접촉할 수 있다. 예시적인 실시예에서, 분리 구조물(200b)의 측면들 상에, 소스/드레인 영역들(150)의 분리 구조물(200b)을 향하는 측면들과 접하는 채널 구조물(140)의 일부 및 내부 스페이서층들(130)의 일부가 잔존하지 않을 수 있다.
일 실시예에서, 분리 스페이서층들(164b)은 분리 구조물(200b)의 양 측면에 배치될 수 있다. 분리 스페이서층들(164b)은 게이트 스페이서층들(164)이 일 측면에서 x 방향에서 소정의 폭만큼 제거된 형상과 동일한 형상을 가질 수 있다. 그러나, 분리 스페이서층들(164b)의 형상은 이에 한정하지 않으며, 게이트 스페이서층들(164)과 동일한 형상을 가질 수 있다.
일 실시예에서, 분리 영역(SR)은 분리 스페이서층들(164b) 및 분리 구조물(200b)을 포함할 수 있다. 분리 구조물(200b)은 제1 트랜지스터 영역(TR1)과 제2 트랜지스터 영역(TR2) 사이에 배치될 수 있다. 구체적으로, 분리 구조물(200b)은 서로 인접하는 제1 소스/드레인 영역들(150) 및 제2 소스/드레인 영역들(150) 사이에 배치될 수 있다. 분리 구조물(200b)의 측면들의 일부는 제1 및 제2 소스/드레인 영역들(150)의 각각의 측면들과 접촉할 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 4를 참조하면, 반도체 장치(1000c)는 도 2를 참조하여 상술한 실시예에서와 달리, 내부 스페이서층(130)을 포함하지 않을 수 있다. 채널 구조물(140)의 제1 내지 제3 채널층들(141, 142, 143)의 사이에서 게이트 전극(165)은 x 방향을 따라 확장되어 배치될 수 있다. 따라서, x 방향을 따른 게이트 전극(165)의 양 측면은 채널 구조물(140)의 양 측면과 상하로 나란하게 위치할 수 있으며, 실질적으로 공면을 이룰 수 있다.
분리 구조물(200c)은 서로 인접하는 제1 소스/드레인 영역들(150) 및 제2 소스/드레인 영역들(150) 사이에 배치될 수 있다. 분리 구조물(200c)의 측면들의 일부는 제1 및 제2 소스/드레인 영역들(150)의 각각의 측면들과 접촉할 수 있다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 5a를 참조하면, 반도체 장치(1000d)는 도 2를 참조하여 상술한 실시예에서와 달리, 분리 구조물(200d)의 일부 영역이 x 방향을 따라 확장되어 배치될 수 있다. 달리 말해, 분리 구조물(200d)의 외측면들의 일부가 인접하는 각각의 소스/드레인 영역들(150)의 내부를 향하여 확장될 수 있다. 이에 따라, 분리 구조물(200d)은 절곡부가 포함된 형상을 가질 수 있다. 분리 구조물(200d)의 절곡부는 분리 스페이서층들(164d)의 측면으로부터 절곡되어 분리 스페이서층들(164d)의 하면과 접촉할 수 있다. 분리 구조물(200d)의 측면들은 서로 인접하는 소스/드레인 영역들(150)의 마주하는 측면들과 각각 접촉할 수 있다.
도 5b를 참조하면, 반도체 장치(1000e)는 도 2를 참조하여 상술한 실시예에서와 달리, 소스/드레인 영역들(150)의 하부보다 낮게 위치하는 분리 구조물(200e)의 하부 영역이 다른 형상을 가질 수 있다. 예를 들어, 도 5b에 도시된 것과 같이, 분리 구조물(200e)의 하부 영역의 측면들이 소스/드레인 영역들(150)의 하부 영역을 향하여 볼록하게 확장되는 형상을 가질 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 6을 참조하면, 반도체 장치(1000f)는 도 2를 참조하여 상술한 실시예에서와 달리, 콘택 플러그들(180a)이 x 방향에서 상대적으로 큰 폭을 가질 수 있으므로, 콘택 플러그들(180a)의 일부 영역이 분리 구조물(200f)의 상면의 가장자리와 접촉할 수 있다. 실시예들에 따라, 콘택 플러그들(180a)는 분리 구조물(200f)의 상면을 따라 절곡되는 형태를 가질 수도 있을 것이다. 콘택 플러그들(180a)은 소스/드레인 영역들(150)에 접촉될 수 있으며, 도 2를 참조하여 상술한 실시예에서와 달리, 소스/드레인 영역들(150)과 접촉되는 면적이 증가할 수 있다. 콘택 플러그들(180a)은 게이트 스페이서층들(164) 및 분리 스페이서층들(164f)의 일부 영역들과 각각 겹칠 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 7을 참조하면, 반도체 장치(1000h)는 도 2를 참조하여 상술한 실시예에서와 달리, 분리 구조물(200h)은 하부 절연층(190) 및 소스/드레인 영역들(150)과 접촉할 수 있다. 본 실시예에서, 분리 구조물(200h)은 채널 구조물(140) 및 게이트 구조물(160)이 배치되지 않은 영역에 배치될 수 있으며, 이에 따라, 분리 구조물(200h)의 양 측면들에는 분리 스페이서층들(164a)(도 2 참조)이 배치되지 않을 수 있다. 달리 말해, 분리 구조물(200h)은 인접하는 채널 구조물(140)들 사이에서 같은 공정 단계에서 형성되어 연결되는 소스/드레인 영역(150)을 관통하는 것으로 이해될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 8을 참조하면, 게이트 구조물(160)이 활성 영역(105)의 3면, 예를 들어 활성 영역(105)의 상면 및 y 방향을 따른 측면들을 둘러싸는 FinFET을 포함하는 반도체 장치(1000i)의 단면들을 도시한다. 도 2의 실시예에서와 달리, 반도체 장치(1000i)는 복수의 채널층들을 포함하지 않을 수 있다. 반도체 장치(1000i)는 활성 영역(105)의 일부이고, 게이트 구조물(160)에 의해 둘러싸이는 채널 영역을 포함할 수 있다.
분리 구조물(200i)은 게이트 구조물(160) 및 채널 영역을 관통할 수 있으며, 분리 구조물(200i)의 하단은 활성 영역(105)의 하단 보다 아래에 위치할 수 있다. 분리 구조물(200i)의 측면들은 인접하는 소스/드레인 영역들(150)의 측면들과 접촉하지 않을 수 있다. 다만, 도 8에 도시된 것과 달리, 분리 구조물(200i)의 측면들은 인접하는 소스/드레인 영역들(150)의 측면들과 접촉할 수 있다. 분리 구조물(200i)의 하부는 본 발명의 예시적인 실시예들에 따라, 평탄한 면 또는 볼록한 모양 등을 가질 수 있으나, 이에 한정되지 않으며 다양한 형상을 가질 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 9를 참조하면, 반도체 장치(1000j)는 활성 영역(105a) 및 채널 구조물(140a)의 폭이 도 2의 실시예에서와 상이할 수 있다. 활성 영역(105a) 및 채널 구조물(140a)은 상대적으로 작은 폭을 가질 수 있으며, 이에 따라, 채널 구조물(140a)의 복수의 채널층들(141a, 142a, 143a)이 각각 y 방향을 따른 단면에서 원형 또는 장축과 단축의 길이의 차이가 적은 타원형의 형상을 가질 수 있다. 예를 들어, 도 2의 실시예에서, 복수의 채널층들(141, 142, 143)은 y 방향을 따라 약 20 nm 내지 50 nm의 폭을 갖고, 본 실시예의 복수의 채널층들(141a, 142a, 143a)은 y 방향을 따라 약 3 nm 내지 12 nm의 폭을 가질 수 있다. 이와 같이, 실시예들에서, 활성 영역(105a) 및 채널 구조물(140a)의 폭 및 이에 따른 형상은 다양하게 변경될 수 있다.
도 10 내지 도 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 10 내지 도 24에서는 도 2의 반도체 장치를 제조하기 위한 제조 방법의 실시예를 설명한다.
도 10을 참조하면, 기판(101) 상에 희생층들(120) 및 채널층들(141, 142, 143)이 교대로 적층될 수 있다.
희생층들(120)은 후속 공정을 통해 도 2와 같이 게이트 유전층(162) 및 게이트 전극(165)으로 교체되는 층일 수 있다. 희생층들(120)은 채널층들(141, 142, 143)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 채널층들(141, 142, 143)은 희생층들(120)과 다른 물질을 포함할 수 있다. 희생층들(120) 및 채널층들(141, 142, 143)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있으며, 불순물들을 포함하거나 포함하지 않을 수 있다. 예를 들어, 희생층들(120)은 실리콘 게르마늄(SiGe)을 포함하고, 채널층들(141, 142, 143)은 실리콘(Si)을 포함할 수 있다.
희생층들(120) 및 채널층들(141, 142, 143)은 기판(101)을 시드로 이용하여 에피텍셜 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있다. 희생층들(120) 및 채널층들(141, 142, 143) 각각은 약 1Å 내지 100 nm의 범위의 두께를 가질 수 있다. 희생층(120)과 교대로 적층되는 채널층들(141, 142, 143)의 층 수는 실시예들에서 다양하게 변경될 수 있다.
도 11을 참조하면, 희생층들(120) 및 채널층들(141, 142, 143)의 적층 구조물 및 기판(101)의 일부를 제거하여 활성 구조물들을 형성할 수 있다.
상기 활성 구조물은 서로 교대로 적층되는 희생층들(120) 및 채널층들(141, 142, 143)을 포함할 수 있으며, 기판(101)의 일부가 제거되어 기판(101)의 상면으로 돌출되도록 형성되는 활성 영역(105)을 더 포함할 수 있다. 상기 활성 구조물들은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있으며, 서로 y 방향에서 서로 이격되어 배치될 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연성 물질을 매립한 후 활성 영역(105)이 돌출되도록 리세스함으로써 소자분리층들(110)이 형성될 수 있다. 소자분리층들(110)의 상면은 활성 영역(105)의 상면보다 낮게 형성될 수 있다.
도 12를 참조하면, 상기 활성 구조물들 상에 희생 게이트 구조물들(170) 및 게이트 스페이서층들(164)을 형성할 수 있다.
희생 게이트 구조물들(170)은, 후속 공정을 통해 도 2와 같이, 채널 구조물들(140)의 상부에서 게이트 유전층(162) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물(170)은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(172, 175), 및 게이트 마스크 패턴층(176)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 게이트 마스크 패턴층(176)을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(172, 175)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(172)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(175)은 폴리 실리콘을 포함할 수 있다. 게이트 마스크 패턴층(176)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 희생 게이트 구조물들(170)은 상기 활성구조물들과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물들(170)은 예를 들어, y 방향으로 연장되며, x 방향에서 서로 이격되어 배치될 수 있다.
게이트 스페이서층들(164)은 희생 게이트 구조물들(170)의 양 측벽에 형성될 수 있다. 게이트 스페이서층들(164)은 희생 게이트 구조물들(170) 및 상기 활성구조물들의 상면 및 측면을 따라 균일한 두께의 막을 형성한 후, 이방성 식각함으로써 형성할 수 있다. 게이트 스페이서층들(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 13을 참조하면, 희생 게이트 구조물들(170) 사이에서, 노출된 희생층들(120) 및 채널층들(141, 142, 143)을 제거하여 리세스 영역(RC)을 형성함으로써 채널 구조물들(140)을 형성할 수 있다.
희생 게이트 구조물들(170) 및 게이트 스페이서층들(164)을 마스크로 이용하여, 노출된 희생층들(120) 및 채널층들(141, 142, 143)을 제거할 수 있다. 이에 의해, 채널층들(141, 142, 143)은 x 방향을 따라 한정된 길이를 갖게 되며 채널 구조물(140)을 이루게 된다. 도 10b의 실시예에서와 같이, 희생 게이트 구조물들(170)의 하부에서, 희생층들(120) 및 채널 구조물(140)이 측면으로부터 일부 제거되어 x 방향을 따른 양 측면이 희생 게이트 구조물들(170) 및 게이트 스페이서층들(164)의 하부에 위치할 수도 있다.
도 14를 참조하면, 노출된 희생층들(120)을 측면으로부터 일부 제거할 수 있다.
희생층들(120)은 예를 들어, 습식 식각 공정에 의해 채널 구조물들(140)에 대하여 선택적으로 식각되어, x 방향을 따른 측면으로부터 소정 깊이로 제거될 수 있다. 희생층들(120)은 상기와 같은 측면 식각에 의해 내측으로 오목한 측면들을 가질 수 있다. 다만, 희생층들(120)의 측면의 형상은 도시된 것에 한정되지 않는다.
도 15를 참조하면, 희생층들(120)이 제거된 영역에 내부 스페이서층들(130)을 형성할 수 있다.
내부 스페이서층들(130)은 희생층들(120)이 제거된 영역에 절연 물질을 매립하고, 채널 구조물들(140)의 외측에 증착된 상기 절연 물질을 제거함으로써 형성할 수 있다. 내부 스페이서층들(130)은 게이트 스페이서층들(164)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서층들(130)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다.
도 16을 참조하면, 희생 게이트 구조물들(170)의 양 측에서, 활성 영역들(105) 상에 소스/드레인 영역들(150)을 형성할 수 있다.
소스/드레인 영역들(150)은 에피텍셜 성장 공정을 수행하여 형성할 수 있다. 소스/드레인 영역들(150)은 채널 구조물들(140)의 복수의 채널층들(141, 142, 143)과 측면을 통해 연결될 수 있으며, 채널층들(141, 142, 143)의 사이에서는 내부 스페이서층들(130)과 접촉할 수 있다. 소스/드레인 영역들(150)은 인-시추 도핑에 의해 불순물들을 포함할 수 있으며, 서로 다른 도핑 원소 및/또는 도핑 농도를 갖는 복수의 층들을 포함할 수도 있다.
도 17을 참조하면, 하부 절연층(190)을 형성하고, 희생층들(120) 및 희생 게이트 구조물들(170)을 제거할 수 있다.
하부 절연층(190)은 희생 게이트 구조물들(170) 및 소스/드레인 영역들(150)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다.
희생층들(120) 및 희생 게이트 구조물들(170)은 게이트 스페이서층들(164), 하부 절연층(190), 및 채널 구조물들(140)에 대하여 선택적으로 제거될 수 있다. 먼저 희생 게이트 구조물들(170)을 제거하여 상부 갭 영역들(UR)을 형성한 후, 상부 갭 영역들(UR)을 통해 노출된 희생층들(120)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 예를 들어, 희생층들(120)이 실리콘 게르마늄(SiGe)을 포함하고, 채널 구조물들(140)이 실리콘(Si)을 포함하는 경우, 희생층들(120)은 과초산(peracetic acid)을 식각제로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다. 상기 제거 공정 중에, 소스/드레인 영역들(150)은 하부 절연층(190) 및 내부 스페이서층들(130)에 의해 보호될 수 있다.
도 18을 참조하면, 상부 갭 영역들(UR) 및 하부 갭 영역들(LR) 내에 게이트 구조물들(160)을 형성할 수 있다.
게이트 유전층들(162)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극들(165)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 완전히 매립하도록 형성한 후, 상부 갭 영역들(UR)에서 상부로부터 소정 깊이로 제거될 수 있다. 상부 갭 영역들(UR)에서 게이트 전극들(165)이 제거된 영역에 게이트 캡핑층(166)이 형성될 수 있다. 이에 의해, 게이트 유전층(162), 게이트 전극(165), 게이트 스페이서층들(164), 및 게이트 캡핑층(166)을 포함하는 게이트 구조물들(160)이 형성될 수 있다.
게이트 구조물들(160) 중 적어도 어느 하나는, 후속 공정에서 일부가 제거되는 더미 게이트 구조물(160')일 수 있다. 채널 구조물들(140) 중 적어도 어느 하나는 더미 게이트 구조물(160')에 대응하여, 후속 공정에서 더미 게이트 구조물(160')과 함께 일부가 제거되는 더미 채널 구조물(140')일 수 있다.
도 19를 참조하면, 게이트 구조물들(160) 및 하부 절연층(190)의 상부에 제1 마스크 패턴층(191)을 형성하고, 제1 마스크 패턴층(191), 더미 게이트 구조물(160'), 및 더미 채널 구조물(140')을 관통하여 활성 영역(105)의 하단 보다 아래까지 연장되는 트랜치(T)를 형성할 수 있다. 이에 따라, 더미 게이트 구조물(160')의 일부 및 더미 채널 구조물(140')의 일부가 제거 될 수 있다.
제1 마스크 패턴층(191)은 실리콘을 포함하는 화합물을 포함할 수 있다. 예를 들어, 제1 마스크 패턴층(191)은 TEOS(TetraEthyl OrthoSilicate)를 포함할 수 있다.
트랜치(T)는 활성 영역(105)과 교차하여 제2 방향, 예를 들어 y 방향으로 연장될 수 있다. 트랜치(T)는 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있다. 트랜치(T)의 하부는 평탄한 면을 가질 수 있고, 기판(101)을 향하는 볼록한 형상 또는 뾰족한 형상을 가질 수도 있으나, 이에 한정되지는 않는다. 트랜치(T)의 하단은 활성 영역(105)의 하단보다 소정의 깊이, 예를 들어 제 1 깊이(D1)만큼 낮게 위치할 수 있다.
트랜치(T)가 형성됨으로써, 더미 게이트 구조물(160')의 더미 게이트 스페이서층들(164')의 일부가 제거되면서, 제거되지 않은 더미 게이트 스페이서층들(164')의 일부는 트랜치(T)의 측면들 상에서 분리 스페이서층들(164a)로 잔존할 수 있다.
도 20을 참조하면, 트랜치(T)의 내부를 채우고, 제1 마스크 패턴층(191)의 상부를 덮는 예비 분리 구조물(200')을 형성할 수 있다. 예비 분리 구조물(200')은 게이트 캡핑층(166)과 서로 다른 물질을 포함할 수 있다.
도 21을 참조하면, CMP(Chemical Mechanical Polishing) 공정을 통해 제1 마스크 패턴층(191), 예비 분리 구조물(200')의 일부 영역이 제거될 수 있다. CMP 공정은 서로 다른 물질을 포함하는 층들의 경계면을 감지(Detect)하여 멈춰질 수 있는데, 이로써 상기 경계면으로부터 CMP공정이 멈춰지는 면까지의 높이를 조절할 수 있다. 후속 공정에서 반도체 장치의 불량을 방지하기 위해, 상기 높이는 일정 값보다 작을 것이 요구되는데, 본 발명의 실시예에서 CMP공정은 제1 마스크 패턴층(191)과 게이트 캡핑층(166)의 경계면을 감지하여 멈춰질 수 있으므로, 상기 요구하는 조건을 만족시킬 수 있다. 구체적으로, 본 발명의 실시예들에 따르면, 예비 분리 구조물(200')은 게이트 캡핑층(166)과 서로 다른 물질을 포함하기 때문에, CMP 공정에서 제1 마스크 패턴층(191)과 게이트 캡핑층(166)의 경계면이 정확히 감지(detect)될 수 있다. 달리 말해, 제1 마스크 패턴층(191)과 게이트 캡핑층(166)의 경계면 보다 높은 레벨에 위치하는 예비 분리 구조물(200') 및 제1 마스크 패턴층(191)은 모두 제거될 수 있다. 이에 따라, 후속 공정에서 예비 분리 구조물(200')이 잔존하여 발생할 수 있는 콘택 홀(H) 형성 불량을 방지할 수 있고, 균일한 폭을 갖는 콘택 플러그(180)을 형성할 수 있다.
도 22 내지 도 24을 참조하면, 우선 게이트 구조물(160), 하부 절연층(190), 및 분리 구조물(200a)의 상부를 덮는 상부 절연층(195) 및 제2 마스크 패턴(196)을 차례로 형성할 수 있다.
다음으로, 제2 마스크패턴(196), 상부 절연층(195), 하부 절연층(190)을 관통하여, 소스/드레인 영역들(150)의 상부 일부 영역을 리세스하는 콘택 홀(H)을 형성할 수 있다.
다음으로, 콘택 홀(H) 내에 도전성 물질을 매립하여 콘택 플러그(180)를 형성할 수 있다. 콘택 홀(H)의 하면은 소스/드레인 영역들(150) 내로 리세스되거나 소스/드레인 영역들(150)의 상면을 따른 굴곡을 가질 수 있다. 실시예들에서, 콘택 플러그(180)의 형상 및 배치는 다양하게 변경될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 영역
110: 소자분리층 120: 희생층
130: 내부 스페이서층 140: 채널 구조물
141, 142, 143: 채널층 150: 소스/드레인 영역
160: 게이트 구조물 162: 게이트 유전층
164: 게이트 스페이서층 164a: 분리 스페이서층
165: 게이트 전극 166: 게이트 캡핑층
170: 희생 게이트 구조물 180: 콘택 플러그
190: 하부 절연층 195: 상부 절연층
200a: 분리 구조물 TR1: 제1 트랜지스터 영역
TR2: 제2 트랜지스터 영역 SR: 분리 영역

Claims (10)

  1. 기판 상에서 제1 방향으로 연장되고, 상기 기판의 상면에 수직한 수직 방향에서 상기 기판으로부터 돌출된 활성 영역;
    상기 활성 영역 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하고, 상기 제1 방향과 수직한 제2 방향으로 연장되며, 상기 복수의 채널층들을 둘러싸는 게이트 구조물들;
    상기 게이트 구조물들의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉되는 소스/드레인 영역들;
    상기 소스/드레인 영역들 상에서 상기 게이트 구조물들의 측면들 사이에 배치되는 하부 절연층;
    상기 기판 상에서 상기 활성 영역과 교차하여 상기 제2 방향으로 연장되며, 서로 인접하는 상기 소스/드레인 영역들 사이에 배치되는 분리 구조물;
    상기 하부 절연층, 상기 게이트 구조물들, 및 상기 분리 구조물 각각의 상면을 덮는 상부 절연층; 및
    상기 하부 절연층 및 상부 절연층을 관통하여 상기 소스/드레인 영역들에 접촉되는 콘택 플러그들을 포함하며,
    상기 콘택 플러그들은 상기 소스/드레인 영역들의 상면 아래로 연장되고,
    상기 분리 구조물의 하부 영역의 제1 폭은 상기 분리 구조물의 상기 하부 영역으로부터 상부로 연장되는 상부 영역의 제2 폭보다 작고,
    상기 분리 구조물의 상기 하부 영역은 상기 수직 방향으로 상기 복수의 채널층들 중 하나의 두께보다 더 큰 깊이로 상기 활성 영역을 리세스하여 상기 활성 영역의 측면들과 접촉하고,
    상기 게이트 구조물들의 각각은 게이트 전극 및 상기 게이트 전극 상의 게이트 캡핑층을 포함하고, 상기 분리 구조물과 상기 게이트 캡핑층은 서로 다른 물질을 포함하고,
    상기 제1 방향에서, 상기 분리 구조물은 상기 게이트 캡핑층과 중첩되는 영역을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 분리 구조물은 SiOC를 포함하고, 상기 게이트 캡핑층은 SiN을 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 분리 구조물은 SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 분리 구조물의 양 측면들은 서로 인접하는 상기 소스/드레인 영역들과 각각 접하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 게이트 구조물들의 각각은 상기 게이트 전극의 양 측면들 상에 배치되는 스페이서층들을 더 포함하고,
    상기 스페이서층들은 적어도 일부가 상기 분리 구조물의 양 측면들 상에 배치되는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 스페이서층들의 상면, 상기 게이트 캡핑층의 상면, 및 상기 분리 구조물의 상면은 공면을 이루는 반도체 장치.
  7. 기판의 상면에 수직한 수직 방향에서 상기 기판으로부터 돌출되는 활성 영역;
    상기 활성 영역 상에 제1 방향에서 서로 이격되고, 상기 활성 영역 상의 복수의 채널층들을 포함하는 채널 구조물, 상기 채널 구조물을 둘러싸는 게이트 구조물, 상기 활성 영역 상에서 상기 채널 구조물과 접촉되는 소스/드레인 영역들, 상기 채널 구조물 사이에서 상기 게이트 구조물과 나란하게 배치되는 내부 스페이서층들을 각각 포함하는 복수의 트랜지스터들; 및
    상기 게이트 구조물 및 상기 채널 구조물을 관통하여 상기 활성 영역의 하단 아래로 연장되고, 상기 복수의 트랜지스터들을 서로 분리시키는 분리 구조물을 포함하되,
    상기 분리 구조물의 하부 영역의 제1 폭은 상기 분리 구조물의 상기 하부 영역으로부터 상부로 연장되는 상부 영역의 제2 폭보다 작고,
    상기 분리 구조물의 상기 하부 영역은 상기 수직 방향으로 상기 복수의 채널층들 중 하나의 두께보다 더 큰 깊이로 상기 활성 영역을 리세스하여 상기 활성 영역의 측면들과 접촉하고,
    상기 게이트 구조물은 게이트 전극 및 상기 게이트 전극 상의 게이트 캡핑층을 포함하고, 상기 분리 구조물의 상면은 상기 게이트 전극의 상면보다 높게 위치하고,
    상기 분리 구조물은 상기 게이트 전극, 상기 채널 구조물, 및 상기 내부 스페이서층들 중 적어도 하나와 접촉되는 반도체 장치.
  8. 제7 항에 있어서,
    상기 게이트 캡핑층의 상면은 상기 분리 구조물의 상면과 공면을 이루는 반도체 장치.
  9. 제7 항에 있어서,
    상기 게이트 구조물은 상기 게이트 전극의 양 측면들 상의 게이트 스페이서층들을 더 포함하고,
    상기 게이트 스페이서층들의 상면은 상기 분리 구조물의 상면과 공면을 이루는 반도체 장치.
  10. 제7 항에 있어서,
    상기 분리 구조물의 상면의 상기 제1 방향에서의 폭은 상기 게이트 전극의 상기 제1 방향에서의 폭보다 큰 반도체 장치.


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