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TWI728162B - 半導體元件及其製作方法 - Google Patents

半導體元件及其製作方法 Download PDF

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TWI728162B
TWI728162B TW106125984A TW106125984A TWI728162B TW I728162 B TWI728162 B TW I728162B TW 106125984 A TW106125984 A TW 106125984A TW 106125984 A TW106125984 A TW 106125984A TW I728162 B TWI728162 B TW I728162B
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吳彥良
張文聰
楊瑞銘
楊傑甯
李季儒
江俊霆
蘇柏羽
林智偉
呂典陽
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聯華電子股份有限公司
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Abstract

本發明揭露一種製作半導體元件的方法。首先形成一閘極介電層於一基底上，然後形成一閘極材料層於閘極介電層上，並去除部分閘極材料層及部分閘極介電層以形成一閘極電極，其中閘極電極兩側之閘極介電層上表面低於閘極電極及基底之間之閘極介電層上表面。接著形成一第一遮罩層於閘極介電層及閘極電極上，去除部分第一遮罩層以及部分閘極介電層以形成一第一側壁子，形成一第二遮罩層於基底及閘極電極上，之後再去除部分第二遮罩層以形成一第二側壁子。

Description

半導體元件及其製作方法
本發明是關於一種製作半導體元件的方法，尤指一種製作具有倒T型剖面之閘極介電層之方法。
在習知半導體產業中，多晶矽係廣泛地應用於半導體元件如金氧半導體(metal-oxide-semiconductor，MOS)電晶體中，作為標準的閘極填充材料選擇。然而，隨著MOS電晶體尺寸持續地微縮，傳統多晶矽閘極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界更嘗試以新的閘極填充材料，例如利用功函數(work function)金屬來取代傳統的多晶矽閘極，用以作為匹配高介電常數(High-K)閘極介電層的控制電極。
然而，在現今金屬閘極電晶體製作過程中，特別是在製作出閘極結構並接著形成後續側壁子的過程中，所使用的蝕刻氣體容易因過蝕刻、底切等現象，而蝕穿側壁子滲入閘極結構底部，造成閘極結構底部高介電常數介電層以及/或底部金屬阻隔層(bottom barrier metal,BBM)腐蝕(erosion)的情形，進而影響元件效能。因此如何改良現今製程以解決上述問題即為現今一重要課題。
本發明一實施例揭露一種製作半導體元件的方法。首先形成一閘極介電層於一基底上，然後形成一閘極材料層於閘極介電層上，並去除部分閘極材料層及部分閘極介電層以形成一閘極電極，其中閘極電極兩側之閘極介電層上表面低於閘極電極及基底之間之閘極介電層上表面。接著形成一第一遮罩層於閘極介電層及閘極電極上，去除部分第一遮罩層以及部分閘極介電層以形成一第一側壁子，形成一第二遮罩層於基底及閘極電極上，之後再去除部分第二遮罩層以形成一第二側壁子。
本發明另揭露一種半導體元件，其主要包含：一閘極電極設於一基底上；一閘極介電層設於閘極電極以及基底之間，其中該閘極介電層包含一上半部以及一下半部且上半部寬度小於下半部寬度；一第一側壁子設於下半部上；以及一第二側壁子設於第一側壁子旁。
12:基底
14:鰭狀結構
16:閘極介電層
18:閘極材料層
20:閘極電極
22:第一遮罩層
24:第一側壁子
26:上半部
28:下半部
30:外側側壁
32:內側側壁
34:第二遮罩層
36:第二側壁子
38:源極/汲極區域
40:接觸洞蝕刻停止層
42:層間介電層
44:高介電常數介電層
46:功函數金屬層
48:低阻抗金屬層
50:金屬閘極
52:硬遮罩
54:接觸插塞
第1圖至第6圖為本發明一實施例製作一半導體元件之方法示意圖。
請參照第1圖至第6圖，第1圖至第6圖為本發明一實施例製作一半導體元件之方法示意圖。如第1圖所示，首先提供一基底12，例如一矽基底或矽覆絕緣(SOI)基板，其上可定義有一電晶體區，例如一PMOS電晶體區或一NMOS電晶體區。基底12上具有至少一鰭狀結構14及一絕緣層(圖未示)，其中鰭狀結構14之底部係被絕緣層，例如氧化矽所包覆而形成淺溝隔離。需注意的是，本實施例雖以製作非平面型場效電晶體(non-planar)例如鰭狀結構場效電晶體為例，但不侷限於此，本發明又可應用至一般平面型(planar)場效電晶體，此實施例也屬本發明所涵蓋的範圍。
依據本發明一實施例，鰭狀結構14較佳透過側壁圖案轉移(sidewall image transfer,SIT)技術製得，其程序大致包括：提供一佈局圖案至電腦系統，並經過適當地運算以將相對應之圖案定義於光罩中。後續可透過光微影及蝕刻製程，以形成多個等距且等寬之圖案化犧牲層於基底上，使其個別外觀呈現條狀。之後依序施行沉積及蝕刻製程，以於圖案化犧牲層之各側壁形成側壁子。繼以去除圖案化犧牲層，並在側壁子的覆蓋下施行蝕刻製程，使得側壁子所構成之圖案被轉移至基底內，再伴隨鰭狀結構切割製程(fin cut)而獲得所需的圖案化 結構，例如條狀圖案化鰭狀結構。
除此之外，鰭狀結構14之形成方式又可包含先形成一圖案化遮罩(圖未示)於基底12上，再經過一蝕刻製程，將圖案化遮罩之圖案轉移至基底12中以形成鰭狀結構。另外，鰭狀結構之形成方式也可以先形成一圖案化硬遮罩層(圖未示)於基底12上，並利用磊晶製程於暴露出於圖案化硬遮罩層之基底12上成長出例如包含矽鍺的半導體層，而此半導體層即可作為相對應的鰭狀結構。這些形成鰭狀結構的實施例均屬本發明所涵蓋的範圍。
接著可於基底12上形成至少一閘極結構或虛置閘極。在本實施例中，閘極結構之製作方式可依據製程需求以先閘極(gate first)製程、後閘極(gate last)製程之先高介電常數介電層(high-k first)製程以及後閘極製程之後高介電常數介電層(high-k last)製程等方式製作完成。以本實施例之後高介電常數介電層製程為例，可先依序形成一閘極介電層16或介質層、一由多晶矽所構成之閘極材料層18以及一選擇性硬遮罩於基底12上，並利用一圖案化光阻(圖未示)當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟，去除部分閘極材料層18與部分閘極介電層16，然後剝除圖案化光阻，以於基底12上形成由圖案化之閘極介電層16與圖案化之閘極材料層18所構成之閘極電極20。
值得注意的是，本實施例在利用蝕刻去除部分閘極材料層18形成閘極電極20的時候較佳僅去除閘極電極20兩側的部分閘極介電層16而非去除閘極電極20兩側的所有閘極介電層16並暴露出鰭狀結構14 表面。換句話說，在形成圖案化之閘極材料層18或閘極電極20後閘極電極20兩側的鰭狀結構14表面仍設有閘極介電層16且整體來看設於整個鰭狀結構14表面的閘極介電層16較佳具有兩種厚度。從細部來看，設於閘極電極20兩側的閘極介電層16厚度較佳略低於閘極電極20與鰭狀結構14之間的閘極介電層16厚度，或從另一角度來看閘極電極20兩側的閘極介電層16上表面較佳低於閘極電極20與鰭狀結構14之間的閘極介電層16上表面。
接著形成一第一遮罩層22於閘極介電層16以及閘極電極20上。在本實施例中，第一遮罩層22較佳由低介電常數材料所構成，其較佳包含氮碳氧化矽(SiOCN)，但不侷限於此。
如第2圖所示，然後利用蝕刻去除部分第一遮罩層22以及部分閘極介電層16以形成一第一側壁子24於閘極電極20兩側。更具體而言，本階段形成第一側壁子24的步驟主要利用蝕刻去除設於閘極電極20頂部的部分第一遮罩層22、設於閘極電極20兩側的部分第一遮罩層22以及閘極電極22兩側所剩餘的閘極介電層16並藉此將閘極介電層16分隔為一上半部26以及一下半部28，其中上半部26與下半部28一同構成一倒T型，上半部26之寬度小於下半部28之寬度，第一側壁子24的外側側壁30較佳切齊下半部28邊緣，以及第一側壁子24的內側側壁32較佳切齊上半部26邊緣。
如第3圖所示，接著形成一第二遮罩層34於基底12及閘極電極20上。在本實施例中，第二遮罩層34較佳由氮化矽所構成，但不侷 限於此。
之後如第4圖所示，進行另一蝕刻製程來去除部分第二遮罩層34以形成一第二側壁子36。更具體而言，本階段形成第二側壁子36的步驟主要利用蝕刻去除設於閘極電極20頂部的部分第二遮罩層34以及設於閘極電極20兩側的部分第二遮罩層34，以於第一側壁子24旁形成第二側壁子36。
接著於第二側壁子36兩側的鰭狀結構14中形成源極/汲極區域38及/或磊晶層(圖未示)，並選擇性於源極/汲極區域38及/或磊晶層的表面形成一金屬矽化物(圖未示)。在本實施例中，第一側壁子24與第二側壁子36雖分別包含不同材料，例如第一側壁子24較佳包含氮碳氧化矽而第二側壁子36包含氮化矽，但不局限於此，第一側壁子24與第二側壁子36又可同時包含相同或不同材料，且兩者均可選自由氧化矽、氮化矽、氮氧化矽以及氮碳化矽所構成的群組。源極/汲極區域38可依據所置備電晶體的導電型式而包含不同摻質，例如可包含P型摻質或N型摻質。
如第5圖所示，隨後形成一接觸洞蝕刻停止層40於鰭狀結構14表面並覆蓋第二側壁子36、第一側壁子24及閘極電極20，再形成一層間介電層42於接觸洞蝕刻停止層40上。然後進行一平坦化製程，例如利用化學機械研磨去除部分層間介電層42與部分接觸洞蝕刻停止層40暴露出由多晶矽材料所構成的閘極材料層18，使閘極材料層18上表面與層間介電層42上表面齊平。
隨後進行一金屬閘極置換製程將閘極電極20轉換為金屬閘極。舉例來說，可先進行一選擇性之乾蝕刻或濕蝕刻製程，例如利用氨水(ammonium hydroxide,NH4OH)或氫氧化四甲銨(Tetramethylammonium Hydroxide,TMAH)等蝕刻溶液來去除閘極材料層18甚至選擇性去除閘極介電層16，以於層間介電層42中形成凹槽(圖未示)。之後依序形成一高介電常數介電層44、一功函數金屬層46以及一低阻抗金屬層48於凹槽內，然後進行一平坦化製程，例如利用CMP去除部分低阻抗金屬層48、部分功函數金屬層46與部分高介電常數介電層44以形成金屬閘極50。
隨後如第6圖所示，可去除部分低阻抗金屬層48、部分功函數金屬層46以及部分高介電常數介電層44以形成凹槽(圖未示)，再填入一由例如氮化矽所構成的硬遮罩52於凹槽內並使硬遮罩52上表面切齊層間介電層42上表面。以本實施例利用後高介電常數介電層製程所製作的閘極結構為例，所形成的金屬閘極50較佳包含一介質層或閘極介電層16、一U型高介電常數介電層44、一U型功函數金屬層46以及一低阻抗金屬層48。
在本實施例中，高介電常數介電層44包含介電常數大於4的介電材料，例如選自氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al2O3)、氧化鑭(lanthanum oxide,La2O3)、氧化鉭(tantalum oxide,Ta2O5)、氧化釔 (yttrium oxide,Y2O3)、氧化鋯(zirconium oxide,ZrO2)、鈦酸鍶(strontium titanate oxide,SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO4)、鋯酸鉿(hafnium zirconium oxide,HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)、鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)、或其組合所組成之群組。
功函數金屬層46較佳用以調整形成金屬閘極之功函數，使其適用於N型電晶體(NMOS)或P型電晶體(PMOS)。若電晶體為N型電晶體，功函數金屬層46可選用功函數為3.9電子伏特(eV)~4.3eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC(碳化鈦鋁)等，但不以此為限；若電晶體為P型電晶體，功函數金屬層46可選用功函數為4.8eV~5.2eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。功函數金屬層46與低阻抗金屬層48之間可包含另一阻障層(圖未示)，其中阻障層的材料可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料。低阻抗金屬層48則可選自銅(Cu)、鋁(Al)、鎢(W)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合。
之後可進行一圖案轉移製程，例如可利用一圖案化遮罩去除金屬閘極50旁的部分的層間介電層42以及部分接觸洞蝕刻停止層40以形成複數個接觸洞(圖未示)並暴露出下面的源極/汲極區域38。然後再於各接觸洞中填入所需的金屬材料，例如包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等的阻障層材料以及選自鎢(W)、銅(Cu)、鋁(Al)、 鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphidc，CoWP)等低電阻材料或其組合的低阻抗金屬層。之後進行一平坦化製程，例如以化學機械研磨去除部分金屬材料以分別形成接觸插塞54於各接觸洞內電連接源極/汲極區域38。至此即完成本發明較佳實施例之半導體元件的製作。
請再參照第6圖，第6圖另揭露本發明一實施例之一半導體元件之結構示意圖。如第6圖所示，半導體元件主要包含一閘極電極或金屬閘極50設於基底12上、閘極介電層16設於金屬閘極50與基底12之間、第一側壁子24設於金屬閘極50側壁以及第二側壁子36設於第一側壁子旁。從細部來看，閘極介電層16又包含一上半部26以及一下半部28，上半部26寬度小於下半部28寬度且上半部26之寬度等於金屬閘極50之寬度，其中第一側壁子24同時或直接接觸上半部26及下半部28，第一側壁子24之外側側壁30較佳切齊下半部28之邊緣，第一側壁子24之內側側壁32切齊上半部26之邊緣。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12:基底
14:鰭狀結構
16:閘極介電層
24:第一側壁子
26:上半部
28:下半部
30:外側側壁
32:內側側壁
36:第二側壁子
38:源極/汲極區域
40:接觸洞蝕刻停止層
42:層間介電層
44:高介電常數介電層
46:功函數金屬層
48:低阻抗金屬層
50:金屬閘極
52:硬遮罩
54:接觸插塞

Claims (13)

  1. 一種製作半導體元件的方法，包含：形成一閘極介電層於一基底上；形成一閘極材料層於該閘極介電層上；去除部分該閘極材料層及部分該閘極介電層以形成一閘極電極，其中該閘極電極兩側之該閘極介電層上表面低於該閘極電極及該基底之間之該閘極介電層上表面；形成一第一遮罩層於該閘極介電層及該閘極電極上；去除部分該第一遮罩層以及部分該閘極介電層以形成一第一側壁子並藉此將該閘極介電層分隔為一上半部以及一下半部，其中該上半部之寬度小於該下半部之寬度；形成一第二遮罩層於該基底及該閘極電極上；去除部分該第二遮罩層以形成一第二側壁子；以及形成該第二側壁子後，進行一金屬閘極置換製程以移除該閘極電極並形成一金屬閘極電極及一U型高介電常數介電層位於該金屬閘極電極與該第一側壁子及該閘極介電層之間，其中該第一側壁子之一內側側壁切齊該上半部之邊緣及該U型高介電常數介電層之邊緣。
  2. 如申請專利範圍第1項所述之方法，其中該上半部之寬度等於該閘極電極之寬度。
  3. 如申請專利範圍第1項所述之方法，其中該第一側壁子之一外側側壁切齊該下半部之邊緣。
  4. 如申請專利範圍第1項所述之方法，其中該第一側壁子直接接觸該上半部及該下半部。
  5. 如申請專利範圍第1項所述之方法，其中該第一側壁子包含氮碳氧化矽(SiOCN)。
  6. 如申請專利範圍第1項所述之方法，其中該第二側壁子包含氮化矽。
  7. 一種半導體元件，包含：一金屬閘極電極設於一基底上；一閘極介電層設於該金屬閘極電極以及該基底之間，其中該閘極介電層包含一上半部以及一下半部且該上半部寬度小於該下半部寬度；一第一側壁子設於該下半部上；一第二側壁子設於該第一側壁子旁；以及一U型高介電常數介電層位於該金屬閘極電極與該第一側壁子及該閘極介電層之間，其中該第一側壁子之一內側側壁切齊該上半部之邊緣及該U型高介電常數介電層之邊緣。
  8. 如申請專利範圍第7項所述之半導體元件，其中該上半部之寬度等於該金屬閘極電極之寬度。
  9. 如申請專利範圍第7項所述之半導體元件，其中該第一側壁 子之一外側側壁切齊該下半部之邊緣。
  10. 如申請專利範圍第7項所述之半導體元件，其中該第一側壁子之一內側側壁切齊該上半部之邊緣。
  11. 如申請專利範圍第7項所述之半導體元件，其中該第一側壁子直接接觸該上半部及該下半部。
  12. 如申請專利範圍第7項所述之半導體元件，其中該第一側壁子包含氮碳氧化矽(SiOCN)。
  13. 如申請專利範圍第7項所述之半導體元件，其中該第二側壁子包含氮化矽。
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