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CN118098979A - 半导体元件及其制作方法 - Google Patents

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CN118098979A
CN118098979A CN202410259452.5A CN202410259452A CN118098979A CN 118098979 A CN118098979 A CN 118098979A CN 202410259452 A CN202410259452 A CN 202410259452A CN 118098979 A CN118098979 A CN 118098979A
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CN
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gate
layer
isolation structure
fin
dielectric layer
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Application number
CN202410259452.5A
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林俊豪
陈信宇
谢守伟
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Original Assignee
United Microelectronics Corp
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Abstract

本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一鳍状结构于一基底上，该鳍状结构沿着一第一方向延伸，然后形成一栅极层于鳍状结构上，并去除部分栅极层及部分鳍状结构以形成第一凹槽将鳍状结构分隔为第一部分及第二部分，其中第一凹槽沿着一第二方向延伸。接着形成一图案化掩模于栅极层上并填入第一凹槽内，去除部分栅极层及部分鳍状结构以形成一第二凹槽且第二凹槽沿着第一方向延伸，之后再形成一介电层填满第一凹槽及第二凹槽。

Description

半导体元件及其制作方法
本申请是中国发明专利申请(申请号：201910256992.7，申请日：2019年04月01日，发明名称：半导体元件及其制作方法)的分案申请。
技术领域
本发明涉及一种制作半导体元件的方法，尤其是涉及一种制作单扩散隔离结构(single diffusion break,SDB)以及栅极隔离结构的方法。
背景技术
近年来，随着场效晶体管(field effect transistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(fin fieldeffect transistor,Fin FET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(draininduced barrier lowering,DIBL)效应，并可以抑制短通道效应(short channel effect,SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(threshold voltage)也可通过调整栅极的功函数而加以调控。
在现行的鳍状场效晶体管元件制作工艺中，鳍状结构周围形成浅沟隔离后通常会以蚀刻方式去除部分鳍状结构与浅沟隔离形成凹槽，然后填入绝缘物以形成单扩散隔离结构并将鳍状结构分隔为两部分。然而现今单扩散隔离结构与金属栅极的制作工艺在搭配上仍存在许多问题，因此如何改良现有鳍状场效晶体管制作工艺与架构即为现今一重要课题。
发明内容
本发明一实施例公开一种制作半导体元件的方法。首先形成一鳍状结构于一基底上，该鳍状结构沿着一第一方向延伸，然后形成一栅极层于鳍状结构上，并去除部分栅极层及部分鳍状结构以形成第一凹槽将鳍状结构分隔为第一部分及第二部分，其中第一凹槽沿着一第二方向延伸。接着形成一图案化掩模于栅极层上并填入第一凹槽内，去除部分栅极层及部分鳍状结构以形成一第二凹槽且第二凹槽沿着第一方向延伸，之后再形成一介电层填满第一凹槽及第二凹槽。
本发明另一实施例公开一种半导体元件，其主要包含一第一栅极结构以及一第二栅极结构设于一浅沟隔离上以及一栅极隔离结构设于第一栅极结构及第二栅极结构间，其中栅极隔离结构上表面低于第一栅极结构上表面。
本发明又一实施例公开一种半导体元件，其主要包含一栅极隔离结构设于一浅沟隔离上、一第一外延层设于该栅极隔离结构一侧以及一第二外延层设于该栅极隔离结构另一侧。
附图说明
图1为本发明一实施例制作一半导体元件的上视图；
图2为图1中沿着切线AA'以及切线BB’的剖面示意图；
图3为本发明一实施例接续图2制作半导体元件的方法示意图；
图4为接续图1制作半导体元件的上视图；
图5为图4中沿着切线CC'以及切线DD’的剖面示意图；
图6为接续图4制作半导体元件的上视图；
图7为图6中沿着切线EE'以及切线FF’的剖面示意图；
图8为本发明一实施例接续图7制作半导体元件的方法示意图；
图9为接续图6制作半导体元件的上视图；
图10为图9中沿着切线GG'以及切线HH’的剖面示意图；
图11为本发明一实施例接续图10制作半导体元件的方法示意图；
图12为接续图9制作半导体元件的上视图；
图13为图12中沿着切线II'的剖面示意图；
图14为图12中沿着切线JJ'的剖面示意图；
图15为图12中沿着切线KK'的剖面示意图。
主要元件符号说明
12 基底 14 鳍状结构
16 凸块 18 浅沟隔离
20 栅极介电层 22 栅极层
24 图案化掩模 26 开口
28 第一凹槽 30 第一部分
32 第二部分 34 图案化掩模
36 第二凹槽 38 介电层
40 单扩散隔离结构 42 栅极隔离结构
44 硬掩模 46 图案化掩模
48 硬掩模 50 硬掩模
52 栅极结构 54 栅极结构
56 间隙壁 58 间隙壁
60 间隙壁 62 源极/漏极区域
64 外延层 66 接触洞蚀刻停止层
68 层间介电层 70 介质层
72 高介电常数介电层 74 功函数金属层
76 低阻抗金属层 78 金属栅极
80 硬掩模 82 接触插塞
具体实施方式
请参照图1至图2，其中图1为本发明一实施例制作一半导体元件的上视图，图2左半部为图1中沿着切线AA'的剖面示意图，图2右半部则为图1中沿着切线BB'的剖面示意图。如图1至图2所示，首先提供一基底12，例如一硅基底或硅覆绝缘(SOI)基板，然后形成多个鳍状结构14沿着一第一方向(例如X方向)延伸于基底12上。在本实施例中，设于基底12上的鳍状结构14虽以八根为例，但所设置的鳍状结构数量均可依据产品需求任意调整，并不局限于此。
依据本发明的优选实施例，鳍状结构14较佳通过侧壁图案转移(sidewall imagetransfer,SIT)等技术制得，其程序大致包括：提供一布局图案至计算机系统，并经过适当地运算以将相对应的图案定义于光掩模中。后续可通过光刻及蚀刻制作工艺，以形成多个等距且等宽的图案化牺牲层于基底上，使其个别外观呈现条状。之后依序施行沉积及蚀刻制作工艺，以于图案化牺牲层的各侧壁形成间隙壁。继以去除图案化牺牲层，并在间隙壁的覆盖下施行蚀刻制作工艺，使得间隙壁所构成的图案被转移至基底内，再伴随鳍状结构切割制作工艺(fin cut)而获得所需的图案化结构，例如条状图案化鳍状结构。需注意的是，图2右半部突出于基底12表面的凸块16较佳为鳍状结构切割制作工艺后残留于基底12表面的鳍状结构，因此其高度较佳远低于图2左半部的鳍状结构14高度。
除此之外，鳍状结构14的形成方式又可包含先形成一图案化掩模(图未示)于基底12上，再经过一蚀刻制作工艺，将图案化掩模的图案转移至基底12中以形成鳍状结构14。另外，鳍状结构14的形成方式也可以先形成一图案化硬掩模层(图未示)于基底12上，并利用外延制作工艺于暴露出于图案化硬掩模层的基底12上成长出例如包含硅锗的半导体层，而此半导体层即可作为相对应的鳍状结构14。这些形成鳍状结构14的实施例均属本发明所涵盖的范围。
然后形成一浅沟隔离(shallow trench isolation,STI)18环绕鳍状结构14，例如环绕图2左半部的鳍状结构14周围并设于图2右半部的凸块16上。在本实施例中，形成浅沟隔离18的方式可先利用一可流动式化学气相沉积(flowable chemical vapordeposition,FCVD)制作工艺形成一氧化硅层于基底12上并完全覆盖鳍状结构14。接着利用化学机械研磨(chemical mechanical polishing,CMP)制作工艺并搭配蚀刻制作工艺去除部分氧化硅层，使剩余的氧化硅层略低于鳍状结构14表面以形成浅沟隔离18。
接着依序形成一栅极介电层20以及一栅极层22并完全覆盖于鳍状结构14与浅沟隔离18上，然后形成一图案化掩模24于栅极层20上，其中图案化掩模24具有一开口26暴露出部分栅极层22表面。在本实施例中，栅极介电层20较佳包含氧化硅，栅极层22则可选自由非晶硅以及多晶硅所构成的群组。另外图案化掩模24可包含一有机介电层(organicdielectric layer,ODL)、一含硅硬掩模与抗反射(silicon-containing hard maskbottom anti-reflective coating,SHB)层以及一图案化光致抗蚀剂，且于图案化掩模24中形成开口26的步骤可利用图案化光致抗蚀剂为掩模去除部分含硅硬掩模与抗反射层与部分有机介电层来达成。另外需注意的是，由于栅极介电层20与浅沟隔离18均较佳由氧化硅所构成，为了能更清楚表示后续制作工艺步骤栅极介电层20未绘示于BB’剖面的浅沟隔离18及栅极层22之间。
如图3左半部所示，然后利用图案化掩模24为掩模进行一蚀刻制作工艺，依序去除部分栅极层22、部分栅极介电层20以及部分鳍状结构14以形成第一凹槽28，并同时将各鳍状结构14分隔为两部分，包括位于第一凹槽28左侧的第一部分30与位于第一凹槽28右侧的第二部分32，其中第一凹槽28系沿着与第一方向垂直的第二方向(例如Y方向)延伸。
请接着参照图4至图5，图4为接续图1制作半导体元件的上视图，图5左半部为图4中沿着切线CC'的剖面示意图，图5右半部则为图4中沿着切线DD'的剖面示意图。如图4至图5所示，可先完全去除之前所形成的图案化掩模24，然后形成另一图案化掩模34于栅极层22上并填满第一凹槽28，其中图案化掩模34较佳包含一开口沿着第一方向(例如X方向)暴露出上四根鳍状结构14及下四根鳍状结构14之间的部分栅极层22。接着利用图案化掩模34为掩模去除部分栅极层22并暴露出下方的浅沟隔离18以形成一第二凹槽36，其中第二凹槽36较佳如图4所示沿着第一方向延伸于上四根鳍状结构14及下四根鳍状结构14之间。
请接着参照图6至图7，图6为接续图4制作半导体元件的上视图，图7左半部为图6中沿着切线EE'的剖面示意图，图7右半部则为图6中沿着切线FF'的剖面示意图。如图6至图7所示，先完全去除图案化掩模34，再形成一介电层38覆盖栅极层22上并同时填满第一凹槽28与第二凹槽36。紧接着进行一平坦化制作工艺，例如利用化学机械研磨(chemicalmechanical polishing,CMP)制作工艺去除部分介电层38并使剩余的介电层38上表面约略切齐栅极层22上表面，由此形成单扩散隔离结构40于第一凹槽28内并同时形成一栅极隔离结构42于第二凹槽36内。在本实施例中，介电层38或所形成的单扩散隔离结构40及栅极隔离结构42可与浅沟隔离18包含相同或不同材料，例如本实施例的单扩散隔离结构40与栅极隔离结构42可包含但不局限于氧化硅、氮化硅或氮氧化硅。
随后如图8所示，先形成一硬掩模44于栅极层22、单扩散隔离结构40及栅极隔离结构42上，再形成一图案化掩模46于硬掩模44上暴露出部分硬掩模44表面。在本实施例中，硬掩模44较佳包含一复合结构，例如可更细部包含一硬掩模48以及另一硬掩模50，其中硬掩模48与硬掩模50较佳包含不同材料，例如硬掩模48较佳包含氮化硅而硬掩模50较佳包含氧化硅，但均不局限于此。图案化掩模46可包含单一图案化光致抗蚀剂，或可与图2所形成的图案化掩模24包含相同材料，例如可包含一有机介电层(organic dielectric layer,ODL)、一含硅硬掩模与抗反射(silicon-containing hard mask bottom anti-reflectivecoating,SHB)层以及一图案化光致抗蚀剂等三层结构，这些实施例均属本发明所涵盖的范围。
请接着参照图9至图10，图9为接续图6制作半导体元件的上视图，图10左半部为图9中沿着切线GG'的剖面示意图，图10右半部则为图9中沿着切HH'的剖面示意图。如图9至图10所示，接着利用图案化掩模46为掩模去除部分硬掩模44、部分栅极层22以及部分栅极介电层20以形成多个栅极电极或栅极结构52、54沿着第二方向(或Y方向)延伸并跨在鳍状结构14上，其中图案化的硬掩模44较佳设于各栅极电极或栅极结构52、54上。值得注意的是，由于本实施例在形成图案化掩模46之前已于上四根鳍状结构14及下四根鳍状结构14之间形成一栅极隔离结构42，因此本阶段利用图案化掩模46为掩模去除部分硬掩模44与部分栅极层22定义出栅极结构52、54的图案时便可直接形成四段各自独立且相互不直接接触的栅极结构52、54。
另外又需注意的是，本实施例利用图案化掩模46为掩模去除部分硬掩模44与部分栅极层22以形成栅极结构52、54的同时又可同时去除部分单扩散隔离结构40以及/或栅极隔离结构42使其高度略微降低。从结构来看，如图10的剖面所示，本阶段定义出栅极结构52、54的图案之后单扩散隔离结构40及栅极隔离结构42的顶部或上表面较佳略低于栅极结构52、54或栅极电极上表面，其中单扩散隔离结构40较佳突出于鳍状结构14表面，栅极隔离结42构较佳设于浅沟隔离18上，且单扩散隔离结构40顶部较佳切齐栅极隔离结构42顶部。
如图11所示，随后可形成一遮盖层于鳍状结构14上并覆盖栅极结构52、54、单扩散隔离结构40以及栅极隔离结构42。然后进行一蚀刻制作工艺去除部分遮盖层以形成至少一间隙壁56于栅极结构42侧壁并同时形成间隙壁58于单扩散隔离结构40侧壁以及间隙壁60于栅极隔离结构42侧壁。接着于间隙壁56、58两侧的鳍状结构14内形成源极/漏极区域62及/或外延层64，并选择性于源极/漏极区域60及/或外延层64的表面形成一金属硅化物(图未示)。在本实施例中，各间隙壁56、58、60虽分别以单一间隙壁为例，但又可各别为复合式间隙壁，例如可细部包含一偏位间隙壁以及一主间隙壁。其中偏位间隙壁与主间隙壁可包含相同或不同材料，且两者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组。源极/漏极区域62可依据所置备晶体管的导电型式而包含不同掺质，例如可包含P型掺质或N型掺质。
随后形成一接触洞蚀刻停止层66于鳍状结构14表面并覆盖栅极结构52、54、单扩散隔离结构40以及栅极隔离结构42，再形成一层间介电层68于接触洞蚀刻停止层66上。然后进行一平坦化制作工艺，例如利用化学机械研磨去除部分层间介电层68与部分接触洞蚀刻停止层66并暴露出硬掩模44，使硬掩模44上表面与层间介电层68上表面齐平。
请接着参照图12至图15，图12为接续图9制作半导体元件的上视图，图13为图12中沿着切线II'的剖面示意图，图14为图12中沿着切线JJ'的剖面示意图，图15则为图12中沿着切线KK'的剖面示意图。如图12至图15所示，随后进行一金属栅极置换制作工艺将栅极结构52、54转换为金属栅极。举例来说，可先进行一选择性的干蚀刻或湿蚀刻制作工艺，例如利用氨水(ammonium hydroxide,NH4OH)或氢氧化四甲铵(TetramethylammoniumHydroxide,TMAH)等蚀刻溶液来去除栅极结构54、54中的硬掩模44、栅极层22甚至栅极介电层20，以于层间介电层68中形成凹槽。
之后依序形成一选择性介质层70或栅极介电层、一高介电常数介电层72、一功函数金属层74以及一低阻抗金属层76于凹槽内，然后进行一平坦化制作工艺，例如利用CMP去除部分低阻抗金属层76、部分功函数金属层74与部分高介电常数介电层72以形成金属栅极78。随后可去除部分低阻抗金属层76、部分功函数金属层74以及部分高介电常数介电层72以形成凹槽(图未示)，再填入一由例如氮化硅所构成的硬掩模80于凹槽内并使硬掩模80上表面切齐层间介电层68上表面。以本实施例利用后高介电常数介电层制作工艺所制作的栅极结构为例，所形成的金属栅极78较佳包含一介质层70或栅极介电层、一U型高介电常数介电层72、一U型功函数金属层74以及一低阻抗金属层76。
在本实施例中，高介电常数介电层72包含介电常数大于4的介电材料，例如选自氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、氧化钽(tantalum oxide,Ta2O5)、氧化钇(yttrium oxide,Y2O3)、氧化锆(zirconium oxide,ZrO2)、钛酸锶(strontium titanate oxide,SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide,ZrSiO4)、锆酸铪(hafnium zirconium oxide,HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(leadzirconate titanate,PbZrxTi1-xO3,PZT)、钛酸钡锶(barium strontium titanate,BaxSr1- xTiO3,BST)、或其组合所组成的群组。
功函数金属层74较佳用以调整形成金属栅极的功函数，使其适用于N型晶体管(NMOS)或P型晶体管(PMOS)。若晶体管为N型晶体管，功函数金属层74可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)等，但不以此为限；若晶体管为P型晶体管，功函数金属层74可选用功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等，但不以此为限。功函数金属层74与低阻抗金属层76之间可包含另一阻障层(图未示)，其中阻障层的材料可包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等材料。低阻抗金属层76则可选自铜(Cu)、铝(Al)、钨(W)、钛铝合金(TiAl)、钴钨磷化物(cobalttungsten phosphide，CoWP)等低电阻材料或其组合。
之后可进行一图案转移制作工艺，例如可利用一图案化掩模去除金属栅极78与单扩散隔离结构40旁的部分的层间介电层68及接触洞蚀刻停止层66以形成多个接触洞(图未示)并暴露出下面的源极/漏极区域62。然后再于各接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层。之后进行一平坦化制作工艺，例如以化学机械研磨去除部分金属材料以分别形成接触插塞82于各接触洞内电连接源极/漏极区域62。至此即完成本发明优选实施例的半导体元件的制作。
需注意的是，上述实施例虽先于图3形成用来制备单扩散隔离结构40的第一凹槽28后才于图5形成用来制备栅极隔离结构42的第二凹槽36，但不局限于此，依据本发明一实施例又可颠倒上述形成第一凹槽28与第二凹槽36的顺序，例如可先依据图5的制作工艺于浅沟隔离18内形成用来制备栅极隔离结构42第二凹槽36再依据图3的制作工艺形成用来制备单扩散隔离结构40的第一凹槽28，之后再将介电材料同时填入第一凹槽28与第二凹槽36内并搭配平坦化制作工艺形成单扩散隔离结构40与栅极隔离结构42，此变化型也属本发明所涵盖的范围。
此外，上述实施例虽于图8形成单扩散隔离结构40与栅极隔离结构42之后才形成硬掩模48及硬掩模50所构成的硬掩模44于栅极层22表面，但不局限于此，依据本发明一实施例又可于图2形成图案化掩模24之前便先覆盖至少一层硬掩模，例如由氮化硅所构成的硬掩模48于栅极层22表面，然后再形成图案化掩模24于该硬掩模表面进行后续制作工艺，例如可接着利用图案化掩模24为掩模依序去除部分该硬掩模、部分栅极层22、部分栅极介电层20以及部分鳍状结构14以形成用来制备单扩散隔离结构40的第一凹槽28，此变化型也属本发明所涵盖的范围。
请继续参照图14，图14另揭露本发明一实施例的一半导体元件的结构示意图。如图14所示，半导体元件主要包含一栅极隔离结构42设于一浅沟隔离18上，间隙壁60环绕栅极隔离结构42，外延层64设于栅极隔离结构42一侧，外延层64设于栅极隔离结构42另一侧，多个鳍状结构14设于外延层64正下方，接触洞蚀刻停止层66设于栅极隔离结构42、浅沟隔离18及部分外延层64表面，层间介电层68设于接触洞蚀刻停止层66上，接触插塞82设于层间介电层68两侧并位于外延层64正上方。
如前所述，栅极隔离结构42可与浅沟隔离18包含相同或不同介电材料，例如本实施例的栅极隔离结构42可包含但不局限于氧化硅、氮化硅或氮氧化硅。另外本实施例的栅极隔离结构42上表面较佳切齐两侧的外延层64上表面，但不局限于此，依据本发明其他实施例栅极隔离结构42上表面又可略高于或略低于两侧的外延层64顶部，这些变化型均属本发明所涵盖的范围。
请继续参照图15，图15另揭露本发明一实施例的一半导体元件的结构示意图。如图15所示，半导体元件主要包含栅极结构52以及栅极结构54设于浅沟隔离18上，硬掩模80设于各栅极结构52、54上，栅极隔离结构42设于两个栅极结构52、54之间，间隙壁60设于栅极结构52、54旁及栅极隔离结构42上，接触洞蚀刻停止层66设于栅极隔离结构42上且位于两个间隙壁60之间以及层间介电层68设于接触洞蚀刻停止层66上，其中层间介电层68上表面切齐硬掩模80上表面。
从细部来看，栅极隔离结构42上表面较佳低于两侧的栅极结构52、54或栅极电极上表面，栅极隔离结构42侧壁较佳切齐两侧的硬掩模80侧壁，栅极结构52及栅极结构54直接接触栅极隔离结构42，间隙壁60分别设于硬掩模80与栅极结构52、54侧壁且间隙壁60底部略高于栅极结构52、54底表面但略低于栅极结构52、54顶部，间隙壁60底部直接接触栅极隔离结构42，接触洞蚀刻停止层66直接接触两侧的间隙壁60与下方的栅极隔离结构42且接触洞蚀刻停止层66在此剖面呈现约略U形，层间介电层68上表面较佳切齐接触洞蚀刻停止层66及两侧的硬掩模80顶部。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (5)

1.一种半导体元件，其特征在于，包含：
栅极隔离结构，设于浅沟隔离上；
第一外延层，设于该栅极隔离结构一侧；以及
第二外延层，设于该栅极隔离结构另一侧。
2.如权利要求1所述的半导体元件，另包含：
多个第一鳍状结构，设于该第一外延层正下方；以及
多个第二鳍状结构，设于该第二外延层正下方，其中该浅沟隔离环绕该多个第一鳍状结构及该多个第二鳍状结构。
3.如权利要求1所述的半导体元件，其中该栅极隔离结构上表面切齐该第一外延层上表面。
4.如权利要求1所述的半导体元件，另包含接触洞蚀刻停止层，设于该栅极隔离结构、该浅沟隔离、部分该第一外延层以及部分该第二外延层上。
5.如权利要求4所述的半导体元件，另包含：
层间介电层，设于该接触洞蚀刻停止层上；
第一接触插塞，设于该层间介电层一侧并位于该第一外延层正上方；以及
第二接触插塞，设于该层间介电层另一侧并位于该第二外延层正上方。
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