TWI719921B - 堆疊神經元件結構及其製作方法 - Google Patents

Abstract

本發明提供一種堆疊神經元件結構及其製作方法，結構包括：基板， 基板中具有外圍電路；阻障層；神經元電晶體陣列，包括陣列排布的多個神經元電晶體；其中，神經元電晶體包括半導體通道、調製疊層及閘極陣列，半導體通道兩端分別與外圍電路連接，通過外圍電路控制相應的神經元電晶體的選通或關閉，調製疊層位於半導體通道上，其包括依次層疊的第一介電層、權重浮動閘極層和第二介電層，閘極陣列位於調製疊層上，用於調製權重浮動閘極的電位，實現權重浮動閘極的電位加權。本發明實現了一種在平面上陣列排布，在縱向上垂直堆疊的無接面型神經元件結構及製作方法，各神經元電晶體的選通與關閉通過基板中的外圍電路控制，大大提高了神經元件的集成度。

Description

堆疊神經元件結構及其製作方法

本發明屬於半導體設計及製造領域，特別是涉及一種堆疊神經元件結構及其製作方法。

隨著集成電路的發展及其集成度的提高，傳統的基於單一電晶體功能的矽集成電路，出現了很多困難的、急待解決的問題，而神經元MOS電晶體(Neuron MOSFET，簡寫為neuMOS或vMOS)作為一種具有強大功能的單元電晶體，為解決集成電路中電晶體數目及互連線增多帶來的問題提供了一種有效的途徑。

神經元件在功能上相當於構成人類大腦、眼睛等部位利用電路實現信息傳導的神經細胞(神經元)。具體地說，一個神經元件可以分別對多個輸入信號進行加權，並且當加權信號的相加結果達到閾值時，輸出一個預定的信號。這種神經元件加權輸入信號的方式是通過其中的神經元電晶體來實現的，神經元電晶體具有多個輸入電極的閘極結構，當多輸入閘極的輸入電壓之和達到一個預定值時，源極和汲極之間才會導通。神經元件的加權方式相當於神經細胞突觸，可以是由一個電阻和一個場效應電晶體組成，而神經元電晶體就相當於這個神經細胞的細胞體。神經元電晶體在閘極上的求和過程可以利用電容耦合效應的電壓模式，除電容充放電電流外，沒有其它電流，因此基本上沒有功耗。

2010 年以來，由於大數據產業的發展，數據量呈現爆炸性增長態勢，而傳統的計算架構又無法支撐深度學習的大規模並行計算需求， 於是研究界對AI晶片進行了新一輪的技術研發與應用研究。AI晶片是人工智能時代的技術核心之一，決定了平臺的基礎架構和發展生態。

類腦晶片不採用經典的馮·諾依曼架構，而是基於神經形態架構設計，以 IBM Truenorth為代表。IBM研究人員將存儲單元作為突觸、計算單元作為神經元、傳輸單元作為軸突搭建了神經晶片的原型。目前，Truenorth用三星28nm功耗製程技術，由54億個電晶體組成的晶片構成的片上網絡有4096個神經突觸核心，實時作業功耗僅為70mW。由於神經突觸要求權重可變且要有記憶功能，IBM採用與CMOS製程兼容的相變非揮發存儲器（PCM）的技術實驗性的實現了新型突觸，加快了商業化進程。

鑒於以上所述現有技術的缺點，本發明的目的在於提供一種堆疊神經元件結構及其製作方法，以實現一種多層堆疊高集成密度的神經元件結構，且該結構的神經元電晶體採用無接面結構，可大大增強元件的可靠性，降低製程難度。

為實現上述目的及其他相關目的，本發明提供一種堆疊神經元件結構，所述神經元件結構包括：基板，所述基板中具有外圍電路；阻障層，位於所述基板上；神經元電晶體陣列，位於所述阻障層上，包括陣列排布的多個神經元電晶體；其中，所述神經元電晶體包括半導體通道、調製疊層及閘極陣列，所述半導體通道兩端分別與所述外圍電路連接，通過所述外圍電路控制相應的神經元電晶體的選通或關閉，所述調製疊層位於所述半導體通道上，其包括依次層疊的第一介電層、權重浮動閘極層和第二介電層，所述閘極陣列位於所述調製疊層上，用於調製所述權重浮動閘極的電位，實現權重浮動閘極的電位加權。

可選地，還包括多個交替堆疊的阻障層及神經元電晶體陣列，且所述神經元電晶體陣列中各所述神經元電晶體均與所述外圍電路連接，通過所述外圍電路控制相應的神經元電晶體的選通或關閉。

可選地，所述神經元電晶體陣列中，多個所述神經元電晶體平行排布，所述閘極陣列包括多根閘線，每根閘線同時與多個所述神經元電晶體的半導體通道交叉。

可選地，所述半導體通道的兩端部顯露於所述調製疊層兩側，該兩端部通過導電介層孔與所述外圍電路連接。

可選地，所述半導體通道及所述調製疊層的兩側具有側壁結構。

可選地，所述半導體通道的兩端定義為源區及汲區，所述半導體通道、源區及汲區的導電類型均為N型，或所述半導體通道、源區及汲區的導電類型均為P型。

可選地，所述半導體通道的材料包括多晶矽，所述權重浮動閘極層的材料包括多晶矽，所述第一介電層的材料包括二氧化矽，所述第二介電層的材料包括高k介電層。

可選地，所述閘極陣列的材料包括銅。

可選地，所述閘極陣列的閘線之間通過超低k介電層隔離。

本發明還提供一種堆疊神經元件結構的製作方法，所述製作方法包括以下步驟：1）提供一基板，所述基板中具有外圍電路；2）於所述基板上形成阻障層；3）於所述阻障層上依次形成半導體層及調製疊層，並蝕刻以形成多個半導體通道及位於所述半導體通道上的調製疊層，所述調製疊層包括依次層疊的第一介電層、權重浮動閘極層和第二介電層；4）蝕刻所述調製疊層以顯露所述半導體通道的兩端；5）沉積間隔層，並在所述間隔層中形成閘極窗口陣列以及半導體通道兩端的接觸窗口；6）於所述閘極窗口陣列中形成閘極陣列，於所述接觸窗口中形成連接金屬，所述閘極陣列用於調製所述權重浮動閘極的電位，實現權重浮動閘極的電位加權，所述連接金屬通過導電介層孔與所述外圍電路連接，通過所述外圍電路控制相應的半導體通道的選通或關閉；7）重複進行步驟2）~步驟6），形成多層堆疊的神經元件結構。

可選地，步驟3）中，多個所述半導體通道及位於所述半導體通道上的調製疊層平行排布，步驟6）中，所述閘極陣列包括多根閘線，每根閘線同時與多個所述半導體通道交叉。

可選地，步驟4）與步驟5）之間還包括步驟：於所述半導體通道及所述調製疊層的兩側形成側壁結構。

可選地，所述半導體通道的兩端定義為源區及汲區，所述半導體通道、源區及汲區的導電類型均為N型，或所述半導體通道、源區及汲區的導電類型均為P型。

可選地，所述半導體通道的材料包括多晶矽，所述權重浮動閘極層的材料包括多晶矽，所述第一介電層的材料包括二氧化矽，所述第二介電層的材料包括高k介電層。

可選地，所述間隔層包括超低k介電層，所述閘極陣列的材料包括銅。

如上所述，本發明的堆疊神經元件結構及其製作方法，具有以下有益效果：

本發明實現了一種在平面上陣列排布，在縱向上垂直堆疊的神經元件結構及其製作方法，神經元件結構中的各神經元電晶體的選通與關閉通過基板中的外圍電路控制，大大提高了神經元件的集成度。

本發明採用的神經元電晶體的採用無接面電晶體結構，一方面可以免除源區及汲區的植入步驟，大大降低製程難度，另一方面載子可以避開了不完整的閘氧化層與半導體通道界面，通道內的多數載子半導體通道內而非表面移動，載子受到界面散射影響有限，提高了載子遷移率，降低了誤差並提高了元件的響應速度。

以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地瞭解本發明的其他優點與功效。本發明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節也可以基於不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。

如在詳述本發明實施例時，為便於說明，表示元件結構的剖面圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本發明保護的範圍。此外，在實際製作中應包含長度、寬度及深度的三維空間尺寸。

為了方便描述，此處可能使用諸如“之下”、“下方”、“低於”、“下面”、“上方”、“上”等的空間關係詞語來描述附圖中所示的一個元件或特徵與其他元件或特徵的關係。將理解到，這些空間關係詞語意圖包含使用中或操作中的元件的、除了附圖中描繪的方向之外的其他方向。此外，當一層被稱為在兩層“之間”時，它可以是所述兩層之間僅有的層，或者也可以存在一個或多個介於其間的層。

在本申請的上下文中，所描述的第一特徵在第二特徵 “之上”的結構可以包括第一和第二特徵形成為直接接觸的實施例，也可以包括另外的特徵形成在第一和第二特徵之間的實施例，這樣第一和第二特徵可能不是直接接觸。

需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖示中僅顯示與本發明中有關的組件而非按照實際實施時的組件數目、形狀及尺寸繪製，其實際實施時各組件的型態、數量及比例可為一種隨意的改變，且其組件佈局型態也可能更為複雜。

如圖1~圖8所示， 本實施例提供一種堆疊神經元件結構的製作方法，所述製作方法包括以下步驟：

如圖1所示，首先進行步驟1），提供一基板101，所述基板101中具有外圍電路102。

所述基板101材料選自單晶矽、多晶矽或非晶矽；所述基板101也可以選自矽、鍺、砷化鎵或矽鍺化合物；所述基板101還可以選自具有外延層或外延層上矽結構；所述基板101還可以是其他半導體材料，本發明對此不作任何限定。本實施例中所述基板101材料為矽。所述基板101中具有外圍電路102，所述外圍電路102例如包括多個外圍元件，如N型金氧半電晶體(NMOS)、P型金氧半電晶體(PMOS)、互補式金氧半電晶體(CMOS)、二極體、三極體、電容等，由以上外圍元件組成相應功能的電路結構，如靜態隨機存取記憶體(SRAM)、相鎖迴路元件(PLL)、中央處理器(CPU)、可編程邏輯陣列(FPGA)等，以實現對堆疊神經元件結構的控制。

如圖1所示，所述基板101上還形成有絕緣結構103以及在絕緣結構103中的導電結構104，用以實現所述外圍電路102的引出。

如圖1所示，然後進行步驟2），於所述基板101上形成阻障層201。

所述阻障層201一方面用於隔離半導體通道202與其下方的導電結構104，另一方面可以防止後續形成的互連金屬，如銅等的擴散，提高元件的穩定性。在本實施例中，所述阻障層201可以但不限於為氮摻雜的碳氧化物層（NDC）等。

如圖2~圖3b所示，然後進行步驟3），於所述阻障層201上依次形成半導體層及調製疊層，並蝕刻以形成多個半導體通道202及位於所述半導體通道202上的調製疊層，所述調製疊層包括依次層疊的第一介電層203、權重浮動閘極層204和第二介電層205。

例如，可以採用如化學氣相沉積製程（CVD）、原子層沉積製程（ALD）等於所述阻障層201上依次形成半導體層及調製疊層，所述半導體層的材料包括多晶矽，所述權重浮動閘極層204的材料包括多晶矽，所述第一介電層203的材料包括二氧化矽，所述第二介電層205的材料包括高k介電層，所述高k介電層可以為氧化鋁等。

接著，採用微影製程及乾式蝕刻製程蝕刻以形成多個半導體通道202及位於所述半導體通道202上的調製疊層，多個所述半導體通道202及位於所述半導體通道202上的調製疊層平行排布。

如圖2~圖3b所示，接著進行步驟4），蝕刻所述調製疊層以顯露所述半導體通道202的兩端。

例如，可以採用微影製程及乾式蝕刻製程蝕刻所述調製疊層以顯露所述半導體通道202的兩端。在本實施例中，所述半導體通道202的兩端定義為源區及汲區，所述半導體通道202、源區及汲區的導電類型均為N型，或所述半導體通道202、源區及汲區的導電類型均為P型，形成無接面型半導體通道202。

然後，如圖4a及圖4b所示，於所述半導體通道202及所述調製疊層的兩側形成側壁結構206，所述側壁結構206可以防止後續的金屬與權重浮動閘極層204或與所述半導體通道202之間的接觸。

如圖5~圖6所示，接著進行步驟5），沉積間隔層，並在所述間隔層中形成閘極窗口陣列208以及半導體通道202兩端的接觸窗口209，該蝕刻可以同時去除部分的所述阻障層201，顯露所述基板101上的所述導電結構104，用於後續的半導體通道202與外圍電路102之間的互連。

所述間隔層包括超低k介電層207，所述超低k介電層207的介電常數小於2.5，所述間隔層採用超低k介電層207，可以有效降低後續閘極陣列210中，各閘線之間的電容值，降低各閘線之間的相互影響，提高元件的精度。

如圖7a~圖7b所示，接著進行步驟6），於所述閘極窗口陣列208中形成閘極陣列210，於所述接觸窗口209中形成連接金屬211，所述閘極陣列210用於調製所述權重浮動閘極的電位，實現權重浮動閘極的電位加權，所述連接金屬211通過導電介層孔與所述外圍電路102連接，通過所述外圍電路102控制相應的半導體通道202的選通或關閉。

在本實施例中，所述閘極陣列210的材料包括銅。具體地，首先在所述閘極窗口陣列208中形成Ta/TaN層，作為銅擴散阻障層，然後，於所述Ta/TaN層表面形成銅種子層，接著，採用電化學鍍膜方法於所述閘極窗口陣列208中填充銅，最後通過化學機械拋光法去除表面多餘的銅，形成閘極陣列210。

具體地，如圖7b所示，所述閘極陣列210包括多根閘線，每根閘線同時與多個所述半導體通道202交叉，該閘極陣列210結構僅需一次填充便可完成多個半導體通道202上的閘極的製作，可以有效提高製程效率，降低製程難度。

如圖8所示，最後進行步驟7），重複進行步驟2）~步驟6），形成多層堆疊的神經元件結構。本發明實現了一種在平面上陣列排布，在縱向上垂直堆疊的神經元件結構及其製作方法，神經元件結構中的各神經元電晶體的選通與關閉通過基板101中的外圍電路102控制，大大提高了神經元件的集成度。

如圖7a、圖7b及8所示，本實施例還提供一種堆疊神經元件結構，所述神經元件結構包括：基板101、阻障層201以及神經元電晶體陣列。

所述基板101中具有外圍電路102。所述基板101材料選自單晶矽、多晶矽或非晶矽；所述基板101也可以選自矽、鍺、砷化鎵或矽鍺化合物；所述基板101還可以選自具有外延層或外延層上矽結構；所述基板101還可以是其他半導體材料，本發明對此不作任何限定。本實施例中所述基板101材料為矽。所述基板101中具有外圍電路102，所述外圍電路102例如包括多個外圍元件，如NMOS、PMOS、CMOS、二極體、三極體、電容等，由以上外圍元件組成相應功能的電路結構，如SRAM、PLL、CPU、FPGA等，以實現對堆疊神經元件結構的控制。

所述基板101上還形成有絕緣結構103以及在絕緣結構103中的導電結構104，用以實現所述外圍電路102的引出。

所述阻障層201位於所述基板101上。所述阻障層201一方面用於隔離半導體通道202與其下方的導電結構104，另一方面可以防止後續形成的互連金屬，如銅等的擴散，提高元件的穩定性。在本實施例中，所述阻障層201可以但不限於為氮摻雜的碳氧化物層（NDC）等。

所述神經元電晶體陣列位於所述阻障層201上，包括陣列排布的多個神經元電晶體；其中，所述神經元電晶體包括半導體通道202、調製疊層及閘極陣列210，所述半導體通道202兩端分別與所述外圍電路102連接，通過所述外圍電路102控制相應的神經元電晶體的選通或關閉，所述調製疊層位於所述半導體通道202上，其包括依次層疊的第一介電層203、權重浮動閘極層204和第二介電層205，所述閘極陣列210位於所述調製疊層上，用於調製所述權重浮動閘極的電位，實現權重浮動閘極的電位加權。

所述神經元電晶體陣列中，多個所述神經元電晶體平行排布，所述閘極陣列210包括多根閘線，每根閘線同時與多個所述神經元電晶體的半導體通道202交叉。

所述半導體通道202的兩端定義為源區及汲區，所述半導體通道202、源區及汲區的導電類型均為N型，或所述半導體通道202、源區及汲區的導電類型均為P型。本發明採用的神經元電晶體的採用無接面電晶體結構，一方面可以免除源區及汲區的植入步驟，大大降低製程難度，另一方面載子可以避開了不完整的閘氧化層與半導體通道202界面，通道內的多數載子半導體通道202內而非表面移動，載子受到界面散射影響有限，提高了載子遷移率，降低了誤差並提高了元件的響應速度。

所述半導體通道202的兩端部顯露於所述調製疊層兩側，該兩端部通過導電介層孔與所述外圍電路102連接。所述半導體通道202及所述調製疊層的兩側具有側壁結構206。所述側壁結構206可以防止金屬與權重浮動閘極層204或與所述半導體通道202之間的接觸。

所述半導體通道202的材料包括多晶矽，所述權重浮動閘極層204的材料包括多晶矽，所述第一介電層203的材料包括二氧化矽，所述第二介電層205的材料包括高k介電層，如氧化鋁等。

所述閘極陣列210的材料包括銅。所述閘極陣列210的閘線之間通過超低k介電層207隔離。所述超低k介電層207的介電常數小於2.5，所述間隔層採用超低k介電層207，可以有效降低後續閘極陣列210中，各閘線之間的電容值，降低各閘線之間的相互影響，提高元件的精度。

如圖8所示，所述堆疊神經元件結構還包括多個交替堆疊的阻障層201及神經元電晶體陣列，且所述神經元電晶體陣列中各所述神經元電晶體均與所述外圍電路102連接，通過所述外圍電路102控制相應的神經元電晶體的選通或關閉。

如上所述，本發明的堆疊神經元件結構及其製作方法，具有以下有益效果：

本發明實現了一種在平面上陣列排布，在縱向上垂直堆疊的神經元件結構及其製作方法，神經元件結構中的各神經元電晶體的選通與關閉通過基板101中的外圍電路102控制，大大提高了神經元件的集成度。

本發明採用的神經元電晶體的採用無接面電晶體結構，一方面可以免除源區及汲區的植入步驟，大大降低製程難度，另一方面載子可以避開了不完整的閘氧化層與半導體通道202界面，通道內的多數載子半導體通道202內而非表面移動，載子受到界面散射影響有限，提高了載子遷移率，降低了誤差並提高了元件的響應速度。

所以，本發明有效克服了現有技術中的種種缺點而具高度產業利用價值。

本發明已經利用上述實施例進行了說明，但應當理解的是，上述實施例只是用於舉例和說明的目的，而非意在將本發明限制於所描述的實施例範圍內。此外本領域技術人員可以理解的是，本發明並不局限於上述實施例，根據本發明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發明所要求保護的範圍以內。本發明的保護範圍由附屬的申請專利範圍及其等效範圍所界定。

101:基板

102:外圍電路

103:絕緣結構

104:導電結構

201:阻障層

202:半導體通道

203:第一介電層

204:權重浮動閘極層

205:第二介電層

206:側壁結構

207:超低k介電層

208:閘極窗口陣列

209:接觸窗口

210:閘極陣列

211:連接金屬

本發明的下列附圖在此作為本發明的一部分用於理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。 附圖中：

圖1~圖8顯示為本發明實施例的堆疊神經元件結構的製作方法各步驟所呈現的結構示意圖。

101:基板

102:外圍電路

103:絕緣結構

104:導電結構

201:阻障層

202:半導體通道

203:第一介電層

204:權重浮動閘極層

205:第二介電層

206:側壁結構

207:超低k介電層

Claims (15)

1. 一種堆疊神經元件結構，其中所述神經元件結構包括： 基板，所述基板中具有外圍電路； 阻障層，位於所述基板上； 神經元電晶體陣列，位於所述阻障層上，包括陣列排布的多個神經元電晶體；其中，所述神經元電晶體包括半導體通道、調製疊層及閘極陣列，所述半導體通道兩端分別與所述外圍電路連接，通過所述外圍電路控制相應的神經元電晶體的選通或關閉，所述調製疊層位於所述半導體通道上，其包括依次層疊的第一介電層、權重浮動閘極層和第二介電層，所述閘極陣列位於所述調製疊層上，用於調製所述權重浮動閘極的電位，實現權重浮動閘極的電位加權。
2. 根據請求項1所述的堆疊神經元件結構，還包括多個交替堆疊的阻障層及神經元電晶體陣列，且所述神經元電晶體陣列中各所述神經元電晶體均與所述外圍電路連接，通過所述外圍電路控制相應的神經元電晶體的選通或關閉。
3. 根據請求項1所述的堆疊神經元件結構，其中所述神經元電晶體陣列中，多個所述神經元電晶體平行排布，所述閘極陣列包括多根閘線，每根閘線同時與多個所述神經元電晶體的半導體通道交叉。
4. 根據請求項1所述的堆疊神經元件結構，其中所述半導體通道的兩端部顯露於所述調製疊層兩側，該兩端部通過導電介層孔與所述外圍電路連接。
5. 根據請求項4所述的堆疊神經元件結構，其中所述半導體通道及所述調製疊層的兩側具有側壁結構。
6. 根據請求項1所述的堆疊神經元件結構，其中所述半導體通道的兩端定義為源區及汲區，所述半導體通道、源區及汲區的導電類型均為N型，或所述半導體通道、源區及汲區的導電類型均為P型。
7. 根據請求項1所述的堆疊神經元件結構，其中所述半導體通道的材料包括多晶矽，所述權重浮動閘極層的材料包括多晶矽，所述第一介電層的材料包括二氧化矽，所述第二介電層的材料包括高k介電層。
8. 根據請求項1所述的堆疊神經元件結構，其中所述閘極陣列的材料包括銅。
9. 根據請求項1所述的堆疊神經元件結構，其中所述閘極陣列的閘線之間通過超低k介電層隔離。
10. 一種堆疊神經元件結構的製作方法，包括步驟： 1）提供一基板，所述基板中具有外圍電路； 2）於所述基板上形成阻障層； 3）於所述阻障層上依次形成半導體層及調製疊層，並蝕刻以形成多個半導體通道及位於所述半導體通道上的調製疊層，所述調製疊層包括依次層疊的第一介電層、權重浮動閘極層和第二介電層； 4）蝕刻所述調製疊層以顯露所述半導體通道的兩端； 5）沉積間隔層，並在所述間隔層中形成閘極窗口陣列以及半導體通道兩端的接觸窗口； 6）於所述閘極窗口陣列中形成閘極陣列，於所述接觸窗口中形成連接金屬，所述閘極陣列用於調製所述權重浮動閘極的電位，實現權重浮動閘極的電位加權，所述連接金屬通過導電介層孔與所述外圍電路連接，通過所述外圍電路控制相應的半導體通道的選通或關閉； 7）重複進行步驟2）~步驟6），形成多層堆疊的神經元件結構。
11. 根據請求項10所述的堆疊神經元件結構的製作方法，其中所述步驟3）中，多個所述半導體通道及位於所述半導體通道上的調製疊層平行排布，步驟6）中，所述閘極陣列包括多根閘線，每根閘線同時與多個所述半導體通道交叉。
12. 根據請求項10所述的堆疊神經元件結構的製作方法，其中所述步驟4）與步驟5）之間還包括步驟：於所述半導體通道及所述調製疊層的兩側形成側壁結構。
13. 根據請求項10所述的堆疊神經元件結構的製作方法，其中所述半導體通道的兩端定義為源區及汲區，所述半導體通道、源區及汲區的導電類型均為N型，或所述半導體通道、源區及汲區的導電類型均為P型。
14. 根據請求項10所述的堆疊神經元件結構的製作方法，其特徵在於：所述半導體通道的材料包括多晶矽，所述權重浮動閘極層的材料包括多晶矽，所述第一介電層的材料包括二氧化矽，所述第二介電層的材料包括高k介電層。
15. 根據請求項10所述的堆疊神經元件結構的製作方法，其中所述間隔層包括超低k介電層，所述閘極陣列的材料包括銅。

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