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CN111512438A - 具有可控电阻的场效应晶体管 - Google Patents

具有可控电阻的场效应晶体管 Download PDF

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CN111512438A
CN111512438A CN201880082340.XA CN201880082340A CN111512438A CN 111512438 A CN111512438 A CN 111512438A CN 201880082340 A CN201880082340 A CN 201880082340A CN 111512438 A CN111512438 A CN 111512438A
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semiconductor
gate
layer
semiconductor device
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P·M·所罗门
S·科斯瓦特
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International Business Machines Corp
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Abstract

本发明的实施例涉及具有可控电阻的半导体器件的方法和所得结构。形成半导体器件的示例方法包括在衬底上形成场效应晶体管(FET)的源极端子和漏极端子。源极端子和漏极端子形成在沟道区的两侧。能量势垒邻近源极端子和沟道区形成。在沟道区上形成导电栅极。

Description

具有可控电阻的场效应晶体管
背景技术
本发明一般涉及半导体器件的制造方法和所得结构。更具体地说，本发明涉及具有可控电阻的场效应晶体管(FET)。
本发明还一般地涉及用于在人工神经网络(ANN)中使用的半导体器件的制造方法和所得结构，人工神经网络(ANN)由双端子电阻处理单元(RPU)的交叉阵列形成，RPU提供本地数据存储和本地数据处理而不需要除双端子RPU之外的附加处理元件，由此加速ANN的能力实现诸如矩阵乘法等算法。
“机器学习”用于广泛地描述从数据学习的电子系统的主要功能。在机器学习和认知科学中，ANN是由动物的生物神经网络，特别是大脑，所启发的一族统计学习模型。ANN可以用于估计或近似依赖于大量输入并且通常未知的系统和函数。交叉杆阵列是高密度、低成本的电路结构，用于形成各种电子电路和器件，包括ANN结构、仿神经微芯片和超高密度非易失性存储器。一种基本的交叉杆阵列配置包括一组导电行线和形成为与该组导电行线交叉的一组导电列线。两组导线之间的交叉部分由所谓的交叉点器件分开，交叉点器件可以由薄膜材料形成。
发明内容
本发明的实施例涉及一种用于制造半导体器件的方法。用于形成半导体器件的方法的非限制性示例包括在衬底上形成场效应晶体管(FET)的源极端子(source terminal)和漏极端子(drain terminal)。所述源极端子和所述漏极端子形成在沟道区的两侧。形成邻近所述源极端子和所述沟道区的能量势垒(energy barrier)。在所述沟道区上形成导电栅极。
本发明的实施例涉及一种用于制造半导体器件的方法。该方法的非限制性示例包括在衬底上形成半导体鳍状物的源极端子。能量势垒形成在所述源极端子的表面上。在所述能量势垒的表面上形成沟道，并且在所述沟道的表面上形成漏极端子。所述漏极端子与所述沟道在所述沟道的任一侧上凹陷，并且在通过所述凹陷形成的凹陷中蚀刻所述能量势垒。使用定时蚀刻(timed etching)使所述源极端子凹陷，以去除通过蚀刻所述能量势垒形成的凹陷中的部分所述源极端子。在所述源极端子的表面和所述半导体鳍状物的侧壁上形成第一底部间隔物，在所述第一底部间隔物的表面上形成栅极叠层。
本发明的实施例涉及一种半导体器件。半导体器件的非限制性示例包括源极端子和漏极端子。所述源极端子和所述漏极端子形成在衬底上指定的沟道区的任何侧。能量势垒与所述源极端子和所述沟道区相邻，并且导电栅极叠层形成在所述沟道区上方。
本发明的实施例涉及半导体器件。半导体器件的非限制性示例包括形成在衬底上的半导体鳍状物。所述半导体鳍状物包括在所述半导体鳍状物的源极端子和沟道区之间的能量势垒。在所述半导体鳍状物的所述沟道区上形成导电栅极，并且在所述导电栅极和所述衬底之间形成底部间隔物。
本发明的实施例涉及半导体器件。半导体器件的非限制性示例包括形成在衬底上的半导体鳍状物。所述半导体鳍状物包括使用第一掺杂剂掺杂的源极端子、使用第二掺杂剂以第一浓度掺杂的漏极端子、以及使用第二掺杂剂以第二浓度掺杂的沟道。所述第二浓度低于所述第一浓度。
通过本发明的技术实现了额外的技术特征和益处。本发明的实施例和方面在本文中详细描述，并且被认为是所要求保护的主题的一部分。为了更好地理解，参考详细描述和附图。
附图说明
在说明书的结尾处的权利要求中特别指出并清楚地要求了本文描述的专有权的细节。从下面结合附图的详细描述中，本发明的实施例的前述和其它特征和优点将变得显而易见，其中：
图1示出了生物神经元的输入和输出连接的简化图；
图2示出了图1所示的生物神经元的已知简化模型；
图3示出了并入图2所示的生物神经元模型的ANN的已知简化模型；
图4示出了已知权重更新方法的简化框图；
图5是根据一个或多个实施例的包括权重阵列的ANN的示意图；
图6示出了根据本发明实施例的RPU器件的交叉杆阵列，以及示出RPU的操作的电压序列；
图7示出了根据本发明的一个或多个实施例的制造平面扩散FET700的示例方法的流程图；
图8示出了根据本发明的一个或多个实施例的示例SOI晶片800的截面图；
图9示出了根据本发明的一个或多个实施例的示例FET结构；
图10示出了根据本发明的一个或多个实施例的在形成源极/漏极和能量势垒之后的示例FET结构；
图11示出了根据本发明的一个或多个实施例的在此描述的FET结构中的能量势垒对电流电平的影响；
图12示出了根据本发明的一个或多个实施例的在此描述的FET结构中的能量势垒对电流电平的影响；
图13示出了根据本发明的一个或多个实施例的在此描述的FET结构中的能量势垒对电流电平的影响；
图14示出了根据本发明的一个或多个实施例的在形成栅极叠层之后的示例FET结构；
图15示出了根据本发明的一个或多个实施例的在FET800中存储权重的实施例；
图16示出了根据本发明的一个或多个实施例的在FET800中存储权重的实施例；
图17示出了根据本发明的一个或多个实施例的将权重存储在FET800中的另一实施例；
图18示出了根据本发明的一个或多个实施例的FET的示例半导体结构；
图19示出了根据本发明的一个或多个实施例的在此描述的III-V HBFET结构1800中的能量势垒对电流电平的影响；
图20示出了根据本发明的一个或多个实施例的在此描述的SiGe-SiHBFET结构1800中的能量势垒对电流水平的影响；
图21示出根据本发明的一个或多个实施例在HBFET1800中存储权重的实施例；
图22示出了根据本发明的一个或多个实施例的将权重存储在HBFET1800中的实施例；
图23示出了根据本发明的一个或多个实施例的将权重存储在HBFET1800中的另一实施例；
图24示出了根据本发明的一个或多个实施例的使用用于HBFET的垂直半导体结构的示例RPU阵列600；
图25示出了根据本发明的一个或多个实施例的HBFET2400区域的衬底制备；
图26示出了根据本发明的一个或多个实施例的制造期间的HBFET2400的随后的中间结构；
图27示出了根据本发明的一个或多个实施例的制造期间的HBFET2400的随后的中间结构；
图28示出了根据本发明的一个或多个实施例的制造期间的HBFET2400的随后的中间结构；
图29示出了根据本发明的一个或多个实施例的制造期间的HBFET2400的随后的中间结构；
图30示出了根据本发明一个或多个实施例的在制造半导体器件的示例性方法的中间操作期间在顶部间隔物开口和顶部漏极形成之后的VFET结构的截面图；
图31示出了根据本发明的一个或多个实施例的制造期间的垂直HBFET结构的截面图；
图32示出了根据本发明的一个或多个实施例的制造期间的垂直HBFET结构的截面图；
图33示出了根据本发明的一个或多个实施例的制造期间的垂直HBFET结构的截面图；
图34示出了根据本发明的一个或多个实施例的制造期间的垂直HBFET结构的截面图；
图35示出了根据本发明的一个或多个实施例的HBFET2400和RPU阵列600之间的连接；
图36示出了根据本发明的一个或多个实施例在制造期间将HBFET2400连接到RPU阵列600的垂直HBFET结构的截面图；
图37示出了根据本发明的一个或多个实施例的隧道FET3700的实施例；
图38示出了根据本发明的一个或多个实施例的在此描述的隧道FET结构对电流电平的影响；
图39示出了根据本发明的一个或多个实施例的在此描述的隧道FET结构对电流电平的影响；
图40示出了根据本发明的一个或多个实施例的在此描述的隧道FET结构中的能量势垒对电流电平的影响；
图41示出根据本发明的一个或多个实施例的在隧道FET3700中存储权重的实施例；
图42示出根据本发明的一个或多个实施例的在隧道FET3700中存储权重的实施例；
图43示出了根据本发明的一个或多个实施例的将权重存储在隧道FET3700中的另一实施例；
图44示出了根据本发明的一个或多个实施例的使用具有这里描述的非对称FET结构的RPU阵列的正向传递；
图45示出了根据本发明的一个或多个实施例的使用具有这里描述的非对称FET结构的RPU阵列的反向传递；
图46示出了根据本发明的一个或多个实施例的扩散FET的示例对称半导体结构；以及
图47示出了根据本发明的一个或多个实施例的HBFET的示例对称半导体结构。
这里描述的附图是说明性的。在不脱离本发明的精神的情况下，可以对其中描述的附图或操作进行许多变化。例如，可以以不同的顺序执行动作，或者可以添加、删除或修改动作。
在附图和以下对所述实施例的详细描述中，附图中所示的各种元件具有两个、三个或四个数字参考标号。除了少数例外，每个附图标记的最左边的数字对应于其中首先示出其元件的附图。
具体实施方式
在此参考相关附图描述本发明的各种实施例。在不偏离本发明的范围的情况下，可以设计本发明的替代实施例。在以下描述和附图中，在元件之间阐述了各种连接和位置关系(例如，上方、下方、相邻等)。除非另有说明，这些连接和/或位置关系可以是直接的或间接的，并且本发明并不旨在在这方面进行限制。因此，实体的偶联可以指直接或间接偶联，并且实体之间的位置关系可以是直接或间接位置关系。此外，本文所述的各种任务和过程步骤可并入具有本文未详细描述的额外步骤或功能性的更综合程序或过程中。
以下定义和缩写用于解释权利要求和说明书。如本文所用，术语“包含”、“包括”、“具有”、“含有”或其任何其它变型旨在涵盖非排他性的包括。例如，包括一系列要素的组合物、混合物、工艺、方法、制品或装置不一定仅限于那些要素，而是可以包括未明确列出的或此类组合物、混合物、工艺、方法、制品或装置固有的其他要素。
另外，术语“示例性”在本文中用于表示“用作示例、实例或说明”。在此描述为“"示例性”的任何实施例或设计不一定被解释为比其它实施例或设计更优选或有利。术语“至少一个”和“一个或多个”可以理解为包括大于或等于一的任何整数，即一、二、三、四等。术语“多个”可以理解为包括大于或等于二的任何整数，即二、三、四、五等。术语“连接”可以包括间接“连接”和直接“连接”两者。
术语“约”、“基本上”、“大约”及其变体旨在包括与基于提交本申请时可用的设备的特定量的测量相关联的误差度。例如，“约”可以包括给定值的±8％或5％或2％的范围。
为了简洁起见，在此可能详细描述或可能不详细描述与半导体器件和集成电路(IC)制造有关的常规技术。此外，本文所述的各种任务和过程步骤可并入具有本文未详细描述的额外步骤或功能性的更综合程序或过程中。特别是，半导体装置和基于半导体的IC的制造中的各种步骤是公知的，因此为了简洁起见，许多传统步骤将在此仅简要提及或将被完全省略而不提供公知的工艺细节。
现在转到与本发明的方面更具体相关的技术的概述，在当代的半导体器件制造工艺中，在单个晶片上制造大量的半导体器件，例如场效应晶体管(FET)。此外，一些非平面晶体管架构，例如垂直场效应晶体管(VFET)，采用可以在有源区外部接触的半导体鳍和侧栅，导致增加的器件密度和一些在横向器件上的增加的性能。在VFET中，源极至漏极电流在垂直于衬底的主表面的方向上流动。例如，在已知的VFET配置中，主衬底表面是水平的，并且垂直鳍片或纳米线从衬底表面向上延伸。鳍片或纳米线形成晶体管的沟道区。源极区和漏极区被布置与沟道区的顶端和底端电接触，而栅极设置在鳍片或纳米线侧壁中的一个或多个上。
然而，在提供具有与横向器件相同或更优的性能特性的VFET方面存在挑战。在VFET中，从结构的顶部形成到底部源极/漏极(S/D)的接触，使得底部S/D接触与栅极重叠。这种垂直堆叠的配置与VFET的减小的占用面积组合导致栅极与衬底的S/D区之间的大寄生电容。两个导体之间的寄生电容(也称为导体对导体电容)是导体的长度和厚度以及分开导体的距离的函数。寄生电容导致不期望的器件效应，例如电阻-电容(RC)延迟、功率耗散和串扰。RC延迟是指在电路中经历的信号速度或传播的延迟，其作为电路组件的电阻和电容的乘积的函数。不幸的是，寄生电容随着器件尺寸和元件间距的缩小而持续增加，以满足对更小电子器件的日益增长的需求。传统的减小VFET衬底的栅极和S/D区之间的寄生电容的方法还没有完全成功。例如，在传统的VFET中，在栅极和底部S/D区之间形成薄底部间隔物以在某种程度上减轻寄生电容。然而，在传统VFET中的这种薄底部间隔物的厚度受到沟道长度要求的限制。因此，寄生电容保持相对较高，并且需要更好的解决方案。
现在转到本发明的方面的概述，本发明的一个或多个实施例提供配置成提供具有可控电阻的FET的方法和结构。这种FET改进了系统，例如用于实现人工神经网络(ANN)的电子电路和器件。特别地，实现ANN的技术挑战是深度神经网络应用的学习速度要求(进一步描述)。本发明的各方面提供了通过促进满足学习速度要求的模拟权重更新组件来解决这样的技术挑战的技术方案。
此外，提供了使用电阻处理单元(RPU)阵列的ANN实现的简要描述。本发明的这些方面有助于提供可以在这种ANN实现中使用的半导体器件，例如，用于在RPU阵列的交叉点处存储权重。应当注意，可以以不同于上述示例的方式来使用这里描述的半导体器件。
预先应当理解，尽管在生物神经网络的上下文中描述了本发明的一个或多个实施例，其中特别强调了对大脑结构和功能进行建模，但是本文所陈述的教导的实现不限于对特定环境进行建模。相反，本发明的实施例能够对任何类型的环境建模，包括例如天气模式、从因特网收集的任意数据等，只要对环境的各种输入可被转换成向量。因此，尽管本发明的实施例涉及电子系统，但为了便于参考和解释，使用诸如神经元、可塑性和突触等神经术语来描述电子系统的各方面。应当理解，对于本文对电子系统的任何讨论或说明，神经术语或神经简写符号的使用是为了便于参考，并且旨在涵盖所描述的神经功能或神经组件的神经形态、ANN等效物。
人工神经网络(ANN)可以用于估计或近似依赖于大量输入并且通常未知的系统和函数。神经网络使用基于互连“神经元”概念的一类算法。在典型的神经网络中，神经元具有对输入进行操作的给定激活函数。通过确定适当的连接权重(也称为“训练”的过程)，神经网络实现了对诸如图像和字符之类的期望模式的有效识别。通常，这些神经元被分组为“层”，以便使组之间的连接更明显，并且对值的每次计算更明显。训练神经网络是计算密集的过程。
ANN通常被实现为互连处理器元件的所谓“神经形态”系统，所述互连处理器元件充当模拟的“神经元”并且以电子信号的形式在彼此之间交换“消息”。类似于在生物神经元之间携带信息的突触神经递质连接的所谓“可塑性”，在模拟神经元之间携带电子信息的ANN中的连接具有对应于给定连接的强或弱的数字权重。权重可以基于经验来调整和调谐，使得ANN适应于输入并且能够学习。例如，用于手写识别的ANN由一组输入神经元定义，该组输入神经元可以由输入图像的像素激活。在由网络设计者确定的函数加权和变换之后，这些输入神经元的激活然后被传递到其它下游神经元，其通常被称为“隐藏”神经元。重复该过程直到激活输出神经元。激活的输出神经元确定哪个字符被读取。
交叉杆阵列，也称为交叉点阵列或交叉线阵列，是用于形成各种电子电路和器件的高密度、低成本电路结构，包括ANN结构、神经形态微芯片和超高密度非易失性存储器。一种基本的交叉杆阵列配置包括一组导电行线和形成为与该组导电行线交叉的一组导电列线。两组导线之间的交叉部分由所谓的交叉点器件分开，交叉点器件可以由薄膜材料形成。
交叉点设备实际上用作神经元之间的ANN加权连接。纳米级器件，例如具有“理想”导电状态切换特性的忆阻器，通常被用作交叉点器件，以便以高能量效率模拟突触可塑性。理想忆阻器材料的导电状态(例如，电阻)可以通过控制在行线和列线的各个线之间施加的电压来改变。可以通过改变忆阻器材料在交叉处的导电状态以实现高导电状态或低导电状态来存储数字数据。忆阻器材料还可以被编程为通过选择性地设置材料的导电状态来保持两个或更多个不同的导电状态。忆阻器材料的导电状态可以通过跨材料施加电压并测量通过目标交叉点器件的电流来读取。
为了限制功耗，ANN芯片架构的交叉点器件通常被设计为利用离线学习技术，其中一旦已经解析了初始训练阶段，目标函数的近似就不改变。离线学习允许交叉开关型ANN架构的交叉点器件被简化，使得它们消耗非常少的功率。
尽管存在较低功耗的可能性，但执行离线训练可能是困难的且资源密集的，因为在训练期间通常需要修改ANN模型中的大量可调整参数(例如，权重)以匹配训练数据的输入-输出对。因此，简化ANN架构的交叉点设备以使节能、离线学习技术优先，这通常意味着训练速度和训练效率未被优化。
ANN创建处理元件之间的连接，而不是利用操纵零和一的传统数字模型，所述处理元件基本上是正在被估计或近似的核心系统功能的功能等效物。例如，IBMTM的SYNAPSETM计算机芯片是电子神经形态机器的中心组件，其试图向哺乳动物大脑提供类似的形式、功能和架构。尽管IBM SyNapse计算机芯片使用与传统计算机芯片相同的基本晶体管组件，但是其晶体管被配置为模仿神经元及其突触连接的行为。IBM SyNapse计算机芯片使用仅超过一百万个模拟“神经元”的网络来处理信息，所述模拟“神经元”使用类似于生物神经元之间的突触通信的电尖峰来彼此通信。IBM SyNapse架构包括读取存储器(即，模拟的“突触”)并执行简单操作的处理器(即，模拟的“神经元”)的配置。这些处理器之间的通信通常位于不同的核心中，并且由片上网络路由器来执行。
现在将参考图1、2和3提供典型ANN如何操作的一般描述。如本文先前所述，典型的ANN对人脑建模，人脑包括约十亿个相互连接的称为神经元的细胞。图1描绘了具有将其连接至上游输入112、114、下游输出116和下游“其他”神经元118的路径104、106、108、110的生物神经元102的简化图，其如所示进行配置和布置。每个生物神经元102通过路径104、106、108、110发送和接收电脉冲。这些电脉冲的性质以及它们在生物神经元102中如何被处理主要负责整个脑功能。生物神经元之间的路径连接可以是强的或弱的。当给定神经元接收输入脉冲时，神经元根据神经元的功能处理输入，并将功能的结果发送到下游输出和/或下游“其他”神经元。
生物神经元102在图2中被建模为具有数学函数f(x)的节点202，所述数学函数由图2中所示的等式描述，节点202从输入212、214获取电信号，将每个输入212、214乘以其相应连接路径204、206的强度，获取输入的总和，将所述总和通过函数f(x)传递，并且生成结果216，其可以是到另一节点的最终输出或输入，或者两者。在本说明书中，星号(*)用于表示乘法。微弱输入信号乘以很小的连接强度数，因此微弱输入信号对功能的影响很小。类似地，强输入信号乘以较高的连接强度数，因此强输入信号对功能的影响较大。函数f(x)是设计选择，并且可以使用各种函数。f(x)的示例设计选择是双曲正切函数，其采用先前和的函数并且输出负一与正一之间的数。
图3示出了被组织为加权方向图的简化ANN模型300，其中人工神经元是节点(例如302、308、316)，并且其中加权有向边(例如m1到m20)连接节点。ANN模型300被组织为使得节点302、304、306是输入层节点，节点308、310、312、314是隐藏层节点，而节点316、318是输出层节点。每个节点通过连接路径连接到相邻层中的每个节点，连接路径在图3中被描述为具有连接强度m1到m20的方向箭头。虽然仅示出了一个输入层、一个隐藏层和一个输出层，但是实际上，可以提供多个输入层、隐藏层和输出层。
类似于人脑的功能，ANN300的每个输入层节点302、304、306直接从源(未示出)接收输入x1、x2、x3，而没有连接强度调整并且没有节点求和。因此，y1＝f(x1)、y2＝f(x2)和y3＝f(x3)，如图3底部列出的等式所示。每个隐藏层节点308、310、312、314根据与相关连接路径相关联的连接强度从所有输入层节点302、304、306接收其输入。因此，在隐藏层节点308中，y4＝f(M1*y1+M5*y2+M9*y3)，其中*表示乘法。针对隐藏层节点310、312、314和输出层节点316、318执行类似的连接强度乘法和节点求，如由定义图3的底部处描述的函数y5到y9的等式所示。
ANN模型300一次处理一个数据记录，并且它通过将记录的初始任意分类与记录的已知实际分类进行比较来“学习”。使用训练方法被称为“反向传播”(即，“错误的反向传播”)，来自第一记录的初始分类的错误被反馈到网络中，并且被用于第二次修改网络的加权连接，并且该反馈过程继续多次迭代。在ANN的训练阶段，每个记录的正确分类是已知的，并且因此可以向输出节点分配“正确”值。例如，对于对应于正确类的节点，节点值为“1”(或0.9)，而对于其它节点，节点值为“0”(或0.1)。因此，可以将网络的输出节点的计算值与这些“正确”值进行比较，并计算每个节点的误差项(即，“增量”规则)。然后，这些误差项被用于调整隐藏层中的权重，使得在下一次迭代中，输出值将更接近“正确”值。
存在许多类型的神经网络，但是最广泛的两个类别是前馈和反馈/递归网络。ANN模型300是具有输入、输出和隐藏层的非递归前馈网络。信号只能在一个方向上传播。输入数据被传递到执行计算的处理元件层上。每个处理元件基于其输入的加权和进行其计算。新的计算值然后变成馈送下一层的新输入值。这个过程继续，直到它已经通过所有层并确定输出。有时使用阈值传递函数来量化输出层中神经元的输出。
反馈/递归网络包括反馈路径，这意味着信号可以使用环路在两个方向上传播。允许节点之间的所有可能连接。因为在这种类型的网络中存在环路，所以在某些操作下，它可以变成连续改变直到它达到平衡状态的非线性动态系统。反馈网络经常用于关联存储器和优化问题，其中网络寻找互连因素的最佳布置。
前馈和递归ANN架构中的机器学习的速度和效率取决于ANN交叉杆阵列的交叉点器件如何有效地执行典型机器学习算法的核心操作。尽管机器学习的精确定义难以公式化，但ANN上下文中的学习过程可被视为更新交叉点装置连接权重的问题，使得网络可有效地执行特定任务。交叉点装置通常从可用的训练模式中学习必要的连接权重。通过迭代地更新网络中的权重，性能随时间而提高。ANN不遵循由人类专家指定的一组规则，而是从代表性示例的给定集合中“学习”底层规则(如输入-输出关系)。因此，学习算法通常可以被定义为学习规则被用于更新和/或调整相关权重的过程。
这三种主要的学习算法范例是监督的、无监督的和混合的。在监督学习或用“教师”学习中，为网络提供每个输入模式的正确答案(输出)。确定权重以允许网络产生尽可能接近已知正确答案的答案。强化学习是监督学习的变型，其中网络仅提供有关于网络输出的正确性的评判，而不是正确的回答本身。相反，无监督学习或没有教师的学习不需要与训练数据集中的每个输入模式相关联的正确答案。它探索数据中的底层结构或数据中的模式之间的相关性，并根据这些相关性将图案组织成类别。混合学习组合了监督式学习和非监督式学习。部分权重通常通过监督学习来确定，而其它部分权重通过非监督学习来获得。
如本文先前所述，为了限制功耗，ANN芯片架构的交叉点器件通常被设计为利用离线学习技术，其中一旦初始训练阶段已经被解析，目标函数的近似就不改变。离线学习允许交叉开关型ANN架构的交叉点器件被简化，使得它们消耗非常少的功率。
尽管存在较低功耗的可能性，但执行离线训练可能是困难的且资源密集的，因为在训练期间通常需要修改ANN模型中的大量可调整参数(例如，权重)以匹配训练数据的输入-输出对。图4描述了典型的读-处理-写(read-process-write)权重更新操作的简化图示，其中CPU/GPU核(即，模拟的“神经元”)读取存储器(即，模拟的“突触”)并执行权重更新处理操作，然后将更新的权重写回存储器。因此，简化ANN架构的交叉点设备以使节能、离线学习技术优先，这通常意味着训练速度和训练效率未被优化。
图5示出了人工神经网络(ANN)架构500。在前馈操作期间，一组输入神经元502各自并行地向权重504的相应行提供输入电压。权重504是交叉点器件，例如RPU。权重504各自具有可设置的电阻值，使得电流输出从权重504流到相应的隐藏神经元506以表示加权输入。由给定权重输出的电流被确定为
Figure BDA0002547272400000121
其中V是来自输入神经元502的输入电压，并且r是权重504的设置电阻。来自每个权重的电流按列相加，并且流向隐藏神经元506。一组参考权重507具有固定电阻，并且将它们的输出组合成提供给每个隐藏神经元506的参考电流。因为电导值只能是正数，所以需要一些参考电导来编码矩阵中的正值和负值。由权重504产生的电流是连续取值的并且是正的，因此参考权重507用于提供参考电流，在该参考电流之上，电流被认为具有正值，而在该参考电流之下，电流被认为具有负值。通过促进FET的电阻值(r)是可控的，并且可控制在预定阈值(例如，10MΩ、90MΩ、99MΩ、100MΩ等)以上，本文描述的技术方案促进使用FET作为RPU阵列中的交叉点处的权重存储部件。或者，在每个交叉点的电容器存储权重，FET便于从电容器读取值。
隐藏神经元506使用来自权重阵列504和参考权重507的电流来执行一些计算。隐藏神经元506然后将它们自己的电压输出到权重507的另一阵列。该阵列以相同的方式执行，其中一列权重504从它们各自的隐藏神经元506接收电压，以产生按行相加并且被提供给输出神经元508的加权电流输出。
应当理解，通过插入阵列的附加层和隐藏神经元506，可以实现任何数量的这些级。还应当注意，一些神经元可以是向阵列提供恒定电压的恒定神经元(constant neuon)509。恒定神经元509可以存在于输入神经元502和/或隐藏神经元506之间，并且仅在前馈操作期间使用。
在反向传播期间，输出神经元508提供反向跨越权重阵列504的电压。输出层将所生成的网络响应与训练数据进行比较并计算误差。该误差作为电压脉冲被施加到阵列，其中脉冲的高度和/或持续时间与误差值成比例地调制。在该示例中，权重504的行从相应的输出神经元508并行地接收电压，并且将该电压转换成电流，该电流逐列相加以向隐藏神经元506提供输入。隐藏神经元506提供加权反馈信号与其前馈计算的导数的组合，并且在将反馈信号电压输出到其相应列的权重504之前存储误差值。这种反向传播通过整个网络500，直到所有隐藏神经元506和输入神经元502都存储了误差值。
在权重更新期间，输入神经元502和隐藏神经元506正向施加第一权重更新电压，并且输出神经元508和隐藏神经元506通过网络500反向施加第二权重更新电压。这些电压的组合在每个加权504内产生状态变化，使得加权504呈现新的电阻值。以这种方式，可以训练权重504以使神经网络500适应其处理中的误差。应当注意，前馈、后向传播和权重更新这三种操作模式彼此不重叠。
如本文先前所述，为了适应深度神经网络应用的学习速度要求，本发明的实施例提供了模拟权重更新组件。例如，交叉结构中的电阻处理单元(RPU)可以实现并行矩阵乘法并提高神经网络训练速度。对于通常包含＞1百万加权元素的大型神经网络，每个加权元素是高电阻，大约10MΩ，并且电阻需要是可变的。场效应晶体管(FET)的电阻可以由栅极电势很好地控制，它是作为用于实现这种神经网络的加权元件的候选。然而，现代FET的电阻在10kΩ的范围内，因此，它必须增加～1000倍以满足规格。本发明的实施例解决了这种技术挑战，并提供了满足这种规范的FET结构，从而便于使用RPU交叉条结构实现神经网络。
现在转到本发明的概述，一个或多个实施例涉及可编程电阻性交叉点部件，在此称为交叉点器件，或电阻处理单元(RPU)，其提供本地数据存储功能和本地数据处理功能。换句话说，当执行数据处理时，并行地和本地地更新存储在每个RPU处的值，这消除了将相关数据移入和移出处理器和单独的存储元件的需要。另外，由所述RPU提供的本地数据存储和本地数据处理加速了ANN实现诸如矩阵乘法等算法的能力。因此，实现具有所描述的RPU的机器学习ANN架构使得能够实现优化ANN的速度、效率和功耗的实现。所描述的RPU和所得到的ANN架构改进了整体ANN性能，并且使得能够实现更宽范围的实际ANN应用。
本发明的交叉杆结构的RPU能够实现并行矩阵乘法，大大提高了神经网络训练速度。对于通常包含多于1百万个加权元素的大型神经网络，每个加权元素必须是高电阻，大约10MΩ，并且电阻必须是可变的。例如，其电阻可以由栅极电势很好地控制的FET是作为神经网络的加权元件的一个候选。然而，现代FET的电阻在10kΩ的范围内，基本上低于实现大型神经网络所需的电阻(几乎低1000倍以满足规范)。通过促进具有在基本上更高的范围(诸如10MΩ-100MΩ)中的增加的可控电阻的重量存储元件，本文描述的发明解决了这样的技术挑战。
在一个或多个示例中，FET结构中的两个电荷传输变化显著地增加了FET的可控电阻，使得FET能够被用作RPU阵列中的权重存储元件。
图6示出了根据本发明实施例的RPU器件的交叉杆阵列，以及示出RPU的操作的电压序列。图6是根据本发明实施例的执行前向矩阵乘法、后向矩阵乘法和权重更新的二维(2D)交叉开关阵列600的示图。交叉杆阵列600由一组导电行线802、804、806和与该组导电行线802、804和806交叉的一组导电列线808、810、812和814形成。行导线组和列导线组之间的交叉点由RPU分开，RPU在图6中被示为电阻元件，每个电阻元件具有其自己的可调整/可更新的电阻权重，分别被描述为σ11、σ21、σ31、σ41、σ12、σ22、σ32、σ42、σ13、σ23、σ33和σ43。为了便于说明，在图6中仅有一个RPU820被标以参考数字，在正向矩阵乘法中，RPU的导电状态(即，存储的权重)可以通过在RPU两端施加电压并测量通过RPU的电流来读取。
输入电压V1、V2、V3分别被施加到行线802、804、806。每个列线808、810、812、814对由每个RPU沿特定列线产生的电流I1、I2、I3、I4求和。例如，如图6所示，列线814产生的电流I4根据等式I4＝V1σ41+V2σ42+V3σ43。因此，阵列600通过将存储在RPU中的值乘以行线输入来计算正向矩阵乘法，行线输入由电压V1、V2、V3定义。后向矩阵乘法非常类似。在反向矩阵乘法中，电压被施加到列导线808、810、812、814，然后从行导线802、804、806读取。对于以下更详细描述的权重更新，电压被同时施加到列线和行线，并且存储在相关RPU设备中的电导值全部并行更新。因此，使用RPU装置本身加上阵列600的相关行或列线，在阵列600的每个RPU820本地执行权重更新所需的乘法和加法操作。
继续附图6的示意图，根据一个或多个实施例，现在将提供用于RPU820的正权重更新方法及其在导电行线806和导电列线812的交叉处的相应权重σ33的操作。更新发生器电路(未示出)被提供在交叉杆阵列600的外围处，并被用作外围“转换器”，以便生成以随机比特流形式的必要电压脉冲，该电压脉冲被施加到2D交叉杆阵列600的所有RPU。
因此，参考使用包括如本文所述的RPU的交叉点阵列实现的ANN，在阵列中，每个节点的电阻(或电导)的值确定节点之间的耦合，其中节点由阵列中的RPU器件表示。此外，在根据ANN训练交叉点阵列时，取决于期望的耦合，器件与器件之间的电阻(或电导)将不同。为了训练神经网络，必须主动地调整电阻值。一旦训练完成，电阻值在交叉点阵列电路的操作期间保持固定，直到开始新任务的训练。
下面通过参考附图详细描述根据本发明实施例的用于形成半导体器件的方法和半导体器件。
在此参考相关附图描述本发明的各种实施例。在不脱离本发明的范围的情况下，可以设计出替代实施例。注意，在以下描述和附图中的元件之间阐述了各种连接和位置关系(例如，上方、下方、相邻等)。除非另有说明，这些连接和/或位置关系可以是直接的或间接的，并且本发明并不旨在在这方面进行限制。因此，实体的耦接可以指直接或间接耦接，并且实体之间的位置关系可以是直接或间接位置关系。作为间接位置关系的一个例子，本说明书中提到在层“B”上形成层“A”包括这样的情况，其中一个或多个中间层(例如层“C”)在层“A”和层“B”之间，只要层“A”和层“B”的相关特性和功能基本上不被中间层改变。
为了下文描述的目的，术语“上”、“下”、“右”、“左”、“垂直”、“水平”、“顶部”、“底部”及其派生词应涉及所描述的结构和方法，如附图中所定向的。术语“覆盖”、“在顶部上”、“定位在”或“定位在顶部”表示第一元件例如第一结构存在于第二元件例如第二结构上，其中中间元件例如界面结构可存在于第一元件和第二元件之间。术语“直接接触”是指第一元件(例如第一结构)和第二元件(例如第二结构)在两个元件的界面处没有任何中间导电、绝缘或半导体层的情况下连接。应注意，术语“对..具有选择性”，诸如，例如“第一元件对第二元件具有选择性”意指第一元件可被蚀刻且第二元件可充当蚀刻停止层。术语“约”旨在包括与基于提交本申请时可用的设备的特定量的测量相关联的误差度。例如，“约”可以包括给定值的±8％或5％或2％的范围。
然而，作为背景，现在将提供可用于实施本发明的一个或一个以上实施例的半导体装置制造工艺的更一般描述。尽管在实现本发明的一个或多个实施例中使用的特定制造操作可以是单独已知的，但是所描述的操作的组合和/或本发明的结果结构是独特的。因此，结合根据本发明的具有接触电阻减小的紧密封装的垂直晶体管的半导体装置的制造而描述的操作的独特组合利用在半导体(例如，硅)衬底上执行的多种个别已知的物理及化学工艺，其中一些工艺在紧接的以下段落中描述。
通常，用于形成将被封装到IC中的微芯片的各种工艺分为四个一般类别，即，膜沉积、去除/蚀刻、半导体掺杂和图案化/光刻。沉积是将材料生长、涂覆或以其它方式转移到晶片上的任何工艺。可用的技术包括物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、电化学沉积(ECD)、分子束外延(MBE)以及最近的技术，以及原子层沉积(ALD)等。
去除/蚀刻是从晶片去除材料的任何工艺。实例包括蚀刻工艺(湿法或干法)和化学机械平坦化(CMP)等。湿蚀刻工艺，例如缓冲氢氟酸(BHF)蚀刻，是一种使用液体化学品或蚀刻剂从表面去除材料的材料去除工艺。一种干蚀刻工艺，例如反应离子蚀刻(RIE)，使用化学反应等离子体，通过将材料暴露于离子轰击，从暴露的表面除去部分材料，以除去材料，例如半导体材料的掩模图案。等离子体是在低压(真空)下通过电磁场产生的。
半导体掺杂是通过掺杂例如晶体管源极和漏极，通常通过扩散和/或通过离子注入来改变电特性。这些掺杂工艺之后是炉退火或快速热退火(RTA)。退火用于激活注入的掺杂剂。导体(例如，多晶硅、铝、铜等)和绝缘体(例如，各种形式的二氧化硅、氮化硅等)的膜用于连接和隔离晶体管及其部件。半导体衬底的各个区域的选择性掺杂允许衬底的导电性随着电压的施加而改变。通过形成这些各种组件的结构，可构建数百万个晶体管并将其布线在一起以形成现代微电子装置的复杂电路。
半导体光刻是在半导体衬底上形成三维浮雕图像或图案，以便随后将图案转移到衬底上。在半导体光刻中，图案由称为光致抗蚀剂的光敏聚合物形成。为了构建构成晶体管的复杂结构和连接电路的数百万个晶体管的许多布线，重复多次光刻和蚀刻图案转移步骤。印刷在晶片上的每个图案与先前形成的图案对准，并且缓慢地建立导体、绝缘体和选择性掺杂区域以形成最终器件。
在一个或多个实施例中，使用半导体条带(semiconductor strips)，例如多晶硅形成电阻元件。可以掺杂该条带，以控制半导体的电阻率。通常，电阻值可以使用不同尺寸的条带来改变。然而，常规方法可包括修整多个光刻掩模以确保与条带的末端形成接触。
现在转到本发明的各方面的概述，一个或多个实施例提供了制造具有交叉点阵列的半导体器件的方法，该交叉点阵列包括具有可控的高电阻值(＞10MΩ)的多个交叉点装置。在一个或多个实施例中，使用光学光刻和/或电子束光刻，随后是选择性等离子体蚀刻，以制造包括多个交叉点器件的交叉点阵列。
图7示出了根据本发明的一个或多个实施例的制造平面扩散FET的示例方法的流程图。该方法包括提供衬底805，例如绝缘体上硅(SOI)晶片或任何其它半导体衬底(702)。
图8示出了根据本发明的一个或多个实施例的用于制造半导体器件800的示例晶片805的截面图。在一个或多个示例中，晶片800是轻掺杂的。在晶片800是SOI的情况下，其可进一步包括衬底805上的绝缘体层(例如，掩埋氧化物(BOX)层或其它合适的绝缘体层)。
返回参考图7，平面FET的制造方法还包括在衬底805中图案化FET结构的源极区825和沟道区827(704)。
图9示出了根据本发明的一个或多个实施例的示例FET结构。FET结构包括浅沟槽隔离(STI)区820，以在半导体层805内限定器件区。在一个或多个示例中，执行图案化和掺杂工艺以形成源极区和漏极区825和827。在源极区和漏极区之间将是指定的沟道区850。通过光刻和离子注入和高温退火的掺杂工艺来执行图案化工艺。
此外，制造方法(图7)包括形成能量势垒区830(706)。
图10示出了根据本发明的一个或多个实施例的示例性FET结构，其在形成能量势垒830之后。除了源极825和漏极827之外，通过图案化和部分掺杂沟道850，在源极825和沟道850之间增加能量势垒830。对于预定尺寸Ld，能量势垒830在源极825(或漏极827)和沟道850之间的区域中产生。
通过与对沟道850执行的掺杂相比更重地掺杂能量势垒830的区域来产生能量势垒830。例如，在离子注入的情况下，能量势垒830比沟道850(P-)掺杂得更重(P+)，并且源极825和漏极827是N掺杂的，从而形成N-P-N FET。在其它实施例中，通过注入离子以掺杂与沟道850(N-)相比更重(N+)的能量势垒830，并注入要掺杂(P)的源极825和漏极827，来制造P-N-P FET。
掺杂区(825、827、830)可通过各种方法形成于基板815中，例如植入法或等离子体掺杂法。在一个或多个示例中，它们可以被蚀刻掉并且用不同的方法再生长，例如，原位掺杂外延、外延后掺杂等。掺杂区可以通过任何合适的工艺形成，包括但不限于超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、有限反应处理CVD(LRPCVD)和MBE。在一些实施例中，掺杂区包括从气态或液态前体生长的外延半导体材料。
图11示出了根据本发明的一个或多个实施例的在此描述的FET结构中的能量势垒对电流电平的影响。曲线1110示出了扩散FET的导通状态，曲线1120示出了截止状态。在这两个曲线图中，示出了价带1135和导带1145。通常，在扩散FET中，“导通”状态电流由从源极825经由沟道850到漏极827的扩散电流控制。在这里描述的FET结构中，电流水平由源极825和额外掺杂区域830之间的能量势垒高度(标记为H)支配。此势垒高度可由穿过侧壁间隔物的栅极电压来调制。该间隔物为一绝缘层，较佳为高介电常数的介电质。栅极上的电荷在间隔物中产生边缘场(fringing field)，通过该边缘场调制能量势垒的高度。
图12示出了根据本发明的一个或多个实施例的在此描述的FET结构中的能量势垒对电流电平的影响。所示出的曲线示出了没有能量势垒830的典型FET的第一传递特性1210与具有能量势垒830的扩散FET的第二传递特性1220的比较。可以看出，具有能量势垒830的扩散FET具有较低的电流。应注意，图12中的曲线说明来自特定实例情形的结果值，且在其它实例中，曲线可不同于所说明的曲线。
图13示出了根据本发明的一个或多个实施例的在此描述的FET结构中的能量势垒对电流电平的影响。所说明的曲线图示出了具有能量势垒830的扩散FET的电阻作为具有额外掺杂的能量势垒区830的不同长度(Ld)的栅极电压的函数。例如，该曲线图示出了当Ld分别被设置在16nm(1330)、18nm(1320)和20nm(1310)时FET的电阻。应当注意，Ld的值可以不同于上述示例性值，使得FET电阻以不同于图13所示的方式改变。
返回参考图7，平面FET的制造方法还包括常规处理，以便形成栅极叠层840(708)。
图14示出了根据本发明的一个或多个实施例的在形成栅极叠层之后的示例FET结构。FET结构还包括在器件区域内的指定沟道区850上方的栅极叠层840(例如，栅极电介质层841、栅极电介质层841上的栅极导体层842和栅极导体层842上的盖层843，例如氮化物盖层)。通常，栅极电介质层是硅的氧化物，但是可以使用适于用作栅极电介质的任何材料。其它栅极介电材料的实例包括HfO2和Al2O3。栅极导体层842可以由金属和/或多晶硅或用作半导体器件800的栅电极的任何其它材料构成。
此外，在栅极叠层840(710)的相对侧上形成栅极侧壁间隔物845。在一个或多个示例中，取决于集成方案(例如，后期或早期)，也可以形成源极/漏极延伸区和/或晕圈区。上述传统处理的细节是公知的，并且被省略以允许读者集中于这里描述的实施例的突出方面。
此外，为了将权重存储在FET800中，FET器件800的栅极电势保持在某一值。这可以通过不同的结构来实现。
图15示出了根据本发明的一个或多个实施例的在FET800中存储权重的实施例。FET800与电容器1510连接。电荷被存储在板上以提供栅极电压，存储的电荷代表存储在RPU阵列600中的交叉点处的权重。应当注意，为了简化说明，在图15中仅示出了FET器件800的一些部分。
图16示出了根据本发明的一个或多个实施例的在FET800中存储权重的实施例。将电荷存储层1610(例如浮动栅极)添加到栅极叠层840。电荷可以存储在电荷存储层1610中以提供栅极电压。电荷存储层1610由多晶硅组成。在一个或多个示例中，在电荷存储层1610之后添加另一栅极电介质层841，随后是栅极叠层840中的其他层，诸如用于电极的导电材料层842。
图17示出了根据本发明的一个或多个实施例的将权重存储在FET800中的另一实施例。这里，栅极叠层包括栅极电介质层841，随后是第一导电材料层842。随后添加铁电材料层(ferroelelectric material layer)1710，例如由二氧化铪(HfO2)组成。铁电层1710的极化在隔离物中感应出电场以调制层830中的能量势垒的高度。此外，栅极叠层840包括第二导电材料层842，以形成控制栅电极。第一导电材料层842解决了铁电材料层1710的去极化的技术挑战。
此外，在一个或多个示例中，通过侧壁845电介质以间接方式调制源825与沟道850之间的能量势垒830。例如，侧壁845可以由二氧化铪(HfO2)构成，并且氮化钛(TiN)沉积用于形成高k电介质层。因此，铁电层1710和侧壁845形成金属高介电常数(MHK)栅极叠层。
因此，这里描述的一个或多个平面扩散FET半导体器件提供了对提供可控电阻特别是大于10MΩ电阻的技术挑战的技术解决方案。这种平面扩散FET可以用在作为执行矩阵乘法的RPU阵列600的一部分的交叉点器件中，例如用于实现ANN。
此外，根据本发明的一个或多个实施例，半导体FET是例如具有(III-V结构)的异质势垒FET(HBFET)。图18示出了根据本发明的一个或多个实施例的FET的示例半导体结构。异质势垒FET(III-V)结构1800(如图所示)类似于前面描述的扩散FET，但是代替使用掺杂区作为源极附近的能量势垒区830，异质势垒FET并入异质结材料。
例如，在HBFET1800中，源极825、漏极827和沟道850由III-V小带隙沟道构成，例如砷化铟镓(InGaAs)或锑化砷镓(GaAsSb)，以提高互补金属氧化物半导体(CMOS)晶体管的开关速度。此外，能量势垒830由宽带隙材料(例如磷化铟(InP))组成以形成异质势垒(hetero-barrier)。HBFET1800还包括具有由诸如Si3N4的隔离物材料构成的侧壁的栅极叠层840，其便于通过边缘场的异质势垒调制。在一个或一个以上示例中，对所述区进行掺杂以形成NPN HBFET，使得-源极区825及漏极区827经N+掺杂，且能量势垒830及沟道850经P-掺杂。应注意，在其它实例中，掺杂可不同以形成PNP HBFET。
图19示出了根据本发明的一个或多个实施例的在此所述的III-V HBFET结构1800中的能量势垒对电流电平的影响。曲线1910描绘HBFET的接通状态，且曲线1920描绘HBFET的断开状态。在这两个图中，示出了价带1935和导带1945。通常，在扩散FET中，“导通”状态电流由从源极区825经由沟道850到漏极区827的扩散电流控制。在这里描述的HBFET结构中，电流水平由源极区825和能量势垒区830之间的异质势垒能量势垒高度(标记为H)支配。此势垒高度可由穿过侧壁间隔物的栅极电压来调制。
根据本发明的一个或多个实施例，HBFET1800是Si-SiGe结构，其中源极825、漏极827和沟道850由应变硅锗(SiGe)或锗(Ge)构成。此外，能量势垒830由Si构成。HBFET1800还包括具有由诸如Si3N4的隔离物材料构成的侧壁的栅极叠层840。在一个或一个以上示例中，对所述区进行掺杂以形成NPN HBFET，使得源极825及漏极827经N+掺杂，且能量势垒830及沟道850经P-掺杂。应注意，在其它示例中，掺杂可不同以形成PNP HBFET。
图20示出了根据本发明的一个或多个实施例的在此描述的SiGe-Si HBFET结构1800中的能量势垒对电流水平的影响。曲线2010描绘了HBFET的导通状态，曲线2020描绘了HBFET的截止状态。在两个曲线图中，示出了价带2035和导带2045。通常，在扩散FET中，“导通”状态电流由从源极825经由沟道850到漏极827的扩散电流控制。在这里描述的HBFET结构中，电流水平由源极825和能量势垒区830之间的异质势垒能量势垒高度(标记为H)支配。该势垒高度可以由栅极电压调制。
此外，为了将权重存储在HBFET1800中，将HBFET装置1800的栅极电位保持在某一值。这可以通过不同的结构来实现。
图21示出了根据本发明的一个或多个实施例的在HBFET1800中存储权重的实施例。HBFET1800与电容1510连接。电荷被存储在板上以提供栅极电压，存储的电荷代表存储在RPU阵列600中的交叉点处的权重。应当注意，为了简化说明，在图21中仅示出了HBFET器件1800的一些部分。
图22示出了根据本发明的一个或多个实施例的将权重存储在HBFET 1800中的实施例。将电荷存储层1610(例如浮动栅极)添加到栅极叠层840。电荷可以存储在电荷存储层1610中以提供栅极电压。电荷存储层1610由多晶硅组成。在一个或多个示例中，在电荷存储层1610之后添加另一栅极电介质层841，随后是栅极叠层840中的其他层，诸如用于电极的导电材料层842。
图23示出了根据本发明的一个或多个实施例的将权重存储在HBFET1800中的另一实施例。这里，栅极叠层包括栅极电介质层841，随后是第一导电材料层842。随后添加铁电材料层1710，例如由二氧化铪(HfO2)组成。铁电层1710的极化在侧壁隔离物中感应出电场以调制层830的能量势垒高度。此外，栅极叠层840包括第二导电材料层842，以形成控制栅电极。第一导电材料层842解决了铁电材料层1710的去极化的技术挑战。
此外，在一个或多个示例中，通过侧壁845电介质以间接方式调制源极825与沟道850之间的能量势垒830。例如，侧壁845可以由二氧化铪(HfO2)构成，并且氮化钛(TiN)沉积用于形成高k电介质层。因此，铁电层1710和侧壁845形成金属高介电常数(MHK)栅极叠层。
因此，本文所述的一个或多个平面HBFET半导体器件为提供可控电阻，特别是大于10MΩ的电阻的技术挑战提供了技术解决方案。这样的平面HBFET可以用于作为执行矩阵乘法的RPU阵列600的一部分的交叉点器件中，例如用于实现ANN。
此外，根据本发明的一个或多个实施例，半导体HBFET可以是垂直HBFET。图24示出了根据本发明的一个或多个实施例的使用用于HBFET的垂直半导体结构的示例性RPU阵列600。RPU阵列600包括在每个交叉点处的垂直HBFET2400以及在每个交叉点处的附加电路(例如，电容、权重更新FET等)。示出了垂直HBFET2400沿轴A-A'的截面图。垂直HBFET2400可以包括根据本文所述的一个或多个实施例的能量势垒830(III-V或SiGe-Si或任何其它)。
在此，802、804、806是接触顶部器件端子(在这种情况下为漏区827)的顶部金属线(行导线)。底部接触(源极825)由在衬底上生长的半导体层形成，从而产生有源半导体区域808、810(列方向)。此外，垂直HBFET2400保留如图25-36中的工艺步骤所示的各种半导体层叠层，另一方面，HBFET2400外部的808、810的剩余区域被向下蚀刻到p+SiGe层2530，从而形成到区域808、810(未示出)中的HBFET的公共底部导体(列向)。
进一步描述RPU阵列600中的垂直HBFET2400的制造。用于描述制造方法的各种图示还使用沿A-A'轴的每个步骤的截面图。描述了用于基于Si-SiGe的结构的制造工艺，然而本领域技术人员可以使用该描述来制造如这里所述的其它类型的垂直HBFET。
图25示出了根据本发明的一个或多个实施例的HBFET2400区域的衬底制备(特别地，关于图20)。最初，在衬底2510上定义HBFET区域(例如，STI中的开口器件区域)。衬底2510可以是任何合适的衬底材料，例如SiC或绝缘体上半导体(SOI)等。在一些实施例中，衬底2510包括掩埋氧化物层(未描绘)。半导体有源区可以通过浅沟槽隔离(STI)2512与衬底2510的其它区域电隔离。STI2512可以是任何合适的电介质材料，例如氧化硅。可以使用形成器件到器件隔离2512的任何已知方式。在一些实施例中，通过首先在整个衬底上沉积电介质材料(2512)，然后使用蚀刻工艺打开有源半导体区域808、810，接着在上述开口内生长附加半导体层2520、2530、2540、2550、2560，来形成STI2512。在一些实施例中，通过首先在整个衬底2510上生长不同的半导体层2520、2530、2540、2550、2560，然后向下蚀刻到衬底2510以形成沟槽，用STI2512材料填充沟槽，并且使用例如CMP工艺对半导体层2560的表面进行平坦化，来形成STI2512。
因此，应变弛豫缓冲(SRB)区2520生长在衬底2510上。接着，在SRB区2520上生长P+SiGe(底部源极825)2530。进一步进行n-Si(异质势垒830)层2540的生长。随后，生长N-SiGe(沟道850)层2550。此外，生长P+SiGe(顶部漏极827)层2560。应注意，尽管将所述层描述为源极及漏极，但在其它实施例中，漏极层和源极层可互换。
例如，衬底的重掺杂区2530可以是通过各种方法在衬底2510中形成的源极区或漏极区，例如，原位掺杂外延、外延后掺杂、或通过注入和等离子体掺杂。重掺杂区2530可以通过任何合适的工艺形成，包括但不限于超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、有限反应处理CVD(LRPCVD)和MBE。在一些实施例中，重掺杂区域2530包括从气体或液体前体生长的外延半导体材料。在一些实施方式中，在衬底2510上外延生长外延区域。外延半导体材料可以使用气相外延(VPE)、MBE、液相外延(LPE)或其他合适的工艺来生长。外延硅、SiGe和/或掺碳硅(Si：C)可在沉积期间通过添加掺杂剂、n型掺杂剂(例如磷或砷)或p型掺杂剂(例如Ga、B、BF2或Al)来掺杂(原位掺杂)。掺杂区中的掺杂剂浓度可在1×1019cm-3至2×1021cm-3的范围内，或在1×1020cm-3与1×1021cm-3之间。
在一些实施方式中，用于沉积外延半导体材料的气体源包括含硅气体源、含锗气体源或其组合。例如，外延硅层可以从硅气体源沉积，该硅气体源选自硅烷、乙硅烷、丙硅烷、四硅烷、六氯乙硅烷、四氯硅烷、二氯硅烷、三氯硅烷、甲基硅烷、二甲基硅烷、乙基硅烷、甲基二硅烷、二甲基乙硅烷、六甲基乙硅烷及其组合。外延锗层可由锗气体源沉积，所述锗气体源选自锗烷、乙锗烷、卤代锗烷、二氯锗烷、三氯锗烷、四氯锗烷及其组合。可以利用这些气体源的组合来形成外延硅锗合金层。可以使用载气，如氢气、氮气、氦气和氩气。在一些实施例中，掺杂区包括硅。在一些实施例中，掺杂区包括碳掺杂硅(Si：C)。该Si：C层可以在用于其它外延步骤的相同室中生长，或者在专用Si：C外延室中生长。Si：C可以包括约0.2％至约3.0％范围内的碳。
图26示出了根据本发明的一个或多个实施例的制造期间的HBFET2400的随后的中间结构。在该步骤中，使用光刻技术，执行垂直蚀刻以蚀刻SiGe层2550和2560，直到第一Si层2540。使用具有预定尺寸的掩模进行垂直蚀刻，留下预定尺寸的漏极和沟道。
例如，在每个半导体鳍状物的表面上形成硬掩模。硬掩模可以包括氧化物、氮化物、氮氧化物或其任意组合，包括多层。在一些实施例中，硬掩模可以包括氧化硅或氮化硅。硬掩模可以利用沉积工艺形成，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、化学溶液沉积、蒸发。在一些实施例中，硬掩模可以通过热工艺形成，例如顶半导体层的氧化或氮化。上述工艺的任何组合也可用于形成硬掩模。硬掩模可以具有从20nm到80nm的厚度，例如从30nm到60nm。
在一些实施例中，在半导体鳍状物之前形成硬掩模。然后，硬掩模被图案化，并且图案被转移到衬底2510以使用已知的光刻工艺形成半导体鳍状物。光刻步骤可以包括在硬掩模顶上施加光致抗蚀剂层(未示出)，将光致抗蚀剂层曝光于期望的辐射图案，以及利用抗蚀剂显影剂显影曝光的光致抗蚀剂层。蚀刻工艺可以包括干法蚀刻和/或湿法化学蚀刻。可以使用的干法蚀刻工艺的例子包括反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或激光烧蚀。蚀刻工艺可将图案从图案化光致抗蚀剂层转移到硬掩模且转移到衬底2510。在一些实施例中，掩埋绝缘体层(未描绘)充当蚀刻停止层。在形成半导体鳍状物之后，可以利用诸如例如灰化的抗蚀剂剥离工艺去除图案化的光致抗蚀剂层。在一些实施例中，利用侧壁图像转移(SIT)工艺(未示出)形成半导体鳍状物。在SIT工艺中，可以在虚设心轴上形成隔离物。可去除虚设心轴，且剩余的间隔物可用作硬掩模以蚀刻顶部半导体层。然后在形成半导体鳍状物之后去除隔离物。
图27示出了根据本发明的一个或多个实施例的制造期间的HBFET2400的随后的中间结构。在该步骤中，使用光刻技术，执行垂直蚀刻以将Si层2540向下蚀刻到SiGe层2530。然后，在源极825的SiGe层2530上执行定时蚀刻。执行蚀刻预定的持续时间，或者蚀刻SiGe层2530的预定深度S。如本文所述执行蚀刻。
图28示出了根据本发明的一个或多个实施例的制造期间的HBFET2400的随后的中间结构。在该步骤中，沉积用于构成栅极叠层840的侧壁间隔物845的材料以形成层2570。层2570沉积在形成源极825的层2530上以及形成漏极827的层2560上的垂直蚀刻的沟槽中。在一个或多个示例中，执行各向异性蚀刻以使间隔层2570在层2530上方具有预定高度。
第一底部间隔物2570可以包括电介质材料，例如氧化硅、氮化硅、氮氧化硅或其组合，并且可以使用已知的沉积工艺形成。在一些实施例中，通过执行定向沉积工艺，例如气体团簇离子束(GCIB)工艺，形成第一底部间隔物2570。GCIB工艺是一种本质上具有高度方向性的沉积工艺。例如，定向沉积工艺可以导致在器件的水平取向的表面上沉积电介质材料，诸如硬掩模的上表面和衬底2510，同时避免在器件的垂直取向的表面上沉积任何大量的电介质材料，诸如半导体鳍状物的侧壁。
图29示出了根据本发明的一个或多个实施例的制造期间的HBFET2400的随后的中间结构。在该步骤中，执行电介质填充以在HBFET结构的暴露表面上沉积层间电介质(ILD)材料2580，例如，以填充半导体鳍状物之间的区域。ILD2580可以是任何合适的介电材料，诸如，例如氧化硅。
ILD2580可以使用例如对顶部间隔物(例如，氮化物上的停止层)有选择性的CMP来抛光。CMP工艺可以用于去除ILD2580的多余部分，使得ILD2580的上表面与顶部间隔物2570的上表面共面。在一些实施例中，选择ILD2580的材料，使得在随后的蚀刻期间可以相对于ILD2580选择性地去除顶部间隔体2570和硬掩模的一部分(如图30所示)。
图30示出了根据本发明一个或多个实施例的制造半导体器件的示例性方法的中间操作期间在ILD开口之后的VFET结构的截面图。在一些实施例中，ILD2580的一部分被去除以暴露半导体鳍状物的部分。在另一实施例中，如图30所示，移除ILD2580直到间隔物材料2540，以暴露半导体鳍状物的部分。
图31示出了根据本发明的一个或多个实施例的制造期间的垂直HBFET结构的截面图。在底部间隔物845层2570、电介质2580的侧壁和半导体鳍状物的侧壁上沉积高k材料层3110。高k材料可以是诸如HfO2的电介质，或者是形成栅极叠层840的任何适当的栅极材料。高介电栅极氧化物可以通过例如沉积形成在半导体鳍状物的沟道区(即，侧壁)和底部间隔物845之上。
高k介电层3110可以由任何合适的栅极材料制成，例如，具有大于二氧化硅的介电常数的高介电常数材料。示例性的高介电常数材料包括例如HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、SiON、SiNx、其硅酸盐及其合金，其中x的每个值独立地为0.5至3，并且Y的每个值独立地为0至2。
此外，在一个或多个示例中，可沉积具有特定功函数的金属薄层3120(WF-金属)，随后是导电材料层3130(栅极填充金属)。薄金属层3120用于调整FET的阈值电压。
栅极导体层3130可以由金属和/或多晶硅或用作半导体器件2400的栅电极的任何其它材料构成。导电触点可由任何合适的导电材料制成，例如金属(例如，钨、钛、钽、钌、锆、钴、铜、铝、铅、铂、锡、银、金)、导电金属化合物材料(例如，氮化钽、氮化钛、碳化钽、碳化钛、碳化钛铝、硅化钨、氮化钨、氧化钌、硅化钴、硅化镍)、碳纳米管、导电碳、石墨烯或这些材料的任何合适的组合。导电材料可进一步包括在沉积期间或之后并入的掺杂剂。在一些实施例中，导电触点3130可以是铜，并且可以包括阻挡金属衬垫(未示出)。阻挡金属衬垫防止铜扩散到周围材料中或掺杂周围材料，这会降低其性能。例如，当掺杂铜时，硅形成深能级陷阱。理想的阻挡金属衬垫必须充分限制铜扩散率，以便将铜导体与周围材料化学隔离，并且应当具有高导电性，例如氮化钽和钽(TaN/Ta)、钛、氮化钛、钴、钌和锰。
在一个或多个实例中，可以通过用上述层填充沟槽并使用例如CMP工艺平坦化到氮化物层2570的表面来执行沉积。
图32示出了根据本发明的一个或多个实施例的制造期间的垂直HBFET结构的截面图。在如前所述的栅极叠层的沉积之后，执行栅极叠层(高k、WF金属、栅极填充金属)的各向异性蚀刻。使用任何光刻或蚀刻方法，诸如例如对所使用的光刻硬掩模材料有选择性的RIE，来执行去除。
图33示出了根据本发明的一个或多个实施例的制造期间的垂直HBFET结构的截面图。用顶部间隔物材料层3310填充HBFET结构。顶部间隔物材料可为与用于层2570中的材料相同的材料，且可包含例如氧化硅、氮化硅、氮氧化硅或其组合的介电材料，且可使用已知沉积工艺形成。在一些实施例中，利用定向沉积工艺，例如GCIB工艺，沉积间隔物3310。沉积之后是CMP工艺。
图34示出了根据本发明的一个或多个实施例的制造期间的垂直HBFET结构的截面图。这里，中段制程用于将HBFET结构2400与RPU阵列600的行线连接(示出804)。中段(MOL)制程包括蚀刻穿过一衬垫的接触，此衬垫是使用于间隔物层例如2570与3310的氮化硅。接触蚀刻穿过氧化硅层和氮化硅层以与半导体区接触，更具体地说，与形成漏区827的有源晶体半导体区2560接触。在形成与底部导电层2530的接触的区域(其形成列式导体808、810)中，接触蚀刻穿过氧化硅层和氮化硅层以与半导体层2530(未图示)接触。
在一个或多个示例中，MOL衬垫使用等离子体增强化学气相沉积(PECVD)来沉积，覆盖半导体结构。藉由使用电浆增强化学气相沉积，可依据核心区域与周边区域之间的距离来控制沉积在核心区域与周边区域的MOL衬垫的量。
此外，在一个或多个示例中，在沉积MOL衬垫时，绝缘层(未示出)被沉积在HBVFET和行布线802之间。例如，绝缘层包括绝缘材料，例如氮化硅、氧化硅、氮氧化硅或硼磷硅玻璃(BPSG)。绝缘层可以由多于一层的绝缘材料组成。
在沉积绝缘层时，执行穿过MOL衬垫的接触蚀刻。穿过氮化物层2570和3310执行接触蚀刻3410。接触蚀刻3410允许覆盖半导体结构的表面的有源接触(CA)与HBFET的漏区电连接。此外，形成并沉积垂直互连层(V0)3420以连接触点3410与行布线804。
图35示出了根据本发明的一个或多个实施例的HBFET2400和RPU阵列600之间的连接。图36示出了根据本发明的一个或多个实施例在制造期间将HBFET2400连接到RPU阵列600的垂直HBFET结构的截面图。如前所述，在行布线804和HBFET2400的端子之间产生有源接触(CA)(图34)。此外，通过图案化导电材料并使用MOL处理，创建到栅极(CB)3510的接触，以将HBFET连接到RPU阵列600的交叉点处的其它电路2410，例如电容1510等。电容1510可以是权重存储电容器。
VFET结构可以使用例如RIE来图案化。在一些实施方式中，RIE对基底2510是选择性的。所得到的结构包括如本文所述的能量势垒830。
至此讨论的FET结构包括由多晶硅和/或金属构成的栅极结构，其形成在位于源极和漏极之间的半导体层顶部上的绝缘体上并与之接触。半导体层可以在其中包括各种掺杂剂，其中一种类型的掺杂在源极和漏极中，而另一种类型的掺杂在沟道和能量势垒层中。通过向栅极结构施加电压，可以在源极端子和漏极端子之间的半导体层中产生导电沟道。在这些结构中制造能量势垒区830以产生可控制的高电阻。
在本发明的另外的实施例中，FET结构可以使用被称为隧道FET的替换的FET结构，其包括通过氧化物层与半导体层分离的栅极接触。半导体层可以包括多种类型的半导体材料和掺杂剂，使得控制栅极的电压影响半导体层的两端处的源极接触和漏极接触之间的电流。在这种隧道FET实施例中，与源极和漏极掺杂相同类型的扩散FET和HBFET结构相比，隧道FET的源极和漏极的掺杂是不同类型的。
图37示出了根据本发明的一个或多个实施例的隧道FET3700的实施例。与先前描述的扩散FET(例如，参见图14)相比，隧道FET3700不包括能量势垒区830。相反，在隧道FET3700中，整个源极端子825被掺杂为P+，不同于漏极端子827，其在所示示例中被掺杂为N+。应注意，在其它实例中，源极端子825可经N+掺杂且漏极端子827经P+掺杂。此外，沟道850使用与漏极端子相同的掺杂剂掺杂，但是与漏极827相比具有较轻的浓度。
在一个或多个示例中，可以使用离子注入、使用图案化掩模来覆盖一个区域同时另一个区域被掺杂来执行掺杂。例如，当漏极端子827被掺杂N+时，可以覆盖源极端子825，随后，当源极端子825被掺杂P+时，覆盖漏极端子827。
图38示出了根据本发明的一个或多个实施例的在此描述的隧道FET结构对电流电平的影响。曲线3810示出扩散FET的导通状态，曲线3820示出截止状态。在这两个曲线图中，示出了价带3835和导带3845。通常，在隧道FET中，“导通”状态电流由电荷载流子的能带到能带隧穿支配。电流水平由源极825和沟道850之间的阻挡层的形状确定。这种FET的电阻可以通过源极825和沟道850的掺杂来调制，并且是栅极和漏极偏压的函数。
图39描述了根据本发明的一个或多个实施例的在此描述的隧道FET结构对电流电平的影响。所说明的曲线图展示典型FET的第一传递特性3910与具有不同于漏极和沟道掺杂的源极掺杂的隧道FET3700的第二传递特性3920的比较。如可以看到的，隧道FET3700具有较低的电流。应当注意，图39中的曲线示出了来自一个示例场景的结果值，并且在其他示例中，曲线可以与所示出的那些不同。
图40示出了根据本发明的一个或多个实施例的在此描述的隧道FET结构中的能量势垒对电流电平的影响。所说明的曲线示出了在源极端子825处具有不同掺杂浓度的情况下，作为栅极电压的函数的隧道FET的电阻。例如，该曲线分别表示在4×1020cm-3(4010)、6×1020cm-3(4020)、8×1020cm-3(4030)和1×1021cm-3(4040)的掺杂浓度。应当注意，浓度值可以不同于上述示例值，使得FET电阻以不同于图40所示的方式改变。
返回参考图37，隧道FET结构还包括在器件区域内的指定沟道区850上方的栅极叠层840(例如，栅极电介质层841、栅极电介质层841上的栅极导体层842和栅极导体层842上的诸如氮化物帽层的帽层843)。此外，栅极侧壁间隔物845形成在栅极叠层840的相对侧上。
此外，为了在隧道FET3700中存储权重，将FET器件3700的栅极电势保持在特定值。这可以通过不同的结构来实现。
图41示出根据本发明的一个或多个实施例的在隧道FET3700中存储权重的实施例。隧道FET3700与电容1510连接，例如在RPU阵列600中的每个交叉点处来自其它电路2410。电荷被存储在板上以提供栅极电压，存储的电荷代表存储在RPU阵列600中的交叉点处的权重。应注意，为了简化说明，在图41中仅示出了FET器件3700的一些部分。
图42示出根据本发明的一个或多个实施例的在隧道FET3700中存储权重的实施例。将电荷存储层1610(例如浮动栅极)添加到栅极叠层840。电荷可以存储在电荷存储层1610中以提供栅极电压。电荷存储层1610由多晶硅组成。在一个或多个示例中，在电荷存储层1610之后添加另一栅极电介质层841，随后是栅极叠层840中的其他层，诸如用于电极的导电材料层842。
图43示出了根据本发明的一个或多个实施例的将权重存储在隧道FET3700中的另一实施例。这里，栅极叠层包括栅极电介质层841，随后是第一导电材料层842。随后添加铁电材料层1710，例如由二氧化铪(HfO2)组成。铁电层1710的极化提供了栅极电压。此外，栅极叠层840包括第二导电材料层842，以形成控制栅电极。第一导电材料层842解决了铁电材料层1710的去极化的技术挑战。
例如由于能量势垒830或源极和漏极/沟道的不同掺杂，这里描述的FET结构提供了非对称结构。由于器件的不对称结构，在正向和反向期间的读出以不同的方式应用。
图44示出了根据本发明的一个或多个实施例的使用具有这里描述的非对称FET结构的RPU阵列的正向传递。如所描绘的，RPU阵列600包括在每个交叉点处的非对称FET4400(扩散FET800、HBFET1400或隧道FET3700)。在正向传递期间，电压脉冲4420被施加在RPU阵列600的每一行上，并且使用电流积分器4410对列中产生的电流求和。在正向路径中，FET4400的源极端子825被连接到相应列的电流积分器4410，并且正脉冲被施加到FET4400的漏极端子827。因此，在正向传递期间，通过FET4400的电流受FET4400的可控电阻影响。
图45示出了根据本发明的一个或多个实施例的使用具有这里描述的非对称FET结构的RPU阵列的反向传递。如所描述的，RPU阵列600包括在每个交叉点处的非对称FET4400(扩散FET800、HBFET1400或隧道FET3700)。在反向传递期间，电压脉冲4420被施加在RPU阵列600的每一列，并且行中产生的电流使用电流积分器4410求和。在反向传递中，源极825和漏极827处的基极电压被移动到正值+V。FET4400的漏极端子827连接到相应行的电流积分器4410，并且负脉冲被施加到FET4400的源极端子825。因此，在反向传递期间，通过FET4400的电流受到FET4400的可控电阻的影响。
此外，根据本发明的一个或多个实施例，RPU阵列600可以使用对称的FET结构来实现。包括能量势垒830的基于扩散的FET800和HBFET1800可以在漏极侧上用基本相同的能量势垒830'制造，以使FET器件结构对称。
图46示出了根据本发明的一个或多个实施例的扩散FET的示例性对称半导体结构。在该实施例中，扩散FET包括一对能量势垒，源极825和沟道850之间的第一能量势垒830，以及沟道850和漏极827之间的第二能量势垒830'。能量势垒区830和830'由掺杂有比沟道850更重(更高)的浓度的相同材料构成。
图47示出了根据本发明的一个或多个实施例的HBFET的示例性对称半导体结构。在该实施例中，HBFET包括一对能量势垒，源极825和沟道850之间的第一能量势垒830，以及沟道850和漏极827之间的第二能量势垒830'。能量势垒区830和830'由相同的材料构成，以形成异质势垒，例如磷化铟(InP)或Si，这取决于使用III-V结构还是Si-SiGe结构。
在此参考相关附图描述本发明的各种实施例。在不脱离本发明的范围的情况下，可以设计出替代实施例。尽管在以下描述和附图中阐述了元件之间的各种连接和位置关系(例如上方、下方、相邻等)，但是本领域技术人员将认识到，当即使改变了取向也保持了所描述的功能时，本文描述的许多位置关系是与取向无关的。除非另有说明，这些连接和/或位置关系可以是直接的或间接的，并且本发明并不旨在在这方面进行限制。类似地，术语“耦接”其变型描述了在两个元件之间具有通信路径，并且不暗示元件之间的直接连接，而在它们之间没有中间元件/连接。所有这些变化都被认为是说明书的一部分。因此，实体的耦接可以指直接或间接耦接，并且实体之间的位置关系可以是直接或间接位置关系。作为间接位置关系的一个例子，本说明书中提到在层“B”上形成层“A”包括这样的情况，其中一个或多个中间层(例如层“C”)在层“A”和层“B”之间，只要层“A”和层“B”的相关特性和功能基本上不被中间层改变。
以下定义和缩写用于解释权利要求和说明书。如本文所用，术语“包含”、“包括”、“具有”、“含有”或其任何其它变型旨在涵盖非排他性的包括。例如，包括一系列要素的组合物、混合物、工艺、方法、制品或装置不一定仅限于那些要素，而是可以包括未明确列出的或此类组合物、混合物、工艺、方法、制品或装置固有的其他要素。
另外，术语“示例性”在本文中用于表示“用作示例、实例或说明”。在此描述为“示例性”的任何实施例或设计不一定被解释为比其它实施例或设计更优选或有利。术语“至少一个”和“一个或多个”被理解为包括大于或等于一的任何整数，即一、二、三、四等。术语“多个”应理解为包括大于或等于二的任何整数，即二、三、四、五等。术语“连接”可以包括间接“连接”和直接“连接”。
说明书中对“一个实施例”、“示例实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但是每个实施例可以包括或者可以不包括该特定特征、结构或特性。此外，这些短语不一定是指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，认为结合其它实施例来影响这种特征、结构或特性是在本领域技术人员的知识范围内的，而不管是否明确描述。
为了下文描述的目的，术语“上”、“下”、“右”、“左”、“垂直”、“水平”、“顶部”、“底部”及其派生词应涉及所描述的结构和方法，如附图中所定向的。术语“覆盖(overlying)”、“在…顶上(atop)”、“在顶部上(on top)”、“位于(positioned on)”或“定位在顶部(positioned atop)”表示第一元件例如第一结构存在于第二元件例如第二结构上，其中中间元件例如界面结构可存在于第一元件和第二元件之间。术语“直接接触”是指第一元件(例如第一结构)和第二元件(例如第二结构)在两个元件的界面处没有任何中间导电、绝缘或半导体层的情况下连接。
术语“约”、“基本上”、“大约”及其变体旨在包括与基于提交本申请时可用的设备的特定量的测量相关联的误差度。例如，“约”可以包括给定值的±8％或5％或2％的范围。
短语“对…具有选择性”，例如，“第一元件对第二元件具有选择性”是指第一元件可以被蚀刻，而第二元件可以充当蚀刻停止层。
术语“共形”(例如，共形层)意指层的厚度在所有表面上基本上相同，或厚度变化小于层的标称厚度的15％。
术语“外延生长和/或沉积”和“外延形成和/或生长”是指在另一种半导体材料(晶体材料)的沉积表面上生长半导体材料(晶体材料)，其中生长的半导体材料(晶体覆盖层)具有与沉积表面的半导体材料(晶种材料)基本相同的晶体特性。在外延沉积工艺中，可以控制由源气体提供的化学反应物，并且可以设定系统参数，使得沉积原子以足够的能量到达半导体衬底的沉积表面以在表面上移动，使得沉积原子使其自身定向到沉积表面的原子的晶体排列。外延生长的半导体材料可具有与其上形成外延生长材料的沉积表面基本相同的晶体特性。例如，沉积在{100}取向的晶体表面上的外延生长的半导体材料可以呈现{100}取向。在本发明的一些实施例中，外延生长和/或沉积工艺可以选择性地在半导体表面上形成，并且可以在或可以不在暴露的表面上沉积材料，例如二氧化硅或氮化硅表面。
如本文先前所述，为了简洁起见，本文中可能或可能不详细描述与半导体装置及集成电路(IC)制造有关的常规技术。然而，作为背景，现在将提供可用于实施本发明的一个或一个以上实施例的半导体装置制造工艺的更一般描述。尽管在实现本发明的一个或多个实施例中使用的特定制造操作可以是单独已知的，但是所描述的操作的组合和/或本发明的结果结构是独特的。因此，结合根据本发明的半导体器件的制造所描述的操作的独特组合利用了在半导体(例如，硅)衬底上执行的各种单独已知的物理和化学工艺，其中一些工艺在紧接的以下段落中描述。
通常，用于形成将被封装到IC中的微芯片的各种工艺分为四个一般类别，即，膜沉积、去除/蚀刻、半导体掺杂和图案化/光刻。沉积是将材料生长、涂覆或以其它方式转移到晶片上的任何工艺。可用的技术包括物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)以及最近的原子层沉积(ALD)等。去除/蚀刻是从晶片去除材料的任何工艺。实例包括蚀刻工艺(湿法或干法)、化学机械平坦化(CMP)等。例如，反应离子蚀刻(RIE)是一种干法蚀刻，其使用化学反应等离子体通过将材料暴露于从暴露表面去除部分材料的离子轰击来去除材料，例如半导体材料的掩模图案。等离子体通常在低压(真空)下通过电磁场产生。半导体掺杂是通过掺杂例如晶体管源极和漏极，通常通过扩散和/或通过离子注入来改变电特性。这些掺杂工艺之后是炉退火或快速热退火(RTA)。退火用于激活注入的掺杂剂。导体(例如，多晶硅、铝、铜等)和绝缘体(例如，各种形式的二氧化硅、氮化硅等)的膜用于连接和隔离晶体管及其部件。半导体衬底的各个区域的选择性掺杂允许衬底的导电性随着电压的施加而改变。通过形成这些各种组件的结构，可构建数百万个晶体管并将其布线在一起以形成现代微电子装置的复杂电路。半导体光刻是在半导体衬底上形成三维浮雕图像或图案，以便随后将图案转移到衬底上。在半导体光刻中，图案由称为光致抗蚀剂的光敏聚合物形成。为了构建构成晶体管的复杂结构和连接电路的数百万个晶体管的许多布线，重复多次光刻和蚀刻图案转移步骤。印刷在晶片上的每个图案与先前形成的图案对准，并且缓慢地建立导体、绝缘体和选择性掺杂区域以形成最终器件。
附图中的流程图和框图示出了根据本发明的各种实施例的制造和/或操作方法的可能实现。该方法的各种功能/操作在流程图中由方框表示。在一些替代实施方案中，框中所注明的功能可不按图中所注明的次序发生。例如，连续示出的两个框实际上可以基本上同时执行，或者这些框有时可以以相反的顺序执行，这取决于所涉及的功能。
已经出于说明的目的给出了本发明的各种实施例的描述，但是其不旨在是穷尽的或限于所描述的实施例。在不背离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择本文所使用的术语以最好地解释实施例的原理、实际应用或对市场上存在的技术改进，或使本领域的其他普通技术人员能够理解本文所描述的实施例。

Claims (25)

1.一种用于形成半导体器件的方法，所述方法包括：
在衬底上形成场效应晶体管(FET)的源极端子和漏极端子，所述源极端子和所述漏极端子形成在沟道区的两侧；以及
形成与所述源极端子和所述沟道区相邻的能量势垒；以及
在所述沟道区上方形成导电栅极。
2.如权利要求1所述的方法，其中使用第一掺杂剂掺杂所述能量势垒和所述沟道区，所述能量势垒具有比所述沟道更高的掺杂浓度。
3.如权利要求2所述的方法，其中使用第二掺杂剂来掺杂所述源极端子和所述漏极端子。
4.如权利要求1所述的方法，还包括形成与所述导电栅极相邻的间隔物侧壁，其中储存在所述栅极上的电荷在所述间隔物侧壁中产生边缘场，所述边缘场调制所述能量势垒的高度。
5.如权利要求1所述的方法，其中所述能量势垒由异质势垒材料形成。
6.如权利要求1所述的方法，还包括在所述导电栅极中形成浮动栅极。
7.如权利要求1所述的方法，还包括在所述导电栅极中的金属层上形成铁电材料层。
8.一种形成半导体器件的方法，所述方法包括：
在衬底上形成半导体鳍状物的源极端子；
在所述源极端子的表面上形成能量势垒；
在所述能量势垒的表面上形成沟道；
在所述沟道的表面上形成漏极端子；
使所述漏极端子和所述沟道在所述沟道的任一侧上凹陷；
在通过所述凹陷形成的凹陷中蚀刻所述能量势垒；
使用定时蚀刻使所述源极端子凹陷，以去除通过蚀刻所述能量势垒形成的所述凹陷中的部分所述源极端子；
在所述源极端子的表面和所述半导体鳍状物的侧壁上形成第一底部间隔物；以及
在所述第一底部间隔物的表面上形成栅极叠层。
9.如权利要求8所述的方法，还包括：
蚀刻所述栅极叠层；
在所述栅极叠层的表面上形成第二底部间隔物；
形成连接所述漏极端子与第一线的有源接触；以及
形成连接所述栅极叠层与第二线的栅极接触。
10.如权利要求8所述的方法，其中所述第一底部间隔物由氮化硅组成，所述漏极端子和所述源极端子由P+掺杂的SiGe组成，并且所述沟道由N-掺杂的SiGe组成，并且所述能量势垒由Si组成。
11.一种半导体器件，包括：
源极端子；
漏极端子，其中所述源极端子和所述漏极端子形成在衬底上指定的沟道区的任何一侧；
邻近所述源极端子和所述沟道区的能量势垒；以及
形成于所述沟道区上方的导电栅极叠层。
12.如权利要求11所述的半导体器件，其中所述能量势垒和所述沟道区使用第一掺杂剂来掺杂，所述能量势垒具有比所述沟道区更高的掺杂浓度。
13.如权利要求12所述的半导体器件，其中所述源极端子和所述漏极端子使用第二掺杂剂进行掺杂。
14.如权利要求11所述的半导体器件，其中：
所述能量势垒包括第一能量势垒；以及
第二能量势垒被形成为与所述漏极端子和所述沟道区相邻。
15.如权利要求11所述的半导体器件，其中所述能量势垒由异质势垒材料形成。
16.如权利要求11所述的半导体器件，其中所述栅极叠层包括用于存储电荷的浮动栅极。
17.如权利要求11所述的半导体器件，其中所述栅极叠层包括在所述导电栅极中的金属层上的铁电材料层以存储电荷。
18.一种半导体器件，包括：
形成在衬底上的半导体鳍状物，所述半导体鳍状物包括在所述半导体鳍状物的源极端子与沟道区之间的能量势垒；
导电栅极，位于所述半导体鳍状物的所述沟道区上方；以及
位于所述导电栅极与所述衬底之间的底部间隔物。
19.如权利要求18所述的半导体器件，还包括：
有源接触，连接所述半导体鳍状物的漏极端子和第一线；以及
栅极接触，连接所述导电栅极和第二线。
20.如权利要求18所述的半导体器件，其中所述半导体鳍状物还包括在所述半导体的漏极端子与所述沟道区之间的第二能量势垒。
21.如权利要求18所述的半导体器件，其中所述能量势垒由异质势垒材料形成。
22.如权利要求18所述的半导体器件，其中所述导电栅极包括浮动栅极。
23.如权利要求18所述的半导体器件，其中所述导电栅极包括金属层上的铁电材料层。
24.一种半导体器件，包括：
形成在衬底上的半导体鳍状物，所述半导体鳍状物包括：
源极端子，其使用第一掺杂剂掺杂；
漏极端子，其使用第一浓度的第二掺杂剂掺杂；以及
沟道，其使用第二浓度的第二掺杂剂掺杂；
其中所述第二浓度低于所述第一浓度。
25.如权利要求24所述的半导体器件，还包括形成在所述沟道上方的栅极叠层。
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