TW202524296A

TW202524296A - 乘法電路、運算電路及電子裝置

Info

Publication number: TW202524296A
Application number: TW113145965A
Authority: TW
Inventors: 山崎舜平; 松嵜&#55395;&#56979;徳
Original assignee: 日商半導體能源研究所股份有限公司
Priority date: 2023-11-30
Filing date: 2024-11-28
Publication date: 2025-06-16
Also published as: WO2025114843A1

Abstract

提供一種功耗得到降低的乘法電路。乘法電路包括第一單元和第二單元。第一單元和第二單元都被用作電流源電路，第一單元具有根據第一電晶體的閘極-源極間電壓生成第一電流的功能，第二單元具有根據第二電晶體的閘極-源極間電壓生成基準電流的功能。另外，乘法電路具有如下功能：使第二單元的基準電流變化到第二電流，由此根據基準電流與第二電流的比例將第一電流放大到第三電流。另外，為了保持第一電晶體和第二電晶體的每一個的閘極-源極間電壓，第一單元及第二單元都包括開關部。各開關部包括串聯的電晶體及連接於其間的電容元件。

Description

乘法電路、運算電路及電子裝置

本發明的一個實施方式係關於一種乘法電路、運算電路及電子裝置。

此外，本發明的一個實施方式不限定於上述技術領域。本說明書等所公開的發明的技術領域係關於一種物體、工作方法或製造方法。此外，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。因此，明確而言，作為本說明書所公開的本發明的一個實施方式的技術領域的例子可以舉出半導體裝置、顯示裝置(包括液晶顯示裝置)、發光裝置、蓄電裝置、攝像裝置、記憶體裝置、處理裝置、信號處理裝置、感測器、運算裝置(包括處理器)、電子裝置、系統、它們的驅動方法、它們的製造方法或它們的檢查方法。

現在，以人腦結構為模型的積體電路的開發日益火熱。該積體電路組裝有作為腦結構的電子電路且包括模仿人腦的“神經元”及“神經突觸”的電路。因此，有時將這樣的積體電路例如稱為“神經形性(neuro-morphic)”、“腦形性(brain-morphic)”或“腦激發(brain-inspire)”。該積體電路具有非諾依曼型架構，與隨著處理速度的增加功耗也變高的諾依曼型架構相比，可以期待以極低功耗進行並列處理。

包括“神經元”及“神經突觸”的模仿神經網路的資料處理模型被稱為人工神經網路(ANN，在本說明書中有時簡稱為神經網路)。例如，非專利文獻1及非專利文獻2公開了使用SRAM(Static Random Access Memory：靜態隨機存取記憶體)構成人工神經網路的運算裝置。

此外，還有如下研究：將構成人工神經網路的運算裝置例如用於顯示在顯示裝置上的影像的校正等。例如，專利文獻1公開了一種顯示裝置，其中使用構成人工神經網路的運算電路根據觀看影像的人的喜好調整顯示影像的亮度、色調等。

[專利文獻1]日本專利申請公開第2018-36639號公報

[非專利文獻1]M. Kang et al., “IEEE Journal Of Solid-State Circuits”, 2018，Volume 53, No.2, p.642-655. [非專利文獻2]J. Zhang et al., “IEEE Journal Of Solid-State Circuits”, 2017, Volume 52, No.4, p.915-924.

構成人工神經網路的運算電路主要包括能夠進行積和運算的電路。尤其是，在多層感知器等多層結構的人工神經網路中，進行多量的權係數與神經元的輸入資料的積和運算，所以需要多量的乘法電路及加法電路。另外，在一般的電腦中，乘法電路或加法電路的運算結果暫時被寫入到記憶體裝置，該運算結果在下一次運算時被讀出，因此在人工神經網路的運算中頻繁發生記憶體訪問。因此，作為In-Memory方式，積和運算電路較佳為在運算電路內設置用來儲存乘數、被乘數等的輸入資料或運算結果的記憶體電路。

作為該記憶體電路的一個例子，可以舉出存取速度快的SRAM，但是由於SRAM是揮發性記憶體，所以用來保持資料的功耗很高。另外，作為該記憶體電路的一個例子，也可以舉出增益單元型記憶體電路，但是資料由切換元件和電容元件保持，所以資料的保持時間依賴於切換元件的特性。例如，切換元件的關態電流(off-state current)越大，因電荷的洩漏而導致的資料劣化越快，另一方面，藉由減小切換元件的關態電流，可以抑制該資料劣化。因此，在In-Memory方式的積和運算電路中，較佳為包括功耗低且能夠長期保持資料的記憶體電路。

本發明的一個實施方式的目的之一是提供一種功耗得到降低的乘法電路。另外，本發明的一個實施方式的目的之一是提供一種電路面積小的乘法電路。另外，本發明的一個實施方式的目的之一是提供一種能夠長期保持資料的乘法電路。另外，本發明的一個實施方式的目的之一是提供一種新穎的乘法電路。另外，本發明的一個實施方式的目的之一是提供一種包括上述乘法電路的運算電路。另外，本發明的一個實施方式的目的之一是提供一種包括上述運算電路的電子裝置。

注意，本發明的一個實施方式的目的不侷限於上述目的。上述目的並不妨礙其他目的的存在。此外，其他目的是上面沒有提到而將在下面的記載中進行說明的目的。本領域技術人員可以從說明書或圖式等的記載中導出並適當抽出上面沒有提到的目的。此外，本發明的一個實施方式實現上述目的及其他目的中的至少一個目的而並不需要實現所有的上述目的及其他目的。

(1)本發明的一個實施方式是一種包括第一單元以及第二單元的乘法電路。第一單元包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、第一電容元件及第二電容元件。另外，第二單元包括第五電晶體、第六電晶體、第七電晶體、第八電晶體、第三電容元件及第四電容元件。

第一電晶體的源極和汲極中的一個與第二電晶體的源極和汲極中的一個及第一電容元件的第一端子電連接。另外，第二電晶體的源極和汲極中的另一個與第三電晶體的閘極及第二電容元件的第一端子電連接。另外，第三電晶體的源極和汲極中的一個與第四電晶體的源極和汲極中的一個電連接。第五電晶體的源極和汲極中的一個與第六電晶體的源極和汲極中的一個及第三電容元件的第一端子電連接。另外，第六電晶體的源極和汲極中的另一個與第七電晶體的閘極及第四電容元件的第一端子電連接。另外，第七電晶體的源極和汲極中的一個與第八電晶體的源極和汲極中的一個電連接。第一電晶體的源極和汲極中的另一個及第四電晶體的源極和汲極中的另一個都與第一佈線電連接。另外，第五電晶體的源極和汲極中的另一個、第八電晶體的源極和汲極中的另一個、第一電容元件的第二端子、第二電容元件的第二端子、第三電容元件的第二端子及第四電容元件的第二端子與第二佈線電連接。另外，第一電晶體的閘極、第二電晶體的閘極、第五電晶體的閘極及第六電晶體的閘極與第三佈線電連接。

(2)本發明的一個實施方式是一種包括第一單元以及第二單元且與上述(1)不同的乘法電路。第一單元包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、第一電容元件及第二電容元件。另外，第二單元包括第五電晶體、第六電晶體、第七電晶體、第八電晶體、第三電容元件及第四電容元件。

第一電晶體的源極和汲極中的一個與第二電晶體的源極和汲極中的一個及第一電容元件的第一端子電連接。另外，第二電晶體的源極和汲極中的另一個與第三電晶體的閘極及第二電容元件的第一端子電連接。另外，第三電晶體的源極和汲極中的一個與第四電晶體的源極和汲極中的一個電連接。另外，第五電晶體的源極和汲極中的一個與第六電晶體的源極和汲極中的一個及第三電容元件的第一端子電連接。另外，第六電晶體的源極和汲極中的另一個與第七電晶體的閘極及第四電容元件的第一端子電連接。另外，第七電晶體的源極和汲極中的一個與第八電晶體的源極和汲極中的一個電連接。另外，第一電晶體的源極和汲極中的另一個及第四電晶體的源極和汲極中的另一個都與第一佈線電連接。另外，第五電晶體的源極和汲極中的另一個、第八電晶體的源極和汲極中的另一個、第一電容元件的第二端子、第二電容元件的第二端子、第三電容元件的第二端子及第四電容元件的第二端子都與第二佈線電連接。另外，第一電晶體的閘極及第五電晶體的閘極與第三佈線電連接。另外，第二電晶體的閘極及第六電晶體的閘極與第四佈線電連接。

(3)在上述(1)或(2)中，本發明的一個實施方式也可以具有如下結構：第二電容元件的靜電電容值大於第一電容元件的靜電電容值，並且第四電容元件的靜電電容值大於第三電容元件的靜電電容值。

(4)在上述(3)中，本發明的一個實施方式也可以具有如下結構：第一電晶體至第八電晶體都在通道形成區域中包含氧化物半導體。

另外，氧化物半導體較佳為包含選自銦、鋅和元素M中的一個或多個。元素M為選自鋁、鎵、矽、釔、錫、銅、釩、鉻、錳、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂、鈣、鍶、鋇、鈷和銻中的一個或多個。

(5)在上述(4)中，本發明的一個實施方式也可以具有如下結構：第二單元具有以基準電流流過第七電晶體的源極-汲極間的方式保持第七電晶體的閘極電位的功能，第一單元具有以第一電流流過第三電晶體的源極-汲極間的方式保持第三電晶體的閘極電位的功能。尤其較佳的是，第一單元具有如下功能：由於第四電容元件的電容耦合而使第七電晶體的閘極電位變化，使流過第七電晶體的源極-汲極間的基準電流變化到第二電流，由此根據基準電流與第二電流的比例將流過第三電晶體的源極-汲極間的第一電流放大到第三電流。

(6)本發明的一個實施方式是一種包括多個上述(5)所述的乘法電路、第一電路、第二電路以及第三電路的運算電路。多個乘法電路各自與同一第一佈線電連接，多個乘法電路各自與彼此不同的第二佈線電連接。

第一電路具有根據第一資料生成第一電流而將第一電流藉由第一佈線輸入到選自多個乘法電路中的一個的功能。另外，第二電路具有根據第二資料生成第二電流而將第二電流輸入到與多個第二佈線之一電連接的乘法電路的功能。另外，第三電路具有如下功能：將流過第一佈線的多個乘法電路的每一個的第三電流之和作為輸入值而進行非線性函數的運算，由此輸出其結果。

(7)本發明的一個實施方式是一種包括上述(6)所述的運算電路和外殼的電子裝置。

(8)本發明的一個實施方式是一種包括第一單元以及第二單元且與上述(1)及(2)不同的乘法電路。第一單元包括K個(K為3以上的整數)第一電晶體、第二電晶體、第三電晶體、K-1個第一電容元件及第二電容元件。另外，第二單元包括L個(L為3以上的整數)第四電晶體、第五電晶體、第六電晶體、L-1個第三電容元件及第四電容元件。

K個第一電晶體串聯電連接。另外，在串聯電連接的K個第一電晶體中，連續的兩個第一電晶體的連接部分都與一個第一電容元件的第一端子電連接。

串聯電連接的K個第一電晶體的兩端中的一個與第二電晶體的閘極及第二電容元件的第一端子電連接。另外，第二電晶體的源極和汲極中的一個與第三電晶體的源極和汲極中的一個電連接。另外，L個第四電晶體串聯電連接。另外，在串聯電連接的L個第四電晶體中，連續的兩個第四電晶體的連接部分都與一個第三電容元件的第一端子電連接。另外，串聯電連接的L個第四電晶體的兩端中的一個與第五電晶體的閘極及第四電容元件的第一端子電連接。另外，第五電晶體的源極和汲極中的一個與第六電晶體的源極和汲極中的一個電連接。另外，串聯電連接的K個第一電晶體的兩端中的另一個及第三電晶體的源極和汲極中的另一個與第一佈線電連接。另外，串聯電連接的L個第四電晶體的兩端中的另一個、第八電晶體的源極和汲極中的另一個、K-1個第一電容元件的第二端子的每一個、第二電容元件的第二端子、L-1個第三電容元件的第二端子的每一個及第四電容元件的第二端子與第二佈線電連接。另外，K個第一電晶體的閘極的每一個及L個第四電晶體的閘極的每一個與第三佈線電連接。

(9)在上述(8)中，本發明的一個實施方式也可以具有如下結構：第一電晶體至第六電晶體都在通道形成區域中包含氧化物半導體。

(10)在上述(9)中，本發明的一個實施方式也可以具有如下結構：第二單元具有以基準電流流過第五電晶體的源極-汲極間的方式保持第五電晶體的閘極電位的功能，第一單元具有以第一電流流過第二電晶體的源極-汲極間的方式保持第二電晶體的閘極電位的功能。尤其較佳的是，第一單元具有如下功能：由於第四電容元件的電容耦合而使第五電晶體的閘極電位變化，使流過第五電晶體的源極-汲極間的基準電流變化到第二電流，由此根據基準電流與第二電流的比例將流過第二電晶體的源極-汲極間的第一電流放大到第三電流。

(11)本發明的一個實施方式是一種包括多個上述(10)所述的乘法電路、第一電路、第二電路以及第三電路的運算電路。多個乘法電路各自與同一第一佈線電連接。另外，多個乘法電路各自與彼此不同的多個第二佈線電連接。

(12)本發明的一個實施方式是一種包括上述(11)所述的運算電路和外殼的電子裝置。

根據本發明的一個實施方式，可以提供一種功耗得到降低的乘法電路。另外，根據本發明的一個實施方式，可以提供一種電路面積小的乘法電路。另外，根據本發明的一個實施方式，可以提供一種能夠長期保持資料的乘法電路。另外，根據本發明的一個實施方式，可以提供一種新穎的乘法電路。另外，根據本發明的一個實施方式，可以提供一種包括上述乘法電路的運算電路。另外，根據本發明的一個實施方式，可以提供一種包括上述運算電路的電子裝置。

注意，本發明的一個實施方式的效果不侷限於上述效果。上述效果並不妨礙其他效果的存在。此外，其他效果是上面沒有提到而將在下面的記載中進行說明的效果。本領域技術人員可以從說明書或圖式等的記載中導出並適當抽出上面沒有提到的效果。此外，本發明的一個實施方式具有上述效果及其他效果中的至少一個效果。因此，本發明的一個實施方式有時根據情況沒有上述列舉的效果。

在本說明書等中，半導體裝置是指利用半導體特性的裝置以及包括半導體元件(例如，電晶體、二極體及光電二極體)的電路及包括該電路的裝置。此外，半導體裝置是指能夠利用半導體特性而發揮作用的所有裝置。作為半導體裝置的一個例子，可以舉出積體電路。此外，作為半導體裝置的一個例子，也可以舉出具備積體電路的晶片，作為半導體裝置的一個例子，也可以舉出封裝中容納有晶片的電子構件。此外，例如，記憶體裝置、顯示裝置、發光裝置、照明設備以及電子裝置有時本身是半導體裝置，或者有時包括半導體裝置。

本說明書中的“連接”例如包括“電連接”。

在為了將電路元件的連接關係作為物體規定而表示為“電連接”的情況下，“電連接”例如包括“直接連接”和“間接連接”。“A與B直接連接”例如是指A與B之間不夾電路元件(例如是電晶體或開關等而不是佈線)連接的情況。另一方面，“A與B間接連接”例如是指A與B之間夾一個以上的電路元件連接的情況。

在此，在規定為“A與B間接連接”的情況下，例如是指以下情況下的連接關係。也就是說，當假設為電路工作時，在電路工作期間有A與B之間發生電信號的授受或電位的相互作用等的時序的情況下，可以將這種電路作為物體規定為“A與B間接連接”。此外，即使有A與B之間不發生電信號的授受或電位的相互作用的時序，在電路工作期間有A與B之間發生電信號的授受或電位的相互作用的時序的情況下，也可以規定為“A與B間接連接”。注意，“A與B間接連接”是將電路元件的連接關係作為物體規定的。因此，例如，即使在電路因不被供應電源電壓而不工作的情況下，也可以將電路作為物體規定為“A與B間接連接”(注意，作為一個例子，侷限於在電路因被供應電源電壓而工作時在電路工作期間在A與B之間發生電信號的授受或電位的相互作用等的情況)。

以下示出“間接連接”的情況的具體例子。首先，作為“A與B間接連接”的情況的例子，有如圖46A1及圖46A2所示那樣的A與B藉由一個以上的電晶體的源極及汲極連接的情況等。作為“A與B間接連接”的情況的其他例子，有A與B藉由一個以上的開關連接的情況等。在“A與B間接連接”的情況下，在假設為電路工作的情況下至少有一次的A與B之間的一個電晶體成為開啟狀態、導通狀態或電流可能流過的狀態的時序。此外，“A與B間接連接”的情況包括有A與B之間的一個電晶體成為關閉狀態或非導通狀態的時序的情況。在“A與B間接連接”的情況下，當A與B之間連接有多個電晶體時，在假設為電路工作的情況下至少有一次的A與B之間的多個電晶體中的每一個成為開啟狀態、導通狀態或電流可能流過的狀態的時序。也就是說，在“A與B間接連接”的情況下，多個電晶體都不一定需要同時成為開啟狀態、導通狀態或電流可能流過的狀態。因此，“A與B間接連接”的情況包括有A與B之間的多個電晶體在同時或不同時序成為關閉狀態或非導通狀態的時序的情況。作為另一例子，如圖46A3所示，在A與C藉由電晶體TrP的源極及汲極連接且B與C藉由電晶體TrQ的源極及汲極連接的情況下，可以規定為“A與C間接連接”、“B與C間接連接”或者“A與B間接連接”。注意，如下所述，在從電源或GND等向C供應固定電位V的情況下，雖然可以說“A與C間接連接”或“B與C間接連接”，但是不可以說“A與B間接連接”。

以上示出可以說或不可以說“間接連接”的情況的例子，但是以下示出不可以說“間接連接”的情況的其他例子。即使電路工作期間有A與B之間發生電信號的授受或電位的相互作用等的情況，也有時例外地不可以說“A與B間接連接”。作為該例外的情況的例子，可以舉出A與B藉由絕緣體連接的情況。也就是說，在A與B藉由絕緣體連接的情況下，不可以說“A與B間接連接”。作為A與B藉由絕緣體連接的情況的具體例子，可以舉出如圖46A4所示那樣在A與B之間連接電容元件的情況。作為A與B藉由絕緣體連接的情況的其他例子，有如圖46A5所示那樣在A與B之間夾有電晶體的閘極絕緣膜等的情況。在此情況下，不可以說“A(電晶體的閘極)與B(電晶體的源極或汲極)間接連接”。

作為不可以說“A與B間接連接”的其他例子，可以舉出沒有A與B之間發生電信號的授受或電位的相互作用的時序的情況。例如有如下情況：如圖46A6及圖46A7所示，在從A至B的路徑上，多個電晶體藉由源極及汲極連接，並且電晶體與電晶體之間的節點從電源或GND等供應固定電位V。在此情況下，雖然不可以說“A與B間接連接”，但是也可以說“A與V間接連接”或者“B與V間接連接”。在圖46A3中，在A與C藉由電晶體TrP的源極及汲極連接，B與C藉由電晶體TrQ的源極及汲極連接，並且從電源或GND等向C供應固定電位V的情況下，具有與圖46A6及圖46A7相同的關係，所以不可以說“A與B間接連接”而可以說“A與C間接連接”或“B與C間接連接”。

雖然以上示出“間接連接”的例子，但是“間接連接”的規定例如包括在“電連接”的規定內，所以在“A與B間接連接”的情況下，可以說“A與B電連接”。

接著，示出“直接連接”的情況的具體例子。作為“A與B直接連接”的情況的例子，如圖46B1、圖46B2及圖46B3所示，有A與B不藉由電路元件連接的情況。此外，如圖46B4及圖46B5所示，在A與B不藉由電路元件連接於供應固定電位V的電源或GND等的情況下，可以說“A與B直接連接”、“A與V直接連接”或“B與V直接連接”。此外，如圖46B6所示，即使在A(或B)藉由電晶體的源極及汲極與固定電位V連接的情況下，也可以說“A與B直接連接”。此外，A與V或者B與V藉由電晶體的源極及汲極連接，所以不可以說直接連接而可以說“A與V間接連接”或“B與V間接連接”。

雖然以上示出“直接連接”的例子，但是“直接連接”的規定例如包括在“電連接”的規定內，所以在“A與B直接連接”的情況下，可以說“A與B電連接”。

在本說明書中，“多個電路元件串聯連接”的記載包括藉由相鄰的兩個電路元件的端子彼此連接而多個電路元件連續連接的情況。另外，此時的連接也包括“電連接”。

例如，“K個(在此，K為2以上的整數)電阻元件串聯連接”的記載包括如下情況：第一電阻元件的一個端子與第二電阻元件的一個端子連接，第k(在此，k為2以上且K-1以下的整數)電阻元件的另一個端子與第k+1電阻元件的一個端子連接，第K-1電阻元件的另一個端子與第K電阻元件的一個端子連接。另外，例如，“K個(在此，K為2以上的整數)電晶體串聯連接”的記載包括如下情況：第一電晶體的源極和汲極中的一個與第二電晶體的源極和汲極中的一個連接，第k(在此，k為2以上且K-1以下的整數)電晶體的源極和汲極中的另一個與第k+1電晶體的源極和汲極中的一個連接，第K-1電晶體的源極和汲極中的另一個與第K電晶體的源極和汲極中的一個連接。

此外，即使在電路圖上獨立的組件彼此連接，也有時一個組件兼具多個組件的功能。例如，在佈線的一部分用作電極時，一個導電膜兼具佈線和電極，這兩個組件的功能。因此，本說明書中的“連接”的範疇內還包括這種一個導電膜兼具多個組件的功能的情況。

在本說明書等中，“電阻元件”例如可以為具有高於0Ω的電阻值的電路元件或者具有高於0Ω的電阻值的佈線。因此，在本說明書等中，“電阻元件”包括具有電阻值的佈線、電流流過源極和汲極之間的電晶體、二極體或線圈。因此，“電阻元件”有時可以換稱為“電阻”、“負載”或“具有電阻值的區域”。相對於此，“電阻”、“負載”或“具有電阻值的區域”等有時可以換稱為“電阻元件”。作為電阻值，例如較佳為1mΩ以上且10Ω以下，更佳為5mΩ以上且5Ω以下，進一步較佳為10mΩ以上且1Ω以下。此外，例如也可以為1Ω以上且1×10 ⁹Ω以下。

在本說明書等中，“電容元件”例如可以為具有高於0F的靜電電容值的電路元件、具有高於0F的靜電電容值的佈線的區域、寄生電容或電晶體的閘極電容。此外，“電容元件”、“寄生電容”或“閘極電容”等有時可以換稱為“電容”。相對於此，“電容”有時可以換稱為“電容元件”、“寄生電容”或“閘極電容”。此外，“電容元件”(包括三個以上的端子的“電容元件”)包括絕緣體及夾持該絕緣體的一對導電體。由此，“電容”的“一對導電體”可以換稱為“一對電極”、“一對導電區域”、“一對區域”或“一對端子”。此外，“一對端子中的一個”及“一對端子中的另一個”有時分別被稱為第一端子及第二端子。此外，靜電電容值例如可以為0.05fF以上且10pF以下。此外，例如，還可以為1pF以上且10μF以下。

另外，在本說明書中，開關是指具有藉由變為開啟狀態或關閉狀態來控制是否使電流流過的功能的元件。或者，開關是指具有選擇並切換電流路徑的功能的元件。

在本說明書中，“導通狀態”是指在兩個輸入輸出端子之間電流可能流過的狀態，“非導通狀態”是指可以看作在兩個輸入輸出端子之間電斷開的狀態。另外，在本說明書中，開關的開啟狀態在“導通狀態”的範疇內，開關的關閉狀態在“非導通狀態”的範疇內。因此，在本說明書中，開關可以互相調換“導通狀態”和“開啟狀態”，並且可以互相調換“非導通狀態”和“關閉狀態”。

此外，開關有時除了控制端子以外還包括使電流流過的兩個或三個以上的端子。作為開關的一個例子，可以使用電開關或機械開關等。換而言之，開關只要具有控制電流的功能，就不侷限於特定的元件。

電開關的例子包括電晶體(例如雙極電晶體或MOS電晶體等)、二極體(例如PN二極體、PIN二極體、肖特基二極體、金屬-絕緣體-金屬(MIM：Metal Insulator Metal)二極體、MIS(Metal Insulator Semiconductor：金屬-絕緣體-半導體)二極體或者二極體接法的電晶體)或者組合有這些元件的邏輯電路等。當作為開關使用電晶體時，電晶體的“導通狀態”或“開啟狀態”例如是指有可能使電流流過電晶體的源極電極與汲極電極間的狀態。此外，電晶體的“非導通狀態”或“關閉狀態”是指電晶體的源極電極與汲極電極在電性上斷開的狀態。當僅將電晶體用作開關時，對電晶體的極性(導電型)沒有特別的限制。

作為機械開關的例子，可以舉出利用了MEMS(微機電系統)技術的開關。該開關具有以機械方式可動的電極，並且藉由移動該電極來控制導通狀態和非導通狀態而進行工作。

在本說明書等中，電晶體包括閘極、源極以及汲極這三個端子。閘極被用作控制電晶體的導通狀態和非導通狀態的切換的控制端子。用作源極或汲極的兩個端子是電晶體的輸入輸出端子。根據電晶體的導電型(n通道型或p通道型)及對電晶體的三個端子施加的電位的高低，兩個輸入輸出端子中的一個用作源極而另一個用作汲極。因此，在本說明書等中，源極和汲極有時可以相互調換。在本說明書等中，在說明電晶體的連接關係時，使用“源極和汲極中的一個”、“源極和汲極中的另一個”的表述。在本說明書等中，有時將源極和汲極中的一個稱為“電晶體的第一電極”或“電晶體的第一端子”，將源極和汲極中的另一個稱為“電晶體的第二電極”或“電晶體的第二端子”。此外，根據電晶體的結構，有時除了上述三個端子以外還包括背閘極。在此情況下，在本說明書等中，有時將電晶體的閘極和背閘極中的一個稱為第一閘極，將電晶體的閘極和背閘極的另一個稱為第二閘極。並且，在相同電晶體中，有時可以將“閘極”與“背閘極”相互調換。此外，在電晶體包括三個以上的閘極時，在本說明書等中，有時將各閘極稱為第一閘極、第二閘極、第三閘極等。

例如在本說明書等中，作為電晶體的一個例子可以採用具有兩個以上的閘極電極的多閘極結構電晶體。當採用多閘極結構時，由於將通道形成區域串聯連接，所以成為多個電晶體串聯連接的結構。因此，藉由採用多閘極結構，可以降低關態電流，並能夠提高電晶體的耐壓性(提高可靠性)。或者，藉由利用多閘極結構，當電晶體在飽和區域工作時，即便汲極與源極間電壓發生變化，汲極與源極間電流的變化也不太大，從而可以得到傾斜角平坦的電壓-電流特性。當利用傾斜角平坦的電壓-電流特性時，可以實現理想的電流源電路或電阻值極高的主動負載。其結果是，可以實現特性良好的差動電路或電流鏡電路等。

此外，電路圖示出一個電路元件的情況有時包括該電路元件具有多個電路元件的情況。例如，電路圖示出一個電阻的情況包括兩個以上的電阻串聯連接的情況。此外，例如，電路圖示出一個電容元件的情況包括兩個以上的電容元件並聯連接的情況。此外，例如，電路圖示出一個電晶體的情況包括兩個以上的電晶體串聯連接且各電晶體的閘極彼此連接的情況。同樣，例如，電路圖示出一個開關的情況包括該開關具有兩個以上的電晶體，兩個以上的電晶體串聯連接或者並聯連接並且各電晶體的閘極彼此連接的情況。

此外，在本說明書等中，節點也可以根據電路結構及器件結構等換稱端子、佈線、電極、導電層、導電體、雜質區域等。此外，端子、佈線等也可以換稱為節點。

此外，在本說明書等中，選擇器有時例如是指如下電路：包括多個輸入端子及一個輸出端子，並且從多個輸入端子中選擇一個並使被選擇的輸入端子與一個輸出端子之間成為導通狀態。換言之，選擇器有時是指如下電路：從輸入到多個輸入端子的每一個的輸入信號中選擇一個並將被選擇的輸入信號輸出到輸出端子。或者，選擇器有時例如是指如下電路：包括多個輸出端子及一個輸入端子，並且從多個輸出端子中選擇一個並使被選擇的輸出端子與一個輸入端子之間成為導通狀態。換言之，選擇器有時是指如下電路：從多個輸出端子中選擇一個並將輸入到輸入端子的輸入信號輸出到被選擇的輸出端子。也就是說，選擇器有時是指多工器或解多工器。尤其是，在進行類比電位或類比電流的輸入或輸出的情況下，選擇器有時是指類比多工器或類比解多工器。

此外，在本說明書等中，可以適當地調換“電壓”和“電位”。”電壓”是指與參考電位之間的電位差，例如在參考電位為地電位(接地電位)時，也可以將“電壓”稱為“電位”。地電位不一定意味著0V。此外，電位是相對性的，根據參考電位的變化而供應到佈線的電位、施加到電路等的電位、從電路等輸出的電位等也產生變化。

此外，在本說明書等中，“高位準電位”及“低位準電位”不意味著特定的電位。例如，在兩個佈線都被記為“用作供應高位準電位的佈線”的情況下，兩個佈線被供應的高位準電位也可以互不相同。同樣，在兩個佈線都被記為“用作供應低位準電位的佈線”的情況下，兩個佈線被供應的低位準電位也可以互不相同。

此外，“電流”是指電荷的遷移現象(導電)，例如，“發生正帶電體的導電”的記載可以替換為“在與其相反方向上發生負帶電體的導電”的記載。因此，在本說明書等中，在沒有特別的說明的情況下，“電流”是指載子遷移時的電荷的遷移現象(導電)。在此，作為載子可以舉出電子、電洞、陰離子、陽離子、絡離子，載子根據電流流過的系統(例如，半導體、金屬、電解液及真空中)不同。此外，佈線等中的“電流的方向”是帶正電的載子遷移的方向，以正電流量記載。換言之，帶負電的載子遷移的方向與電流方向相反，以負電流量記載。因此，在本說明書等中，在沒有特別的說明的情況下，關於電流的正負(或電流的方向)，“電流從元件A向元件B流過”的記載可以替換為“電流從元件B向元件A流過”的記載。此外，“將電流輸入到元件A”的記載可以替換為“從元件A輸出電流”的記載。

此外，在本說明書等中，“第一”、“第二”、“第三”等序數詞是為了避免組件的混淆而附加的。因此，該序數詞不限制組件的數量。此外，該序數詞不限制組件的順序。例如，在本說明書等中，一個實施方式中的“第一”組件有可能在其他實施方式或申請專利範圍中被稱為“第二”組件。此外，例如，在本說明書等中，一個實施方式中的“第一”所指的組件有可能在其他實施方式或申請專利範圍中被省略。

在本說明書等中，為了方便起見，有時使用“上”、“下”等表示配置的詞句以參照圖式說明組件的位置關係。此外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於說明書等中所說明的詞句，根據情況可以適當地換詞句。例如，如果是“位於導電體的頂面的絕緣體”的表述，藉由將所示的圖式的方向旋轉180°，則可以換稱為“位於導電體的底面的絕緣體”。

此外，“上”或“下”這樣的術語不限定於組件的位置關係為“正上”或“正下”且直接接觸的情況。例如，如果是“絕緣層A上的電極B”的表述，則不一定必須在絕緣層A上直接接觸地形成有電極B，也可以包括在絕緣層A與電極B之間包括其他組件的情況。同樣，例如，如果是“絕緣層A上方的電極B”的表述，則不一定必須在絕緣層A上直接接觸地形成有電極B，也可以包括在絕緣層A與電極B之間包括其他組件的情況。同樣，例如，如果是“絕緣層A下方的電極B”的表述，則不一定必須在絕緣層A下直接接觸地形成有電極B，也可以包括在絕緣層A與電極B之間包括其他組件的情況。

此外，在本說明書等中，有時為了說明配置為矩陣狀的組件及其位置關係而使用“行”及“列”等詞句。此外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於說明書等中所說明的詞句，根據情況可以適當地換詞句。例如，藉由將圖式的方向旋轉90°，有時可以將“行方向”的表述換稱為“列方向”。

此外，在本說明書等中，根據狀況，可以互相調換“膜”和“層”等詞句。例如，有時可以將“導電層”調換為“導電膜”。此外，有時可以將“絕緣膜”調換為“絕緣層”。此外，根據情況或狀況，可以使用其他詞句代替“膜”和“層”等詞句。例如，有時可以將“導電層”或“導電膜”調換為“導電體”。此外，例如有時可以將“絕緣層”或“絕緣膜”調換為“絕緣體”。

注意，在本說明書等中，“電極”、“佈線”及“端子”的詞句不在功能上限定其組件。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”等詞句還包括多個“電極”或“佈線”形成為一體的情況等。此外，例如，有時將“端子”用作“佈線”或“電極”的一部分，反之亦然。再者，“端子”的詞句還包括選自“電極”、“佈線”及“端子”中的一個以上被形成為一體的情況等。因此，例如，“電極”可以為“佈線”或“端子”的一部分，例如，“端子”可以為“佈線”或“電極”的一部分。此外，“電極”、“佈線”或“端子”等的詞句根據情況有時置換為“區域”等的詞句。

在本說明書等中，根據情況或狀況，可以互相調換“佈線”、“信號線”或“電源線”等詞句。例如，有時可以將“佈線”變換為“信號線”。此外，例如有時可以將“佈線”變換為“電源線”。反之亦然，有時可以將“信號線”或“電源線”等變換為“佈線”。有時可以將“電源線”等變換為“信號線”。反之亦然，有時可以將“信號線”等變換為“電源線”等。此外，根據情況或狀況，有時可以將施加到佈線的“電位”變換為“信號”。反之亦然，有時可以將“信號”變換為“電位”。

此外，在本說明書等中，有時參照時序圖說明半導體裝置的工作方法。此外，用於本說明書等的時序圖示出理想的工作例子，在沒有特別說明的情況下，不侷限於該時序圖所示的期間、信號(例如，電位或電流)的大小以及時序。在本說明書等的時序圖中，可以根據狀況改變該時序圖中的輸入到各佈線(包括節點)的信號(例如，電位或電流)的大小及時序。例如，即使在時序圖中示出相等間隔的兩個期間，兩個期間的長短有時也不相同。此外，例如，即使示出兩個期間中的一個期間長而另一個期間短，兩個期間的長短有時也可以相同，或者有時也可以使兩個期間中的一個期間短而使另一個期間長。

在本說明書等中，金屬氧化物(metal oxide)是指廣義上的金屬的氧化物。金屬氧化物被分類為氧化物絕緣體、氧化物導電體(包括透明氧化物導電體)和氧化物半導體(Oxide Semiconductor，也可以簡稱為OS)等。例如，在電晶體的通道形成區域包含金屬氧化物的情況下，有時將該金屬氧化物稱為氧化物半導體。換言之，在金屬氧化物能夠構成具有放大作用、整流作用及開關作用中的至少一個的電晶體的通道形成區域時，可以將該金屬氧化物稱為金屬氧化物半導體(metal oxide semiconductor)。此外，可以將OS 電晶體換稱為包含金屬氧化物或氧化物半導體的電晶體。

此外，在本說明書等中，有時將包含氮的金屬氧化物也稱為金屬氧化物(metal oxide)。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物(metal oxynitride)。

此外，在本說明書等中，半導體的雜質是指構成半導體層的主要成分之外的物質。例如，濃度為低於0.1at.%的元素是雜質。當包含雜質時，選自半導體中的缺陷態密度增高、載子移動率降低以及結晶性降低中的一個以上有時發生。在半導體是氧化物半導體時，作為改變半導體特性的雜質，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素或主要成分之外的過渡金屬，尤其是，例如有氫(包含於水中)、鋰、鈉、矽、硼、磷、碳及氮。

在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。此外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的情況。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。

此外，在本說明書等中，各實施方式所示的結構可以與其他實施方式所示的結構適當地組合而構成本發明的一個實施方式。此外，當在一個實施方式中示出多個結構例子時，可以適當地組合這些結構例子。

此外，可以將某一實施方式中說明的內容(其一部分或全部)應用/組合/替換成該實施方式中說明的其他內容(其一部分或全部)和一個或多個其他實施方式中說明的內容(其一部分或全部)中的至少一個內容。

注意，實施方式中說明的內容是指各實施方式中利用各種圖式所說明的內容或者利用說明書所記載的文章而說明的內容。

此外，藉由將某一實施方式中示出的圖式(其一部分或全部)與該圖式的其他部分、該實施方式中示出的其他圖式(其一部分或全部)和一個或多個其他實施方式中示出的圖式(其一部分或全部)中的至少一個圖式組合，可以構成更多的圖。

參照圖式說明本說明書所記載的實施方式。但是，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在實施方式所記載的內容中。注意，在實施方式中的發明的結構中，有時在不同的圖式中共同使用相同的符號來表示相同的部分或具有相同功能的部分，而省略反復說明。在立體圖等中，為了明確起見，有時省略部分組件的圖示。

在本說明書等中，在多個要素使用同一符號並且需要區分它們時，有時對符號附加“_1”、“[n]”、“[m，n]”等用於識別的符號。此外，在圖式等中，在對符號附加“_1”、“[n]”、“[m，n]”等用於識別的符號的情況下，如果不需要在本說明書等中區分它們，有時不附加“_1”、“[n]”、“[m，n]”等用於識別的符號。

在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度或區域。因此，本發明並不侷限於圖式中的尺寸。此外，在圖式中，示意性地示出理想的例子，而不侷限於圖式所示的形狀或數值等。例如，可以包括因雜訊或定時偏差等所引起的信號、電壓或電流的不均勻等。

實施方式1 在本實施方式中，說明作為本發明的一個實施方式的半導體裝置的乘法電路。

＜現有乘法電路＞首先，說明現有結構的乘法電路。

圖2所示的電路結構是包括乘法單元IM及驅動單元IMD的乘法電路MP的結構。乘法單元IM包括電晶體F1、電晶體F2、電晶體F5及電容元件C5，驅動單元IMD包括電晶體F1D、電晶體F2D、電晶體F5D及電容元件C5D。

在乘法單元IM中，電晶體F1的第一端子與電晶體F2的閘極及電容元件C5的第一端子連接，電晶體F1的閘極與佈線WSL連接。另外，電晶體F2的第一端子與佈線VE0連接，電晶體F2的第二端子與電晶體F5的第一端子連接。另外，電容元件C5的第二端子與佈線XCL連接。另外，電晶體F1的第二端子及電晶體F5的第二端子與佈線WCL連接。另外，電晶體F5的閘極與佈線VE1連接。

在驅動單元IMD中，電晶體F1D的第一端子與電晶體F2D的閘極及電容元件C5D的第一端子連接，電晶體F1D的閘極與佈線WSL連接。另外，電晶體F2D的第一端子與佈線VE0連接，電晶體F2D的第二端子與電晶體F5D的第一端子連接。另外，電容元件C5D的第二端子與佈線XCL連接。另外，電晶體F1的第二端子及電晶體F5的第二端子與佈線XCL連接。另外，電晶體F5的閘極與佈線VE1連接。

另外，在圖2中，將電晶體F1的第一端子、電晶體F2的閘極與電容元件C5的第一端子的連接部分記為節點N，將電晶體F1D的第一端子、電晶體F2D的閘極與電容元件C5D的第一端子的連接部分記為節點ND。

尤其是，電晶體F1及電晶體F1D具有切換電晶體的功能。此外，有時將電晶體F1稱為乘法單元IM中的寫入電晶體，將電晶體F1D稱為驅動單元IMD中的寫入電晶體。另外，電晶體F2及電晶體F2D是在次臨界值區域中工作的電晶體。

另外，電晶體F5被用作防止電晶體F2中的汲極引致能障下降(DIBL：Drain Induced Barrier Lowering)的鉗位電晶體(有時被稱為鉗位FET)。同樣地，電晶體F5D被用作防止電晶體F2D中的DIBL的鉗位電晶體。因此，電晶體F5及電晶體F5D的各閘極被輸入電晶體F5及電晶體F5D被用作鉗位電晶體的範圍的固定電位。換言之，佈線VE1被用作供應該固定電位的佈線。

乘法單元IM被用作生成次臨界值電流的電流生成電路。例如，佈線VE0所供應的固定電位為接地電位(GND)。另外，藉由對佈線WSL供應高位準電位而使電晶體F1處於開啟狀態，然後使次臨界值電流流過佈線WCL，該次臨界值電流藉由電晶體F5及電晶體F2流過佈線VE0。另外，由於電晶體F1處於開啟狀態，所以電晶體F2的閘極-源極間電壓成為對應於次臨界值電流的量I的電壓。明確而言，因為電晶體F2的源極電位為接地電位，所以以電晶體F2的源極-汲極間電流的量為次臨界值電流的量I的方式將閘極電位設定為一個值。然後，藉由對佈線WSL供應低位準電位而使電晶體F1處於關閉狀態，電晶體F2的閘極電位保持在電容元件C5的第一端子中，而電晶體F2的閘極-源極間電壓被固定，因此乘法單元IM成為生成從佈線WCL流到佈線VE0的量I的次臨界值電流的電流生成電路。注意，在本說明書中，將這種工作稱為“將流過乘法單元IM的電晶體F2的源極-汲極間的電流量設定(程式設計)為I”等。

與乘法單元IM同樣，驅動單元IMD也被用作生成次臨界值電流的電流生成電路。例如，佈線VE0所供應的固定電位為接地電位(GND)。另外，藉由對佈線WSL供應高位準電位而使電晶體F1D處於開啟狀態，然後使次臨界值電流流過佈線XCL，該次臨界值電流藉由電晶體F5D及電晶體F2D流過佈線VE0。另外，由於電晶體F1D處於開啟狀態，所以電晶體F2D的閘極-源極間電壓成為對應於次臨界值電流的量I的電壓。明確而言，因為電晶體F2D的源極電位為接地電位，所以以電晶體F2D的源極-汲極間電流的量為次臨界值電流的量I的方式將閘極電位設定為一個值。然後，藉由對佈線WSL供應低位準電位而使電晶體F1D處於關閉狀態，電晶體F2D的閘極電位保持在電容元件C5D的第一端子中，而電晶體F2D的閘極-源極間電壓被固定，因此在驅動單元IMD中作為流過電晶體F2D的源極-汲極間的電流量設定I，驅動單元IMD成為使量I的次臨界值電流流過的電流生成電路。此時，節點ND和佈線XCL的各電位大致相等。

在此，說明在圖2所示的乘法電路MP中進行w與x(w及x都是包括0的正數)的乘法運算的工作。首先，考慮如下情況：在驅動單元IMD的電晶體F2D中作為次臨界值電流的量設定I _ref0，接著，在乘法單元IM的電晶體F2中作為次臨界值電流的量設定wI _ref0。注意，這裡的I _ref0為電晶體F2及電晶體F2D在次臨界值區域中工作時流過的基準電流的量。在此，藉由增減流過佈線XCL的基準電流I _ref0而使其為xI _ref0，佈線XCL的電位也隨之變動，而且因乘法單元IM的電容元件C5的電容耦合而節點N的電位也變動。此時，乘法單元IM的電晶體F2的閘極-源極間電壓也變動，流過電晶體F2的源極-汲極間的電流成為wxI _ref0。也就是說，乘法單元IM將與w與x之積成正比的電流從佈線WCL流到佈線VE0。由此，圖2所示的乘法電路MP可以執行w與x的乘法運算。

在乘法單元IM中，電容元件C5的第一端子(節點N)保持對應於流過電晶體F2的源極-汲極間的次臨界值電流的量的電位。在此，在電晶體F1處於關閉狀態時的電晶體F1的洩漏電流量變大的情況下，電容元件C5的第一端子(節點N)的電位變動，所以流過電晶體F2的源極-汲極間的次臨界值電流量變化，有時影響到乘法運算的結果。另外，由於洩漏電流流過佈線WCL或佈線VE0，所以有時也影響到乘法運算的結果。

同樣地，在驅動單元IMD中，電容元件C5D的第一端子(節點N)保持對應於流過電晶體F2D的源極-汲極間的次臨界值電流的量的電位。在此，在電晶體F1D處於關閉狀態時的電晶體F1D的洩漏電流量變大的情況下，電容元件C5D的第一端子(節點N)的電位變動，所以佈線XCL的電位也變化，從而有時影響到乘法單元IM的乘法運算的結果。

＜本發明的乘法電路＞本發明的一個實施方式的半導體裝置是鑒於上述課題的乘法電路，可以防止因電荷的洩漏而導致的節點N及節點ND的電位變動。

圖1A所示的乘法電路MPA是本發明的一個實施方式的半導體裝置，其是改變圖2所示的乘法電路的結構的電路。圖1的乘法電路MPA與圖2的乘法電路MP的不同之處在於：乘法單元IM中設置有開關部SF1，驅動單元IMD中設置有開關部SF1D。注意，也可以說圖1A的乘法單元IM具有使用開關部SF1代替圖2的乘法單元IM的電晶體F1的結構，並且還可以說圖1A的驅動單元IMD具有使用開關部SF1D代替圖2的驅動單元IMD的電晶體F1D的結構。

在圖1A中，乘法單元IM所包括的開關部SF1包括電容元件C4、電晶體F1a及電晶體F1b。另外，驅動單元IMD所包括的開關部SF1D包括電容元件C4D、電晶體F1Da及電晶體F1Db。因此，在本說明書中，有時將開關部SF1稱為乘法單元IM中的寫入開關，將開關部SF1D稱為驅動單元IMD中的寫入開關。

電晶體F1a的第一端子與電晶體F1b的第一端子及電容元件C4的第一端子連接。電晶體F1a的閘極及電晶體F1b的閘極與佈線WSL連接。電晶體F1a的第二端子與電晶體F5的第二端子及佈線WCL連接。電晶體F1b的第二端子與電晶體F2的閘極及電容元件C5的第一端子連接。也就是說，可以將圖2的電晶體F1的第二端子替換為電晶體F1a的第二端子，可以將圖2的電晶體F1的第一端子替換為電晶體F1b的第二端子，可以將圖2的電晶體F1的閘極替換為電晶體F1a及電晶體F1b的閘極。

與電容元件C5的第二端子同樣，電容元件C4的第二端子與佈線XCL連接。

電晶體F1Da的第一端子與電晶體F1Db的第一端子及電容元件C4D的第一端子連接。電晶體F1Da的閘極及電晶體F1Db的閘極與佈線WSL連接。電晶體F1Da的第二端子與電晶體F5D的第二端子及佈線XCL連接。電晶體F1Db的第二端子與電晶體F2D的閘極及電容元件C5D的第一端子連接。也就是說，可以將圖2的電晶體F1D的第二端子替換為電晶體F1Da的第二端子，可以將圖2的電晶體F1D的第一端子替換為電晶體F1Db的第二端子，可以將圖2的電晶體F1D的閘極替換為電晶體F1Da及電晶體F1Db的閘極。

與電容元件C5D的第二端子同樣，電容元件C4D的第二端子與佈線XCL連接。

另外，在圖1A中，將電晶體F1a的第一端子、電晶體F1b的第一端子與電容元件C4的第一端子的連接部分記載為節點NS。另外，將電晶體F1Da的第一端子、電晶體F1Db的第一端子與電容元件C4D的第一端子的連接部分記載為節點NSD。

開關部SF1及開關部SF1D都具有兩個電晶體串聯連接且這些電晶體的閘極分別連接於同一佈線的結構。換言之，開關部SF1及開關部SF1D各自所包括的兩個電晶體被用作實質上一個電晶體。另外，藉由使兩個電晶體串聯連接，可以延長實質上一個電晶體的通道長度。藉由延長通道長度，實質上一個電晶體可以減小關態電流，因此可以減小在開關部SF1或開關部SF1D處於關閉狀態時流過的洩漏電流。

如上所述，開關部SF1包括電容元件C4。尤其是，電容元件C4的第一端子與電晶體F1a的第一端子及電晶體F1b的第一端子連接，所以可以在電晶體F1a及電晶體F1b都處於開啟狀態時將電晶體F1a的第二端子或電晶體F1b的第二端子的電位寫入到電容元件C4的第一端子。另外，藉由將電晶體F1a及電晶體F1b的每一個從開啟狀態轉移到關閉狀態，可以將該電位保持在電容元件C4的第一端子中。

例如，藉由從佈線WSL向電晶體F1a及電晶體F1b的每一個的閘極輸入高位準電位，可以使電晶體F1a及電晶體F1b都處於開啟狀態，可以對電容元件C5的第一端子(節點N)及電容元件C4的第一端子(節點NS)的每一個寫入佈線WCL的電位。另外，藉由不僅在電容元件C5的第一端子中而且在電容元件C4的第一端子中保持電位，例如即使因不良而電晶體F1b的關態電流增大，也可以防止保持在節點N中的電位的變動。當電晶體F1b的關態電流增大時，在電晶體F1b的第一端子與第二端子之間分配電荷，但是電容元件C4的第一端子(節點NS)保持與電容元件C5的第一端子(節點N)幾乎相同的電位，所以可以儘量抑制電荷的分配，其結果是，可以降低節點N的電位變動量。

同樣地，在開關部SF1D中，電容元件C4D的第一端子與電晶體F1Da的第一端子及電晶體F1Db的第一端子連接，所以可以在電晶體F1Da及電晶體F1Db都處於開啟狀態時將電晶體F1Da的第二端子或電晶體F1Db的第二端子的電位寫入到電容元件C4D的第一端子。另外，藉由將電晶體F1Da及電晶體F1Db的每一個從開啟狀態轉移到關閉狀態，可以將該電位保持在電容元件C4D的第一端子中。

開關部SF1D具有與開關部SF1同樣的結構，所以開關部SF1D可以得到與開關部SF1同樣的效果。在開關SF1D中，藉由使電晶體F1Da及電晶體F1db都處於開啟狀態，可以對電容元件C5的第一端子(節點N)及電容元件C4的第一端子(節點NS)的每一個寫入佈線XCL的電位。另外，在電容元件C4D的第一端子(節點NSD)中保持與電容元件C5D的第一端子(節點ND)大致相同的電位，所以例如即使因不良而電晶體F1Db的關態電流增大，也可以防止保持在節點ND中的電位的變動。

尤其是，開關部SF1所包括的電晶體F1a及電晶體F1b以及開關部SF1D所包括的電晶體F1Da及電晶體F1Db例如較佳為OS電晶體。尤其是，作為OS電晶體的通道形成區域所包含的金屬氧化物，例如可以舉出銦氧化物、鎵氧化物以及鋅氧化物。此外，金屬氧化物較佳為包含選自銦、元素M及鋅中的一種或多種。注意，元素M是選自鋁、鎵、矽、釔、錫、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂、鈷和銻中的一種或多種。尤其是，元素M較佳為選自鋁、鎵、釔和錫中的一種或多種。

尤其是，作為用於半導體層的金屬氧化物，較佳為使用包含銦(In)、鎵(Ga)及鋅(Zn)的氧化物(也記為IGZO)。或者，較佳為使用包含銦、錫及鋅的氧化物(也記作ITZO(註冊商標))。或者，較佳為使用包含銦、鎵、錫及鋅的氧化物。或者，較佳為使用包含銦(In)、鋁(Al)及鋅(Zn)的氧化物(也記作IAZO)。或者，較佳為使用包含銦(In)、鋁(Al)、鎵(Ga)及鋅(Zn)的氧化物(也記作IAGZO)。關於OS電晶體，將在實施方式5中詳細說明。

此外，包含在OS電晶體的通道形成區域中的金屬氧化物較佳為具有化學組成互不相同的多個氧化物層的疊層結構。例如，考慮具有第一層和位於第一層正上的第二層的兩層結構的氧化物層。用於第一層的金屬氧化物中的相對於主要成分的金屬元素的元素M的原子個數比較佳為大於用於第二層的金屬氧化物中的相對於主要成分的金屬元素的元素M的原子個數比。此外，用於第一層的金屬氧化物中的相對於In的元素M的原子個數比較佳為大於用於第二層的金屬氧化物中的相對於In的元素M的原子個數比。藉由採用該結構，可以抑制雜質及氧從形成在第一層的下方的結構物向第二層擴散。

此外，用於第二層的金屬氧化物中的相對於元素M的In的原子個數比較佳為大於用於第一層的金屬氧化物中的相對於元素M的In的原子個數比。藉由採用該結構，OS電晶體可以得到大通態電流及高頻特性。

明確而言，例如，作為用於第一層的金屬氧化物，使用具有In:M:Zn=1:3:2[原子個數比]或其附近的組成、In:M:Zn=1:3:4[原子個數比]或其附近的組成或者In:M:Zn=1:1:0.5[原子個數比]或其附近的組成的金屬氧化物，即可。此外，作為用於第二層的金屬氧化物，使用具有In:M:Zn=1:1:1[原子個數比]或其附近的組成、In:M:Zn= 1:1:1.2[原子個數比]或其附近的組成、In:M:Zn=1:1:2[原子個數比]或其附近的組成或者In:M:Zn=4:2:3[原子個數比]或其附近的組成的金屬氧化物，即可。注意，附近的組成包括所希望的原子個數比的±30%的範圍。

在降低電晶體的關態電流的情況下，作為用於半導體層的金屬氧化物，例如較佳為使用包含(In)、鎵(Ga)及鋅(Zn)的氧化物。在電晶體的半導體層包含含有(In)、鎵(Ga)及鋅(Zn)的氧化物的情況下，該電晶體的閘極-源極間電壓為0V時的流過源極-汲極間的每通道寬度1μm的電流量在室溫(例如，1℃以上且30℃以下)下為1× 10 ^-20A以下，在85℃下為1×10 ^-18A以下或在125℃下為1× 10 ^-16A以下。另外，在本說明書中，如上所述，將電晶體的閘極-源極間電壓為0V時的流過源極-汲極間的電流量極小的情況稱為常關閉。

如此，藉由作為開關部SF1中的電晶體F1a及電晶體F1b分別使用OS電晶體，可以降低在開關部SF1處於關閉狀態時流過的洩漏電流。另外，即使電晶體F1b的關態電流增大，也可以由保持在電容元件C4的第一端子(節點NS)中的電荷抑制電容元件C5的第一端子(節點N)的電位變動。

同樣地，藉由作為開關部SF1D中的電晶體F1Da及電晶體F1Db分別使用OS電晶體，可以降低在開關部SF1D處於關閉狀態時流過的洩漏電流。另外，即使電晶體F1Db的關態電流增大，也可以由保持在電容元件C4D的第一端子(節點NSD)中的電荷抑制電容元件C5D的第一端子(節點ND)的電位變動。

另外，雖然在實施例中說明其詳細內容，但是在乘法單元IM中，藉由在包括電晶體F1a、電晶體F1b及電容元件C4的開關部SF1中儲存電容元件C5的第一端子(節點N)的電位，在電晶體F1a及電晶體F1b同時成為關閉狀態的情況下，可以使節點N的電位的下降比節點NS的電位的下降慢。換言之，可以將節點N的電位保持為比節點NS的電位長。根據實施例的結果(圖45A及圖45B)，可以說電容元件C4的靜電電容值越大於電容元件C5的靜電電容值，節點N的電位的保持時間越長。因此，藉由使電容元件C4的靜電電容值大於電容元件C5的靜電電容值，可以製造能夠長期保持節點N的電位的乘法單元。注意，以上說明了乘法單元IM，但是驅動單元IMD也可以得到與上述同樣的效果。

另外，藉由降低開關部SF1及開關部SF1D的每一個的洩漏電流，可以減少對節點N及節點ND的電位進行的更新工作。另外，藉由減少更新工作，可以降低乘法電路的功耗。

另外，電晶體的溫度越高，電晶體的特性越容易劣化，但是藉由作為電晶體F1a、電晶體F1b、電晶體F1Da及電晶體F1Db都使用OS電晶體，如上所述，例如可以使在電晶體的溫度為125℃且電晶體的閘極-源極間電壓為0V的情況下流過源極-汲極間的電流為1×10 ^-16A以下。換言之，可以說OS電晶體耐受高溫度，因此包括OS電晶體的乘法電路MPA在高溫下也可以穩定地工作。

此外，電晶體F2、電晶體F5、電晶體F2D及電晶體F5D也可以使用上述OS電晶體。藉由作為乘法電路MPA所包括的電晶體使用OS電晶體，可以以同一製程同時製造電晶體F1a、電晶體F1b、電晶體F2、電晶體F5、電晶體F1Da、電晶體F1Db、電晶體F2D及電晶體F5D，由此可以降低乘法電路MPA的節拍時間。

尤其是，藉由作為電晶體F2和電晶體F2D中的一者或兩者使用OS電晶體，可以使電晶體F2和電晶體F2D中的一者或兩者在次臨界值區域的寬電流範圍內工作，由此可以降低消耗電流並擴大可計算的乘法運算結果的值的範圍。

此外，選自電晶體F1a、電晶體F1b、電晶體F2、電晶體F5、電晶體F1Da、電晶體F1Db、電晶體F2D和電晶體F5D中的一個以上也可以使用OS電晶體以外的電晶體。例如，作為OS電晶體以外的電晶體，可以舉出在通道形成區域中包含矽的電晶體(以下，稱為Si電晶體)。另外，作為矽，例如可以舉出單晶矽、非晶矽、微晶矽或多晶矽(包括低溫多晶矽(LTPS：Low Temperature Poly Silicon))。

此外，作為除了OS電晶體及Si電晶體以外的電晶體，例如可以舉出通道形成區域中含有鍺的電晶體、通道形成區域中含有硒化鋅、硫化鎘、砷化鎵、磷化銦、氮化鎵或矽鍺等化合物半導體的電晶體、通道形成區域中含有碳奈米管的電晶體或通道形成區域中含有有機半導體的電晶體。

注意，雖然圖1所示的電晶體F1a、電晶體F1b、電晶體F2、電晶體F5、電晶體F1Da、電晶體F1Db、電晶體F2D及電晶體F5D都是n通道型電晶體，但是根據情況也可以是p通道型電晶體。換言之，作為上述列舉的電晶體的各極性，可以選擇n通道型或p通道型。注意，在本說明書中，說明電晶體F1a、電晶體F1b、電晶體F2、電晶體F5、電晶體F1Da、電晶體F1Db、電晶體F2D及電晶體F5D的每一個為n通道型電晶體的情況，但是在將選自上述列舉的電晶體中的一個以上改變為p通道型電晶體時，為了使乘法電路MPA正常地工作而需要適當地改變輸入到乘法電路MPA的電位。

注意，關於上述電晶體的極性的變形例子不侷限於電晶體F1a、電晶體F1b、電晶體F2、電晶體F5、電晶體F1Da、電晶體F1Db、電晶體F2D及電晶體F5D。例如，說明書中的其他部分所記載的電晶體或其他圖式所示的電晶體也是同樣的。

＜乘法電路的變形例子1＞另外，本發明的一個實施方式的運算電路也可以不採用圖1A所示的結構而採用圖1B所示的結構。圖1B所示的乘法電路MPA是圖1A所示的乘法電路MPA的變形例子，其中佈線WSL包括佈線WSLa及佈線WSLb。

在圖1B中，開關部SF1的電晶體F1a及開關部SF1D的電晶體F1Da的每一個的閘極與佈線WSLa連接。另外，開關部SF1的電晶體F1b及開關部SF1D的電晶體F1Db的每一個的閘極與佈線WSLb連接。注意，在圖1B中，將佈線WSLa和佈線WSLb統稱為佈線WSL。

藉由設置佈線WSLa及佈線WSLb，可以使電晶體F1a及電晶體F1Da的組與電晶體F1b及電晶體F1Db的組的工作時序不同。

例如，在關態電流小的室溫環境下，使電晶體F1b及電晶體F1Db一直處於開啟狀態，作為電晶體F1a及電晶體F1Da都使用切換開啟狀態和關閉狀態的切換電晶體，由此可以在開關部SF1中保持節點N及節點NS的電位，並且可以在開關部SF1D中保持節點ND及節點NSD的電位。此時，在開關部SF1中，節點N與節點NS之間成為導通狀態，合成電容元件C4和電容元件C5的靜電電容值，因此可以更長地保持節點N和節點NS所保持的電位。另外，開關部SF1D也是同樣的。

例如，在關態電流增大的高溫環境下，如上所述，藉由在開關部SF1中同時切換電晶體F1a和電晶體F1b的開啟狀態和關閉狀態，可以降低開關SF1的關態電流。另外，開關SF1D也是同樣的。

＜乘法電路的變形例子2＞另外，本發明的一個實施方式的運算電路也可以不採用圖1A所示的結構而採用圖3A所示的結構。圖3A所示的乘法電路MPA是圖1A所示的乘法電路MPA的變形例子，其中電晶體F1a、電晶體F1b、電晶體F1Da及電晶體F1Db都包括背閘極。

明確而言，圖3A所示的電晶體F1a、電晶體F1b、電晶體F1Da及電晶體F1Db例如為通道位於相對的兩個閘極之間的電晶體，電晶體F1a、電晶體F1b、電晶體F1Da及電晶體F1Db包括閘極(有時被稱為第一閘極)和背閘極(有時被稱為第二閘極)。另外，閘極和背閘極可以互相調換。因此，在本說明書中，“閘極”可以記為“背閘極”。同樣地，“背閘極”可以記為“閘極”。明確而言，“閘極與第一佈線連接，背閘極與第二佈線連接”的連接結構可以替換為“背閘極與第一佈線連接，閘極與第二佈線連接”的連接結構。

在圖3A的乘法電路MPA中，電晶體F1a、電晶體F1b、電晶體F1Da及電晶體F1Db的每一個具有閘極與背閘極彼此連接的結構。換言之，上述列舉的電晶體具有輸入到電晶體的閘極的電位也輸入到該電晶體的背閘極的結構。如此，藉由使用閘極與背閘極連接的電晶體，可以增大該電晶體的通態電流，並且可以減小該電晶體的關態電流。例如，藉由增大電晶體的通態電流，電荷儲存到節點N(節點ND)的速度變快，由此可以提高對乘法單元IM(驅動單元IMD)的電位的寫入速度。此外，例如，藉由減小電晶體的關態電流，可以減小來自節點N(節點ND)的電荷的洩漏，因此可以延長乘法單元IM(驅動單元IMD)的電位保持時間。

另外，圖3A的乘法電路MPA的結構可以改變為圖3B所示的乘法電路MPA的結構。圖3B的乘法電路MPA與圖3A的乘法電路MPA的不同之處在於：電晶體F1a、電晶體F1b、電晶體F1Da及電晶體F1Db的每一個的背閘極不與該電晶體本身的閘極連接，而與佈線BGE連接。

藉由將佈線BGE連接到電晶體F1a、電晶體F1b、電晶體F1Da及電晶體F1Db的每一個的背閘極，可以將與佈線WSL所供應的電位不同的電位藉由佈線BGE供應到電晶體F1a、電晶體F1b、電晶體F1Da及電晶體F1Db的每一個的背閘極。

例如，藉由將輸出指定電位的外部電路連接到佈線BGE，可以對電晶體F1a、電晶體F1b、電晶體F1Da及電晶體F1Db的每一個的背閘極供應該電位。另外，藉由調整該電位，可以使電晶體F1a、電晶體F1b、電晶體F1Da及電晶體F1Db的每一個的臨界電壓變動。明確而言，藉由將低位準電位、負電位等從該外部電路輸出到佈線BGE，可以提高電晶體F1a、電晶體F1b、電晶體F1Da及電晶體F1Db的每一個的臨界電壓，並且可以藉由從佈線WSL供應的電位而切換電晶體F1a、電晶體F1b、電晶體F1Da及電晶體F1Db的每一個的開啟狀態和關閉狀態。或者，藉由將高位準電位、正電位等從該外部電路輸出到佈線BGE，可以降低電晶體F1a、電晶體F1b、電晶體F1Da及電晶體F1Db的每一個的臨界電壓，並且可以藉由從佈線WSL供應的電位而切換電晶體F1a、電晶體F1b、電晶體F1Da及電晶體F1Db的每一個的開啟狀態和關閉狀態。

注意，將電晶體改變為包括背閘極的結構的例子不侷限於電晶體F1a、電晶體F1b、電晶體F1Da及電晶體F1Db。例如，也可以將圖1A、圖1B、圖3A及圖3B所示的電晶體F2、電晶體F5、電晶體F2D及電晶體F5D改變為具有背閘極的電晶體。另外，也可以將說明書中的其他部分所記載的電晶體或其他圖式所示的電晶體同樣地改變為具有背閘極的電晶體。此外，也可以將說明書中的其他部分所記載的具有背閘極的電晶體改變為不具有背閘極的電晶體。

＜乘法電路的變形例子3＞另外，本發明的一個實施方式的運算電路也可以不採用圖1A所示的結構而採用圖4A所示的結構。圖4A所示的乘法電路MPA具有如下結構：開關部SF1和開關部SF1D不包括串聯連接的兩個電晶體，而包括串聯連接的k個(在此，k為三個以上的整數)電晶體。另外，在圖4A的開關部SF1和開關部SF1D中，連續連接的兩個電晶體之間設置有電容元件。換言之，開關部SF1和開關部SF1D都包括k-1個電容元件。

明確而言，圖4A所示的開關部SF1包括電晶體F1[1]至電晶體F1[k]及電容元件C4[1]至電容元件C4[k-1]。另外，圖4A所示的開關部SF1D包括電晶體F1D[1]至電晶體F1D[k]及電容元件C4D[1]至電容元件C4D[k-1]。

在開關部SF1中，電晶體F1[1]至電晶體F1[k]串聯連接。另外，電晶體F1[1]至電晶體F1[k]的各閘極與佈線WSL連接。另外，兩個連續的電晶體F1[p](p為1以上且k-1以下的整數)與電晶體F1[p+1]之間連接有電容元件C4[p]的第一端子。另外，電容元件C4[1]至電容元件C4[k-1]的各第二端子與佈線XCL連接。

同樣地，在開關部SF1D中，電晶體F1D[1]至電晶體F1D[k]串聯連接。另外，電晶體F1D[1]至電晶體F1D[k]的各閘極與佈線WSL連接。另外，兩個連續的電晶體F1D[p]與電晶體F1D[p+1]之間連接有電容元件C4D[p]。另外，電容元件C4D[1]至電容元件C4D[k-1]的各第二端子與佈線XCL連接。

如圖4A所示，在開關部SF1中，藉由使串聯的電晶體的個數為三個以上，可以在實質上使通道長度比圖1A所示的開關部SF1長，所以可以減小關閉狀態下的洩漏電流。另外，由於兩個連續的電晶體之間還設置有電容元件，所以各電容元件的第一端子可以保持大致相同的電位。由此，即使各電晶體中的一個以上的關態電流增大，也幾乎不發生藉由該電晶體的電荷分配，因此可以長期保持開關部SF1所保持的節點N的電位。注意，開關部SF1D也是同樣的。

在圖4A的乘法電路MPA中，開關部SF1所包括的電晶體和開關部SF1D所包括的電晶體的個數彼此相等，但是根據情況，開關部SF1所包括的電晶體和開關部SF1D所包括的電晶體的個數也可以彼此不同。例如，當頻繁改寫乘法單元IM所保持的乘數時，換言之，當在乘法單元IM中不需要長期將乘數作為電位保持時，乘法單元IM所包括的開關部SF1中的電晶體的個數也可以少於驅動單元IMD所包括的開關部SF1D中的電晶體的個數。另一方面，當在驅動單元IMD中不需要改寫對應於基準電流的電位時，驅動單元IMD較佳為長期保持該電位，因此驅動單元IMD所包括的開關部SF1D中的電晶體的個數較佳為多於乘法單元IM所包括的開關部SF1中的電晶體的個數。

此外，藉由減少乘法單元IM和驅動單元IMD中的一個所包括的電晶體的個數，可以減小乘法電路MPA的佔有面積。

另外，圖4A的乘法電路MPA的結構可以改變為圖4B所示的乘法電路MPA的結構。圖4B的乘法電路MPA與圖4A的乘法電路MPA的不同之處在於：作為佈線WSL設置有佈線WSLa和佈線WSLb；電晶體F1[d](d為1以上且k以下的奇數)和電晶體F1D[d]的每一個的閘極與佈線WSLa連接；以及電晶體F1[e](e為2以上且k以下的偶數)和電晶體F1D[e]的每一個的閘極與佈線WSLb連接。另外，在圖4B中，作為一個例子，k為偶數。

與圖1B的乘法電路同樣，圖4B的乘法電路MPA可以使電晶體F1[d]及電晶體F1D[d]的組與電晶體F1[e]及電晶體F1D[e]的組的工作時序不同。

因此，例如，在關態電流小的室溫環境下，使電晶體F1[e]及電晶體F1D[e]一直處於開啟狀態，作為電晶體F1[d]及電晶體F1D[d]都使用切換開啟狀態和關閉狀態的切換電晶體，由此可以在開關部SF1中保持節點N的電位，並且可以在開關部SF1D中保持節點ND的電位。

例如，在關態電流增大的高溫環境下，如上所述，藉由在開關部SF1中同時切換電晶體F1[d]和電晶體F1[e]的開啟狀態和關閉狀態，可以降低開關SF1的關態電流。另外，開關SF1D也是同樣的。

注意，雖然在本實施方式中說明了乘法電路，但是該乘法電路也可以應用於乘法運算以外的用途。作為乘法電路以外的電路，例如可以舉出加法電路、除法電路等。另外，作為其他例子，該乘法電路也可以應用於記憶體電路、像素電路、放大電路、轉換電路、功能電路等。

注意，本實施方式可以與本說明書所示的同一或其他實施方式適當地組合。例如，本實施方式所示的構成、結構、方法等可以與本實施方式所示的其他構成、其他結構、其他方法等適當地組合而使用。另外，例如，本實施方式所示的構成、結構、方法等可以與其他實施方式等所示的構成、結構、方法等適當地組合而使用。

實施方式2 在本實施方式中，說明使用上述實施方式所說明的乘法電路MPA的運算電路的結構例子。

＜運算電路的結構例子＞圖5所示的運算電路ANP包括單元陣列CA、電路WSD、電路WCS、電路XCS及電路ITS。尤其是，圖5示出單元陣列CA、電路WCS、電路XCS及電路ITS的各電路結構。

單元陣列CA例如包括乘法單元IM[1，1]至乘法單元IM[m，n](m及n都是1以上的整數)及驅動單元IMD_1至驅動單元IMD_m。驅動單元IMD_1至驅動單元IMD_m及乘法單元IM[1，1]至乘法單元IM[m，n]在單元陣列CA內配置為矩陣狀。明確而言，驅動單元IMD_1至驅動單元IMD_m在列方向上依次配置，乘法單元IM[1，1]至乘法單元IM[m，n]配置為m行n列的矩陣狀。

在第i行(i為1以上且m以下的整數)中，驅動單元IMD_i和乘法單元IM[i，1]至乘法單元IM[i，n]中的任一個可以為實施方式1所說明的乘法電路MPA。在單元陣列CA中，藉由使用一個驅動單元IMD_i，可以對配置在相同的第i行上的乘法單元IM[i，1]至乘法單元IM[i，n]的每一個執行乘法運算。

在本實施方式中，為了簡化起見，乘法單元IM[1，1]至乘法單元IM[m，n]各自的結構彼此相同。因此，有時省略乘法單元IM[1，1]至乘法單元IM[m，n]中相同內容的位址而記載為乘法單元IM。同樣地，驅動單元IMD_1至驅動單元IMD_m各自的結構彼此相同，有時省略驅動單元IMD_1至驅動單元IMD_m中相同內容的位址而記載為驅動單元IMD。

在圖5的運算電路ANP中，單元陣列CA例如具有進行寫入到多個乘法單元IM的各多個第一資料與從電路XCS發送到多個運算單元的各多個第二資料的積和運算的功能。注意，在圖5所示的運算電路ANP中，各第一資料及各第二資料為正值或“0”。

作為一個例子，乘法單元IM被用作進行乘法運算的單元。另外，作為一個例子，驅動單元IMD具有為了在乘法單元IM中進行運算而保持對應於基準資料的電位的功能。注意，乘法單元IM為實施方式1所說明的乘法單元IM，驅動單元IMD為實施方式1所說明的驅動單元IMD。另外，基準資料為用來生成實施方式1所說明的基準電流量I _ref0的資料，後面詳細說明其內容。

作為一個例子，乘法單元IM包括開關部SF1、電晶體F2、電晶體F5及電容元件C5。另外，作為一個例子，驅動單元IMD包括開關部SF1D、電晶體F2D、電晶體F5D及電容元件C5D。

關於乘法單元IM所包括的開關部SF1及驅動單元IMD所包括的開關部SF1D，可以參照實施方式1所記載的開關部SF1及開關部SF1D的說明。

乘法單元IM[1，1]至乘法單元IM[m，n]各自包括的電晶體F2的結構(例如通道長度、通道寬度及形狀等)較佳為彼此相同，並且乘法單元IM[1，1]至乘法單元IM[m，n]各自包括的電晶體F5的結構較佳為彼此相同。此外，驅動單元IMD_1至驅動單元IMD_m各自包括的電晶體F2D的結構較佳為彼此相同，並且驅動單元IMD_1至驅動單元IMD_m各自包括的電晶體F5D的結構較佳為彼此相同。此外，電晶體F2和電晶體F2D的各結構較佳為彼此相同，並且電晶體F5和電晶體F5D的各結構較佳為彼此相同。

當電晶體的結構彼此相同時，可以使各電晶體的電特性大致相等。因此，當乘法單元IM[1，1]至乘法單元IM[m，n]各自包括的電晶體F2的結構相同且乘法單元IM[1，1]至乘法單元IM[m，n]各自包括的電晶體F5的結構相同時，乘法單元IM[1，1]至乘法單元IM[m，n]都在同一條件下可以進行幾乎相同的工作。在此，同一條件例如是指供應到各電晶體F2的源極、汲極及閘極的電位、供應到各電晶體F5的源極、汲極及閘極的電位以及輸入到乘法單元IM[1，1]至乘法單元IM[m，n]的電位。同樣地，當驅動單元IMD_1至驅動單元IMD_m各自包括的電晶體F2D的結構相同且驅動單元IMD_1至驅動單元IMD_m各自包括的電晶體F5D的結構相同時，驅動單元IMD_1至驅動單元IMD_m都在同一條件下可以進行幾乎相同的工作。在此，同一條件例如是指供應到各電晶體F2D的源極、汲極及閘極的電位、供應到各電晶體F5D的源極、汲極及閘極的電位以及輸入到驅動單元IMD_1至驅動單元IMD_m的電壓。

另外，除非特別的說明均包括電晶體F2及電晶體F2D在次臨界值區域中工作的情況(換言之，在電晶體F2或電晶體F2D中，閘極與源極間電壓低於臨界電壓的情況，更佳的是，汲極電流相對於閘極與源極間電壓呈指數增大的情況)。換言之，包括如下情況：上述各電晶體的閘極電壓、源極電壓及汲極電壓進行適當的偏壓，使得該電晶體在次臨界值區域中工作。因此，包括電晶體F2及電晶體F2D以關態電流流過源極與汲極間的方式工作的情況。

此外，電晶體F5及電晶體F5D例如被用作鉗位電晶體。因此，電晶體F5及電晶體F5D的各閘極較佳為被供應固定電位。另外，藉由設置電晶體F5，可以防止電晶體F2中的DIBL，將在後面說明其詳細內容。同樣地，藉由設置電晶體F5D，可以防止電晶體F2D中的DIBL。

另一方面，在可以忽視電晶體F2中的DIBL的情況下，乘法單元IM中也可以不設置電晶體F5。同樣地，在可以忽視電晶體F2D中的DIBL的情況下，驅動單元IMD中也可以不設置電晶體F5D。

關於可用作電晶體F2、電晶體F5、電晶體F2D及電晶體F5D的電晶體，參照實施方式1所記載的電晶體F2、電晶體F5、電晶體F2D及電晶體F5D的說明。

在圖1所示的乘法單元IM中，電晶體F1b的第二端子與電晶體F2的閘極連接。電晶體F2的第一端子與佈線VE0連接。電容元件C5的第一端子與電晶體F2的閘極連接。電晶體F2的第二端子與電晶體F5的第一端子連接。另外，電晶體F5的第二端子與電晶體F1a的第二端子連接，電晶體F5的閘極與佈線VE1連接。另外，電晶體F1a的第一端子及電晶體F1b的第一端子與電容元件C4的第一端子連接。

另外，在圖1所示的乘法單元IM中，電晶體F2的第二端子與佈線WCL藉由電晶體F5的第一端子和第二端子間串聯連接，由此可以防止從佈線WCL對電晶體F2的第二端子直接施加高位準電位。由此，可以防止電晶體F2中的DIBL。

在乘法單元IM中，如果電晶體F2的第二端子直接連接於佈線WCL(亦即，沒有設置電晶體F5)下，有時從佈線WCL對電晶體F2的第二端子直接施加高位準電位，在電晶體F2中發生DIBL。當電晶體F2中發生DIBL時，電晶體F2的臨界電壓下降，因此有時電晶體F2的次臨界值區域的電壓範圍發生變化。因此，當乘法單元IM中沒有設置電晶體F5時，有時流過電晶體F2的次臨界值區域的電流產生波動。

在圖2所示的驅動單元IMD中，電晶體F1Db的第二端子與電晶體F2D的閘極連接。電晶體F2D的第一端子與佈線VE0連接。電容元件C5D的第一端子與電晶體F2D的閘極連接。電晶體F2D的第二端子與電晶體F5D的第一端子連接。另外，電晶體F5D的第二端子與電晶體F1Da的第二端子連接，電晶體F5D的閘極與佈線VE1連接。另外，電晶體F1Da的第一端子及電晶體F1Db的第一端子與電容元件C4D的第一端子連接。

與乘法單元IM中的電晶體F5同樣，驅動單元IMD中的電晶體F5D也具有防止電晶體F2D中的DIBL的功能。

佈線VE0被用作使電流流過乘法單元IM的電晶體F2的第一端子和第二端子間的佈線。此外，佈線VE0被用作使電流流過驅動單元IMD的電晶體F2D的第一端子和第二端子間的佈線。作為一個例子，佈線VE0被用作供應固定電位的佈線。該固定電位例如可以為低位準電位或接地電位。

佈線VE1被用作對乘法單元IM的電晶體F5的閘極以及驅動單元IMD的電晶體F5D的閘極分別施加電位的佈線。注意，該電位較佳為在電晶體F5及電晶體F5D被用作鉗位電晶體的範圍內。

在圖5的單元陣列CA中，在將圖1A的乘法單元IM用作位於第i行第j列的乘法單元IM[i，j](未圖示)時，電晶體F1a的第二端子及電晶體F5的第二端子與佈線WCL_j連接，電晶體F1a的閘極及電晶體F1b的閘極與佈線WSL_i連接。另外，電容元件C5的第二端子與佈線XCL_i連接。注意，在圖5中，乘法單元IM[i，j]中的開關部SF1(圖1A中的電晶體F1b的第二端子)、電晶體F2的閘極與電容元件C5的第一端子的連接部分為節點N[i，j]。

另外，在將圖1A的驅動單元IMD用作位於圖5的單元陣列CA的第i行的驅動單元IMD_i(未圖示)時，電晶體F1Da的第二端子及電晶體F5D的第二端子與佈線XCL_i連接，電晶體F1Da的閘極及電晶體F1Db與佈線WSL_i連接。另外，電容元件C5D的第二端子與佈線XCL_i連接。注意，在圖5中，驅動單元IMD_i中的開關部SF1(圖1A中的電晶體F1Db的第二端子)、電晶體F2D的閘極與電容元件C5D的第一端子的連接部分為節點ND[i]。

節點N[i，j]及節點ND[i]被用作各單元的保持節點。另外，圖5摘要示出節點N[1，1]、節點N[1，n]、節點N[m，1]、節點N[m，n]、節點ND[1]及節點ND[m]。

[電路WSD] 電路WSD例如具有在寫入第一資料時選擇配置有作為寫入物件的乘法單元IM的單元陣列CA的行的功能。另外，在寫入第一資料時，選擇同一行的驅動單元IMD，對驅動單元IMD寫入用來生成基準電流的基準資料。

明確而言，例如，在圖5中，藉由電路WSD向佈線WSL_1供應高位準電位並向佈線WSL_2(未圖示)至佈線WSL_m供應低位準電位，可以使包括與佈線WSL_1連接的閘極的電晶體F1a、電晶體F1b、電晶體F1Da及電晶體F1Db處於開啟狀態並使包括與佈線WSL_2至佈線WSL_m連接的閘極的電晶體F1a、電晶體F1b、電晶體F1Da及電晶體F1Db處於關閉狀態。換言之，可以使配置在單元陣列CA1的第一行上的乘法單元IM及驅動單元IMD的各寫入開關處於開啟狀態。

[電路WCS] 電路WCS例如具有如下功能：從外部取得作為數位資料的第一資料，將該第一資料轉換為類比資料(電流量)，並且對單元陣列CA所包括的乘法單元IM供應轉換為類比資料的第一資料。例如，在電路WCS對單元陣列CA所包括的乘法單元IM[i，j]寫入第一資料時，在由上述電路WSD選擇單元陣列CA的第i行的乘法單元IM[i，1]至乘法單元IM[i，n]之後，電路WCS將該第一資料藉由佈線WCL_j供應到單元陣列CA的第一列的運算單元。

電路WCS例如包括電路SWCA及電路WCSa_1至電路WCSa_n。

電路SWCA例如具有控制佈線WCL_j(未圖示)與電路WCSa_j(未圖示)之間的導通狀態或非導通狀態的切換的功能。

電路SWCA例如包括開關SA_1至開關SA_n。

開關SA_j(未圖示)的第一端子與佈線WCL_j連接，開關SA_j的第二端子與電路WCSa_j連接，開關SA_j的控制端子與佈線SWLA連接。

作為開關SA_1至開關SA_n的每一個，例如可以使用類比開關及電晶體等電開關。尤其是，作為開關SA_1至開關SA_n的每一個較佳為使用上述電晶體作為電開關，尤其更佳為使用OS電晶體。注意，在作為開關SA_1至開關SA_n的每一個使用電開關時，作為該電開關，除了OS電晶體以外例如可以使用Si電晶體。另外，開關SA_1至開關SA_n的每一個例如也可以使用機械開關。

注意，在本說明書等中，圖5所示的開關SA_1至開關SA_n的每一個在控制端子被供應高位準電位時處於開啟狀態而在控制端子被供應低位準電位時處於關閉狀態。

作為一個例子，佈線SWLA被用作切換開關SA_1至開關SA_n的開啟狀態和關閉狀態的佈線。因此，佈線SWLA被供應高位準電位或低位準電位。

另外，電路WCSa_1與佈線IWL_1連接，電路WCSa_n與佈線IWL_n連接。

電路WCSa_j(未圖示)例如具有從佈線IWL_j (未圖示)取得第一資料而對佈線WCL_j供應對應於該第一資料的信號的功能。明確而言，電路WCSa_j在開關SA_j處於開啟狀態時供應用來容納於配置在單元陣列CA的第j列的乘法單元IM[1，j]至乘法單元IM[m，j]中的任一個中的第一資料。注意，在圖5的單元陣列CA中，該信號較佳為類比資料(電流量)。

例如，電路WCSa_j可以具有圖6A所示的結構。注意，在圖6A中，為了示出電路WCSa_j與其周圍電路的連接還示出電路SWCA、開關SA_j、佈線SWLA及佈線WCL_j。

另外，圖6A所示的開關SA_j為圖5的電路SWCA所包括的開關SA_1至開關SA_n中的任一個。同樣地，佈線WCL_j為延伸設置在圖5的單元陣列CA中的佈線WCL_1至佈線WCL_n中的任一個。

就是說，佈線WCL_j藉由開關SA_j與電路WCSa_j連接。

圖6A所示的電路WCSa_j例如包括開關SWW。開關SWW的第一端子與開關SA_j的第二端子連接，開關SWW的第二端子與佈線VINIL1連接。佈線VINIL1被用作對佈線WCL_j供應用於初始化的電位的佈線，用於初始化的電位可以為接地電位(GND)、低位準電位或高位準電位。注意，開關SWW只在對佈線佈線WCL_j供應用於初始化的電位時處於開啟狀態，在除此之外的情況下處於關閉狀態。

作為開關SWW，例如可以使用電開關(例如類比開關或電晶體)。另外，在作為開關SWW例如使用電晶體時，該電晶體可以為具有與電晶體F1或電晶體F2同樣的結構的電晶體。另外，除了電開關以外，也可以使用機械開關。

另外，作為一個例子，圖6A的電路WCSa_j包括多個電流源CS。明確而言，電路WCSa_j具有將M位元(2 ^M值)(M為1以上的整數)的第一資料輸出為電流量的功能，此時電路WCSa_j包括2 ^M-1個電流源CS。電路WCSa_j例如包括一個將第0位元的值輸出為電流的電流源CS、兩個將第1位元的值輸出為電流的電流源CS以及2 ^M-1個將第M-1位元的值輸出為電流的電流源CS。

在圖6A中，各電流源CS包括端子U1及端子U2。各電流源CS的端子U1與電路SWCA所包括的開關SA_j的第二端子連接。另外，一個電流源CS的端子U2與佈線DW[0]連接，兩個電流源CS的端子U2分別與佈線DW[1]連接，2 ^M-1個電流源CS的端子U2分別與佈線DW[M-1]連接。

電路WCSa_j中的多個電流源CS具有將相同的量I _Wut的定電流從端子U1輸出的功能。注意，實際上，在運算電路ANP的製造階段中，有時因各電流源CS中的電晶體的電特性的波動而產生誤差。因此，多個電流源CS的端子U1的每一個所輸出的定電流的量I _Wut的誤差較佳為在10%以內，更佳為在5%以內，進一步較佳為在1%以內。注意，在本實施方式中，假設從電路WCSa_j中的多個電流源CS的端子U1輸出的定電流的量I _Wut之間沒有誤差而進行說明。

佈線DW[0]至佈線DW[M-1]可以為上述佈線IWL_j，被用作取得來自外部的作為數位資料的第一資料的佈線。明確而言，佈線DW[0]至佈線DW[M-1]被用作發送用來從與它們連接的電流源CS輸出量I _Wut的定電流的信號的佈線。例如，在佈線DW[0]被供應高位準電位時，連接到佈線DW[0]的電流源CS作為定電流的量使I _Wut流過開關SA_j的第二端子，在佈線DW[0]被供應低位準電位時，連接到佈線DW[0]的電流源CS不輸出I _Wut的定電流。例如，在佈線DW[1]被供應高位準電位時，連接到佈線DW[1]的兩個電流源CS使總共2I _Wut的定電流流過開關SA_j的第二端子，在佈線DW[1]被供應低位準電位時，連接到佈線DW[1]的電流源CS不輸出總共2I _Wut的定電流。例如，在佈線DW[M-1]被供應高位準電位時，連接到佈線DW[M-1]的2 ^M-1個電流源CS使總共2 ^M-1I _Wut的量的定電流流過開關SA_j的第二端子，在佈線DW[M-1]被供應低位準電位時，連接到佈線DW[M-1]的電流源CS不輸出總共2 ^M-1I _Wut的量的定電流。

連接到佈線DW[0]的一個電流源CS具有作為電流流過第0位元的值的功能，連接到佈線DW[1]的兩個電流源CS具有作為電流流過第1位元的值的功能，連接到佈線DW[M-1]的2 ^M-1個電流源CS具有作為電流流過第M-1位元的值的功能。在此，考慮M為2時的電路WCSa_j。例如，在第0位元的值為“1”且第1位元的值為“0”時，佈線DW[0]被供應高位準電位且佈線DW[1]被供應低位準電位。此時，量I _Wut的定電流從電路WCSa_j流到電路SWCA的開關SA_j的第二端子。另外，例如，在第0位元的值為“0”且第1位元的值為“1”時，佈線DW[0]被供應低位準電位且佈線DW[1]被供應高位準電位。此時，量2I _Wut的定電流從電路WCSa_j流到電路SWCA的開關SA_j的第二端子。另外，例如，在第0位元的值為“1”且第1位元的值為“1”時，佈線DW[0]及佈線DW[1]被供應高位準電位。此時，量3I _Wut的定電流從電路WCSa_j流到電路SWCA的開關SA_j的第二端子。另外，例如，在第0位元的值為“0”且第1位元的值為“0”時，佈線DW[0]及佈線DW[1]被供應低位準電位。此時，定電流不從電路WCSa_j流到電路SWCA的開關SA_j的第二端子。

注意，圖6A示出M為3以上的整數時的電路WCSa_j，但是在M為1時，圖6A的電路WCSa_j較佳為採用不設置連接到佈線DW[1]至佈線DW[M-1]的電流源CS的結構。另外，在M為2的情況下，圖6A的電路WCSa_j較佳為採用不設置連接到佈線DW[2](未圖示)至佈線DW[M-1]的電流源CS的結構。

接著，說明電流源CS的具體結構例子。

圖7A所示的電流源CS1是可以應用於圖6A的電路WCSa_j中的電流源CS的電路，電流源CS1包括電晶體Tr1及電晶體Tr2。

電晶體Tr1的第一端子與佈線VDDL連接，電晶體Tr1的第二端子與電晶體Tr1的閘極、電晶體Tr1的背閘極及電晶體Tr2的第一端子連接。電晶體Tr2的第二端子與端子U1連接，電晶體Tr2的閘極與端子U2連接。另外，端子U2與佈線DW連接。

佈線DW是圖6A的佈線DW[0]至佈線DW[M-1]中的任一個。

佈線VDDL被用作供應固定電位的佈線。該固定電位例如可以為高位準電位。

當將佈線VDDL所供應的固定電位設定為高位準電位時，電晶體Tr1的第一端子被輸入高位準電位。另外，將電晶體Tr1的第二端子的電位設定為比該高位準電位低的電位。此時，電晶體Tr1的第一端子被用作汲極，電晶體Tr1的第二端子被用作源極。另外，電晶體Tr1的閘極和電晶體Tr1的第二端子是連接著的，所以電晶體Tr1的閘極與源極間電壓為0V。因此，當電晶體Tr1的臨界電壓在適當的範圍內時，次臨界值區域的電流範圍的電流(汲極電流)流過電晶體Tr1的第一端子和第二端子間。在電晶體Tr1為OS電晶體的情況下，該電流量例如較佳為1.0×10 ^-8A以下，更佳為1.0×10 ^-12A以下，進一步較佳為1.0× 10 ^-15A以下。另外，例如該電流更佳為在相對於閘極與源極間電壓呈指數增加的範圍。就是說，電晶體Tr1被用作使次臨界值區域中工作時的電流範圍的電流流過的電流源。該電流可以為上述I _Wut或下述I _Xut。

電晶體Tr2被用作切換元件。此外，當電晶體Tr2的第一端子的電位比電晶體Tr2的第二端子的電位高時，電晶體Tr2的第一端子被用作汲極，電晶體Tr2的第二端子被用作源極。另外，電晶體Tr2的背閘極和電晶體Tr2的第二端子是連接著的，所以背閘極與源極間電壓為0V。因此，在電晶體Tr2的臨界電壓在適當的範圍內的情況下，在電晶體Tr2的閘極被輸入高位準電位時電晶體Tr2處於開啟狀態，在電晶體Tr2的閘極被輸入低位準電位時電晶體Tr2處於關閉狀態。明確而言，在電晶體Tr2處於開啟狀態時，上述次臨界值區域的電流範圍的電流從電晶體Tr1的第二端子流到端子U1，在電晶體Tr2處於關閉狀態時，該電流不從電晶體Tr1的第二端子流到端子U1。

注意，可用於圖6A的電路WCSa_j中的電流源CS的電路不侷限於圖7A的電流源CS1。例如，電流源CS1具有連接電晶體Tr2的背閘極和電晶體Tr2的第二端子的結構，但是也可以採用電晶體Tr2的背閘極連接到其他佈線的結構。圖7B示出這種結構例子。圖7B所示的電流源CS2具有電晶體Tr2的背閘極與佈線VTHL連接的結構。在電流源CS2中，因為佈線VTHL與外部電路等連接，所以可以利用該外部電路等對佈線VTHL供應規定電位來對電晶體Tr2的背閘極供應該規定電位。由此，可以改變電晶體Tr2的臨界電壓。尤其是，藉由增高電晶體Tr2的臨界電壓，可以使電晶體Tr2的關態電流變小。

另外，例如，電流源CS1具有連接電晶體Tr1的背閘極和電晶體Tr1的第二端子的結構，但是也可以採用電晶體Tr2的背閘極和第二端子之間的電壓由電容元件保持的結構。圖7C示出這種結構例子。圖7C所示的電流源CS3除了電晶體Tr1及電晶體Tr2以外還包括電晶體Tr3及電容元件C7。電流源CS3與電流源CS1的不同之處在於：電晶體Tr1的第二端子與電晶體Tr1的背閘極藉由電容元件C7連接；以及電晶體Tr1的背閘極與電晶體Tr3的第一端子連接。另外，電流源CS3具有電晶體Tr3的第二端子與佈線VTL連接且電晶體Tr3的閘極與佈線VWL連接的結構。在電流源CS3中，藉由對佈線VWL供應高位準電位而使電晶體Tr3處於開啟狀態，可以使佈線VTL和電晶體Tr1的背閘極之間處於導通狀態。此時，可以將規定電位從佈線VTL輸入到電晶體Tr1的背閘極。並且，藉由對佈線VWL供應低位準電位而使電晶體Tr3處於關閉狀態，可以由電容元件C7保持電晶體Tr1的第二端子與電晶體Tr1的背閘極之間的電壓。也就是說，藉由決定佈線VTL供應到電晶體Tr1的背閘極的電壓，可以改變電晶體Tr1的臨界電壓，並且可以由電晶體Tr3和電容元件C7固定電晶體Tr1的臨界電壓。

此外，例如，可用於圖6A的電路WCSa_j中的電流源CS的電路的結構也可以為圖7D所示的電流源CS4。電流源CS4具有將圖7C的電流源CS3中的電晶體Tr2的背閘極連接到佈線VTHL而不連接到電晶體Tr2的第二端子的結構。也就是說，與圖7B的電流源CS2同樣，電流源CS4可以根據佈線VTHL所供應的電位使電晶體Tr2的臨界電壓變動。

在電流源CS4中，當大電流流過電晶體Tr1的第一端子和第二端子間時，為了使該電流從端子U1流到電流源CS4的外部，需要增大電晶體Tr2的通態電流。在此情況下，在電流源CS4中，藉由對佈線VTHL供應高位準電位，降低電晶體Tr2的臨界電壓而提高電晶體Tr2的通態電流，可以使流過電晶體Tr1的第一端子和第二端子間的大電流從端子U1流到電流源CS4的外部。

藉由將圖6A的電路WCSa_j中的電流源CS用作圖7A至圖7D所示的電流源CS1至電流源CS4中的任一個，電路WCSa_j可以輸出對應於M位元的第一資料的電流。另外，該電流量例如可以為電晶體F1在次臨界值區域工作時的流過第一端子和第二端子間的電流量。

另外，作為圖6A的電路WCSa_j，也可以使用圖6B所示的電路WCSa_j。圖6B的電路WCSa_j具有佈線DW[0]至佈線DW[M-1]分別連接有一個圖7A的電流源CS的結構。另外，在電晶體Tr1[0]的通道寬度為w[0]，電晶體Tr1[1]的通道寬度為w[1]，電晶體Tr1[M-1]的通道寬度為w[M-1]時，各通道寬度之比為w[0]:w[1]:w[M-1]=1:2:2 ^M-1。流過在次臨界值區域中工作的電晶體的源極與汲極間的電流與通道寬度成比例，因此與圖6A的電路WCSa_j同樣，圖6B所示的電路WCSa_j可以輸出對應於M位元的第一資料的電流。

注意，電晶體Tr1(包括電晶體Tr1[0]至電晶體Tr1[M-1])、電晶體Tr2(包括電晶體Tr2[0]至電晶體Tr2[M-1])及電晶體Tr3例如可以使用可用作電晶體F1a、電晶體F1b、電晶體F2、電晶體F5、電晶體F1Da、電晶體F1Db、電晶體F2D或電晶體F5D的電晶體。尤其是，作為電晶體Tr1(包括電晶體Tr1[0]至電晶體Tr1[M-1])、電晶體Tr2(包括電晶體Tr2[0]至電晶體Tr2[M-1])及電晶體Tr3，較佳為使用OS電晶體。

[電路XCS] 電路XCS例如具有如下功能：從外部藉由佈線IXL_i (在圖5中未圖示)取得作為數位資料的第二資料，將該第二資料轉換為類比資料(電流量)並對單元陣列CA所包括的運算單元供應第二資料。例如，在電路XCS對單元陣列CA中的第i行的乘法單元IM[i，1]至乘法單元IM[i，n]供應第二資料時，電路XCS將該第二資料藉由佈線XCL_i供應到單元陣列CA的第i行的運算單元。

電路XCS例如包括電路XCSa_1至電路XCSa_m。

此外，電路XCSa_1與佈線IXL_1連接。另外，電路XCSa_m與佈線IXL_m連接。

佈線IXL_1至佈線IXL_m的每一個被用作從外部向電路XCSa_1至電路XCSa_m的每一個發送作為數位資料的第二資料的佈線。

電路XCSa_1至電路XCSa_m的每一個例如具有從佈線IXL_1至佈線IXL_m的每一個取得後述的基準資料並對佈線XCL_1至佈線XCL_m供應對應於該基準資料的信號的功能。或者，電路XCSa_1至電路XCSa_m的每一個例如具有從佈線IXL_1至佈線IXL_m的每一個取得第二資料並供應對應於該第二資料的信號的功能。注意，在圖5的單元陣列CA中，上述各信號較佳為類比資料(電流量)。

圖6C是示出可用於圖5的電路XCS的電路XCSa_i(i為1以上且m以下的整數)的一個例子的方塊圖。注意，圖6C摘要示出作為電路XCSa_1至電路XCSa_m中的任一個的電路XCSa_i。另外，在圖6C中，為了示出電路XCS與其周圍電路的電連接還示出佈線XCL_i。因此，佈線XCL_i與電路XCSa_i連接。

圖6C所示的電路XCSa_i例如包括開關SWX。開關SWX的第一端子與佈線XCL_i連接，開關SWX的第二端子與佈線VINIL2連接。佈線VINIL2被用作對佈線XCL_i供應用於初始化的電位的佈線，作為用於初始化的電位可以為接地電位(GND)、低位準電位或高位準電位。另外，可以使佈線VINIL2所供應的用於初始化的電位與佈線VINIL1所供應的電位相等。注意，開關SWX只在對佈線XCL_i供應用於初始化的電位時處於開啟狀態，在除此之外的情況下處於關閉狀態。

開關SWX例如可以為可用於開關SWW的開關。

另外，圖6C的電路XCSa_i的電路結構可以採用與圖6A的電路WCSa_j大致相同的結構。明確而言，電路XCSa_i具有將參考資料輸出為電流量的功能及將L位元(2 ^L值)(L為1以上的整數)的第二資料輸出為電流量的功能，此時，電路XCSa_i包括2 ^L-1個電流源CS。電路XCSa_i包括一個將第0位元的值輸出為電流的電流源CS、兩個將第1位元的值輸出為電流的電流源CS以及2 ^L-1個將第L-1位元的值輸出為電流的電流源CS。

另外，作為電路XCSa_i作為電流輸出的基準資料，例如可以為第0位元的值為“1”且第1位元以後的值為“0”的資訊。

在圖6C中，一個電流源CS的端子U2與佈線DX[0]連接，兩個電流源CS的端子U2分別與佈線DX[1]連接，2 ^L-1個電流源CS的端子U2分別與佈線DX[L-1]連接。

電路XCSa_i中的多個電流源CS具有作為相同的量I _Xut的定電流從端子U1輸出I _Xut的功能。另外，佈線DX[0]至佈線DX[L-1]可以為上述佈線IXL_i，被用作取得來自外部的作為數位資料的參考資料或第二資料的佈線。明確而言，佈線DX[0]至佈線DX[L-1]被用作發送用來從與它們連接的電流源CS輸出I _Xut的控制信號的佈線。也就是說，電路XCSa_i具有使對應於從佈線DX[0]至佈線DX[L-1]發送的L位元的資訊的電流量流過佈線IXL_i的功能。

明確而言，在此考慮L為2時的電路XCSa_i。例如，在第0位元的值為“1”且第1位元的值為“0”時，佈線DX[0]被供應高位準電位且佈線DX[1]被供應低位準電位。此時，量I _Xut的定電流從電路XCSa_i流到佈線XCL_i。另外，例如，在第0位元的值為“0”且第1位元的值為“1”時，佈線DX[0]被供應低位準電位且佈線DX[1]被供應高位準電位。此時，量2I _Xut的定電流從電路XCSa_i流到佈線XCL_i。另外，例如，在第0位元的值為“1”且第1位元的值為“1”時，佈線DX[0]及佈線DX[1]被供應高位準電位。此時，量3I _Xut的定電流從電路XCSa_i流到佈線XCL_i。另外，例如，在第0位元的值為“0”且第1位元的值為“0”時，佈線DX[0]及佈線DX[1]被供應低位準電位。此時，定電流不從電路XCSa_i流到佈線XCL_i。注意，此時，在本說明書等中，有時還記為電流量0的電流從電路XCSa_i流到佈線XCL_i。此外，電路XCSa_i所輸出的電流量0、I _Xut、2I _Xut、3I _Xut等可以為電路XCSa_i所輸出的第二資料，尤其是，電路XCSa_i所輸出的電流量I _Xut可以為電路XCSa_i所輸出的參考資料。

在因電路XCSa_i的各電流源CS中的電晶體的電特性的波動而產生誤差時，多個電流源CS的端子U1的每一個所輸出的定電流的量I _Xut的誤差較佳為在10%以內，更佳為在5%以內，進一步較佳為在1%以內。注意，在本實施方式中，假設從電路XCSa_i中的多個電流源CS的端子U1輸出的定電流的量I _Xut沒有誤差而進行說明。

另外，與電路WCSa_j的電流源CS同樣，作為電路XCSa_i的電流源CS可以使用圖7A至圖7D的電流源CS1至電流源CS4中的任一個。此時，可以用佈線DX[0]至佈線DX[L-1]代替圖7A至圖7D所示的佈線DW[0]至佈線DW[M-1]。由此，電路XCSa_i可以作為參考資料或L位元的第二資料使次臨界值區域的電流範圍的電流流過佈線XCL_i。

另外，圖6C的電路XCSa_i可以採用與圖6B所示的電路WCSa_j同樣的電路結構。此時，用電路XCSa_i代替圖6B所示的電路WCSa_j，用佈線IXL_i代替佈線IWL_j，用佈線DX[0]代替佈線DW[0]，用佈線DX[1]代替佈線DW[1]，用佈線DX[L-1]代替佈線DW[M-1]，用開關SWX代替開關SWW，用佈線VINIL2代替佈線VINIL1來進行考慮即可。

[電路ITS] 電路ITS例如包括進行函數類(例如非線形函數類)運算的電路及類比數位轉換電路。尤其是，進行函數類運算的電路例如較佳為具有如下功能：以對應於被輸入的電流量的值為輸入值進行函數類運算，並輸出對應於該運算的結果的數位資料(電壓)。

圖8A示出電路ITS的電路結構例子。圖8A所示的電路ITS是可用於圖5所示的電路ITS的電路的一個例子。注意，在圖8A中，為了示出電路ITS與其周圍電路的電連接還示出佈線WCL_j。另外，佈線WCL_j是圖5所示的佈線WCL_1至佈線WCL_n中的任一個，開關SB_j是圖5所示的電路SWCB所包括的開關SB_1至開關SB_n中的任一個。

作為開關SB_j，例如可以使用可用作圖5所示的開關SA_1至開關SA_n的開關。例如，開關SB_j可以使用電開關或機械開關。

圖8A的電路ITS包括電路SWCB、電路ITSa_1至電路ITSa_n。注意，圖8A摘要示出作為電路ITSa_1至電路ITSa_n中的任一個的電路ITSa_j。另外，電路ITSa_j包括轉換電路RL_j及類比數位轉換電路ADC。

另外，轉換電路RL_j包括端子RTi_j及端子RTo_j。

開關SB_j的第一端子與佈線WCL_j連接，開關SB_j的第二端子與轉換電路RL_j的端子RTi_j連接，開關SB_j的控制端子與佈線SWLB連接。另外，轉換電路RL_j的端子RTo_j與類比數位轉換電路ADC的輸入端子連接，類比數位轉換電路ADC的輸出端子與佈線OL_j連接。

作為一個例子，佈線SWLB被用作切換開關SB_1至開關SB_n的開啟狀態和關閉狀態的佈線。因此，佈線SWLB被供應高位準電位或低位準電位。

佈線OL_j(圖5中的佈線OL_1至佈線OL_n)被用作將運算電路ANP中的運算結果作為數位資料輸出到外部的佈線。

轉換電路RL_j可以為上述函數類運算電路。作為函數類運算電路，例如可以使用sigmoid函數、tanh函數、softmax函數、ReLU函數或定限函數等非線形函數的運算電路。另外，轉換電路RL_j也可以不包括函數類運算電路而包括進行池化處理的電路。另外，在採用圖8A的結構的情況下，轉換電路RL_j較佳為從端子RTo_j輸出電壓。

另外，轉換電路RL_j也可以為電流電壓轉換電路。

在轉換電路RL_j為電流電壓轉換電路時，較佳的是，例如轉換電路RL_j生成對應於從佈線WCL_j藉由開關SB_j輸入到轉換電路RL_j的端子RTi_j的電流的類比電壓，將其輸出到轉換電路RL_j的端子RTo_j。

另外，類比數位轉換電路ADC較佳為將從轉換電路RL_j的端子RTo_j供應的類比電壓轉換為數位信號並將其輸出到佈線OL_j。

另外，圖8B示出轉換電路RL_j為電流電壓轉換電路時的電路ITS的結構例子。圖8B所示的轉換電路RL_j例如包括負載LE及運算放大器OP。

運算放大器OP的反相輸入端子與負載LE的第一端子及開關SB_j的第二端子連接。運算放大器OP的非反相輸入端子與佈線VRL連接。運算放大器OP的輸出端子與負載LE的第二端子及端子RTo_j連接。

佈線VRL被用作供應固定電位的佈線。該固定電位例如可以為接地電位(GND)、低位準電位等。

尤其是，當佈線VRL所供應的固定電位為接地電位(GND)時，運算放大器OP的反相輸入端子虛擬接地，所以輸出到佈線OL_j的類比電壓可以為以接地電位(GND)為基準的電壓。

當電路ITS具有圖8B的結構時，可以將對應於從佈線WCL_j藉由開關SB_j流到轉換電路RL_j的端子RTi_j的電流量的值作為類比電壓輸出到端子RTo_j。此外，該類比電壓可以由類比數位轉換電路ADC轉換為數位信號並被輸出到佈線OL_j。

注意，在從電路ITS向佈線OL_j輸出類比電壓而不是數位信號的情況下，如圖8C所示的電路ITS那樣，也可以在電路ITSa_j中不設置類比數位轉換電路ADC。另外，在圖8C中，較佳的是，轉換電路RL_j進行以對應於流過端子RTi_j的電流量的值為輸入值的函數類運算，並將該運算結果作為類比電流輸出到端子RTo_j。此時，例如當不在記憶體電路部ME11中保持電路ITS的運算結果而將其直接輸入到進行下一個全連接層的運算的類比方式的運算電路時，圖8C所示的電路ITS是有效的。

＜運算電路的工作例子＞接著，說明運算電路ANP的工作例子。

首先，作為數位資料的第一資料從外部輸入到佈線IWL_1至佈線IWL_n。

在此，在圖5的運算電路ANP所包括的電路WCS為圖6A所示的電路WCS時，電路WCSa_1至電路WCSa_n的每一個生成對應於發送到佈線IWL_1至佈線IWL_n的各數位資料的值的量的電流。另外，在電路SWCA的開關SA_1至開關SA_n都處於開啟狀態時，電路WCSa_1至電路WCSa_n所生成的各電流流過佈線WCL_1至佈線WCL_n。

另外，在圖5的電路WSD中，例如當在單元陣列CA中選擇i行時，來自佈線WCL_1至佈線WCL_n的電流流過配置在第i行的多個乘法單元IM[i，1]至乘法單元IM[i，n]的每一個。在此，藉由保持乘法單元IM[i，1]至乘法單元IM[i，n]各自的電晶體F2的閘極的電位，可以設定流過電晶體F2的源極與汲極間的電流量。

另外，在來自佈線WCL_1至佈線WCL_n的電流流過上述說明中配置在單元陣列CA的第i行的多個乘法單元IM[i，1]至乘法單元IM[i，n]的每一個的期間，電路XCS使基準電流I _ref0流過佈線XCL_i並且保持驅動單元IMD_i的電晶體F2d的閘極電位。由此，可以將流過驅動單元IMD_i的電晶體F2d的源極與汲極間的電流量設定為I _ref0。注意，與乘法單元IM的電流量的設定一起設定流向單元陣列CA的驅動單元IMD的電流量。

注意，基準電流I _ref0的量例如為在發送到乘法單元IM的第二資料為“1”時流過佈線XCL的電流量。

由此，流過乘法單元IM[i，j]的電晶體F2的電流量I ₀[i，j]為如下數學式(2.1)。

注意，w[i，j]是寫入到乘法單元IM[i，j]的第一資料。當在運算電路ANP中進行全結合層的神經網路的運算時，第一資料也可以被稱為權係數(有時被稱為結合強度)。另外，w[i，j]定義為如下數學式(2.2)。另外，I _ref0為如下數學式(2.3)所示。

注意，V _g[i，j]表示乘法單元IM[i，j]的電晶體F2的閘極與源極間電壓，V _th[i，j]表示乘法單元IM[i，j]的電晶體F2的臨界電壓。此外，V _gm[i]表示驅動單元IMD_i的電晶體F2D的閘極與源極間電壓，V _thm[i]表示驅動單元IMD_i的電晶體F2的臨界電壓。注意，I _a表示V _gm[i]為V _thm[i]時的I _ref0的電流量，J表示由溫度、器件結構等決定的校正係數。

接著，作為數位資料的第二資料從外部輸入到佈線IXL_1至佈線IXL_m。

在此，在圖5的運算電路ANP所包括的電路XCS為圖6C所示的電路XCS時，電路XCSa_1至電路XCSa_m的每一個生成對應於發送到佈線IXL_1至佈線IXL_m的各數位資料的值的量的電流。由此，電路XCSa_1至電路XCSa_m所生成的各電流流過佈線XCL_1至佈線XCL_m。

佈線XCL_1至佈線XCL_m的各電位根據流過該佈線的電流量決定。另外，由於佈線XCL_1至佈線XCL_m的各電位變化，所以乘法單元IM[1，1]至乘法單元IM[m，n]的每一個的電晶體F2的閘極(節點N)的電位變化。此時，流過乘法單元IM[i，j]的電晶體F2的電流量I ₁[i，j]為如下數學式(2.4)。

注意，x[i]是從電路XCSa_i發送到佈線XCL_i的第二資料。當在運算電路ANP中進行全結合層的神經網路的運算時，第二資料也可以被稱為神經元的輸入信號等。另外，x[i]為如下數學式(2.5)所示。

ΔV[i]示出流過佈線XCL_i的電流量從I _ref0變化為對應於[i]的電流量時的佈線XCL_i的電位的變化量。另外，p是乘法單元IM[i，j]的電容元件C1的第一端子與第二端子間的耦合電容係數。

在此，圖5的運算電路ANP所包括的電路ITS為圖8A所示的電路ITS。此時，使電路WCS所包括的電路SWCA的開關SA_1至開關SA_n都處於關閉狀態且使電路ITS所包括的電路SWCB的開關SB_1至開關SB_n都處於開啟狀態。由此，在單元陣列CA的第j列，流過乘法單元IM[1，j]至乘法單元IM[m，j]的每一個的電流量的總和被輸入到電路ITSa_j。此時，輸入到電路ITSa_j的電流的量I _SUM[j]為如下。

也就是說，流過電路ITSa_j的電流的量I _SUM[j]根據第一資料與第二資料的積和結果決定。

在電路ITSa_j中，轉換電路RL_j的端子RTi_j被輸入作為上述積和結果的I _SUM[j]。由此，轉換電路RL_j進行以I _SUM[j]為輸入值的函數類運算。另外，轉換電路RL_j將上述函數類運算結果作為類比電位輸出到端子RTo_j並輸入到類比數位轉換電路ADC。另外，類比數位轉換電路ADC將該類比電位轉換為數位資料。此外，該數位資料藉由佈線OL_j被輸出到外部。由此，可以由運算電路ANP進行積和運算及函數類運算。

尤其是，運算電路ANP可以適當地進行全結合層的神經網路的運算。例如，藉由在運算電路ANP的單元陣列CA的乘法單元IM中作為第一資料保持權係數且對佈線XCL作為第二資料輸入神經元的輸入信號的值，可以進行權係數與神經元的輸入信號的積和運算。再者，藉由作為電路ITSa_j使用用於全結合層的神經網路的活化函數的運算電路，可以輸出以該積和運算的結果為輸入值的該活化函數的值。此外，該值可以輸入到下一個隱藏層、輸出層等。

藉由作為全連接層的處理使用運算裝置CDV的運算電路ANP進行類比方式的運算，例如可以進行如實施方式4所說明的圖16的AlexNet所包括的全連接層FC6至全連接層FC8的積和運算這樣的大規模運算。明確而言，次臨界值電流流過單元陣列CA所包括的乘法單元IM[1，1]至乘法單元IM[m，n]的各電晶體F2，因此可以降低一個乘法單元IM的功耗。因此，可以增大單元陣列CA所包括的乘法單元IM的數量，所以可以在一個單元陣列CA中進行全連接層的積和運算。

實施方式3 在本實施方式中，說明在上述實施方式所說明的半導體裝置中進行多層神經網路(例如，多層感知器等)的運算時降低整體運算量的工作方法。

圖9A至圖9C是說明多層神經網路的模型輕量化的一個例子的示意圖。參照圖9A至圖9C說明將輕量化的多層神經網路的模型用於上述實施方式所說明的圖5的運算電路ANP的一個例子。

如圖9A至圖9C所示，多層神經網路由運算電路ANP[1]至運算電路ANP[4]構成。在圖9A至圖9C中，以網的線種類(實線或虛線)及粗度表示權係數的極性(正或負)及大小。

另外，圖9A至圖9C所示的各運算電路ANP包括多個神經元。各神經元可以為圖5所示的運算電路ANP的一列的乘法單元IM[1，j]至乘法單元IM[m，j]及電路ITSa_j。在圖9A至圖9C中，運算電路ANP[1]的乘法單元IM[1，1]至乘法單元IM[m，1]及電路ITSa_1可以表示為運算部ANPa_1，運算電路ANP[1]的乘法單元IM[1，n]至乘法單元IM[m，n]及電路ITSa_n可以表示為運算部ANPa_n。

首先，對圖9A所示的一般的DNN(Deep Neural Network：深度神經網路)進行低位元化，減少權係數的位元數。因此，可以得到圖9B所示的進行了低位元化的神經網路(在圖式中，使低位元化的網變窄)。藉由進行低位元化，成為0的權係數的比率增加。例如，藉由進行低位元化，也可以將權係數設定為1位元。藉由將權係數設定為1位元，例如可以使用加法電路代替乘法電路，從而可以縮小電路規模。

接著，對圖9B所示的進行了低位元化的神經網路進行剪枝，來修剪成為0的網(有時被稱為“剪枝”)。因此，可以得到圖9C所示的進行了低位元化及剪枝的神經網路(在圖式中，刪除所修剪的網而表示)。由於上述低位元化，成為0的權係數的比率增加，所以成為0的網，即能夠修剪的網數也增加。

圖9C所示的進行了低位元化及剪枝的神經網路可以藉由在多個運算電路ANP(運算電路ANP[1]至運算電路ANP[4])的每一個中將第一資料適當地設定為0來構成。在該神經網路中，例如，在運算電路ANP[1]所包括的運算部ANPa_1所保持的權係數為0時，藉由使運算部ANPa_1的乘法單元IM所設定的電流量為0，可以使第一資料(權係數)為0。此外，例如，藉由使輸入到運算電路ANP[1]所包括的運算部ANPa_1的乘法單元IM的第二資料(神經元的輸出信號)為0，可以使第一資料與第二資料的乘法運算結果為0。

因此，例如，在輸入到運算電路ANP[1]所包括的運算部ANPa_1的所有第二資料(神經元的輸出信號)為0時，可以使運算電路ANP所包括的運算部ANPa_1的電路ITSa_1的功耗大致為0。另外，例如，在運算電路ANP[1]中的第一資料和第二資料中的至少一個為0時，在運算電路ANP[1]所包括的運算部ANPa_1至運算部ANPa_n的每一個中，可以使進行第一資料與第二資料的乘法運算的乘法單元IM[1，1]至乘法單元IM[m，n]的功耗大致為0。

換言之，由運算電路ANP構成的神經網路可以得到與剪枝及零跳躍同樣的低功耗化效果，而不需要在電路上刪除藉由剪枝而修剪的網或者不需要另行設置藉由零跳躍而判定資料為0的電路。

注意，由於低位元化及剪枝，神經網路的推論精度有時下降。於是，為了取回推論精度的下降，例如在運算電路ANP的所有電路ITSa_1至電路ITSa_n中進行任意函數(例如，sigmoid函數、tanh函數、softmax函數、ReLU函數或定限函數等)的運算即可。

另外，運算電路ANP[1]至運算電路ANP[4]所包括的運算部ANPa_1至運算部ANPa_n的每一個如上述實施方式2所說明那樣可以進行多位元運算。因此，由運算電路ANP[1]至運算電路ANP[4]構成的神經網路可以提高推論精度而不進行上述非線性函數的最佳化。例如，可以對進行了剪枝的神經網路以8位元的權係數進行重新學習來提高推論精度等。

此外，運算電路ANP[1]至運算電路ANP[4]各自所包括的乘法單元IM的功耗與對應於第一資料的第一電流量和對應於第二資料的第二電流量的乘法運算成正比。因此，第一資料及第二資料越接近0，功耗越低。因此，藉由由運算電路ANP[1]至運算電路ANP[4]構成的神經網路例如因權重衰減而使權係數多分佈在0附近，可以降低功耗。

參照圖10A及圖10B說明上述具體例子。

圖10A及圖10B摘要示出圖5的運算電路ANP的位於第j列的乘法單元IM[1，j]、乘法單元IM[m，j]及電路ITSa_j。另外，圖10A及圖10B還示出電路WCS、電路XCS及控制部CTL。

控制部CTL具有讀取進行了剪枝的神經網路的模型並對運算電路ANP以對應於所修剪的網的權係數為0的方式輸入第一資料Dw[1]至第一資料Dw[m]的功能。換言之，控制部CTL具有藉由進行剪枝使運算電路ANP中的第一資料Dw[1]至第一資料Dw[m]中的至少一個為0的功能。

在圖10A中，作為藉由進行剪枝來修剪前一層的神經元與後一層的神經元之間的部分網的一個例子，示出如下情況：控制部CTL藉由電路WCS對與所修剪的網對應的乘法單元IM(在圖10A中，例如為乘法單元IM[m，j])作為第一資料Dw[m]寫入0(Dw[m]=“0”)。

另外，在圖10B中，作為藉由進行剪枝來修剪前一層的神經元與後一層的神經元之間的全部網的一個例子，示出如下情況：控制部CTL藉由電路WCS對乘法單元IM[1，j]至乘法單元IM[m，j]的每一個作為第一資料Dw[1]至第一資料Dw[m]寫入0。尤其是，此時，從下一層的神經元向再下一層的各神經元輸入的所有輸入信號與權係數的積和運算的結果為0(ΣDw[i]×Dx[i]=0)。

控制部CTL例如也可以具有對運算電路ANP進行學習、低位元化、剪枝、零跳躍、函數的最佳化、權重衰減或重新學習等的功能。

藉由在運算電路ANP中設置控制部CTL並將第一資料Dw[1]至第一資料Dw[m]中的至少一個設定為0，可以得到與剪枝及零跳躍同樣的低功耗化效果，而不需要在電路上刪除藉由剪枝而修剪的網或者不需要另行設置藉由零跳躍而判定資料為0的電路。

實施方式4 在本實施方式中，說明本發明的一個實施方式的運算裝置。

＜運算裝置的結構例子＞圖11示出作為本發明的一個實施方式的運算裝置CDV的結構例子。

運算裝置CDV被用作執行程式(例如卷積核程式)的加速器。該程式例如被儲存在運算裝置CDV的外部記憶體裝置中的主機程式調用。運算裝置CDV例如可以進行圖形處理中的行列運算的並行處理、神經網路的積和運算的並行處理或者科學技術計算中的浮點運算的並行處理。

尤其是，運算裝置CDV可以進行卷積神經網路的模型運算。卷積神經網路例如包括卷積層、池化層及全連接層，藉由對組合有這些層的多層結構輸入影像，可以對該影像進行特徵提取及識別。

運算裝置CDV例如包括運算電路DGP、運算電路ANP及記憶體電路MEM。

運算電路DGP是數位方式的運算電路，藉由被輸入作為數位資料的輸入資料而進行運算並將該運算結果輸出為數位資料。明確而言，運算電路DGP例如具有進行卷積神經網路的卷積層中的積和運算並將積和運算結果輸出為數位資料的功能。

運算電路ANP是實施方式2所說明的類比方式的運算電路ANP，藉由被輸入作為數位資料的輸入資料而進行運算並將該運算結果輸出為類比資料。明確而言，運算電路ANP例如具有進行卷積神經網路的全連接層中的積和運算並將積和運算結果輸出為類比資料的功能。

記憶體電路MEM例如被用作容納用來在運算電路DGP或運算電路ANP進行運算的輸入資料的記憶體電路。此外，記憶體電路MEM例如被用作容納作為運算電路DGP或運算電路ANP所進行的運算的結果的輸出資料的記憶體電路。注意，在本實施方式中，以記憶體電路MEM為保持數位資料的記憶體電路而進行說明。另外，當將從運算電路ANP輸出的運算結果容納於記憶體電路MEM時，作為運算電路ANP的輸出資料的類比資料被數位類比轉換電路等轉換為數位資料，該數位資料被容納於記憶體電路MEM。

運算電路DGP例如包括切換部D10、運算部D20及處理部D30。

記憶體電路MEM例如包括記憶體電路部ME11至記憶體電路部ME13。

運算電路ANP例如包括單元陣列CA、電路WCS、電路XCS及電路ITS。

切換部D10的輸入端子TM1i與佈線ILA連接，切換部D10的輸入端子TM2i與佈線ILB連接，切換部D10的輸出端子TMo與佈線MLA連接。

運算部D20的輸入端子TN1i與佈線MLA連接，運算部D20的輸入端子TN2i與佈線MLB連接，運算部D20的輸出端子TNo與佈線CNL連接。

處理部D30與佈線POL連接。

記憶體電路部ME11與佈線ILB連接。另外，記憶體電路部ME11與佈線CNL連接。另外，記憶體電路部ME11與佈線POL連接。另外，記憶體電路部ME11與佈線IXL_1至佈線IXL_m(m為1以上的整數)連接。另外，記憶體電路部ME12與佈線MLB連接。另外，記憶體電路部ME13與佈線IWL_1至佈線IWL_n(n為1以上的整數)連接。

關於佈線IXL_1至佈線IXL_m及佈線IWL_1至佈線IWL_n，參照與實施方式2所說明的圖5的運算電路ANP連接的佈線IXL_1至佈線IXL_m及佈線IWL_1至佈線IWL_n。

電路WCS的多個輸入端子的每一個與佈線IWL_1至佈線IWL_n連接。另外，電路WCS的多個輸出端子的每一個與佈線WCL_1至佈線WCL_n連接。

電路XCS的多個輸入端子的每一個與佈線IXL_1至佈線IXL_m連接。另外，電路XCS的多個輸出端子的每一個與佈線XCL_1至佈線XCL_m連接。

在圖11中，佈線WCL_1至佈線WCL_n在單元陣列CA的列方向上延伸。另外，佈線XCL_1至佈線XCL_m在單元陣列CA的行方向上延伸。

此外，單元陣列CA包括多個運算單元，該運算單元例如在單元陣列CA內配置為矩陣狀。將在後面說明詳細內容，單元陣列CA的第i行第j列(i為1以上且m以下的整數，j為1以上且n以下的整數)的運算單元與佈線WCL_j及佈線XCL_i連接。

電路ITS的多個輸入端子的每一個與佈線WCL_1至佈線WCL_n連接。另外，電路ITS的多個輸出端子的每一個與佈線OL_1至佈線OL_n連接。

佈線ILA例如被用作將來自運算裝置CDV的外部的輸入資料輸入到切換部D10的輸入端子TM1i的佈線。注意，這裡的輸入資料例如可以為影像。另外，在圖11中，將該輸入資料記載為影像P _in。

佈線ILB例如被用作將從記憶體電路部ME11讀出的輸入資料輸入到切換部D10的輸入端子TM2i的佈線。注意，這裡的輸入資料例如可以為卷積處理過的資料或池化處理過的資料。另外，在圖11中，將該輸入資料記載為“P _Cin或P _Pin”，P _Cin表示卷積處理過的資料，P _Pin表示池化處理過的資料。

佈線MLA例如被用作將從切換部D10的輸出端子TMo輸出的數位資料輸入到運算部D20的輸入端子TN1i的佈線。注意，在圖11中，將該數位資料分別記載為“P _in、P _Cin或P _Pin”。

佈線MLB例如被用作將從記憶體電路部ME12讀出的數位資料輸入到運算部D20的輸入端子TN2i的佈線。注意，這裡的數位資料例如可以為用來在運算部D20中進行卷積處理的運算的濾波值。另外，在圖11中，將該濾波值記載為K。

佈線CNL例如被用作將從運算部D20的輸出端子TNo輸出的數位資料輸入到記憶體電路部ME13的佈線。注意，這裡的數位資料例如可以為在運算部D20中進行過卷積處理的結果的資料。此外，在圖11中，將該資料記載為P _Cout。

佈線POL例如被用作將從記憶體電路部ME11讀出的數位資料輸入到處理部D30的佈線。注意，這裡的數位資料例如可以為在處理部D30中進行池化處理的資料。此外，在圖11中，將該資料記載為P _C。

此外，佈線POL例如也可以被用作將處理部D30所處理的數位資料發送到記憶體電路部ME11的佈線。注意，這裡的數位資料例如可以為在處理部D30中進行過池化處理的資料。此外，在圖11中，將該資料記載為P _Pout。

佈線IWL_1例如被用作將從記憶體電路部ME13讀出的輸入資料(可以為上述實施方式所說明的第一資料)輸入到電路WCS的佈線。同樣地，佈線IWL_n例如被用作將從記憶體電路部ME13讀出的輸入資料輸入到電路WCS的佈線。注意，這裡的輸入資料例如可以為用來在單元陣列CA中運算全連接層的積和運算之積的乘數和被乘數中的一個。尤其是，這裡的乘數和被乘數中的一個為權係數。另外，在圖11中，將該輸入資料記載為W _in(1)及W _in(n)。

佈線IXL_1例如被用作將從記憶體電路部ME11讀出的輸入資料(可以為上述實施方式所說明的第二資料)輸入到電路XCS的佈線。同樣地，佈線IXL_m例如被用作將從記憶體電路部ME11讀出的輸入資料輸入到電路XCS的佈線。注意，這裡的輸入資料例如可以為用來在單元陣列CA中運算全連接層的積和運算之積的乘數和被乘數中的另一個。尤其是，這裡的乘數和被乘數中的另一個為在全連接層中輸入到神經元的信號的值。另外，在圖11中，將該輸入資料記載為X _in(1)及X _in(m)。

佈線OL_1例如被用作將從電路ITS的第一列的輸出端子輸出的數位資料輸入到記憶體電路部ME11的佈線。同樣地，佈線OL_n例如被用作將從電路ITS的第n列的輸出端子輸出的數位資料輸入到記憶體電路部ME11的佈線。注意，這裡的數位資料例如為全連接層中的從神經元輸出的信號的值。此外，在圖11中，將該數位資料記載為X _out(1)及X _out(n)。

[切換部D10] 切換部D10例如具有選擇輸入端子TM1i和輸入端子TM2i中的一個並將輸入到所選擇的端子的資料輸出到輸出端子TMo的功能。換言之，切換部D10具有使輸入端子TM1i和輸入端子TM2i中的一個與輸出端子TMo之間處於導通狀態且使輸入端子TM1i和輸入端子TM2i中的另一個與輸出端子TMo之間處於非導通狀態的功能。

注意，圖11示出切換部D10的輸入端子TM1i及輸入端子TM2i分別為一個，但是切換部D10的輸入端子TM1i及輸入端子TM2i的數量也可以分別為多個而不是一個。同樣地，圖11示出切換部D10的輸出端子TMo為一個，但是切換部D10的輸出端子TMo的數量也可以為多個。

[運算部D20] 運算部D20例如具有對輸入到輸入端子TN1i的數位資料與輸入到輸入端子TN1i的數位資料之積進行運算的功能。另外，運算部D20具有將運算的多個積加在一起並將對應於該值(積和的結果)的數位資料輸出到輸出端子TNo的功能。

圖12A示出運算部D20的一個例子。圖12A所示的運算部D20包括乘法電路MP、加法電路AP及暫存器RG。

在運算部D20中，乘法電路MP對從佈線MLA輸入的數位資料(例如影像P _in、資料P _Cin或資料P _Pin)與從佈線MLB輸入的數位資料(例如濾波值K)之積進行運算。另外，乘法電路MP的運算結果被輸入到加法電路AP，加法電路AP的輸出結果被保持在暫存器RG中。在暫存器RG保持加法電路AP的輸出結果之後，在乘法電路MP中進行其他積的運算時，在加法電路AP中，該積的值與保持在暫存器RG中的值加在一起，其結果被輸入到暫存器RG。藉由反復進行上述工作來進行積和運算。此外，積和運算結果作為數位資料輸出到佈線CNL。注意，暫存器RG由輸入到佈線CLKL的時脈信號及輸入到佈線RSTL的重設信號控制。

例如，在圖12A的運算部D20採用對8位元的輸入資料進行積和運算的結構的情況下，圖12A的運算部D20所處理的數位資料可以如圖12B所示。明確而言，當對乘法電路MP輸入來自佈線MLA的8位元的數位資料及來自佈線MLB的8位元的數位資料時，乘法電路MP作為乘法運算結果輸出16位元的數位資料。另外，當對加法電路AP輸入來自乘法電路MP的16位元的數位資料及從暫存器RG輸出的17+α位元的數位資料時，加法電路AP作為加法運算結果輸出17+α位元的數位資料。注意，α表示在加法電路AP中進行加法運算時產生的位數上升。

注意，在圖11的運算裝置CDV中，運算部D20具有根據分別發送到佈線MLA及佈線MLB的資料進行積和運算的結構，但是例如當在運算部D20中進行卷積處理時有時反復使用同一濾波值(有時換稱為權係數或者乘數或被乘數)。

於是，以下說明設置多個圖12A所示的運算部D20並使用多個同一濾波值同時執行多個積和運算的結構。

圖13A是示出圖11所示的切換部D10及運算部D20的一個例子的結構例子。注意，圖13A還示出記憶體電路部ME12。

在圖13A中，運算部D20例如包括運算部D20_1至運算部D20_k(在此，k為1以上的整數)。

注意，運算部D20_1至運算部D20_k例如可以使用圖12A所示的電路。明確而言，運算部D20_1至運算部D20_k可以使用圖13B所示的運算部D20_h(h為1以上且k以下的整數)。關於運算部D20_h，可以參照圖12A及圖12B的運算部D20的說明。

另外，佈線ILA例如包括佈線ILA_1至佈線ILA_k。另外，佈線ILB例如包括佈線ILB_1至佈線ILB_k。另外，佈線MLA例如包括佈線MLA_1至佈線MLA_k。另外，佈線CNL例如包括佈線CNL_1至佈線CNL_k。

切換部D10的多個輸出端子TMo的每一個與佈線MLA_1至佈線MLA_k以一對一的方式連接。

運算部D20_1的輸入端子TN1i與佈線MLA_1連接，運算部D20_1的輸入端子TN2i與佈線MLB連接，運算部D20_1的輸出端子TNo與佈線CNL_1連接。另外，運算部D20_k的輸入端子TN1i與佈線MLA_k連接，運算部D20_k的輸入端子TN2i與佈線MLB連接，運算部D20_k的輸出端子TNo與佈線CNL_k連接。

換言之，運算部D20_1至運算部D20_k的每一個的輸入端子TN1i與切換部D10的多個輸出端子TNo的每一個以一對一的方式連接。

影像P _in內的一部分區域(後述的A _in(x))所包括的多個數位資料被一起發送到佈線ILA_1至佈線ILA_k的每一個。明確而言，例如，作為在運算部D20_1至運算部D20_k中進行的卷積處理的物件的影像P _in內的一部分區域所包括的多個數位資料被發送到佈線ILA_1至佈線ILA_k的每一個。

此外，資料P _Cin內的一部分區域所包括的多個數位資料或資料P _Pin內的一部分區域所包括的多個數位資料被發送到佈線ILB_1至佈線ILB_k的每一個。明確而言，例如，作為在運算部D20_1至運算部D20_k中進行的卷積處理的物件的資料P _Cin內的一部分區域所包括的多個數位資料或資料P _Pin內的一部分區域所包括的多個數位資料被發送到佈線ILB_1至佈線ILB_k的每一個。

在此，切換部D10例如具有如下功能：選擇與佈線ILA_1連接的輸入端子TM1i和與佈線ILB_1連接的輸入端子TM2i中的一個，將輸入到所選擇的端子的資料輸出到與佈線MLA_1連接的輸出端子TMo。同樣地，切換部D10例如具有如下功能：選擇與佈線ILA_k連接的輸入端子TM1i和與佈線ILB_k連接的輸入端子TM2i中的一個，將輸入到所選擇的端子的資料輸出到與佈線MLA_k連接的輸出端子TMo。

佈線MLA_1例如被用作將從切換部D10的第一個輸出端子TMo輸出的數位資料輸入到運算部D20_1的輸入端子TN1i的佈線。同樣地，佈線MLA_k例如被用作將從切換部D10的第k個輸出端子TMo輸出的數位資料輸入到運算部D20_k的輸入端子TN1i的佈線。注意，在圖13A中，將該數位資料分別記載為A(1)及A(k)。此外，A(1)及A(k)可以為包括在上述影像P _in內的一部分區域中的數位資料、包括在資料P _Cin內的一部分區域中的數位資料或包括在資料P _Pin內的一部分區域中的數位資料。

佈線CNL_1例如被用作將從運算部D20_1的輸出端子TNo輸出的數位資料輸入到記憶體電路部ME13的佈線。同樣地，佈線CNL_k例如被用作將從運算部D20_k的輸出端子TNo輸出的數位資料輸入到記憶體電路部ME13的佈線。注意，這裡的數位資料例如可以為在運算部D20中進行過卷積處理的結果的資料。另外，在圖13A中，將該資料記載為P _Cout(1)及P _Cout(k)。注意，上述P _Cout可以是P _Cout(1)及P _Cout(k)的組合。

藉由將圖13A所示的切換部D10及運算部D20的結構應用於圖11的運算裝置CDV，可以對運算部D20_1至運算部D20_k的每一個輸入多個同一濾波值，並且可以在運算部D20_1至運算部D20_k的每一個同時執行積和運算。注意，在圖13A所示的切換部D10及運算部D20中，後面說明資料的輸入順序。

[處理部D30] 處理部D30例如具有對從記憶體電路部ME11讀出的資料P _C進行池化處理的功能。此外，處理部D30還具有將藉由池化處理輸出的資料P _Pout發送到記憶體電路部ME11的功能。另外，處理部D30除了池化處理以外還可以具有進行函數的運算處理、正規化運算處理(常數化)的功能。另外，作為該函數，例如可以使用活化函數。

[記憶體電路部ME11至記憶體電路部ME13] 記憶體電路部ME11被用作在運算裝置CDV中保持對運算部D20輸入的輸入資料(例如資料P _Cin或P _Pin)及從運算部D20輸出的輸出資料(例如資料P _Cout)的記憶體裝置。另外，記憶體電路部ME12被用作保持對運算部D20輸入的輸入資料(例如濾波值K)的記憶體裝置。另外，記憶體電路部ME13被用作作為對電路WCS輸入的輸入資料保持W _in(1)至W _in(n)(例如權係數)的記憶體裝置。

尤其較佳的是，記憶體電路部ME12例如配置在運算部D20附近，以讀出濾波值K並將其發送到運算部D20。例如，記憶體電路部ME12較佳為層疊在運算部D20的上方或下方。

另外，較佳的是，記憶體電路部ME13例如配置在電路WCS附近，以讀出權係數並將其發送到電路WCS。例如，記憶體電路部ME13較佳為層疊在電路WCS的上方或下方。

圖14A的記憶體電路MEX是可以應用於運算裝置CDV所包括的記憶體電路部ME11至記憶體電路部ME13的每一個的電路結構例子。

另外，圖14A示出單元陣列MEA以及單元陣列MEA中的配置為u行v列(u為1以上的整數，v為1以上的整數)的矩陣狀的記憶單元MC[1，1]、記憶單元MC[u，1]、記憶單元MC[1，v]及記憶單元MC[u，v]。另外，圖14A示出佈線WWL_1至佈線WWL_u、佈線RWL_1至佈線RWL_u、佈線WBL_1至佈線WBL_v、佈線RBL_1至佈線RBL_v。另外，圖14A示出電路WWD、電路RBD、電路WBD及電路RBD。另外，圖14A示出與電路WBD連接的佈線DIL及與電路RBD連接的佈線DOL。

配置在第一行第一列上的記憶單元MC[1，1]與佈線WWL_1、佈線RWL_1、佈線WBL_1及佈線RBL_1連接。此外，配置在第u行第一列的記憶單元MC[u，1]與佈線WWL_u、佈線RWL_u、佈線WBL_1及佈線RBL_1連接。此外，配置在第一行第v列的記憶單元MC[1，v]與佈線WWL_1、佈線RWL_1、佈線WBL_v及佈線RBL_v連接。此外，配置在第u行第v列的記憶單元MC[u，v]與佈線WWL_u、佈線RWL_u、佈線WBL_v及佈線RBL_v連接。

電路WWD與佈線WWL_1至佈線WWL_u的每一個連接。另外，電路RWD與佈線RWL_1至佈線RWL_u的每一個連接。另外，電路WBD與佈線WBL_1至佈線WBL_v的每一個連接。另外，電路RBD與佈線RBL_1至佈線RBL_v的每一個連接。

電路WWD例如被用作寫入字線驅動器電路。另外，電路RWD例如被用作讀出字線驅動器電路。另外，電路WBD例如被用作寫入位元線驅動器電路。另外，電路RBD例如被用作讀出位元線驅動器電路。

另外，電路WBD具有接收發送到佈線DIL的輸入資料並將該輸入資料發送到選自佈線WBL_1至佈線WBL_v中的一個的功能。另外，電路WBD具有選擇佈線RBL_1至佈線RBL_v中的一個並將流過所選擇的佈線的來自記憶單元MC的讀出資料發送到佈線DOL的功能。

例如，在圖11的記憶體電路部ME11使用圖14A所示的記憶體電路MEX時，佈線ILB與圖14A的佈線DOL連接。另外，在圖11的記憶體電路部ME12使用圖14A所示的記憶體電路MEX時，佈線MLB與圖14A的佈線DOL連接。另外，在圖11的記憶體電路部ME11使用圖14A所示的記憶體電路MEX時，佈線CNL與圖14A的佈線DIL連接。

例如，在圖11的記憶體電路部ME13使用圖14A所示的記憶體電路MEX時，佈線IWL_1至佈線IWL_n中的任一個與圖14A的佈線DOL連接。另外，在圖11的記憶體電路部ME11使用圖14A所示的記憶體電路MEX時，佈線IXL_1至佈線IXL_m中的任一個與圖14A的佈線DOL連接。另外，在圖11的記憶體電路部ME11使用圖14A所示的記憶體電路MEX時，佈線OL_1至佈線OL_n與圖14A的佈線DIL連接。

接著，說明可適用於記憶單元MC[1，1]至記憶單元MC[u，v]的記憶單元。

圖14B是說明可適用於記憶體電路MEX的記憶單元MC[1，1]至記憶單元MC[u，v]的每一個的電路結構例子的圖。在圖14B中，記憶單元MC包括電晶體M1、電晶體M2、電晶體M3及電容元件C1。圖14B所示的記憶單元MC具有包括三個電晶體的增益單元的結構。尤其是，在電晶體M1及電晶體M3為OS電晶體時，有時記憶單元MC被稱為NOSRAM(註冊商標)(Nonvolatile Oxide Semiconductor Random Access Memory：氧化物半導體非揮發性隨機存取記憶體)。

尤其是，藉由作為選自電晶體M1至電晶體M3中的一個以上使用OS電晶體，可以抑制所選擇的電晶體的洩漏電流，因此可以降低運算電路的功耗。明確而言，在電晶體M1處於非導通狀態時，可以使從保持節點(例如電晶體M1的第一端子、電容元件C1的第一端子及電晶體M2的閘極)到佈線WBL的洩漏電流非常小，因此可以減少保持節點的電位的更新工作。此外，藉由減少更新工作，可以降低運算電路的功耗。

另外，電路WWD、電路RWD、電路WBD及電路RBD較佳為都包括CMOS電路。另外，該CMOS電路較佳為包括Si電晶體。例如，在製造p通道型電晶體時，從可靠性的觀點來看，與OS電晶體相比較佳為使用Si電晶體。因此，較佳的是，在以矽為材料的半導體基板上製造電路WWD、電路RWD、電路WBD及電路RBD，在電路WWD、電路RWD、電路WBD及電路RBD的上方製造記憶單元MC。

另外，在將半導體裝置高集成在晶片上的情況下，有時在該晶片中因電路驅動而產生熱。由於這發熱而電晶體的溫度增高，因此該電晶體的特性發生變化，這有可能導致場效移動率的變化、工作頻率的下降等。OS電晶體的耐熱性比Si電晶體高，因此不易發生溫度變化所導致的場效移動率的變化，並且不易發生工作頻率的下降。並且，在OS電晶體中，即使溫度增高，也容易維持汲極電流相對於閘極與源極間電壓呈指數增加的特性。因此，藉由使用OS電晶體，即使在高溫度環境下也容易執行運算、處理等。因此，當在以矽為材料的半導體基板上製造電路WWD、電路RWD、電路WBD及電路RBD等驅動電路而構成對該驅動電路所引起的發熱的耐性高的半導體裝置時，作為設置在該驅動電路上方的電路所包括的電晶體較佳為採用OS電晶體。

圖14B示出電晶體M1至電晶體M3包括背閘極。雖然未圖示該背閘極的連接結構，但是可以在進行設計時決定該背閘極的電連接對象。例如，在包括背閘極的電晶體中，為了提高該電晶體的通態電流，與圖3A所示的電晶體F1a、電晶體F1b、電晶體F2、電晶體F5、電晶體F1Da、電晶體F1Db、電晶體F2D及電晶體F5D同樣地可以使閘極與背閘極連接。也就是說，例如，也可以使電晶體M1的閘極與背閘極連接。此外，例如，在包括背閘極的電晶體中，為了使該電晶體的臨界電壓改變或降低該電晶體的關態電流，與圖3B所示的電晶體F1a、電晶體F1b、電晶體F2、電晶體F5、電晶體F1Da、電晶體F1Db、電晶體F2D及電晶體F5D同樣地可以設置用來使該電晶體的背閘極與外部電路等連接的佈線而藉由該外部電路等對該電晶體的背閘極供應電位。

另外，雖然圖14B所示的電晶體M1至電晶體M3包括背閘極，但是圖14B的記憶單元MC中的電晶體M1至電晶體M3也可以與圖1A所示的電晶體F1a、電晶體F1b、電晶體F2、電晶體F5、電晶體F1Da、電晶體F1Db、電晶體F2D及電晶體F5D同樣地為不包括背閘極的結構，即單閘極結構的電晶體。此外，也可以具有一部分電晶體包括背閘極且其他一部分電晶體不包括背閘極的結構。

另外，雖然圖14B所示的電晶體M1至電晶體M3為n通道型電晶體，但是記憶單元MC的結構不侷限於此。例如，也可以作為電晶體M2及電晶體M3使用n通道型電晶體而將電晶體M1置換成p通道型電晶體。

電晶體M1的第一端子與電晶體M2的閘極、電容元件C1的第一端子連接，電晶體M1的第二端子與佈線WBL連接，電晶體M1的閘極與佈線WWL連接。另外，電晶體M2的第一端子與電晶體M3的第一端子連接，電晶體M2的第二端子與佈線CVLB連接。電晶體M3的第二端子與佈線RBL連接，電晶體M3的閘極與佈線RWL連接。

圖14B所示的佈線WWL可以為圖14A所示的佈線WWL_1至佈線WWL_u中的任一個。另外，圖14B所示的佈線RWL可以為圖14A所示的佈線RWL_1至佈線RWL_u中的任一個。圖14B所示的佈線WBL可以為圖14A所示的佈線WBL_1至佈線WBL_v中的任一個。另外，圖14B所示的佈線RBL可以為圖14A所示的佈線RBL_1至佈線RBL_v中的任一個。

另外，佈線CVLA被用作供應固定電位的佈線。該固定電位例如可以為高位準電位、低位準電位、接地電位或負電位。同樣地，佈線CVLB也被用作供應上面舉出的固定電位的佈線。另外，發送到佈線CVLA及佈線CVLB的電位例如也可以為可變電位(例如，也稱為脈衝電壓或脈衝信號)而不是固定電位。

在圖14B所示的記憶單元MC中，藉由作為電晶體M1使用OS電晶體，可以使流過關閉狀態的電晶體M1的源極與汲極間的電流(有時被稱為洩漏電流)極小。也就是說，圖14B所示的記憶單元MC藉由作為電晶體M1使用OS電晶體並利用洩漏電流極小的特性將對應於資料的電荷保持在記憶體電路內，可以被用作非揮發性記憶體。

另外，除了圖14B的記憶單元MC以外，例如可以將圖14C所示的記憶單元MC用於圖14A的記憶體電路MEX的記憶單元MC[1，1]至記憶單元MC[u，v]。圖14C的記憶單元MC與圖14B的記憶單元MC的不同之處在於佈線WBL和佈線RBL被組合為一個佈線BL。與圖14B所示的記憶單元MC的結構相比，圖14C所示的記憶單元MC的結構可以減少在列方向上延伸的佈線，因此可以縮小電路面積。此外，根據情況，可以提高記憶體部的記錄密度。

可用於圖14A的記憶體電路MEX的電路結構不侷限於圖14B及圖14C所示的記憶單元MC。例如，可以將圖15A所示的記憶單元MC用於圖14A的記憶體電路MEX。在圖15A中，記憶單元MC包括電晶體M1及電容元件C1。圖15A所示的記憶單元MC包括一個電晶體。如此，有時將由一個電晶體和一個電容元件構成的電路稱為DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。尤其是，在電晶體M1為OS電晶體時，有時記憶單元MC被稱為DOSRAM(註冊商標)(Dynamic Oxide Semiconductor Random Access Memory：氧化物半導體非揮發性隨機存取記憶體)。

圖15A示出包括電晶體M1及電容元件C1的記憶單元MC。另外，作為電晶體M1可以使用上述OS電晶體。

在圖15A中，電晶體M1的第一端子與電容元件C1的第一端子連接，電晶體M1的第二端子與佈線WBL連接，電晶體M1的閘極與佈線WWL連接。另外，電容元件C1的第二端子與佈線CVLA連接。

圖15A所示的佈線WWL被用作寫入字線及讀出字線。因此，在將圖15A的記憶單元MC用作圖14A的記憶體電路MEX的記憶單元MC時，圖14A所示的電路WWD較佳為被用作寫入字線驅動器電路及讀出字線驅動器電路。此時，在圖14A的記憶體電路MEX中也可以不設置電路RWD及佈線RWL_1至佈線RWL_u。

另外，圖15A所示的佈線WBL被用作寫入位元線及讀出位元線。因此，在將圖15A的記憶單元MC用作圖14A的記憶體電路MEX的記憶單元MC時，圖14A所示的佈線WBL_1至佈線WBL_v的每一個較佳為與電路RBD連接。此時，在圖14A的記憶體電路MEX中也可以不設置佈線RBL_1至佈線RBL_v。

此外，作為可用於圖14A的記憶體電路MEX的電路結構，例如如圖15B的記憶單元MC所示，也可以採用2T(電晶體)型NOSRAM的電路結構。圖15B示出包括電晶體M1、電晶體M2及電容元件C1的記憶體電路MEX。另外，作為電晶體M1及電晶體M2，可以使用上述OS電晶體。

在圖15B中，電晶體M1的第一端子與電晶體M2的閘極及電容元件C1的第一端子連接，電晶體M1的第二端子與佈線WBL連接，電晶體M1的閘極與佈線WWL連接。電晶體M2的第一端子與佈線RBL連接，電晶體M2的第二端子與佈線SL連接。另外，電容元件C1的第二端子與佈線RWL連接。

圖15B所示的佈線WWL被用作寫入字線，圖15B所示的佈線RWL被用作讀出字線。另外，圖15B所示的佈線WBL被用作寫入位元線，圖15B所示的佈線RBL被用作讀出位元線。

另外，圖15B所示的佈線SL被用作源極線。另外，佈線SL也可以被供應固定電位或可變電位。另外，佈線SL也可以被供應任意量的電流。

作為可用於圖14A的記憶體電路MEX的電路結構，例如如圖15C的記憶單元MC所示，也可以採用組合包括三個電晶體的NOSRAM的電路。圖15C的記憶單元MC包括記憶單元MCP及記憶單元MCN。記憶單元MCP及記憶單元MCN各自保持邏輯不同的資料。也就是說，記憶單元MCP及記憶單元MCN被用作互補記憶單元。

記憶單元MCP及記憶單元MCN各自的結構可以參照圖14B所示的記憶單元MC的說明。注意，下面示出圖15C所示的記憶單元MCP及記憶單元MCN與圖14B所示的記憶單元MC的不同部分。

記憶單元MCP及記憶單元MCN所包括的電晶體M1各自的閘極與佈線WWL連接。此外，記憶單元MCP及記憶單元MCN所包括的電容元件C1各自的第二端子與佈線CVLA連接。此外，記憶單元MCP及記憶單元MCN所包括的電晶體M3各自的閘極與佈線RWL連接。此外，記憶單元MCP及記憶單元MCN所包括的電晶體M2的第二端子與佈線CVLB連接。

在記憶單元MCP中，電晶體M1的第二端子與佈線WBLP連接。另外，電晶體M3的第二端子與佈線RBLP連接。

另外，在記憶單元MCN中，電晶體M1的第二端子與佈線WBLN連接。另外，電晶體M3的第二端子與佈線RBLN連接。

與圖14A所示的佈線WBL同樣，圖15C所示的佈線WBLP及佈線WBLN被用作寫入位元線。另外，與圖14A所示的佈線RBL同樣，圖15C所示的佈線RBLP及佈線RBLN被用作讀出位元線。

尤其是，藉由作為圖15A至圖15C所示的記憶單元MC所包括的電晶體使用OS電晶體且作為圖1A至圖4B所示的乘法單元IM及驅動單元IMD所包括的電晶體使用OS電晶體，可以以同一製程製造圖14A所示的單元陣列MEA及圖5所示的運算電路ANP的單元陣列CA。由此，可以減少用來製造運算裝置CDV的製程數，從而可以降低生產成本。此外，藉由作為記憶單元MC、乘法單元IM及驅動單元IMD所包括的電晶體使用OS電晶體，可以重疊單元陣列MEA與單元陣列CA。由此，可以減少運算裝置CDV的電路面積。

＜運算裝置的工作例子＞接著，說明圖11所示的運算裝置CDV的工作例子。注意，運算裝置CDV所包括的切換部D10及運算部D20採用圖13A所示的結構。

在此，說明進行圖16所示的AlexNet運算的運算裝置CDV的工作。圖16的AlexNet包括輸入層INLY、卷積層CNV1至卷積層CNV5、池化層PL1、池化層PL2、池化層PL5以及全連接層FC6至全連接層FC8。圖16的AlexNet依次由輸入層INLY、卷積層CNV1、池化層PL1、卷積層CNV2、池化層PL2、卷積層CNV3、卷積層CNV4、卷積層CNV5、池化層PL5、全連接層FC6、全連接層FC7及全連接層FC8構成。

[輸入層INLY] 在輸入層INLY的工作中，圖11的運算裝置CDV例如被輸入224×224像素的影像P _in。注意，一個像素包括紅色、綠色及藍色的子像素，子像素的總數為三個顏色(紅色、綠色、藍色)×224×224。另外，影像P _in的通道數為紅色、綠色及藍色的三個。因此，影像P _in所包括的輸入到運算裝置CDV的影像資料的數量為3×224×224。

在圖11的運算裝置CDV中，佈線ILA被輸入影像P _in。因此，運算電路DGP的切換部D10的輸入端子TM1i被輸入影像P _in。

注意，在本工作例子中，將影像P _in中的第z(在此，z為1以上且3以下的整數)輸入通道所包括的第x行、第y列的輸入值記載為p _in[x，y，z]。注意，x表示影像P _in的行位址，y表示影像P _in的列位址。換言之，在輸入層INLY中，x為1以上且224以下的整數，y為1以上且224以下的整數。

[卷積層CNV1] 在卷積層CNV1中，在運算部D20對影像P _in進行卷積處理。明確而言，進行用於卷積處理CNV1的濾波器(也稱為卷積核)與選自影像P _in的區域A _in所包括的影像資料的積和運算。

在卷積層CNV1中，將濾波器尺寸(也稱為卷積核尺寸)設定為11，將輸出通道數(也稱為卷積核數)設定為96，將步長設定為4，對選自影像P _in的區域進行卷積處理。另外，一個卷積核中的濾波值的數量為 (濾波器尺寸) ²×(輸入通道數)。由於影像P _in的輸入通道數為3，所以卷積層CNV1中的一個卷積核的濾波值的數量為11×11×3。

在此，將卷積層CNV1中的第s個(在此，s為1以上且96以下的整數)卷積核記為K _C1 ^(s)。另外，將卷積核K _C1所包括的濾波值記載為k _C1 ^(s)[p，q，r]。注意，p表示卷積核的行位址，q表示卷積核的列位址，r表示輸入通道的序數。換言之，在卷積層CNV1中，p為1以上且11以下的整數，q為1以上且11以下的整數，r為1以上且3以下的整數。

例如，圖17示出進行選自影像P _in的區域A _in(1)與卷積核K _C1 ⁽¹⁾的積和運算並輸出作為運算結果的資料p _C1 ⁽¹⁾(1)的例子。區域A _in(x)的x表示選自影像P _in的區域的序數。此外，資料p _C1 ^(s)(x)的s表示輸出通道的序數。另外，資料p _C1 ^(s)(x)的x為區域A _in(x)的序數x。

另外，由於步長為4，所以將從區域A _in(1)向行方向漂移4的區域稱為區域A _in(2)。例如，圖18示出進行選自影像P _in的區域A _in(2)與卷積核K _C1 ⁽¹⁾的積和運算並輸出作為運算結果的資料p _C1 ⁽¹⁾(2)的例子。

注意，在影像P _in的像素數為224×224且步長為4的情況下，選自影像P _in的區域的數量為3025(=55 ²)。另外，在本實施方式中，將它們分別稱為區域A _in(1)至區域A _in(3025)。

如上所述，根據步長數依次使選自影像P _in的區域漂移，每當使區域漂移時進行該區域與卷積核K _C1 ⁽¹⁾的積和運算，由此可以得到55行55列的矩陣狀輸出資料。另外，卷積層CNV1中的卷積核為卷積核K _C1 ⁽¹⁾至卷積核K _C1 ⁽⁹⁶⁾(卷積層CNV1的卷積核數為96)，因此其結果是從卷積層CNV1輸出作為55×55×96的輸出資料的P _C1。

在此，在卷積層CNV1的卷積處理中，對一個卷積核進行與從影像P _in選擇的多個區域的每一個的積和運算。因此，作為運算電路的結構，例如較佳為一起進行一個卷積核所包括的濾波值與從影像P _in選擇的多個區域的每一個所包括的資料之積的運算。

例如，較佳的是，在圖11及圖13所示的運算裝置CDV的結構中，區域A _in(1)所包括的資料被發送到運算部D20_1的輸入端子TN1i(佈線MLA_1)，區域A _in(2)所包括的資料被發送到運算部D20_2(未圖示)的輸入端子TN1i(佈線MLA_2(未圖示))，區域A _in(3)所包括的資料被發送到運算部D20_3(未圖示)的輸入端子TN1i(佈線MLA_3 (未圖示))。同樣地，區域A _in(3025)所包括的資料較佳為被發送到佈線MLA_3025(未圖示)。注意，此時圖13所示的佈線MLA_k及運算部D20_k各自的k較佳為3025以上。

圖19的時序圖示出各資料的具體發送順序。圖19是示出時間T01至時間T04及其附近的輸入到佈線MLA_1至佈線MLA_3(運算部D20的輸入端子TN1i)的資料、輸入到佈線MLB(運算部D20的輸入端子TN2i)的濾波值、輸出到佈線CNL_1至佈線CNL_3(運算部D20的輸出端子TNo)的資料的時序圖。注意，在該時序圖中，省略輸出到佈線MLA_4至佈線MLA_3025以及佈線CNL_4至佈線CNL_3025的資料的記載。

首先，考慮時間T01至時間T02的期間。當對佈線MLB輸入卷積核K _C1 ⁽¹⁾的濾波值k _C1 ⁽¹⁾[1，1，1]時(亦即，從記憶體電路部ME12讀出濾波值k _C1 ⁽¹⁾[1，1，1]時)，較佳為對佈線MLA_1輸入p _in[1，1，1]，對佈線MLA_2輸入p _in[1，5，1]，對佈線MLA_3輸入p _in[1，9，1]。另外，較佳的是，當輸入到佈線MLB的濾波值從k _C1 ⁽¹⁾[1，1，1]變為k _C1 ⁽¹⁾[1，2，1]時(亦即，從記憶體電路部ME12讀出濾波值k _C1 ⁽¹⁾[1，2，1]時)，佈線MLA_1被輸入p _in[1，2，1]，佈線MLA_2被輸入p _in[1，6，1]，佈線MLA_3被輸入p _in[1，10，1]。

如此，在將區域A _in(1)至區域A _in(3025)的每一個所包括的資料與卷積核K _C1 ⁽¹⁾所包括的濾波值之積的運算進行到最後時，運算部D20_1對佈線CNL_1輸出作為區域A _in(1)與卷積核K _C1 ⁽¹⁾之積和的結果的p _C1 ⁽¹⁾(1)。另外，運算部D20_2對佈線CNL_2輸出作為區域A _in(2)與卷積核K _C1 ⁽¹⁾之積和的結果的p _C1 ⁽¹⁾(2)。另外，運算部D20_3對佈線CNL_3輸出作為區域A _in(3)與卷積核K _C1 ⁽¹⁾之積和的結果的p _C1 ⁽¹⁾(3)。

另外，分別輸出到佈線CNL_1至佈線 CNL_3025的p _C1 ⁽¹⁾(1)至p _C1 ⁽¹⁾(3025)被寫入到記憶體電路部ME11。

在時間T02至時間T03的期間，與時間T01至時間T02的期間同樣地使用卷積核K _C1 ⁽²⁾進行區域A _in(1)至區域A _in(3025)的每一個的卷積處理。此時，得到的資料(例如p _C1 ⁽²⁾(1)至p _C1 ⁽²⁾(3025))被寫入到記憶體電路部ME11。

另外，在結束卷積核K _C1 ⁽²⁾的卷積處理之後，將卷積核依次改變為卷積核K _C1 ⁽³⁾至卷積核K _C1 ⁽⁹⁵⁾，使用各卷積核進行區域A _in(1)至區域A _in(3025)的每一個的卷積處理。另外，在卷積核K _C1 ⁽³⁾至卷積核K _C1 ⁽⁹⁵⁾的每一個中，從佈線CNL_1至佈線CNL_3025輸出的資料與上述同樣地被寫入到記憶體電路部ME11。

在時間T03至時間T04的期間，與時間T01至時間T02的期間同樣地使用卷積核K _C1 ⁽⁹⁶⁾進行區域A _in(1)至區域A _in(3025)的每一個的卷積處理。然後，在將區域A _in(1)至區域A _in(3025)的每一個所包括的資料與卷積核K _C1 ⁽⁹⁶⁾所包括的濾波值之積的運算進行到最後時，運算部D20_1對佈線CNL_1輸出作為區域A _in(1)與卷積核K _C1 ⁽⁹⁶⁾之積和的結果的p _C1 ⁽⁹⁶⁾(1)。另外，運算部D20_2對佈線CNL_2輸出作為區域A _in(2)與卷積核K _C1 ⁽⁹⁶⁾之積和的結果的p _C1 ⁽⁹⁶⁾(2)。另外，運算部D20_3對佈線CNL_3輸出作為區域A _in(3)與卷積核K _C1 ⁽⁹⁶⁾之積和的結果的p _C1 ⁽⁹⁶⁾(3)。

另外，分別輸出到佈線CNL_1至佈線 CNL_3025的p _C1 ⁽⁹⁶⁾(1)至p _C1 ⁽⁹⁶⁾(3025)被寫入到記憶體電路部ME11。

如圖19所示的時序圖那樣，藉由對運算部D20的多個第一端子的每一個依次發送對應於各第一端子的區域中包括的資料並且對運算部D20的第二端子依次發送卷積核中包括的濾波值，運算部D20可以在一個卷積核中同時進行多個區域(上述區域A _in(1)至區域A _in(3025))的各卷積處理。另外，藉由依次切換卷積核並反復進行同樣的運算，可以得到作為來自卷積層CNV1的輸出資料的P _C1。

[池化層PL1] 在池化層PL1中，對作為來自卷積層CNV1的輸出資料的P _C1進行池化處理。池化處理是指如下處理：依次選擇從卷積層等輸出的資料中的規定區域，在各區域中進行規定處理來抽出特徵量，並將該特徵量配置為矩陣狀。

如圖16所示，在池化層PL1中，以卷積核尺寸為3對從資料P _C1選擇的各區域進行池化處理。注意，步長為2，該池化處理為最大池化。

例如，圖20A示出在選自資料P _C1的第一輸入通道的區域A _C1in ⁽¹⁾(1)中進行最大池化處理並輸出作為處理結果的資料p _p1 ⁽¹⁾(1)的例子。另外，因為卷積核尺寸為3，所以區域A _C1in ⁽¹⁾(1)包括3×3個資料。

注意，區域A _C1in ^(s)(A)的s表示資料P _C1的輸入通道的序數，區域A _C1in ^(s)(A)的A表示選自資料P _C1的區域的序數，資料p _p1 ^(s)(A)的s表示輸出通道的序數，資料p _p1 ^(s)(A)的A為區域A _C1in ^(s)(A)的序數A。

另外，由於步長為2，所以從區域A _C1in ⁽¹⁾(1)向行方向漂移2的區域為區域A _C1in ⁽¹⁾(2)。例如，圖20B示出對選自資料P _C1的區域A _C1in ⁽¹⁾(2)進行最大池化處理並輸出作為處理結果的資料p _p1 ⁽¹⁾(2)的例子。

注意，在資料P _C1的數量為55×55×96且步長為2的情況下，選自資料P _C1的區域的數量為729(=27 ²)。

如上所述，藉由根據步長數依次對選自資料P _C1的區域進行池化處理，可以得到27行27列的矩陣狀輸出資料。另外，雖然在上面說明資料P _C1的第一輸入通道，但是藉由同樣地對第二輸入通道至第96輸入通道進行池化處理，其結果是從池化層PL1輸出作為27×27×96的輸出資料的P _P1。

在圖11所示的運算裝置CDV的工作中，例如從記憶體電路部ME11讀出作為卷積層CNV1的輸出資料的P _C1，在處理部D30中進行池化處理即可。另外，處理部D30在該池化處理結束時輸出作為該處理結果的資料P _P1。另外，從處理部D30輸出的資料P _P1被寫入到記憶體電路部ME11。

[卷積層CNV2] 在卷積層CNV2中，對池化層PL1所輸出的資料P _P1進行卷積處理。明確而言，進行用於卷積處理CNV2的卷積核與選自P _P1的區域所包括的資料的積和運算。

如圖16所示，在卷積層CNV2中，以卷積核尺寸為5且卷積核數為256對選自P _P1的區域進行卷積處理。注意，步長為1。

與卷積層CNV1的說明同樣，藉由在卷積層CNV2中進行卷積處理，從卷積層CNV2輸出作為27×27×256的輸出資料的P _C2。

在圖11所示的運算裝置CDV的工作中，例如從記憶體電路部ME11讀出作為池化層PL1的輸出資料的P _P1並將其發送到佈線ILB。並且，在切換部D10中，切換從佈線ILB輸入的信號以發送到佈線MLA，對運算部D20的多個輸入端子輸入P _P1。

另外，與卷積層CNV1同樣，從記憶體電路部ME12依次讀出卷積層CNV2的256個卷積核，在運算部D20中進行P _P1的卷積處理即可。由此，從運算部D20輸出的資料P _C2被寫入到記憶體電路部ME11。

[池化層PL2] 在池化層PL2中，對作為來自卷積層CNV2的輸出資料的P _C2進行池化處理。

如圖16所示，在池化層PL2中，以卷積核尺寸為3對從資料P _C2選擇的各區域進行池化處理。注意，步長為2，該池化處理為最大池化。

與池化層PL1的說明同樣，藉由在池化層PL2中進行池化處理，從池化層PL2輸出作為13×13×256的輸出資料的P _P2。

此外，池化層PL2中的圖11所示的運算裝置CDV的工作可以參考池化層PL1中的運算裝置CDV的工作的說明。

[卷積層CNV3] 在卷積層CNV3中，對池化層PL2所輸出的資料P _P2進行卷積處理。明確而言，進行用於卷積處理CNV3的卷積核與選自P _P2的區域所包括的資料的積和運算。

如圖16所示，在卷積層CNV3中，以卷積核尺寸為3且卷積核數為384對選自P _P2的區域進行卷積處理。注意，步長為1。

與卷積層CNV1的說明同樣，藉由在卷積層CNV3中進行卷積處理，從卷積層CNV3輸出作為13×13×384的輸出資料的P _C3。

另外，卷積層CNV3中的圖11所示的運算裝置CDV的工作可以參考卷積層CNV2中的運算裝置CDV的工作的說明。

[卷積層CNV4] 在卷積層CNV4中，對卷積層CNV3所輸出的資料P _C3進行卷積處理。明確而言，進行用於卷積處理CNV4的卷積核與選自P _C3的區域所包括的資料的積和運算。

如圖16所示，在卷積層CNV4中，以卷積核尺寸為3且卷積核數為384對選自P _C3的區域進行卷積處理。注意，步長為1。

與卷積層CNV1的說明同樣，藉由在卷積層CNV4中進行卷積處理，從卷積層CNV4輸出作為13×13×384的輸出資料的P _C4。

另外，卷積層CNV4中的圖11所示的運算裝置CDV的工作可以參考卷積層CNV2中的運算裝置CDV的工作的說明。

[卷積層CNV5] 在卷積層CNV5中，對卷積層CNV4所輸出的資料P _C4進行卷積處理。明確而言，進行用於卷積處理CNV5的卷積核與選自P _C4的區域所包括的資料的積和運算。

如圖16所示，在卷積層CNV5中，以卷積核尺寸為3且卷積核數為256對選自P _C4的區域進行卷積處理。注意，步長為1。

與卷積層CNV1的說明同樣，藉由在卷積層CNV5中進行卷積處理，從卷積層CNV5輸出作為13×13×256的輸出資料的P _C5。

另外，卷積層CNV5中的圖11所示的運算裝置CDV的工作可以參考卷積層CNV2中的運算裝置CDV的工作的說明。

[池化層PL5] 在池化層PL5中，對作為來自卷積層CNV5的輸出資料的P _C5進行池化處理。

如圖16所示，在池化層PL5中，以卷積核尺寸為3對從資料P _C5選擇的各區域進行池化處理。注意，步長為2，該池化處理為最大池化。

與池化層PL1的說明同樣，藉由在池化層PL5中進行池化處理，從池化層PL5輸出作為6×6×256的輸出資料的P _P5。

此外，池化層PL5中的圖11所示的運算裝置CDV的工作可以參考池化層PL1中的運算裝置CDV的工作的說明。

[全連接層FC6] 在全連接層FC6中，對運算裝置CDV的運算電路ANP中的作為來自池化層PL5的輸出資料的P _P5進行全連接層的運算。

如圖16所示，在全連接層FC6中，輸入通道的數量為9126(=6×6×256)，輸出通道的數量為4096。在全連接層中，對於一個輸出通道，執行所有輸入通道資料與所對應的權係數(第一資料)的積和運算，算出以其結果為輸入值的活化函數的值。因此，在全連接層FC6中需要的權係數(第一資料)的數量為4096×9126。

在成為全連接層FC6的第N個(在此，N為1以上且4096以下的整數)輸出通道的資料為z _FC6(N)時，z _FC6(N)可以由下述數學式(4.1)表示。

注意，f是全連接層FC6的活化函數。作為活化函數，例如可以舉出sigmoid函數、tanh函數、softmax函數、ReLU函數或定限函數。此外，u _FC6(N)是如下述數學式(4.2)所示。

另外，p _p5 ^(s)(A)是池化層PL5中輸出的第s個輸出通道的第A個資料。此外，w _FC6(N) ^(s)(A)是對應於全連接層FC6的第N個通道及p _p5 ^(s)(A)的權係數(第一資料)。

藉由使用上述數學式(4.1)及數學式(4.2)，可以求出作為全連接層FC6的第一輸出通道至第4096輸出通道的資料的z _FC6(1)至z _FC6(4096)。

注意，上述全結合層FC6的運算較佳為在圖11所示的運算裝置CDV的運算電路ANP中進行。另外，運算電路ANP的工作可以參照實施方式2。

明確而言，從記憶體電路部ME13讀出作為數位資料的第一資料(權係數)並將其輸入到佈線IWL_1至佈線IWL_n(在此，n例如較佳為4096以上的整數)。

在此，在圖11的運算裝置CDV所包括的電路WCS為圖6A所示的電路WCS時，電路WCSa_1至電路WCSa_n的每一個生成對應於發送到佈線IWL_1至佈線IWL_n的各數位資料的值的量的電流。另外，在電路SWCA的開關SA_1至開關SA_n都處於開啟狀態時，電路WCSa_1至電路WCSa_n所生成的各電流流過佈線WCL_1至佈線WCL_n。

另外，在圖5的電路WSD中，例如當在單元陣列CA中選擇i行時，來自佈線WCL_1至佈線WCL_n的電流流過配置在第i行的多個乘法單元IM[i，1]至乘法單元IM[i，n]的每一個。在此，藉由保持乘法單元IM[i，1]至乘法單元IM[i，n]各自的電晶體F2的閘極的電位，可以設定流過電晶體F2的源極與汲極間電流量。注意，對第一行至第9126行設定流向單元陣列CA的乘法單元IM的電流量。因此，這裡的單元陣列CA的行數m較佳為9126以上。

另外，在來自佈線WCL_1至佈線WCL_n的電流流過上述說明中配置在單元陣列CA的第i行的多個乘法單元IM[i，1]至乘法單元IM[i，n]的每一個的期間，電路XCS使基準電流I _ref0流過佈線XCL_i並且保持驅動單元IMD_i的電晶體F2d的閘極電位。由此，可以將流過驅動單元IMD_i的電晶體F2d的源極與汲極間電流量設定為I _ref0。注意，與乘法單元IM的電流量的設定一起設定流向單元陣列CA的驅動單元IMD的電流量。也就是說，在的對第一行至第9126行設定流向單元陣列CA的乘法單元IM的電流量時，驅動單元IMD的第一行至第9126行也被同時設定。藉由上述工作，全連接層FC6的第一資料(權係數)被寫入到單元陣列CA的乘法單元IM。

接著，在單元陣列CA的乘法單元IM及驅動單元IMD的各電流的設定結束之後，從記憶體電路部ME13讀出來自池化層PL5的輸出資料P _P5，將其分別發送到佈線IXL_1至佈線IXL_m。當圖11的運算裝置CDV中的電路XCS為圖6C所示的電路XCS時，在電路XCSa_1至電路XCSa_m的每一個中生成對應於作為數位資料的P _P5的量的電流。由此，電路XCSa_1至電路XCSa_m所生成的各電流流過佈線XCL_1至佈線XCL_m。藉由上述工作，對單元陣列CA的乘法單元IM及驅動單元IMD輸入第二資料(P _P5)。

藉由上述工作，單元陣列CA執行第一資料(權係數)與第二資料(P _P5)的積和運算而得到u _FC6(1)至u _FC6(4096)。另外，藉由圖11所示的運算裝置CDV的電路ITS進行以u _FC6(1)至u _FC6(4096)的每一個為輸入值的活化函數的運算，由此求出z _FC6(1)至z _FC6(4096)。由此，從全結合層FC6輸出z _FC6(1)至z _FC6(4096)的輸出信號。另外，z _FC6(1)至z _FC6(4096)在被轉換為數位資料之後從電路ITS輸出並被保持在記憶體電路部ME11中。

[全連接層FC7] 在全連接層FC7中，對作為來自全連接層FC6的輸出頻道的資料的z _FC6(1)至z _FC6(4096)進行全連接層的運算。

如圖16所示，在全連接層FC7中，輸入通道的數量為4096，輸出通道的數量為4096。與全連接層FC6同樣，在全連接層FC7中，對於一個輸出通道，執行所有輸入通道資料與所對應的權係數(第一資料)的積和運算，算出以其結果為輸入值的活化函數的值。因此，在全連接層FC7中需要的權係數(第一資料)的數量為4096×4096。

注意，全連接層FC7中的積和運算及活化函數的運算可以參考全連接層FC6的說明。

在全連接層FC7中，在被輸入作為來自全連接層FC6的輸出通道的資料的z _FC6(1)至z _FC6(4096)時，輸出作為全連接層FC7的第一輸出通道至第4096輸出通道的資料的z _FC7(1)至z _FC7(4096)。

另外，全連接層FC7中的圖11所示的運算裝置CDV的工作可以參考全連接層FC6中的運算裝置CDV的工作的說明。

[全連接層FC8] 在全連接層FC8中，對作為來自全連接層FC7的輸出頻道的資料的z _FC7(1)至z _FC7(4096)進行全連接層的運算。

如圖16所示，在全連接層FC8中，輸入通道的數量為4096，輸出通道的數量為1000。與全連接層FC6同樣，在全連接層FC8中，對於一個輸出通道，執行所有輸入通道資料與所對應的權係數(第一資料)的積和運算，算出以其結果為輸入值的活化函數的值。因此，在全連接層FC8中需要的權係數(第一資料)的數量為1000×4096。

注意，全連接層FC8中的積和運算及活化函數的運算可以參考全連接層FC6的說明。

在全連接層FC8中，在被輸入作為來自全連接層FC7的輸出通道的資料的z _FC7(1)至z _FC7(4096)時，輸出作為全連接層FC8的第一輸出通道至第1000輸出通道的資料的z _FC8(1)至z _FC8(1000)。

另外，全連接層FC8中的圖11所示的運算裝置CDV的工作可以參考全連接層FC6中的運算裝置CDV的工作的說明。

如上所述，藉由使用運算裝置CDV，可以進行圖16所示的AlexNet的運算。另外，藉由作為卷積處理使用運算裝置CDV的運算電路DGP進行數位方式的運算，與習知的結構相比可以降低濾波值的更新頻率，因此可以降低濾波值的更新所需要的功耗。

此外，藉由作為全連接層的處理使用運算裝置CDV的運算電路ANP進行類比方式的運算，例如可以進行如全連接層FC6至全連接層FC8的積和運算這樣的大規模運算。明確而言，次臨界值電流流過單元陣列CA所包括的乘法單元IM[1，1]至乘法單元IM[m，n]的各電晶體F2，因此可以降低一個乘法單元IM的功耗。因此，可以增大單元陣列CA所包括的乘法單元IM的數量，所以可以在一個單元陣列CA中進行全連接層的積和運算。

注意，在本工作例子中，說明運算裝置CDV進行圖16所示的AlexNet的運算的工作，但是運算裝置CDV進行的運算模型不侷限於AlexNet。例如，在輸入層INLY中，將224×224像素的影像P _in輸入到運算裝置CDV，但是也可以任意地決定影像的尺寸。另外，也可以任意地決定用於卷積層CNV1至卷積層CNV5的卷積核數以及它們所包括的濾波值。另外，也可以由運算裝置CDV使圖16的AlexNet的運算模型以外的卷積神經網路工作。

注意，本發明的一個實施方式不侷限於在本實施方式中說明的運算裝置CDV。本發明的一個實施方式也可以根據情況改變在本實施方式中說明的運算裝置CDV的結構。

例如，圖11所示的運算裝置CDV的運算電路DGP也可以改變成圖21A所示的結構。圖21A所示的運算電路DGP與圖11的運算電路DGP的不同之處在於：沒有設置切換部D10；以及包括多個運算部D20及多個處理部D30。明確而言，圖21A所示的運算電路DGP包括運算部D20[1]至運算部D20[5]、處理部D30[1]、處理部D30[2]及處理部D30[5]。

運算部D20[1]至運算部D20[5]可以參考上述運算部D20的說明。此外，處理部D30[1]、處理部D30[2]及處理部D30[5]可以參考上述處理部D30的說明。

圖21A所示的運算電路DGP包括對應於圖16所示的卷積神經網路的輸入層INLY、卷積層CNV1至卷積層CNV5、池化層PL1、池化層PL2及池化層PL5的每一個的電路。例如，圖16所示的輸入層INLY對應於佈線ILA。另外，例如圖16所示的卷積層CNV1至卷積層CNV5分別對應於運算部D20[1]至運算部D20[5]。另外，例如圖16所示的池化層PL1、池化層PL2及池化層PL5分別對應於處理部D30[1]、處理部D30[2]及處理部D30[5]。也就是說，在圖21A的運算電路DGP中，佈線ILA至記憶體電路部ME11之間依次設置有運算部D20[1]、處理部D30[1]、運算部D20[2]、處理部D30[2]、運算部D20[3]、運算部D20[4]、運算部D20[5]及處理部D30[5]。

在圖11所示的運算裝置CDV的運算電路DGP中，在執行圖16的卷積神經網路的卷積層CNV1至池化層PL5的運算時，該運算藉由使一個運算部D20及一個處理部D30反復工作來進行。另一方面，在圖21A所示的運算電路DGP中，在執行圖16的卷積神經網路的卷積層CNV1至池化層PL5的運算時，該運算藉由使運算部D20(卷積層CNV1)至處理部D30(池化層PL5)依次工作來進行。

注意，雖然在圖21A中未圖示，但是為了在各層的運算之後暫時儲存各層的輸出資料，運算電路DGP及記憶體電路MEM也可以將該輸出資料儲存在記憶體電路MEM的記憶體電路部。

此外，例如圖11所示的運算裝置CDV的運算電路ANP也可以改變成圖21B所示的結構。圖21B所示的運算電路ANP與圖11的運算電路ANP的不同之處在於設置有多個單元陣列CA、多個電路WCS及多個電路ITS。明確而言，圖21B所示的運算電路ANP包括單元陣列CA[6]至單元陣列CA[8]、電路WCS[6]至電路WCS[8]、電路XCS以及電路ITS[6]至電路ITS[8]。

圖21B的單元陣列CA[6]至單元陣列CA[8]可以參考圖11所示的單元陣列CA的說明。圖21B的電路WCS[6]至電路WCS[8]可以參考圖11所示的電路WCS的說明。另外，圖21B的電路XCS可以參考圖11所示的電路XCS的說明。

另外，電路ITS[6]及電路ITS[7]可以使用圖8C所示的電路ITS。另外，電路ITS[8]可以使用圖8A或圖8B所示的電路ITS。

記憶體電路部ME13藉由佈線IWL[6]與電路WCS[6]連接。此外，記憶體電路部ME13藉由佈線IWL[7]與電路WCS[7]連接。此外，記憶體電路部ME13藉由佈線IWL[8]與電路WCS[8]連接。

佈線IWL[6]至佈線IWL[8]各自可以為包括多個佈線的佈線群。明確而言，例如，佈線IWL[6]可以為組合圖11所示的佈線IWL_1至佈線IWL_n而成的佈線群。同樣地，佈線IWL[7]也可以為組合圖11所示的佈線IWL_1至佈線IWL_n而成的佈線群，佈線IWL[8]也可以為組合圖11所示的佈線IWL_1至佈線IWL_n而成的佈線群。

記憶體電路部ME11藉由佈線IXL與電路XCS連接。注意，這裡的佈線IXL可以為包括多個佈線的佈線群。明確而言，例如，佈線IXL可以為組合圖11所示的佈線IXL_1至佈線IXL_m而成的佈線群。

電路WCS[6]藉由佈線WCL[6]與電路ITS[6]連接。另外，電路WCS[7]藉由佈線WCL[7]與電路ITS[7]連接。另外，電路WCS[8]藉由佈線WCL[8]與電路ITS[8]連接。

佈線WCL[6]至佈線WCL[8]各自可以為包括多個佈線的佈線群。明確而言，例如，佈線WCL[6]可以為組合圖11所示的佈線WCL_1至佈線WCL_n而成的佈線群。同樣地，佈線WCL[7]也可以為組合圖11所示的佈線WCL_1至佈線WCL_n而成的佈線群，佈線WCL[8]也可以為組合圖11所示的佈線WCL_1至佈線WCL_n而成的佈線群。另外，佈線WCL[6]在單元陣列CA[6]的列方向上延伸，佈線WCL[7]在單元陣列CA[7]的列方向上延伸，佈線WCL[8]在單元陣列CA[8]的列方向上延伸。

電路XCS與佈線XCL[6]連接。佈線XCL[6]可以為包括多個佈線的佈線群。明確而言，例如，佈線XCL[6]可以為組合圖11所示的佈線XCL_1至佈線XCL_m而成的佈線群。此外，佈線XCL[6]在單元陣列CA[6]的行方向上延伸。

電路ITS[6]與佈線XCL[7]連接。佈線XCL[7]可以為包括多個佈線的佈線群。明確而言，例如，佈線XCL[7]可以為組合圖11所示的佈線XCL_1至佈線XCL_m而成的佈線群。此外，佈線XCL[7]在單元陣列CA[7]的行方向上延伸。

電路ITS[7]與佈線XCL[8]連接。佈線XCL[8]可以為包括多個佈線的佈線群。明確而言，例如，佈線XCL[8]可以為組合圖11所示的佈線XCL_1至佈線XCL_m而成的佈線群。此外，佈線XCL[8]在單元陣列CA[8]的行方向上延伸。

電路ITS[8]與佈線OL[8]連接。另外，佈線OL[8]可以為包括多個佈線的佈線群。明確而言，例如，佈線OL[8]可以為組合圖11所示的佈線OL_1至佈線OL_n而成的佈線群。

圖21B所示的運算電路ANP包括對應於圖16所示的卷積神經網路中的全連接層FC6至全連接層FC8的每一個的電路。例如，圖16所示的全連接層FC6對應於單元陣列CA[6]及電路ITS[6]。此外，例如，圖16所示的全連接層FC7對應於單元陣列CA[7]及電路ITS[7]。圖16所示的全連接層FC8對應於單元陣列CA[8]及電路ITS[8]。

圖11所示的運算裝置CDV的運算電路ANP在執行圖16的卷積神經網路的全連接層FC6至全連接層FC8的運算時，該運算藉由使一個單元陣列CA、一個電路WCS、一個電路XCS及一個電路ITS反復工作來進行。另一方面，在圖21B所示的運算電路ANP執行圖16的卷積神經網路的全連接層FC6至全連接層FC8的運算時，該運算藉由使對應於各全連接層的單元陣列CA和電路ITS依次工作來進行。

圖21B所示的運算電路ANP與圖11的運算裝置CDV的運算電路ANP的不同之處還在於在電路ITS[6]及電路ITS[7]中不進行類比數位轉換。也就是說，圖21B所示的運算電路ANP具有在電路ITS[6]及電路ITS[7]中不設置類比數位轉換電路的結構。藉由在電路ITS[6]及電路ITS[7]中不設置類比數位轉換電路，可以實現運算裝置CDV的電路面積的減少及功耗的降低。

注意，雖然在圖21B中未圖示，但是為了在各層的運算之後暫時儲存各全連接層的輸出資料，運算電路ANP及記憶體電路MEM也可以將該輸出資料儲存在記憶體電路MEM的記憶體電路部。

此外，例如，在本工作例子中，作為池化處理說明最大池化，但是根據情況也可以採用平均池化、Lp池化等。

實施方式5 在本實施方式中，說明上述實施方式所說明的運算裝置CDV的結構例子。

圖22是示意性地示出實施方式4所說明的運算裝置CDV的立體圖。圖22所示的運算裝置CDV例如包括電路層PHRL、記憶體層OMEL及運算層OMAL。另外，電路層PHRL位於記憶體層OMEL的下方，運算層OMAL位於記憶體層OMEL的上方。也就是說，圖22的運算裝置CDV具有從下方依次層疊有電路層PHRL、記憶體層OMEL及運算層OMAL的結構。

圖23是示出圖22所示的電路層PHRL、記憶體層OMEL及運算層OMAL的各結構例子的方塊圖。

在圖23中，電路層PHRL例如包括圖11所示的切換部D10、運算部D20及處理部D30。此外，記憶體層OMEL例如包括圖11所示的記憶體電路部ME11、記憶體電路部ME12及記憶體電路部ME13。此外，運算層OMAL例如包括單元陣列CA、電路WCS、電路XCS及電路ITS。

注意，如圖24所示，圖11所示的電路WCS、電路XCS及電路ITS也可以包括在電路層PHRL中。圖24摘要示出單元陣列CA、電路WCS、電路XCS、電路ITS、記憶體電路部ME11及記憶體電路部ME13。或者，選自圖11所示的電路WCS、電路XCS和電路ITS中的一個以上也可以包括在記憶體層OMEL中。

電路層PHRL例如可以藉由在基板上設置電晶體、電容元件等電路元件來構成。此外，作為該基板可以使用半導體基板(例如，單晶矽基板或單晶鍺基板)。作為半導體基板以外的基板，例如可以使用SOI(Silicon On Insulator：絕緣層上覆矽)基板、玻璃基板、石英基板、塑膠基板、藍寶石玻璃基板、金屬基板、不鏽鋼基板、包含不鏽鋼箔的基板、鎢基板、包含鎢箔的基板、撓性基板、貼合薄膜、包含纖維狀材料的紙或基材薄膜。作為玻璃基板的例子，可以舉出鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃或鈉鈣玻璃。另外，作為撓性基板、貼合薄膜或基材薄膜等的一個例子，可以舉出以聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)、聚四氟乙烯(PTFE)為代表的塑膠。或者，作為其他例子，可以舉出丙烯酸樹脂等合成樹脂。或者，作為其他例子，可以舉出聚丙烯、聚酯、聚氟化乙烯或聚氯乙烯。另外，作為其他例子，可以舉出聚醯胺、聚醯亞胺、芳香族聚醯胺、環氧樹脂、無機蒸鍍薄膜或紙類。另外，當運算裝置CDV的製程包括加熱處理時，作為該基板較佳為選擇耐熱性高的材料。

注意，在本實施方式中，在電路層PHRL所包括的基板為包含矽的半導體基板的前提下進行說明。

藉由作為電路層PHRL所包括的基板例如使用以矽為材料的半導體基板，可以在該半導體基板中形成切換部D10、運算部D20及處理部D30的每一個所包括的電晶體。此時，該電晶體為Si電晶體。由於Si電晶體具有高場效移動率，所以可以流過大通態電流。由此，可以提高上述各電路的驅動速度，並擴大信號範圍等。另外，在運算裝置CDV是圖24所示的結構例子的情況下，由於電路WCS、電路XCS及電路ITS的每一個所包括的電晶體也可以形成在以矽為材料的半導體基板上，所以電路WCS、電路XCS及電路ITS的每一個可以提高驅動速度並擴大信號範圍等。

另外，藉由將記憶體層OMEL直接形成在電路層PHRL的上部，可以製造電路層PHRL和記憶體層OMEL的疊層結構。或者，也可以使記憶體層OMEL具有基板上設置有電晶體、電容元件等電路元件的結構且將該基板安裝於電路層PHRL的上部來製造該疊層結構。

在將記憶體層OMEL直接形成在電路層PHRL的上部的情況下，記憶體層OMEL較佳為包括OS電晶體。因為OS電晶體不僅可以形成在半導體基板上，而且可以形成在絕緣體基板、導電體基板、導電膜、絕緣膜、半導體膜上，所以容易設置在形成有Si電晶體的半導體基板上(電路層PHRL上)。

另外，當作為記憶體層OMEL在基板上形成電晶體、電容元件等電路元件並將該基板安裝於電路層PHRL上時，可以使用倒裝銲接方法或打線接合方法。或者，也可以在電路層PHRL一側設置第一貼合層，在記憶體層OMEL的基板上設置第二貼合層，利用表面活化接合法和親水性接合法中的一者或兩者將第一貼合層與第二貼合層貼合在一起，由此在電路層PHRL上安裝記憶體層OMEL。尤其是，將銅(Cu)用於第一貼合層和第二貼合層各自所包括的導電體，並將銅(Cu)彼此貼合的鍵合被稱為Cu-Cu鍵合。

＜剖面結構例子1＞接著，說明圖22及圖23所示的運算裝置CDV的具體結構例子。圖25是圖22及圖23所示的運算裝置CDV的一個例子的剖面示意圖。

圖25示出電路層PHRL、記憶體層OMEL及運算層OMAL的剖面示意圖。另外，在圖25的運算裝置CDV中，電路層PHRL上直接形成有記憶體層OMEL，並且記憶體層OMEL上直接形成有運算層OMAL。

圖25示出電路層PHRL所包括的電晶體400。電晶體400設置在基板311上，並包括：用作閘極的導電層316；用作閘極絕緣膜的絕緣層315及絕緣層317；包括基板311的一部分的半導體區域313；以及包括基板的一部分的用作源極區域或汲極區域的低電阻區域314a及低電阻區域314b。電晶體400可以為p通道型電晶體或n通道型電晶體。基板311例如可以使用單晶矽基板。

在此，在圖25所示的電晶體400中，形成通道的半導體區域313(基板311的一部分)具有凸形狀。此外，以隔著絕緣層315覆蓋半導體區域313的側面及頂面的方式設置有導電層316。此外，導電層316也可以使用調整功函數的材料。因為利用半導體基板的凸部，所以這種電晶體400也被稱為鰭型電晶體。此外，也可以以與凸部的頂部接觸的方式包括用於形成凸部的遮罩的絕緣層。此外，雖然在此示出對半導體基板的一部分進行加工來形成凸部的情況，但是也可以對SOI基板進行加工來形成具有凸形狀的半導體膜。

注意，圖25所示的電晶體400的結構只是一個例子，不侷限於上述結構，根據電路結構或驅動方法使用適當的電晶體即可。

各結構體之間也可以設置有包括層間膜、佈線及插頭的佈線層。此外，佈線層可以根據設計而設置為多個層。此外，在本說明書等中，佈線、與佈線連接的插頭也可以是一個組件。就是說，導電層的一部分有時被用作佈線，導電層的一部分有時被用作插頭。

例如，電晶體400上作為層間膜依次層疊地設置有絕緣層320、絕緣層324及絕緣層326。此外，導電層328等嵌入絕緣層320中。此外，導電層330等嵌入絕緣層324及絕緣層326中。此外，導電層328及導電層330被用作接觸插頭或佈線。

此外，用作層間膜的絕緣層也可以被用作覆蓋其下方的凹凸形狀的平坦化膜。例如，為了提高絕緣層320的頂面的平坦性，其頂面也可以藉由利用化學機械拋光(CMP：Chemical Mechanical Polishing)法的平坦化處理被平坦化。

在絕緣層326及導電層330上也可以設置佈線層。例如，在圖25中，絕緣層326及導電層330上依次層疊有絕緣層350、絕緣層357、絕緣層352以及絕緣層354。絕緣層350、絕緣層357以及絕緣層352中形成有導電層356。導電層356被用作接觸插頭或佈線。

絕緣層352及導電層356上設置有絕緣層354。絕緣層354中也可以嵌入有用來與上方的電路(例如，記憶體層OMEL中的電路或運算層OMAL中的電路)連接的接觸插頭或佈線。

另外，圖25示出記憶體層OMEL所包括的記憶單元MC。明確而言，圖25示出記憶單元MC所包括的電晶體M1、電晶體M2、電晶體M3及電容元件C1。注意，記憶單元MC可以為上述實施方式所說明的圖14C所示的記憶單元MC。

在圖25的運算裝置CDV的記憶體層OMEL中，電晶體M2及電晶體M3形成在絕緣層STJ1上。另外，電晶體M1及電容元件C1形成在絕緣層STJ2上。另外，絕緣層STJ2位於絕緣層STJ1的上方。因此，電晶體M1及電容元件C1位於電晶體M2及電晶體M3的上方。

在圖25的記憶體層OMEL中，電晶體M2及電晶體M3共同使用一個鰭狀半導體層SC1。明確而言，電晶體M2的閘極絕緣膜和閘極電極以與一個鰭狀半導體層SC1的兩個區域中的一方重疊的方式形成，電晶體M3的閘極絕緣膜和閘極電極以與一個鰭狀半導體層SC1的兩個區域中的另一方重疊的方式形成。

另外，電晶體M2的源極電極和汲極電極中的一個與用作佈線CVLB的導電層連接。另外，電晶體M5的源極電極和汲極電極中的一個與用作佈線BL的導電層連接。此外，作為一個例子，佈線CVLB及佈線BL在電晶體M2或電晶體M3的通道寬度方向上延伸。另外，用作佈線CVLB的導電層以與鰭狀半導體層SC1重疊的方式形成，用作佈線BL的導電層以與鰭狀半導體層SC1重疊的方式設置。

另外，作為電晶體M3的閘極電極的導電層延伸設置在通道寬度方向上。此外，該導電層還被用作佈線RWL。

電晶體M2及電晶體M3與電晶體M1之間形成有用作層間膜的絕緣層。此外，在該絕緣層中，與電晶體M2的閘極電極重疊的區域及與佈線BL重疊的區域中設置有開口部，該開口部分別填充有導電層。一個導電層與電晶體M1的源極電極和汲極電極中的一個連接，另一個導電層與電晶體M1的源極電極和汲極電極中的另一個連接。

另外，如上所述，電晶體M1位於電晶體M2及電晶體M3的上方。另外，電晶體M1包括鰭狀半導體層SC2的一部分區域。另外，用作電晶體M1的源極電極和汲極電極中的一個的導電層的一部分區域中形成有用作電容元件C1的介電質的絕緣層的區域，該絕緣層的區域中形成有用作電容元件C1的第二端子的導電層。另外，該導電層還被用作佈線CVLA。

另外，如實施方式4所說明，佈線CVLA和佈線CVLB所供應的電位也可以彼此相等。在佈線CVLA和佈線CVLB所供應的電位相等時，佈線CVLA和佈線CVLB也可以彼此連接(未圖示)。

電晶體M1的閘極絕緣膜和閘極電極以與電晶體M1的鰭狀半導體層SC2的一部分區域重疊的方式形成。尤其是，作為電晶體M1的閘極電極的導電層在通道寬度方向上延伸設置。另外，該導電層還被用作佈線WWL。

注意，雖然在圖25中未圖示，但是在電晶體M1中也可以將用作背閘極的導電層設置在絕緣層STJ2的下方。同樣地，在電晶體M2及電晶體M3各自中，也可以將用作背閘極的導電層設置在絕緣層STJ1的下方。藉由在各電晶體中設置背閘極並使該背閘極的電位變化，可以使電晶體的臨界電壓變化。

例如，藉由作為電晶體M1使用包括背閘極的電晶體，可以減輕外部的電場的影響而穩定地保持關閉狀態。因此，可以穩定地保持寫入到電容元件C1的第一端子的資料。藉由設置背閘極，記憶單元MC的工作穩定，可以提高包括記憶單元MC的記憶體層OMEL的可靠性。

作為形成電晶體M1、電晶體M2及電晶體M3的通道的半導體層，可以使用單晶半導體、多晶半導體、微晶半導體、非晶半導體等中的一個或組合使用多個。作為半導體材料，例如，如實施方式1所說明，可以使用矽或鍺。此外，作為其他例子，也可以使用如矽鍺、碳化矽、砷化鎵、氧化物半導體或氮化物半導體等化合物半導體。

此外，電晶體M1、電晶體M2及電晶體M3較佳為在形成通道的半導體層中使用金屬氧化物之一的氧化物半導體的電晶體(OS電晶體)。由於氧化物半導體的能帶間隙為2eV以上，所以關態電流顯著小。因此，可以降低記憶單元MC的功耗。因此，可以降低包括記憶單元MC的運算裝置CDV的功耗。

此外，包括OS電晶體的記憶單元可以被稱為“OS記憶體”。此外，包括該記憶單元的運算裝置CDV也可以被稱為“OS記憶體”。在此情況下，運算裝置CDV可以被稱為記憶體裝置。

另外，OS電晶體即使在高溫環境下也穩定地工作，特性變動少。例如，即使在高溫環境下，其關態電流也幾乎沒有增加。明確而言，即使在室溫(例如為30℃)以上且200℃以下的環境下，其關態電流幾乎沒有增加。此外，即使在高溫環境下，通態電流也不容易降低。因此，OS記憶體即使在高溫環境下也穩定地工作並具有高可靠性。

另外，圖25示出運算層OMAL所包括的乘法單元IM。明確而言，圖25示出乘法單元IM所包括的電晶體F1a、電晶體F1b、電晶體F2、電晶體F5、電容元件C4及電容元件C5。注意，乘法單元IM可以為在上述實施方式中說明的圖1A所示的乘法單元IM。

在圖25的運算裝置CDV的運算層OMAL中，電晶體F2及電晶體F5形成在絕緣層STJ3上。另外，電晶體F1a、電晶體F1b、電容元件C4及電容元件C5形成在絕緣層STJ4上。另外，絕緣層STJ4位於絕緣層STJ3的上方。因此，電晶體F1a、電晶體F1b、電容元件C4及電容元件C5位於電晶體F2及電晶體F5的上方。

在圖25的運算層OMAL中，電晶體F2及電晶體F5共同使用一個鰭狀半導體層SC3。明確而言，電晶體F2的閘極絕緣膜和閘極電極以與一個鰭狀半導體層SC3的兩個區域中的一方重疊的方式形成，電晶體F5的閘極絕緣膜和閘極電極以與一個鰭狀半導體層SC3的兩個區域中的另一方重疊的方式形成。

另外，電晶體F2的源極電極和汲極電極中的一個與用作佈線VE0的導電層連接。另外，電晶體F5的源極電極和汲極電極中的一個與用作佈線WCL的導電層連接。此外，作為一個例子，佈線VE0及佈線WCL在電晶體F2或電晶體F5的通道寬度方向上延伸。另外，用作佈線VE0的導電層以與鰭狀半導體層SC3重疊的方式形成，用作佈線WCL的導電層以與鰭狀半導體層SC3重疊的方式設置。

另外，作為電晶體F2的閘極電極的導電層在通道寬度方向上延伸設置。另外，在圖25中，該導電層表示為佈線ME。

另外，作為電晶體F5的閘極電極的導電層在通道寬度方向上延伸設置。另外，該導電層還被用作佈線VE1。

作為電晶體F2及電晶體F5的一個例子，圖26A及圖26B示出它們的立體示意圖。圖26B是從圖26A省略佈線VE0、佈線WCL、一部分絕緣層及一部分導電層的立體示意圖。

圖26A及圖26B示出具有矩形開口的區域的兩個鰭狀半導體層SC3。因此，可以說半導體層SC3具有周狀且鰭狀的結構。另外，開口的形狀可以為矩形形狀或閉曲線形狀。

如圖26A及圖26B所示，佈線ME和佈線VE1以與兩個鰭狀半導體層SC3的一部分側面重疊的方式形成。如此，藉由使用佈線ME及佈線VE1隔著閘極絕緣膜圍繞形成通道的半導體層SC3，可以形成電晶體F2及電晶體F5。由此，可以防止在電晶體F2或電晶體F5的外部產生的電場影響到形成通道的半導體。也就是說，可以對電晶體F2或電晶體F5附加靜電遮蔽功能。由此，可以防止由於靜電等外部的電場的影響導致電晶體的電特性變動。

另外，如圖26A所示，佈線VE0和佈線WCL以與兩個鰭狀半導體層SC3的一部分側面重疊的方式形成。另外，由於佈線VE0或佈線WCL與半導體層SC3之間形成有導電層(在圖26A及圖26B中未圖示)，所以在佈線VE0或佈線WCL與半導體層SC3之間處於電流能夠流過的狀態。

作為電晶體F1a及電晶體F1b的一個例子，圖27A及圖27B示出它們的立體示意圖。圖27B是從圖27A省略兩個佈線WSL及一部分絕緣層的立體示意圖。

與半導體層SC3同樣，圖27A及圖27B示出具有矩形開口的區域的兩個鰭狀半導體層SC4。因此，可以說半導體層SC4具有周狀且鰭狀的結構。另外，開口的形狀可以為矩形形狀或閉曲線形狀。

如圖26A及圖26B所示，兩個佈線WSL以與兩個鰭狀半導體SC4的一部分側面重疊的方式形成。如此，藉由使用兩個佈線WSL隔著閘極絕緣膜圍繞形成通道的半導體層SC4，可以形成電晶體F1a及電晶體F1b。由此，可以防止在電晶體F1a或電晶體F1b的外部產生的電場影響到形成通道的半導體。也就是說，可以對電晶體F1a或電晶體F1b附加靜電遮蔽功能。由此，可以防止由於靜電等外部的電場的影響導致電晶體的電特性變動。

另外，如圖27A及圖27B所示，佈線XCL以與兩個鰭狀半導體層SC4的一部分側面重疊的方式形成。另外，由於佈線XCL與半導體層SC4之間形成有用作電介質的絕緣層(在圖27A及圖27B中未圖示)，所以由佈線XCL與半導體層SC4重疊的區域形成電容元件C4。另外，電容元件C4的第一端子可以為形成在半導體層SC4上的導電層。

電晶體F2及電晶體F5與電晶體F1a及電晶體F1b之間形成有用作層間膜的絕緣層。此外，在該絕緣層中，與佈線ME重疊的區域及與佈線WCL重疊的區域中設置有開口部，該開口部分別填充有導電層。一個導電層與電晶體Fa1的源極電極和汲極電極中的一個連接，另一個導電層與電晶體F1b的源極電極和汲極電極中的一個連接。

另外，如上所述，電晶體F1位於電晶體F2及電晶體F5的上方。另外，電晶體F1包括鰭狀半導體層SC4的一部分區域。另外，用作電晶體F1的源極電極和汲極電極中的一個的導電層的一部分區域中形成有用作電容元件C5的介電質的絕緣層的區域，該絕緣層的區域中形成有用作電容元件C5的第二端子的導電層。另外，該導電層還被用作佈線XCL。另外，用作電容元件C5的第二端子的導電層和用作電容元件C4的第二端子的導電層都可以為佈線XCL，例如各導電層可以設置為同一佈線。

＜＜電晶體的結構例子＞＞接著，說明在圖25的剖面示意圖中使用的電晶體F1a、電晶體F1b、電晶體F2、電晶體F5、電晶體M1、電晶體M2及電晶體M3的各結構。

與上述電晶體同樣，圖28A至圖28D分別是示出包括兩個具有鰭狀且周狀形狀的半導體層的電晶體500mf的結構的平面示意圖及剖面示意圖。注意，與上述電晶體不同，圖28A至圖28D的電晶體500mf具有不與兩個以上的電晶體共同使用同一半導體層的結構。

圖28A是可以分別用作圖25的運算裝置CDV的電晶體F1a、電晶體F1b、電晶體F2、電晶體F5、電晶體M1、電晶體M2及電晶體M3的電晶體500mf的平面示意圖，圖28B至圖28D分別是電晶體500mf的剖面示意圖。尤其是，圖28B是沿著圖28A中的點劃線A1-A2的部分的剖面示意圖，也是電晶體500mf的通道寬度方向上的剖面示意圖。另外，圖28C是沿著圖28A中的點劃線A3-A4的部分的剖面示意圖，也是電晶體500mf的通道寬度方向上的剖面示意圖。另外，圖28D是沿著圖28A中的點劃線A5-A6的部分的剖面示意圖，也是電晶體500mf的通道長度方向上的剖面示意圖。在此，點劃線A5-A6分別與點劃線A1-A2及點劃線A3-A4正交，點劃線A1-A2與點劃線A3-A4彼此平行。注意，在圖28A的平面示意圖中，為了明確起見，省略一部分的組件，透過一部分的組件進行顯示。另外，圖29A及圖29B示出圖28A至圖28D的電晶體500mf的立體示意圖。注意，圖29B是從圖29A省略導電層540a、導電層540b、一部分絕緣層及一部分導電層的立體示意圖。另外，圖30A示出圖28D的導電層560附近的放大圖。另外，圖30B示出圖28B的半導體層530附近的放大圖。另外，圖30C示出圖28C的半導體層530附近的放大圖。

電晶體500mf包括絕緣層514上的絕緣層516、絕緣層516上的絕緣層521、絕緣層521上的絕緣層522、絕緣層522上的半導體層530、半導體層530及絕緣層522上的導電層542a及導電層542b、半導體層530上的絕緣層550以及絕緣層550上的導電層560(導電層560a及導電層560b)。注意，下面有時將導電層542a及導電層542b統稱為導電層542。

導電層542上設置有絕緣層575，絕緣層575上設置有絕緣層580。絕緣層550及導電層560配置在設置於絕緣層580及絕緣層575中的開口內部。該開口到達半導體層530，並且在該開口內絕緣層550與半導體層530接觸。另外，絕緣層580及導電層560上設置有絕緣層582。此外，絕緣層582上設置有絕緣層583。

以與絕緣層580等中的開口的內壁接觸的方式設置有絕緣層541a，以與絕緣層541a的側面接觸的方式設置有導電層540a。導電層540a的底面與導電層542a的頂面接觸。以與絕緣層580等中的開口的內壁接觸的方式設置有絕緣層541b，以與絕緣層541b的側面接觸的方式設置有導電層540b。導電層540b的底面與導電層542b的頂面接觸。以下，有時將導電層540a和導電層540b統稱為導電層540。另外，有時將絕緣層541a和絕緣層541b統稱為絕緣層541。

絕緣層541a及絕緣層541b較佳為使用具有抑制氧透過的功能的絕緣膜，以防止導電層542a及導電層542b的氧化所導致的導電性下降。例如，較佳為利用PEALD法沉積氮化矽。

絕緣層516例如與絕緣層320同樣地被用作使因插頭等而產生的步階平坦化的平坦化膜。因此，與絕緣層320同樣，絕緣層516可以使用用作平坦化膜的材料。此外，藉由將相對介電常數低的材料用於絕緣層516，可以降低佈線間的寄生電容。如此，絕緣層516例如可以使用可用於後面說明的絕緣層IS1的材料。

與絕緣層324及絕緣層350同樣，絕緣層521及絕緣層522較佳為使用對選自氫、氧和水中的一個以上具有阻擋性的絕緣層。

半導體層530具有用作電晶體500mf的通道形成區域的區域。另外，導電層560具有用作電晶體500mf的第一閘極電極(上側的閘極電極)的區域。絕緣層550具有用作電晶體500mf的第一閘極絕緣膜的區域。

尤其是，半導體層530可以使用用作氧化物半導體的金屬氧化物。此時，電晶體500mf為OS電晶體。半導體層530可以被用作上述半導體層SC1至半導體層SC4中的一個以上。

此外，半導體層530可以使用AG CAAC (Axial Growth CAAC)的氧化物半導體。AG CAAC是指如下氧化物半導體：在包括第一層及結晶性高於第一層的第二層的氧化物半導體層中，以第二層為核或種使第一層所包含的金屬氧化物固相生長而生成的具有CAAC結構的氧化物半導體。

例如，作為第一層的沉積方法，較佳為利用原子層沉積(ALD：Atomic Layer Deposition)法或化學氣相沉積(CVD：Chemical Vapor Deposition)法。此外，也可以利用濕處理。再者，還可以利用分子束磊晶(MBE：Molecular Beam Epitaxy)法，該分子束磊晶法是使反映了基板的晶系的結晶結構的薄膜生長的沉積方法。此外，作為CVD法，可以舉出電漿CVD(PECVD：Plasma Enhanced CVD)法、熱CVD法、光CVD法、有機金屬CVD(MOCVD：Metal Organic CVD)法。另外，與濺射法相比，這些沉積方法可以減小對被形成面的損傷。

接著，作為第二層的沉積方法，較佳為利用濺射法或脈衝雷射沉積(PLD：Pulsed Laser Deposition)法。尤其是，藉由在形成第一層之後形成第二層，可以抑制在第一層和第二層的介面形成混合層。另外，可以抑制被形成面所包含的雜質進入第二層。由此，可以進一步提高第二層的結晶性。

此外，作為以第二層為核或種來進行第一層所包含的金屬氧化物的固相生長的方法，例如可以舉出加熱處理、電漿處理、微波(典型的是2.45GHz)處理、微波電漿處理及光(例如，紫外光)照射處理。注意，可以同時或者按照順序進行上述處理中的多種。例如，可以同時進行加熱處理和微波電漿處理。或者，可以在進行加熱處理之後進行微波電漿處理。

在本說明書等中，微波是指具有300MHz以上且300GHz以下的頻率的電磁波。此外，微波電漿處理例如是指使用包括用微波產生高密度電漿的電源的裝置的處理。此外，微波電漿處理也可以被稱為微波激發高密度電漿處理。

另外，更佳的是，在沉積氧化物半導體層時多次進行用來提高氧化物半導體層的結晶性的處理。例如，在利用ALD法形成氧化物半導體層的情況下，較佳為在每次形成一個原子層時進行微波電漿處理。或者，藉由在每次形成具有預定範圍的厚度的氧化物半導體層時進行用來提高結晶性的處理，可以提高生產率，所以是較佳的。明確而言，較佳的是，形成1nm以上且10nm以下的第一氧化物半導體層並進行第一微波電漿處理，然後還形成1nm以上且10nm以下的第二氧化物半導體層並進行第二微波電漿處理。注意，對第一氧化物半導體層及第二氧化物半導體層的沉積方法沒有特別的限制，分別利用ALD法或濺射法即可。尤其是，藉由利用ALD法沉積第一氧化物半導體層，可以防止構成被形成面的層的元素混入在第一氧化物半導體層及第二氧化物半導體層中(也稱為混合)，所以是較佳的。尤其是，適合用於構成被形成面的層中的該元素阻擋氧化物半導體的晶化的情況(例如包含矽、碳等的情況)。此外，第一氧化物半導體層及第二氧化物半導體層也可以具有互不相同的組成。另外，在此示出第一氧化物半導體層與第二氧化物半導體層的疊層結構，但是不侷限於此。在氧化物半導體層具有單層結構或三層以上的疊層結構時也可以採用同樣的處理。

另外，用來提高氧化物半導體層的結晶性的處理也可以在沉積氧化物半導體層之後進行。明確而言，該處理可以對沉積之後的氧化物半導體層直接進行，也可以在隔著沉積在氧化物半導體層上的絕緣膜等的其他膜的狀態下進行該處理。例如，也可以在沉積氧化物半導體層之後進行微波電漿處理，或者，也可以在沉積氧化物半導體層之後沉積絕緣膜(例如，氮化矽膜、氧化矽膜、氧化鋁膜等)，然後在隔著該絕緣膜的狀態下對氧化物半導體層進行加熱處理或微波電漿處理。

注意，上述的用來提高氧化物半導體層的結晶性的處理可以兼作去除氧化物半導體層中的雜質的處理。例如，可以適當地去除氧化物半導體層中的碳、氫、氮等。或者，藉由在氧氣體氛圍下進行用來提高氧化物半導體層的結晶性的處理，可以減少氧化物半導體層中的氧空位。

在進行用來提高氧化物半導體層的結晶性的處理時，較佳為將基板的溫度設定為室溫(例如為25℃)以上、100℃以上且600℃以下或300℃以上且450℃以下。另外，加熱處理的溫度較佳為100℃以上且700℃以下或300℃以上且450℃以下。

藉由除了上述氧化物半導體層的製造方法以外還進行提高氧化物半導體層的結晶性的處理，可以實現可靠性高的電晶體。

例如，如圖23B所示，半導體層530可以包括半導體層530a、與半導體層530a接觸的半導體層530b以及與半導體層530b接觸的半導體層530c。另外，半導體層530(半導體層530a至半導體層530c)的側面也較佳為垂直於或大致垂直於基板表面。

如上所述，在使用TEM影像觀察的半導體層530(半導體層530a至半導體層530c)的剖面中，確認到金屬原子在平行或大致平行於被形成面的方向上排列為層狀的情況。換言之，在使用TEM影像觀察的半導體層530(半導體層530a至半導體層530c)的剖面中，確認到金屬原子在垂直或大致垂直於基板表面的方向上排列為層狀的情況。另外，也可以說AG CAAC的c軸大致平行於半導體層530的側面的法線方向。

如此，藉由將作為AG CAAC的半導體層530用於電晶體500mf的通道形成區域，可以提供一種通態電流大、場效移動率高、S值良好、頻率特性高且可靠性高的電晶體。注意，S值是指次臨界擺幅值，表示為了以固定的汲極電壓使汲極電流變化一位數而需要的次臨界值區域中的閘極電壓的變化量，S值越小，相對於閘極電壓的汲極電流的傾斜越陡峭，從而開關特性得到提高。

例如，在絕緣層522上設置用作犧牲層的支柱，在該支柱的側面依次沉積將成為半導體層530a的第一半導體膜、將成為半導體層530b的第二半導體膜及將成為半導體層530c的第三半導體膜，去除位於絕緣層522的頂面及該支柱的頂面的第一半導體膜至第三半導體膜，然後去除支柱，由此可以形成半導體層530a至半導體層530c。

如上所述，在半導體層530具有半導體層530a至半導體層530c的三層結構的情況下，半導體層530以形成有支柱的區域為中心依次形成半導體層530a、半導體層530b、半導體層530c。就是說，如圖28A所示，半導體層530具有在俯視時圍繞形成有支柱的區域的結構。

半導體層530中形成有電晶體500mf的通道形成區域以及以夾持通道形成區域的方式設置的源極區域及汲極區域。通道形成區域的至少一部分與導電層560重疊。源極區域與導電層542a重疊，汲極區域與導電層542b重疊。注意，也可以調換源極區域和汲極區域。

由於與源極區域及汲極區域相比其氧空位少或雜質濃度低，所以通道形成區域是載子濃度低的高電阻區域。因此，通道形成區域可以說是i型(本質)或實質上i型的區域。

此外，由於氧空位多或者氫、氮、金屬元素等的雜質濃度高，源極區域及汲極區域是載子濃度高的低電阻區域。就是說，源極區域及汲極區域是與通道形成區域相比載子濃度高的n型區域(低電阻區域)。

通道形成區域的載子濃度較佳為1×10 ¹⁸cm ^-3以下、低於1×10 ¹⁷cm ^-3、低於1×10 ¹⁶cm ^-3、低於1×10 ¹⁵cm ^-3、低於1×10 ¹⁴cm ^-3、低於1×10 ¹³cm ^-3、低於1×10 ¹²cm ^-3、低於1×10 ¹¹cm ^-3或者低於1×10 ¹⁰cm ^-3。注意，對通道形成區域的載子濃度的下限值沒有特別的限制，例如可以為1× 10 ^-9cm ^-3。

在以降低半導體層530的載子濃度為目的的情況下，降低半導體層530中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為高純度本質或實質上高純度本質。此外，有時將載子濃度低的氧化物半導體(或金屬氧化物)稱為高純度本質或實質上高純度本質的氧化物半導體(或金屬氧化物)。

為了使電晶體500mf的電特性穩定，降低半導體層530中的通道形成區域的雜質濃度是有效的。為了降低半導體層530的雜質濃度，較佳為還降低附近膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。注意，半導體層530中的雜質例如是指構成半導體層530的主要成分之外的元素。例如，濃度低於0.1原子%的元素可以說是雜質。

另外，在半導體層530中，有時難以明確地觀察各區域的邊界。在各區域中檢測出的金屬元素和氫及氮等雜質元素的濃度不僅限於按各區域分階段地變化，也可以在各區域中逐漸地變化。就是說，越接近通道形成區域，金屬元素和氫及氮等雜質元素的濃度也可以越低。

在半導體層530中使用氧化物半導體的電晶體中，如果在氧化物半導體的形成通道的區域中存在雜質及氧空位，電特性則容易變動，有時降低可靠性。此外，氧空位附近的氫形成氫進入氧空位中的缺陷(下面有時稱為V _OH)而可能會產生成為載子的電子。因此，當在氧化物半導體的通道形成區域中包含氧空位時，電晶體容易成為常開啟。由此，在氧化物半導體的通道形成區域中，較佳為儘量減少雜質、氧空位及V _OH。換言之，氧化物半導體中的通道形成區域較佳的是載子濃度得到降低且被i型化(本質)或實質上被i型化的區域。

相對於此，藉由在氧化物半導體附近設置包含藉由加熱脫離的氧(以下，有時稱為過量氧)的絕緣層而進行加熱處理，可以從該絕緣層向氧化物半導體供應氧而減少氧空位及V _OH。注意，在對源極區域或汲極區域供應過多的氧時，有可能引起電晶體500mf的通態電流下降或者場效移動率的下降。並且，在供應到源極區域或汲極區域的氧量在基板面內有不均勻時，包括電晶體的半導體裝置的特性發生不均勻。此外，在從該絕緣層供應給氧化物半導體的氧擴散到閘極電極、源極電極及汲極電極等導電層時，有時該導電層被氧化，這導致導電性的損失，因此對電晶體的電特性及可靠性帶來負面影響。

因此，較佳的是，在氧化物半導體中，通道形成區域是載子濃度得到降低且i型或實質上i型的區域，源極區域及汲極區域是載子濃度高且n型的區域。換言之，較佳為減少氧化物半導體的通道形成區域的氧空位及V _OH。此外，較佳的是，源極區域及汲極區域不被供應過多的氧並且源極區域及汲極區域中的V _OH量不被過度降低。此外，較佳為具有抑制導電層560、導電層542a及導電層542b等的導電率的降低的結構。例如，較佳為具有抑制導電層560、導電層542a及導電層542b等的氧化的結構。注意，氧化物半導體中的氫可能會形成V _OH，因此為了降低V _OH量，需要降低氫濃度。

如圖30B所示，絕緣層550包括絕緣層550a、絕緣層550b、絕緣層550c及絕緣層550d。另外，絕緣層550a至絕緣層550d被用作第一閘極絕緣膜的一部分。絕緣層550a至絕緣層550d與下述導電層560同樣地設置在形成於絕緣層580中的開口中。為了實現電晶體500mf的微型化，絕緣層550a至絕緣層550d的厚度較佳為小。絕緣層550a至絕緣層550d的厚度都較佳為0.1nm以上且10nm以下，更佳為0.1nm以上且5.0nm以下，進一步較佳為0.5nm以上且5.0nm以下，還進一步較佳為1.0nm以上且小於5.0nm，更進一步較佳為1.0nm以上且3.0nm以下。此外，絕緣層550a至絕緣層550d各自的至少一部分包括具有上述那樣的厚度的區域即可。

另外，用作絕緣層550的氧化矽膜的厚度較佳為0.7nm以上且3nm以下。

為了如上所述地減小絕緣層550a至絕緣層550d的厚度，較佳為利用原子層沉積(ALD)法進行沉積。另外，為了在絕緣層580等的開口中設置絕緣層550a至絕緣層550d，較佳為利用ALD法進行沉積。ALD法有只利用熱能使前驅物及反應物起反應的熱ALD法、使用受到電漿激發的反應物的PEALD法等。在PEALD法中，藉由利用電漿可以在更低溫下進行沉積，所以有時是較佳的。

ALD法可以一層一層沉積原子，從而有能夠沉積極薄的膜、能夠對縱橫比高的結構進行沉積、能夠以針孔等缺陷少的方式進行沉積、能夠進行覆蓋性高的沉積及能夠在低溫下進行沉積等效果。因此，可以在形成於絕緣層580中的開口部的側面以高覆蓋性沉積厚度較小的絕緣層550。

注意，ALD法中使用的前驅物有時包含碳等。因此，利用ALD法形成的膜有時與利用其它的沉積方法形成的膜相比包含更多的碳等雜質。此外，雜質的定量可以利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)、X射線光電子能譜(XPS：X-ray Photoelectron Spectroscopy)或俄歇電子能譜(AES：Auger Electron Spectroscopy)進行。

注意，在上述中說明絕緣層550具有絕緣層550a至絕緣層550d的四層結構，但本發明不侷限於此。絕緣層550可以具有包括絕緣層550a至絕緣層550d中的至少一個的結構。藉由絕緣層550由絕緣層550a至絕緣層550d中的一層、兩層或三層構成，可以簡化半導體裝置的製程，由此可以提高生產率。

例如，絕緣層550也可以具有三層結構。在此情況下，絕緣層550較佳為具有絕緣層550a、絕緣層550a上的絕緣層550b以及絕緣層550b上的絕緣層550c的疊層結構。也就是說，也可以具有從圖30A所示的結構去除絕緣層550d的結構。

在形成絕緣層550時，較佳為進行兩次以上的ALD製程。例如，較佳的是，絕緣層550具有由多個絕緣膜構成的疊層結構，並且利用ALD製程形成多個絕緣膜中的兩個以上。藉由利用ALD製程形成至少兩個以上的絕緣膜，可以提高絕緣層550的覆蓋性及厚度均勻性。另外，藉由利用ALD製程連續地形成兩種以上的不同的膜諸如兩個以上的絕緣膜，可以提高生產率。

作為一個例子，絕緣層550a較佳為使用俘獲或固定氫的能力高的氧化鋁等。另外，絕緣層550b較佳為使用介電強度高的氧化矽等。另外，絕緣層550c較佳為使用俘獲或固定氫的能力高的氧化鉿等。另外，絕緣層550d較佳為使用氫阻擋性高的氮化矽等。

在圖28D等中，導電層560具有兩層結構。在此，導電層560較佳為包括導電層560a以及配置在導電層560a上的導電層560b。例如，較佳為以包圍導電層560b的底面及側面的方式配置導電層560a。此時，作為導電層560a，較佳為使用不容易氧化的導電材料或者具有抑制氧擴散的功能的導電材料。

作為導電層560a較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子、銅原子等雜質的擴散的功能的導電材料。或者，較佳為使用具有抑制氧(例如，氧原子、氧分子等)的擴散的功能的導電材料。

此外，當導電層560a具有抑制氧擴散的功能時，可以抑制絕緣層580等所包含的氧使導電層560b氧化而導致導電率的下降。作為具有抑制氧擴散的功能的導電材料，例如較佳為使用鈦、氮化鈦、鉭、氮化鉭、釕、氧化釕等。另外，導電層560a也可以使用上述可用於導電層ME1的材料。

此外，導電層560b較佳為使用導電性高的導電層。例如，導電層560b可以使用鎢、銅或鋁為主要成分的導電材料。此外，導電層560b可以具有疊層結構，例如可以具有鈦或氮化鈦與上述導電材料的疊層結構。另外，導電層560b也可以使用上述可用於導電層ME1的材料。

此外，在電晶體500mf中，以嵌入形成於絕緣層580等的開口的方式自對準地形成導電層560。在此，上述開口中的絕緣層580的側面與導電層542a的側面及導電層542b的側面對齊或大致對齊。因此，不進行位置對準也可以以與導電層542a和導電層542b之間的區域重疊的方式配置導電層560。

導電層542a具有用作電晶體500mf的源極電極和汲極電極中的一方的區域。導電層540a被用作連接到導電層542a的插頭。導電層542b具有用作電晶體500mf的源極電極和汲極電極中的另一方的區域。導電層540b被用作連接到導電層542b的插頭。

作為導電層542a及導電層542b，例如較佳為使用不容易氧化的導電材料或者具有抑制氧擴散的功能的導電材料。作為該導電材料例如可以舉出包含氮的導電材料及包含氧的導電材料。由此，可以抑制導電層542a及導電層542b的導電率降低。在作為導電層542a及導電層542b使用包含金屬及氮的導電材料時，導電層542a及導電層542b為至少包含金屬及氮的導電層。例如，作為用於導電層542a及導電層542b的材料，可以從上述可用於導電層ME1的材料中選擇不容易氧化的導電材料或者具有抑制氧擴散的功能的導電材料。

導電層540a及導電層540b例如較佳為使用以鎢、銅或鋁為主要成分的導電材料。另外，導電層540也可以採用第一導電層以接觸於絕緣層541的側面的方式設置並在其內側設置有第二導電層的疊層結構。此時，作為第二導電層，可以使用上述導電材料。另外，導電層540a及導電層540b也可以使用上述可用於導電層ME1的材料。在此，上述第一導電層對應於圖30A所示的導電層540a1，上述第二導電層對應於圖30A所示的導電層540a2。

另外，當作為導電層540採用疊層結構時，作為配置在絕緣層583、絕緣層582、絕緣層580及絕緣層575附近的第一導電層較佳為使用具有抑制水、氫等雜質的透過的功能的導電材料。例如，較佳為使用鉭、氮化鉭、鈦、氮化鈦、釕、氧化釕等。另外，也可以使用具有抑制水、氫等雜質的透過的功能的導電材料的單層或疊層。藉由採用這種結構，可以抑制包含在絕緣層583的上方的層的水、氫等雜質經過導電層540a及導電層540b混入半導體層530。

絕緣層575例如較佳為使用氧阻擋絕緣膜。作為氧阻擋絕緣膜，例如可以舉出包含鋁和鉿中的一者或兩者的氧化物、氧化鎂、氧化鎵、氮化矽及氮氧化矽。另外，作為包含鋁和鉿中的一者或兩者的氧化物，例如可以舉出氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)、包含鉿及矽的氧化物(矽酸鉿)。

絕緣層580的相對介電常數例如較佳為比絕緣層522低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。因此，在絕緣層580中，作為相對介電常數低的材料較佳為使用氧化矽、氧氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽和具有電洞的氧化矽中的一個或多個。

尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。特別是，因為氧化矽、氧氮化矽、具有電洞的氧化矽等材料容易形成包含藉由加熱脫離的氧的區域，所以是較佳的。

此外，絕緣層580的頂面也可以被平坦化。此時，絕緣層580也被用作平坦化膜。

如上所述，絕緣層580可以使用與絕緣層516同樣的材料。

絕緣層582和絕緣層583中的一個或兩個較佳為被用作抑制從絕緣層582和絕緣層583的上方擴散到電晶體500mf等的阻擋絕緣層。因此，絕緣層582和絕緣層583中的一個或兩個較佳為包含具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N ₂O、NO、NO ₂等)、銅原子等雜質的擴散的功能(不容易使上述雜質透過)的絕緣材料。或者，較佳為包括具有抑制氧(例如，氧原子、氧分子等)的擴散的功能(不容易使上述氧透過)的絕緣材料。

絕緣層582和絕緣層583較佳為都包括具有抑制水、氫等雜質及氧的擴散的功能的絕緣層，例如可以使用氧化鋁、氧化鎂、氧化鉿、氧化鋯、包含鋁及鉿的氧化物(鋁酸鉿)、包含鉿及鋯的氧化物(鉿鋯氧化物)、氧化鎵、氮化矽或氮氧化矽等。例如，絕緣層583較佳為使用氫阻擋性更高的氮化矽等。另外，例如絕緣層582較佳為使用俘獲氫或固定氫的能力高的氧化鋁等。

半導體層530以接觸於絕緣層522上的方式形成。如圖30B及圖30C所示，半導體層530在從通道寬度方向的剖面看時具有縱橫比高的形狀。由此，可以說半導體層530具有鰭狀形狀。

在此，從通道寬度方向的剖面看時的半導體層530的縱橫比是指半導體層530的點劃線A1-A2方向的長度L(也可以稱為半導體層530的寬度L)與垂直於半導體層530的被形成面(例如為絕緣層522)的方向的長度H(也可以稱為半導體層530的高度H)的比例。半導體層530的縱橫比較佳為在電晶體500mf的製程中半導體層530不會倒下的範圍內儘量大。在半導體層530中，半導體層530的高度H至少大於半導體層530的寬度L。半導體層530的高度H較佳為設定為大於半導體層530的寬度L的1倍且400倍以下，更佳為2倍以上且100倍以下，進一步較佳為5倍以上且40倍以下，更進一步較佳為10倍以上且20倍以下。另外，例如，高度H也可以為寬度L的2倍以上且10倍以下。例如，寬度L較佳為設定為5nm以上且100nm以下，更佳為5nm以上且50nm以下，進一步較佳為10nm以上且30nm以下。另外，例如，高度H較佳為設定為50nm以上且2000nm以下，更佳為100nm以上且1000nm以下。另外，例如，高度H也可以為50nm以上且100nm以下。

此外，如圖30B所示，在從通道寬度方向的剖面看時，半導體層530的側面與絕緣層522的頂面所形成的角度θ較佳為垂直或大致垂直。例如，角度θ較佳為80°以上且100°以下，更佳為85°以上且95°以下。

以覆蓋上述的縱橫比高的半導體層530的方式設置絕緣層550、導電層560及導電層542。在電晶體500mf中，如圖30B所示，以夾著半導體層530成為對折的狀態的方式設置絕緣層550及導電層560的一部分。由此，在從通道寬度方向的剖面看時，在半導體層530的上部、A1一側的側面及A2一側的側面夾著絕緣層550彼此相對地設置半導體層530與導電層560。也就是說，半導體層530的上部、A1一側的側面及A2一側的側面都被用作通道形成區域。由此，與將半導體層530形成為平板狀的情況相比，電晶體500mf的通道寬度增大了半導體層530的A1一側的側面及A2一側的側面的大小。

藉由如上所述地增大通道寬度，可以增大電晶體500mf的通態電流。另外，電晶體500mf的互導性得到提高。另外，電晶體500mf的頻率特性得到提高。藉由將電晶體500mf用於顯示裝置所包括的像素電路和驅動電路中的一者或兩者，可以提供一種圖框頻率高的顯示裝置。另外，在上述結構中，藉由設置半導體層530，可以增大通道寬度而不擴大電晶體500mf的佔有面積。由此，可以實現像素電路及驅動電路的微型化或高積體化。

此外，如圖30B所示，半導體層530的上部也可以具有彎曲形狀。藉由具有這種彎曲形狀，可以防止在半導體層530的上部附近空洞等缺陷形成在絕緣層550及導電層542中。注意，雖然在圖28B及圖30C等中採用半導體層530上部的A1一側(A3一側)及A2一側(A4一側)的兩者都具有彎曲形狀的左右對稱結構，本發明不侷限於此。例如，有時採用半導體層530上部的A1一側(A3一側)和A2一側(A4一側)中的一方具有彎曲形狀的左右非對稱結構。

因為半導體層530具有高縱橫比的形狀，所以在形成半導體層530時，例如較佳為一次形成支柱，在該支柱的側面將半導體層530形成為側壁狀。因此，半導體層530較佳為利用覆蓋性良好的原子層沉積(ALD：Atomic Layer Deposition)法形成。另外，較佳的是，當半導體層530具有疊層結構時，利用ALD法沉積至少一層，較佳為沉積與支柱接觸的層。

藉由以與多個支柱的側面接觸的方式將半導體層530形成為側壁狀，如圖28A所示，可以同時形成多個半導體層530。如此，藉由形成多個半導體層530，可以根據支柱的大小及形狀而設定各半導體層530間的距離。由此，可以縮短各半導體層530間的距離且減小電晶體500mf的佔有面積，來實現顯示裝置的高積體化。

由於以與支柱接觸的方式將半導體層530形成為側壁狀，所以如圖28A所示，半導體層530的頂面形狀成為兩個端部對齊的周狀(也可以稱為框狀、環狀、麵包圈狀或閉曲線狀)的形狀。另外，也可以說半導體層530具有在中央部包括開口的形狀。注意，在圖28A中，半導體層530的頂面形狀為以點劃線A1-A2為中心的線對稱形狀，但是本發明不侷限於此。例如，半導體層530的頂面形狀也可以為非對稱的形狀。

在圖28A所示的結構中，將兩個支柱排列在點劃線A1-A2方向上，並且與各支柱的側面接觸地形成周狀的半導體層530。如圖28A所示，半導體層530較佳為在俯視時的兩處以上與導電層560重疊。也就是說，該結構具有半導體層530與導電層560重疊的兩個以上的區域。藉由採用這種結構，如圖28B所示，在從通道寬度方向的剖面看時，形成多個鰭狀半導體層530。多個鰭狀半導體層530各自被用作通道形成區域。換言之，電晶體500mf被用作多通道型電晶體。因此，可以在電晶體500mf中進一步增大通道寬度。此外，電晶體500mf因為包括多個鰭狀半導體層530所以有時被稱為多鰭結構的電晶體。

雖然在上面說明了設置兩個周狀半導體層530的結構，但是本發明不侷限於此。例如，也可以設置一個或三個以上的周狀半導體層530。此外，也可以使周狀半導體層530鍵合而形成具有多個開口的形狀的半導體層530。

雖然在上面說明了周狀半導體層530，但是本發明不侷限於此。例如，半導體層530也可以具有不是周狀的結構。例如，如圖31A至圖31D所示的電晶體500sf那樣，在圖28A至圖28D所示的電晶體500mf中，與導電層540a、絕緣層550、導電層560及導電層540b交叉的鰭狀半導體層530的個數也可以為一個。在此情況下，圖29A及圖29B所示的立體示意圖如圖32A及圖32B所示。如此，藉由減少與導電層540a、絕緣層550、導電層560及導電層540b交叉的鰭狀半導體層530的部分，可以減少電晶體的形成面積，而可以減少包括該電晶體的電路的佔有面積。注意，圖31A至31D的各圖式及符號對應於圖28A至圖28D，所以關於詳細結構可以參照上述內容。

＜剖面結構例子2＞圖33是與圖25不同的圖23及圖24所示的運算裝置CDV的一個例子的剖面示意圖。

圖33的運算裝置CDV與圖25的運算裝置CDV的不同之處在於：記憶體層OMEL及運算層OMAL各自所包括的電晶體採用縱向通道型電晶體。

圖33所示的電晶體M1、電晶體M3、電晶體F1、電晶體F2及電晶體F5都具有源極電極與汲極電極位於不同的高度且流過半導體層的電流在高度方向上流過的結構。換言之，因為通道長度方向具有高度方向(縱向方向)的成分，所以其被稱為縱向通道型電晶體。電晶體M1、電晶體M3、電晶體F1、電晶體F2及電晶體F5不僅被稱為縱向通道型電晶體，而且還可以被稱為VFET(Vertical Field Effect Transistor：垂直場效電晶體)、縱向電晶體、縱向通道電晶體等。

另外，圖34A示出運算裝置CDV的一個例子的平面示意圖，圖34B示出運算裝置的剖面示意圖。圖33是沿著圖34A的點劃線A1-A2的位置的剖面示意圖，圖34B是沿著圖34A的點劃線A3-A4的位置的剖面示意圖。圖34B摘要示出運算層OMAL所包括的電晶體。

參照圖34B說明運算裝置CDV所包括的縱向通道型電晶體及電容元件的各結構。

圖34B示出作為縱向通道型電晶體的電晶體F5、位於電晶體F5上方的電容元件C5以及位於電容元件C5上方的電容元件C4。

運算層OMAL例如包括將成為佈線WCL的導電層、用作層間膜的絕緣層IS1、導電層ME2、包括電晶體F5的通道形成區域的半導體層SC5、用作閘極絕緣膜的絕緣層GI、導電層ME3、將成為佈線VE1的導電層、導電層ME4、用作層間膜的絕緣層IS2、用作介電質的絕緣層DI、導電層ME5、導電層ME6以及將成為佈線CVLA的導電層。

用作佈線WCL的導電層的上方依次層疊有絕緣層IS1及導電層ME2。另外，用作佈線WCL的導電層、絕緣層IS1及導電層ME2中形成有共同使用的開口，該開口的側面及底部形成有半導體層SC5。此外，半導體層SC5還形成在導電層ME2的頂面。另外，半導體層SC5的頂面、導電層ME2的側面及絕緣層IS1的上方形成有絕緣層GI。另外，絕緣層GI的頂面以填充該開口的方式形成有導電層ME3。另外，導電層ME3的頂面形成有用作佈線VE1的導電層。

用作佈線WCL的導電層的一部分被用作電晶體F5的源極和汲極中的一個。另外，導電層ME2的一部分被用作電晶體F5的源極和汲極中的另一個。另外，導電層ME3的一部分被用作電晶體F5的閘極。

如上所述，藉由形成絕緣層、導電層及半導體層，可以形成通道長度方向具有高度方向(縱向方向)的成分的縱向通道型電晶體。另外，縱向通道型電晶體的通道長度依賴於絕緣層IS1的厚度，絕緣層IS1越薄，該通道長度越短，所以可以增大電晶體F5的通態電流。另一方面，絕緣層IS1越厚，該通道長度越長，所以可以減小電晶體F5的關態電流。

另外，如圖34A及圖34B所示，用作佈線WCL的導電層沿著點劃線A3-A4的方向設置。另外，如圖34A及圖34B所示，導電層ME2沿著點劃線A1-A2的方向設置。另外，如圖34A及圖34B所示，佈線VE1沿著點劃線A3-A4的方向設置。

連接縱向通道型電晶體的各佈線不是藉由同一製程形成的，而是藉由不同製程形成的。由此，連接縱向通道型電晶體的各佈線在俯視時具有彼此重疊的區域。換言之，由於連接縱向通道型電晶體的各佈線設置在不同高度，所以可以減少產生在各佈線中的寄生電容。由此，可以提高電晶體F5的驅動頻率，從而可以提高運算裝置CDV的驅動速度。

另外，導電層ME4的上方依次層疊有絕緣層IS2及導電層ME5。另外，導電層ME4、絕緣層IS2及導電層ME5中形成有共同使用的開口，該開口的側面及底部形成有絕緣層DI。此外，絕緣層DI還形成在導電層ME5的頂面。另外，絕緣層DI的頂面以填充該開口的方式形成有導電層ME6。另外，導電層ME6的頂面形成有用作佈線CVLA的導電層。

在該開口的底部附近由導電層ME4、絕緣層DI及導電層ME6形成電容元件C5。明確而言，導電層ME4的一部分被用作電容元件C5的一對電極中的一個，導電層ME6的一部分被用作電容元件C5的一對電極中的另一個，絕緣層DI的一部分被用作電容元件C4的介電質的一部分。

此外，由導電層ME5、絕緣層及導電層ME6形成電容元件C4。明確而言，導電層ME5的一部分被用作電容元件C4的一對電極中的一個，導電層ME6的一部分被用作電容元件C4的一對電極中的另一個，絕緣層DI的一部分被用作電容元件C4的介電質的一部分。

如上所述，設置在導電層ME4、絕緣層IS2及導電層ME5之間共同使用的開口，然後形成絕緣層DI，以填充該開口的方式在絕緣層DI的頂面形成導電層ME6，由此可以製造兩個電容元件。尤其是，由於在開口中以嵌入導電層的方式形成電容元件，所以可以減少運算電路CVD的電路面積。

＜剖面結構例子3＞圖35是與圖25不同的圖23及圖24所示的運算裝置CDV的一個例子的剖面示意圖。

圖35的運算裝置CDV中記憶體層OMEL及運算層OMAL都包括基板，在這點上與圖25的運算裝置CDV不同。

圖35的運算裝置CDV的記憶體層OMEL包括基板BS1。另外，在基板BS1上形成有電晶體M1、電晶體M2、電晶體M3及電容元件C1。注意，形成在基板BS1上的記憶單元MC的結構與圖25的運算裝置CDV的記憶單元MC相同，但是也可以根據情況改變圖35的記憶單元MC的結構。

另外，圖35的運算裝置CDV的運算層OMAL包括基板BS2。另外，基板BS2上形成有電晶體F1、電晶體F2、電晶體F5及電容元件C5。注意，形成在基板BS2上的乘法單元IM的結構與圖25的運算裝置CDV的運算單元相同，但是也可以根據情況改變圖35的乘法單元IM的結構。

也就是說，圖35的運算裝置CDV具有在形成有切換部D10、運算部D20及處理部D30的基板311上安裝有記憶體層OMEL中的基板BS1及運算層OMAL中的基板BS2的結構。

注意，基板BS1及基板BS2可以使用可用於電路層PHRL中的基板(例如基板311)的基板。例如，藉由作為基板BS1及基板BS2都使用以矽為材料的半導體基板，電晶體F1、電晶體F2、電晶體F5、電晶體M1、電晶體M2及電晶體M3都可以為Si電晶體。

另外，作為在基板311上安裝基板BS1的方法以及在基板BS1上安裝基板BS2的方法，如上所述，可以使用倒裝銲接方法或打線接合方法。另外，也可以在貼合的基板之間設置貼合層而使用表面活化接合法和親水性接合法中的一者或兩者。

注意，本發明的一個實施方式的半導體裝置不侷限於圖22、圖23、圖25及圖35所示的結構。本發明的一個實施方式的半導體裝置也可以具有適當地改變圖22、圖23、圖25及圖35而成的結構。

圖36示出圖22所示的運算裝置CDV的變更例子。圖36所示的運算裝置CDV包括記憶體層OMEL1及記憶體層OMEL2代替記憶體層OMEL，並且包括運算層OMAL1及運算層OMAL2代替運算層OMAL，在這點上與圖22的運算裝置CDV不同。也就是說，圖36的運算裝置CDV包括電路層PHRL、記憶體層OMEL1、記憶體層OMEL2、運算層OMAL1及運算層OMAL2。

如上所述，運算裝置CDV中可以在電路層PHRL的上方設置兩層或四層的記憶體層OMEL及運算層OMAL。注意，設置在電路層PHRL上方的記憶體層OMEL和運算層OMAL的個數也可以總共為3層或5層以上。

實施方式6 在本實施方式中，說明通道形成區域中含有氧化物半導體的電晶體(OS電晶體)。此外，在OS電晶體的說明中，簡單地說明與通道形成區域中含有矽的電晶體(也稱為Si電晶體)的對比。

[OS電晶體] 較佳為將載子濃度低的氧化物半導體用於OS電晶體。例如，氧化物半導體的通道形成區域的載子濃度為1×10 ¹⁸cm ^-3以下，較佳為低於1×10 ¹⁷cm ^-3，更佳為低於1×10 ¹⁶cm ^-3，進一步較佳為低於1×10 ¹³cm ^-3，還進一步較佳為低於1×10 ¹⁰cm ^-3，且為1×10 ^-9cm ^-3以上。在以降低氧化物半導體膜的載子濃度為目的的情況下，較佳為降低氧化物半導體膜中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為高純度本質或實質上高純度本質。此外，有時將載子濃度低的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。

因為高純度本質或實質上高純度本質的氧化物半導體具有較低的缺陷態密度，所以有時具有較低的陷阱態密度。此外，被氧化物半導體的陷阱態俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物半導體中形成通道形成區域的電晶體的電特性不穩定。

因此，為了使電晶體的電特性穩定，降低氧化物半導體中的雜質濃度是有效的。為了降低氧化物半導體中的雜質濃度，較佳為還降低附近膜中的雜質濃度。作為雜質可以舉出氫、氮等。注意，氧化物半導體中的雜質例如是指構成氧化物半導體的主要成分之外的元素。例如，濃度低於0.1原子%的元素可以說是雜質。

在OS電晶體中，當氧化物半導體的通道形成區域中存在雜質及氧空位時，電特性容易變動而可能使可靠性下降。此外，在OS電晶體中，氫進入氧化物半導體中的氧空位而形成缺陷(下面有時稱為V _OH)，可能會產生成為載子的電子。另外，當在通道形成區域中形成V _OH時，有時通道形成區域中的施體濃度增加。隨著通道形成區域中的施體濃度增加，有時臨界電壓不均勻。因此，當在氧化物半導體的通道形成區域中包含氧空位時，電晶體會處於常開啟狀態(即使不對閘極電極施加電壓也存在通道而在電晶體中電流流過的狀態)。由此，在氧化物半導體的通道形成區域中，較佳為儘量減少雜質、氧空位及V _OH。

另外，氧化物半導體的能帶間隙較佳為比矽的能帶間隙(典型的是1.1eV)大，較佳為2eV以上，更佳為2.5eV以上，更佳為3.0eV以上。藉由使用具有比矽大的能帶間隙的氧化物半導體，可以減少電晶體的關態電流(也稱為Ioff)。

例如，在Si電晶體中，隨著電晶體的微型化發展，出現短通道效應(Short Channel Effect：也稱為SCE)。因此，Si電晶體的微型化很困難。作為出現短通道效應的原因之一可以舉出矽的能帶間隙較小。另一方面，在OS電晶體中，使用作為能帶間隙大的半導體材料的氧化物半導體，因此可以抑制短通道效應。換言之，OS電晶體是沒有短通道效應或短通道效應極小的電晶體。

短通道效應是指隨著電晶體的微型化(通道長度的縮小)出現的電特性的下降。作為短通道效應的具體例子，有臨界電壓的降低、次臨界擺幅值(有時記載為S值)的增大、洩漏電流的增大等。在此，S值是指：以固定的汲極電壓使汲極電流的值變化一個位數的次臨界值區域中的閘極電壓的變化量。

作為對短通道效應的耐性的指標，廣泛地使用特徵長度(Characteristic Length)。特徵長度是指通道形成區域的勢的彎曲性指標。特徵長度越小，勢越急劇上升，因此可以說抗短通道效應能力高。

OS電晶體為積累型電晶體，Si電晶體為反型電晶體。因此，與Si電晶體相比，OS電晶體中的源極區域-通道形成區域間的特徵長度及汲極區域-通道形成區域間的特徵長度小。因此，OS電晶體的抗短通道效應能力比Si電晶體高。就是說，當想要製造通道長度小的電晶體時，OS電晶體比Si電晶體更合適。

即使在將氧化物半導體的載子濃度降低到通道形成區域被i型化或實質上被i型化的情況下，在短通道電晶體中由於Conduction-Band-Lowering(CBL，導帶降低)效應而通道形成區域的導帶底也變低，因此源極區域或汲極區域與通道形成區域之間的導帶底的能量差有可能減小到0.1eV以上且0.2eV以下。由此，可以將OS電晶體看作具有n ⁺-n ^--n ⁺的積累型junction-less電晶體結構或n ⁺-n ^--n ⁺的積累型non-junction電晶體結構，其中通道形成區域為n ^-型區域，源極區域及汲極區域為n ⁺型區域。

當作為OS電晶體採用上述結構時，即便使半導體裝置微型化或高積體化也可以實現良好的電特性。例如，即使OS電晶體的閘極長度為20nm以下、15nm以下、10nm以下、7nm以下或6nm以下且1nm以上、3nm以上或5nm以上，也可以得到良好的電特性。另一方面，在Si電晶體中，因為出現短通道效應所以有時難以具有20nm以下或15nm以下的閘極長度。因此，與Si電晶體相比，OS電晶體更適合用作通道長度小的電晶體。閘極長度是電晶體工作時載子移動通道形成區域內部的方向上的閘極電極的長度，也是俯視電晶體時的閘極電極的底面的寬度。

此外，藉由使OS電晶體微型化可以提高電晶體的高頻特性。明確而言，可以提高電晶體的截止頻率。當OS電晶體的閘極長度在於上述範圍內時，例如在室溫環境下，電晶體的截止頻率可以為50GHz以上，較佳為100GHz以上，更佳為150GHz以上。

如以上的說明那樣，OS電晶體具有比Si電晶體優異的效果，諸如關態電流小以及可以製造通道長度小的電晶體。

本實施方式可以與本說明書所示的其他實施方式適當地組合。例如，本實施方式所示的構成、結構、方法等可以與其他實施方式等所示的構成、結構、方法等適當地組合而使用。

實施方式7 在本實施方式中說明本發明的一個實施方式的記憶體電路(有時稱為記憶體裝置)的應用例子。

一般而言，在電腦等半導體裝置中，根據其用途使用各種記憶體裝置。圖37A以層級示出用於半導體裝置的各種記憶體裝置。越是上層的記憶體裝置越被要求更快的工作速度，越是下層的記憶體裝置越被要求更大的記憶容量和更高的記錄密度。在圖37A中，從最上層依次包括CPU等運算處理裝置(有時稱為處理裝置)中作為暫存器一起安裝的記憶體、L1快取、L2快取、L3快取、主存、輔存(storage)等。注意，雖然在此示出包括至L3快取的例子，但也可以包括級別更低的快取。

因為CPU等運算處理裝置中作為暫存器一起安裝的記憶體用於運算結果的暫時儲存等，所以來自運算處理裝置訪問的頻率高。因此，與記憶容量相比更需求快的工作速度。此外，暫存器具有保持運算處理裝置的設定資訊等的功能。

快取具有將保持在主存中的資訊的一部分複製並保持的功能。藉由將使用頻率高的資料複製到快取中，可以提高對資料訪問的速度。快取所需的記憶容量少於主存，而快取所需的工作速度高於主存。此外，將在快取中被改寫的資料複製並供應到主存。

主存具有保持從輔存讀出的程式、資料等的功能。

輔存具有保持需要長期保存的資料和在上述實施方式中說明的運算裝置所使用的各種程式(例如，人工神經網路的模型)等的功能。因此，與更快的工作速度相比，輔存被要求更大的記憶容量和更高的記錄密度。例如，可以使用3D NAND等大容量非揮發性記憶體裝置。

根據本發明的一個實施方式的使用氧化物半導體的記憶體裝置(OS記憶體)的工作速度快且能夠長期保持資料。例如，OS記憶體具有表1所示的特徵。

利用表1所示的OS記憶體的特徵，如圖37A所示，根據本發明的一個實施方式的記憶體裝置可以用於包括快取的層級和包括主存的層級的兩者。此外，根據本發明的一個實施方式的記憶體裝置也可以用於包括輔存的層級。

此外，圖37B示出將SRAM(Static Random Access Memory：靜態隨機存取記憶體)用於快取的一部分並將本發明的一個實施方式的OS記憶體用於其他一部分的情況的例子。

可以將位於最下級的快取稱為LLC(Last Level Cache：末級快取)。LLC不需要比其上級的快取更快的工作速度，但是被要求具有更大的記憶容量。本發明的一個實施方式的OS記憶體具有快的工作速度，可以長期保持資料，所以可以適合用於LLC。注意，根據本發明的一個實施方式的OS記憶體也可以用於FLC(Final Level Cache：最終級快取)。

例如，如圖37B所示，可以將SRAM用於上級快取(L1快取、L2快取等)並將根據本發明的一個實施方式的OS記憶體用於LLC。此外，如圖37B所示，在主存中，除了OS記憶體之外還可以使用DRAM。

另外，在超級電腦、使用超級電腦的伺服器等中，L3快取和作為主記憶體的DRAM的功耗大，成為導致全球暖化的原因之一。在此，在圖37A中，L3快取和主存都使用OS記憶體。另外，在圖37B中，將OS記憶體用於LLC。如此，藉由將根據本發明的一個實施方式的氧化物半導體用於記憶體裝置，可以減少超級電腦的功耗，由此可以使超級電腦的功耗為與個人電腦同等的水準。

實施方式8 在本實施方式中，說明可以使用在上述實施方式中說明的運算電路的電子構件、電子裝置、大型電腦、太空設備及資料中心(Data Center：也稱為DC)。使用本發明的一個實施方式的半導體裝置的電子構件、電子裝置、大型電腦、太空設備及資料中心對低功耗等高性能的實現很有效。

[電子構件] 圖38A示出電子構件700的立體圖。圖38A所示的電子構件700包括基板701、基板701上的半導體裝置710以及模子711。尤其是，半導體裝置710被模子711密封。注意，在圖38A中，省略電子構件700的一部分記載以表示其內部。

作為基板701，例如可以使用陶瓷基板、塑膠基板或玻璃環氧基板。

電子構件700例如設置有引線框架712。位於基板701上的引線框架712的一部分被模子711覆蓋，引線框架712的另一部分露出在模子711的外側。尤其是，露出在模子711的外側的引線框架712例如被用作將電子構件700安裝於印刷電路板的端子。

在模子711內，引線框架712上設置有電極焊盤713，電極焊盤713藉由引線714與半導體裝置710連接。電子構件700例如藉由使引線框架712與印刷電路板一側的佈線接觸而安裝於印刷電路板。如此，藉由組合多個電子構件並使其分別在印刷電路板上連接來製造安裝基板。

接著，說明半導體裝置710。如圖38B所示，半導體裝置710例如包括驅動電路層715及記憶體層716。記憶體層716可以具有層疊有多個記憶單元陣列的結構。層疊有驅動電路層715及記憶體層716的結構可以採用單片疊層的結構。在單片疊層的結構中，可以不用貫通電極技術(例如，TSV(Through Silicon Via：矽通孔)等)及Cu-Cu(銅-銅)直接鍵合等接合技術而連接各層間。當以單片的方式層疊驅動電路層715和記憶體層716時，例如，可以實現在處理器上直接形成記憶體的所謂的晶載記憶體的結構。藉由採用晶載記憶體的結構，可以實現處理器與記憶體的介面部分的高速工作。例如，藉由作為處理器使用上述實施方式所說明的運算裝置，可以提高將第一資料(例如，權係數)從記憶體發送到運算裝置的速度。

另外，藉由採用晶載記憶體的結構，與使用TSV等貫通電極的技術相比，可以縮小連接佈線等的尺寸，因此可以增加引腳數量。藉由增加引腳數量可以進行並聯工作，由此可以提高記憶體的帶寬度(也稱為記憶體頻寬)。

另外，較佳的是，使用OS電晶體形成記憶體層716中的多個記憶單元陣列，以單片的方式層疊該多個記憶單元陣列。當多個記憶單元陣列採用單片疊層時，可以提高記憶體的帶寬度和記憶體的存取延遲中的任一者或兩者。帶寬度是指單位時間的資料傳輸量，存取延遲是指存取和開始資料的交換之間的時間。當在記憶體層716中使用Si電晶體時，與OS電晶體相比，實現單片疊層的結構更困難。因此，在單片疊層的結構中，OS電晶體比Si電晶體優異。

另外，可以將半導體裝置710稱為裸片。在本說明書等中，裸片是指在半導體晶片的製程中例如在圓盤狀的基板(也稱為晶圓)等上形成電路圖案，切割成矩形小片而得的晶片。作為可用於裸片的半導體材料，例如可以舉出矽(Si)、碳化矽(SiC)或氮化鎵(GaN)等。例如，有時將從矽基板(也稱為矽晶圓)得到的裸片稱為矽晶圓。

接著，圖38C示出電子構件700的變形例子。圖38C所示的電子構件700A與電子構件700不同之處在於：在基板701的底部設置電極733而不使用引線框架712。電極733被用作將電子構件700A安裝於印刷電路板的連接端子。

圖38C示出用焊球形成電極733的例子。藉由在基板701的底部以矩陣狀設置焊球，可以實現BGA(Ball Grid Array：球柵陣列)安裝。此時，基板701設置有通孔(貫通孔)，該通孔設置有用作佈線的導電層732。在基板701上，導電層732的上方接觸地設置有電極焊盤713，並且在基板701下，導電層732的下方接觸地設置有電極733。

此外，電極733也可以使用導電針形成而不使用焊球形成。藉由在基板701的底部以矩陣狀設置導電針，可以實現PGA(Pin Grid Array：針柵陣列)的安裝。

此外，電子構件700A可以藉由各種安裝方式安裝在其他基板上，而不侷限於BGA及PGA。作為安裝方法例如可以舉出SPGA(Staggered Pin Grid Array：交錯針柵陣列)、LGA(Land Grid Array：地柵陣列)、QFP(Quad Flat Package：四面扁平封裝)、QFJ(Quad Flat J-leaded package：四側J形引腳扁平封裝)及QFN(Quad Flat Non-leaded package：四側無引腳扁平封裝)。

另外，本發明的一個實施方式的電子構件也可以是SiP(System in Package：系統封裝)或MCM(Multi Chip Module：多晶片模組)的方式。例如，在圖38D所示的電子構件700C中，封裝基板734(印刷電路板)上設置有插板(interposer)731，插板731上設置有半導體裝置735及多個半導體裝置710。

圖38D的電子構件700C示出將半導體裝置710用作高頻寬記憶體(HBM：High Bandwidth Memory)的例子。例如，半導體裝置735可以用於CPU、GPU或FPGA (Field Programmable Gate Array：現場可程式邏輯閘陣列)等積體電路作為運算電路。

與基板701同樣，封裝基板734例如可以使用陶瓷基板、塑膠基板或玻璃環氧基板。插板731例如可以使用矽插板或樹脂插板。

插板731具有多個佈線並具有連接端子間距不同的多個積體電路的功能。多個佈線由單層或多層構成。此外，插板731具有將設置於插板731上的積體電路與設置於封裝基板734上的電極連接的功能。因此，有時將插板稱為“重佈線基板(rewiring substrate)”或“中間基板”。此外，有時藉由在插板731中設置貫通電極，藉由該貫通電極使積體電路與封裝基板734連接。此外，在使用矽插板的情況下，也可以使用TSV作為貫通電極。

在HBM中，為了實現寬記憶體頻寬需要連接許多佈線。為此，要求安裝HBM的插板上能夠高密度地形成微細的佈線。因此，作為安裝HBM的插板較佳為使用矽插板。

此外，在使用矽插板的SiP及MCM中，不容易發生因積體電路與插板間的膨脹係數的不同而導致的可靠性下降。此外，由於矽插板的表面平坦性高，所以設置在矽插板上的積體電路與矽插板間不容易產生連接不良。尤其較佳為將矽插板用於2.5D封裝(2.5D安裝)，其中多個積體電路橫著排放並配置於插板上。

另一方面，當利用矽插板及TSV使端子間距不同的多個積體電路連接時，需要該端子間距的寬度等的空間。因此，當想要縮小電子構件700C的尺寸時，上述端子間距的寬度成為問題，有時難以設置為實現較寬的記憶體頻寬需要的較多的佈線。於是，如上所述，使用OS電晶體的單片疊層的結構是較佳的。另外，例如，可以組合利用TSV層疊的記憶單元陣列與以單片的方式層疊的記憶單元陣列。另外，有時將組合利用TSV層疊的記憶單元陣列與以單片的方式層疊的記憶單元陣列的結構稱為複合結構。

此外，當因電流熱等而電子構件700C的溫度變高時，電子構件700C所包括的電路元件(例如。電晶體等)的各特性有可能下降，所以較佳為與電子構件700C重疊地設置散熱器(散熱板)。在設置散熱器的情況下，較佳為使設置於插板731上的積體電路的高度一致。例如，在本實施方式所示的電子構件700C中，較佳為使半導體裝置710與半導體裝置735的高度一致。

[電子裝置] 接著，圖39A示出電子裝置6500的立體圖。圖39A所示的電子裝置6500是可用作智慧手機的可攜式資訊終端。電子裝置6500包括外殼6501、顯示部6502、電源按鈕6503、按鈕6504、揚聲器6505、麥克風6506、相機6507、光源6508及控制裝置6509。控制裝置6509例如包括選自CPU、GPU及記憶體電路中的一個或多個。可以將本發明的一個實施方式的運算電路用於顯示部6502、控制裝置6509等。

圖39B所示的電子裝置6600是可用作筆記本式個人電腦的資訊終端。電子裝置6600包括外殼6611、鍵盤6612、指向裝置6613、外部連接埠6614、顯示部6615及控制裝置6616。控制裝置6616例如包括選自CPU、GPU及記憶體電路中的一個或多個。可以將本發明的一個實施方式的運算電路用於顯示部6615、控制裝置6616等。

藉由將本發明的一個實施方式的運算電路用於上述控制裝置6509及控制裝置6616，可以降低功耗，所以是較佳的。此外，可以提高人工神經網路的運算速度。

[大型電腦] 接著，圖39C示出設置在伺服器室等內的多個大型電腦5600的立體圖。在圖39C所示的大型電腦5600中，多個機架式電腦5620收納在機架5610中。此外，有時將大型電腦5600稱為超級電腦。

電腦5620包括主機板，該主機板上設置有多個插槽、多個連接端子等。例如，可以在插槽中插入一個或多個PC卡。

該PC卡是包括CPU、GPU等處理裝置的處理板的一個例子。例如，作為該處理裝置，可以使用電子構件700。

大型電腦5600可以用作平行電腦。藉由將大型電腦5600用作平行電腦，例如可以進行人工智慧的學習及推論所需要的大規模計算。

[太空設備] 可以將本發明的一個實施方式的運算電路適用於太空設備(例如，具有進行資訊的處理及儲存的功能的設備)。

本發明的一個實施方式的運算電路可以包括OS電晶體。該OS電晶體的因被照射輻射線而導致的電特性變動小。換言之，對於輻射線的耐性高，所以在有可能入射輻射線的環境下也可以適當地使用。例如，可以在宇宙空間中使用的情況下適當地使用OS電晶體。

在圖40中，作為太空設備的一個例子示出人造衛星6800。人造衛星6800包括主體6801、太陽能電池板6802、天線6803、二次電池6805以及控制裝置6807。另外，圖40示出在宇宙空間有行星6804的例子。注意，宇宙空間例如是指高度100km以上，但是本說明書所示的宇宙空間有時包括熱層、中間層及平流層。

另外，雖然圖40中未圖示，但是也可以將電池管理系統(也稱為BMS)或電池控制電路設置到二次電池6805。當將OS電晶體用於上述電池管理系統或電池控制電路時，功耗低，並且即使在宇宙空間也實現高可靠性，所以是較佳的。

另外，宇宙空間是其輻射劑量為地面的100倍以上的環境。作為輻射線，例如可以舉出：以X射線及γ射線為代表的電磁波(電磁輻射線)；以及以α射線、β射線、中子射線、質子射線、重離子射線、介子射線等為代表的粒子輻射線。

在陽光照射到太陽能電池板6802時產生人造衛星6800進行工作所需的電力。然而，例如在陽光不照射到太陽能電池板的情況或者在照射到太陽能電池板的陽光量較少的情況下，所產生的電力量減少。因此，有可能不會產生人造衛星6800進行工作所需的電力。為了在所產生的電力較少的情況下也使人造衛星6800工作，較佳為在人造衛星6800中設置二次電池6805。另外，有時將太陽能電池板稱為太陽能電池模組。

人造衛星6800可以生成信號。該信號藉由天線6803傳送，例如地面上的接收機或其他人造衛星可以接收該信號。藉由接收人造衛星6800所傳送的信號，可以測量接收該信號的接收機的位置。由此，人造衛星6800可以構成衛星定位系統。

另外，控制裝置6807具有控制人造衛星6800的功能。控制裝置6807例如使用選自CPU、GPU和記憶體電路中的一個或多個構成。另外，較佳為將本發明的一個實施方式的運算電路用於控制裝置6807。與Si電晶體相比，OS電晶體的因被照射輻射線而導致的電特性變動小。也就是說，OS電晶體在有可能入射輻射線的環境下也具有高可靠性且可以適當地使用。

另外，人造衛星6800可以包括感測器。例如藉由包括可見光感測器，人造衛星6800可以具有檢測地面上的物體反射的陽光的功能。或者，藉由包括熱紅外線感測器，人造衛星6800可以具有檢測從地表釋放的熱紅外線的功能。由此，人造衛星6800例如可以被用作地球觀測衛星。

注意，在本實施方式中，作為太空設備的一個例子示出人造衛星，但是不侷限於此。例如，本發明的一個實施方式的運算電路還可以適當地應用於太空船、太空艙、太空探測器等太空設備。

如以上的說明那樣，與Si電晶體相比，OS電晶體具有優異的效果，諸如可以實現較寬的記憶體頻寬、耐輻射線高。

[資料中心] 例如，可以將本發明的一個實施方式的運算電路適用於資料中心等採用的輔存系統。資料中心被要求保證資料不變性等進行資料的長期管理。在進行資料的長期管理時需要使設施大型化，諸如設置用來儲存龐大的資料的輔存及伺服器、確保穩定的電源以保持資料或者確保在資料的保持中需要的冷卻設備等。

藉由將本發明的一個實施方式的運算電路用於資料中心採用的輔存系統，可以實現運算所需的功率的降低、運算電路的小型化。尤其是，後一者可以實現資料中心的省空間。

此外，本發明的一個實施方式的運算電路的功耗少，因此可以降低電路發熱。由此，可以減少因該發熱而給電路本身、週邊電路及模組帶來的負面影響。此外，藉由使用本發明的一個實施方式的運算電路，可以實現高溫環境下也穩定工作的資料中心。因此，可以提高資料中心的可靠性。

圖41示出可用於資料中心的輔存系統。圖41所示的輔存系統7000作為主機7001(圖示為主機電腦)包括多個伺服器7001sb。另外，作為輔存7003(圖示為輔存)包括多個記憶體裝置7003md。示出主機7001和輔存7003藉由輔存區域網路7004(圖示為SAN：Storage Area Network)及輔存控制電路7002(圖示為輔存控制器)連接的形態。

在圖41中，主機7001為存取儲存在輔存7003中的資料的電腦。主機7001有時藉由網路彼此連接。

在輔存7003中，藉由使用快閃記憶體縮短資料的存取速度，即縮短資料的存儲及輸出所需要的時間，但是該時間比可用作輔存中的快取記憶體的DRAM所需要的時間長得多。在輔存系統中，為了解決輔存7003的存取速度較長的問題，一般在輔存中設置快取記憶體來縮短資料的存儲及輸出所需要的時間。

在輔存控制電路7002及輔存7003中使用上述快取記憶體。主機7001和輔存7003交換的資料在儲存在輔存控制電路7002及輔存7003中的該快取記憶體之後輸出到主機7001或輔存7003。

當作為用來儲存上述快取記憶體的資料的電晶體使用OS電晶體來保持對應於資料的電位時，可以減少更新頻率來降低功耗。此外，藉由層疊記憶單元陣列可以實現小型化。

注意，藉由將本發明的一個實施方式的運算電路用於選自電子構件、電子裝置、大型電腦、太空設備和資料中心中的任一個或多個，可期待功耗降低的效果。因此，目前被認為隨著上述構件、設備、資料中心等的高性能化或高積體化能量需求增加，藉由使用本發明的一個實施方式的運算電路，也可以減少以二氧化碳(CO ₂)為代表的溫室氣體的排放量。另外，本發明的一個實施方式的運算電路具有低功耗，因此作為全球暖化的措施也有效。

注意，本實施方式可以與本說明書所示的同一或其他實施方式適當地組合。例如，本實施方式所示的構成、結構、方法等可以與本實施方式所示的其他構成、其他結構、其他方法等適當地組合而使用。另外，例如，本實施方式所示的構成、結構、方法等可以與其他實施方式等所示的構成、結構、方法等適當地組合而使用。實施例

使用模擬軟體確認根據本發明的一個實施方式的乘法單元IM或驅動單元IMD的保持特性。作為模擬軟體使用SPICE(Simulation Program with Integrated Circuit Emphasis)。

首先，確認一個保持電晶體(寫入電晶體)以及串聯連接的兩個保持電晶體的保持特性。

圖42A是用於模擬的電路模型901的電路圖。電路模型901包括電晶體Tr101及電容元件C101。在電路模型901中，電晶體Tr101的源極和汲極中的一個與電容元件C101的一對電極中的一個連接，源極和汲極中的另一個與端子IN連接。另外，電晶體Tr101的閘極與端子G連接。

圖42B是用於模擬的電路模型902的電路圖。電路模型902包括電晶體Tr101、電晶體Tr102及電容元件C101。在電路模型902中，電晶體Tr101的源極和汲極中的一個與電容元件C101的一對電極中的一個連接，源極和汲極中的另一個與電晶體Tr102的源極和汲極中的一個連接。另外，電晶體Tr102的源極和汲極中的另一個與端子IN連接。電晶體Tr101的閘極及電晶體Tr102的閘極彼此連接且與端子G連接。

在電路模型901及電路模型902的每一個中，將電晶體Tr101的源極和汲極中的一個與電容元件C101的一個電極連接且它們一直為相同電位的區域稱為節點FN1。在電路模型901及電路模型902的兩者中，從端子IN寫入的資料被保持在節點FN1中。

表2示出用於模擬的電路模型901及電路模型902的共同設定條件。作為共同設定條件，電晶體Tr101及電晶體Tr102的每一個的通道長度L為200nm，通道寬度為60nm。另外，電晶體Tr101及電晶體Tr102都是常關閉型OS電晶體。另外，將電容元件C101的一對電極中的另一個的電位設定為GND。假設電晶體Tr101及電晶體Tr102的每一個的閘極漏電流以及電容元件C101的一對電極中的一個與另一個之間的洩漏電流都沒有。

另外，端子G被供應-0.95V，電晶體Tr101及電晶體Tr102處於關閉狀態。將此時的電晶體Tr101及電晶體Tr102的各關態電流設定為1×10 ^-24A。另外，作為初始狀態，在節點FN1中作為資料“1”保持1.2V。另外，端子IN被供應0V。

在本實施例中，節點FN1的電位從初始狀態下降10%為止的時間為保持時間。另外，對將電容元件C101的靜電電容設定為5fF的電路模型901、將電容元件C101的靜電電容設定為5fF的電路模型902及將電容元件C101的靜電電容設定為10fF的電路模型902分別進行模擬。

圖43及表3示出模擬結果。在圖43中，橫軸表示時間，縱軸表示電位。在圖43的橫軸中，以在對節點FN1作為資料“1”寫入1.2V之後電晶體Tr101成為關閉狀態的時間為基準(0)。注意，在電路模型902中，在電晶體Tr101成為關閉狀態的同時電晶體Tr102也成為關閉狀態。

圖43中的分佈911示出將電容元件C101的靜電電容設定為5fF時的電路模型901的節點FN1的電位變化。另外，分佈912a示出將電容元件C101的靜電電容設定為5fF時的電路模型902的節點FN1的電位變化。另外，分佈912b示出將電容元件C101的靜電電容設定為10fF時的電路模型902的節點FN1的電位變化。

根據圖43及表3，在電路模型901中，將電容元件C101的靜電電容設定為5fF時的保持時間被估計為151小時。另外，在電路模型902中，將電容元件C101的靜電電容設定為5fF時的保持時間被估計為344小時，將電容元件C101的靜電電容設定為10fF時的保持時間被估計為633h。

另外，從圖43及表3可知，在電路模型901及電路模型902中，在電容元件C101的靜電電容相同時，串聯連接的保持電晶體的數量越多，保持時間越長。明確而言，在電容元件C101的靜電電容相同時，電路模型902的保持時間被估計為電路模型901的大約2.3倍。並且，可知藉由增加電容元件C101的靜電電容可以進一步延長保持時間。

接著，確認在電路模型902的電晶體Tr101與電晶體Tr102之間設置電容元件C102的電路模型903的保持特性。

圖44是由電晶體Tr101、電晶體Tr102、電容元件C101及電容元件C102構成的電路模型903的電路圖。在電路模型903中，電晶體Tr101的源極和汲極中的一個與電容元件C101的一對電極中的一個連接，源極和汲極中的另一個與電晶體Tr102的源極和汲極中的一個及電容元件C102的一對電極中的一個連接。另外，電晶體Tr102的源極和汲極中的另一個與端子IN連接。電晶體Tr101的閘極及電晶體Tr102的閘極彼此連接且與端子G連接。

與電路模型902同樣，在電路模型903中，將電晶體Tr101的源極和汲極中的一個與電容元件C101的一個電極連接且它們一直為相同電位的區域稱為節點FN1。寫入到電路模型903的資料被保持在節點FN1中。另外，在電路模型903中，將電晶體Tr101的源極和汲極中的另一個、電晶體Tr102的源極和汲極中的一個與電容元件C102的一對電極中的一個連接且它們一直為相同電位的區域稱為節點FN2。

電路模型903的結構與上述實施方式1所說明的圖1A及圖1B的乘法單元IM相同。明確而言，本實施例中的電晶體Tr101對應於圖1A的乘法單元IM的電晶體F1b，電晶體Tr102對應於圖1A的乘法單元IM的電晶體F1a，電容元件C101對應於圖1A的乘法單元IM的電容元件C5，電容元件C102對應於圖1A的乘法單元IM的電容元件C4。另外，節點FN1對應於圖1A的乘法單元IM的節點N。

電路模型903的結構與上述實施方式1所說明的圖1A及圖1B的驅動單元IMD相同。明確而言，本實施例中的電晶體Tr101對應於驅動單元IMD的電晶體F1Db，電晶體Tr102對應於驅動單元IMD的電晶體F1a，電容元件C101對應於驅動單元IMD的電容元件C5，電容元件C102對應於驅動單元IMD的電容元件C4。另外，節點FN1對應於驅動單元IMD的節點ND。

藉由模擬確認電路模型903的保持特性。該模擬在組合電容元件C101及電容元件C102的靜電電容的四個條件下進行。

表4示出在該模擬中使用的電容元件C101及電容元件C102的組合條件。另外，表4、圖45A及圖45B示出模擬結果。與圖43同樣，圖45A及圖45B的橫軸表示時間，以在對節點FN1作為資料“1”寫入1.2V之後電晶體Tr101及電晶體Tr102成為關閉狀態的時間為基準(0)。另外，圖45A及圖45B的縱軸表示電位。

圖45A中的分佈913a示出將電容元件C101的靜電電容設定為5fF並將電容元件C102的靜電電容設定為0fF時的電路模型903的節點FN1的電位變化。另外，分佈913b示出將電容元件C101的靜電電容設定為5fF並將電容元件C102的靜電電容設定為5fF時的電路模型903的節點FN1的電位變化。另外，分佈913c示出將電容元件C101的靜電電容設定為10fF並將電容元件C102的靜電電容設定為0fF時的電路模型903的節點FN1的電位變化。另外，分佈913d示出將電容元件C101的靜電電容設定為5fF並將電容元件C102的靜電電容設定為10fF時的電路模型903的節點FN1的電位變化。

另外，分佈913a的電位變化與上述分佈912a相同，分佈913c的電位變化與上述分佈912b相同。

當比較對電容元件C102不設定靜電電容(靜電電容為0F)的條件1(分佈913a)和電容元件C102的靜電電容為5fF的條件2(分佈913b)時，可知：雖然節點FN1的電位下降的傾斜度相同，但是設置電容元件C102的條件2的直到節點FN1的電位下降開始為止的時間更長。條件1的保持時間被估計為344小時，條件2的保持時間被估計為1877小時。

另外，當比較在電容元件C101和電容元件C102的兩者中設置5fF的靜電電容的條件2(分佈913b)和在電容元件C101中設置10fF的靜電電容而不設定電容元件C102的靜電電容的條件3(分佈913c)時，可知條件3的保持時間比條件2的保持時間短。由此可知，與只在節點FN1中設置靜電電容為10fF的電容元件的情況相比，在節點FN1和節點FN2中分別設置靜電電容為5fF的電容元件的情況下，保持時間更長。條件3的保持時間被估計為633小時。條件3的保持時間為條件2的保持時間的1/3左右。

另外，當比較對電容元件C101和電容元件C102的兩者設定5fF的靜電電容的條件2(分佈913b)和對電容元件C101設定5fF的靜電電容且對電容元件C102設定10fF的靜電電容的條件4(分佈913d)時，可知條件4的直到節點FN1的電位下降開始為止的時間更長。另外，當電容元件C102的靜電電容增大2倍時，可知直到節點FN1的電位下降開始為止的時間也增大2倍左右。條件4的保持時間被估計為3404小時。條件4的保持時間為條件2的保持時間的1.8倍左右。

圖45B是示出表示條件2下的節點FN1的電位變化的分佈913b及表示條件2下的節點FN2的電位變化的分佈913b2。由圖45B可知，節點FN2的電位在電晶體Tr101及電晶體Tr102都成為關閉狀態之後開始下降。另一方面，可知節點FN1的電位直到節點FN2的電位在時間t成為0.1V以下左右為止不變化，保持1.2V。

由此可知，節點FN1的電位下降的傾斜度(電位下降速度)取決於與節點FN1連接的電容元件C101的靜電電容的大小，直到節點FN1的電位下降開始為止的時間取決於與節點FN2連接的電容元件C102的靜電電容的大小。

為了延長資料的保持時間，與增大電容元件C101的靜電電容相比，增大連接於節點FN2的電容元件C102的靜電電容更有效。因此，電容元件C102的靜電電容也可以為電容元件C101的靜電電容以下，但是較佳為大於電容元件C1的靜電電容。

CDV:運算裝置 DGP:運算電路 ANP:運算電路 ANP[1]:運算電路 ANP[3]:運算電路 ANP[4]:運算電路 ANP[n]:運算電路 ANPa_1:運算部 ANPa_n:運算部 MEM:記憶體電路 D10:切換部 D20:運算部 D20_1:運算部 D20_k:運算部 D20[1]:運算部 D20[2]:運算部 D20[3]:運算部 D20[4]:運算部 D20[5]:運算部 D30:處理部 D30[1]:處理部 D30[2]:處理部 D30[5]:處理部 ME11:記憶體電路部 ME12:記憶體電路部 ME13:記憶體電路部 WWD:電路 WSD:電路 RWD:電路 RBD:電路 WCS:電路 WCS[6]:電路 WCS[7]:電路 WCS[8]:電路 WBD:電路 XCS:電路 ITS:電路 CA:單元陣列 CA[6]:單元陣列 CA[7]:單元陣列 CA[8]:單元陣列 MEA:單元陣列 XCSa_1:電路 XCSa_i:電路 XCSa_m:電路 WCSa_1:電路 WCSa_j:電路 WCSa_n:電路 ITS[6]:電路 ITS[7]:電路 ITS[8]:電路 ITSa_1:電路 ITSa_j:電路 ITSa_n:電路 SWCA:電路 SWCB:電路 RL_j:轉換電路 ADC:類比數位轉換電路 CS:電流源 CS1:電流源 CS2:電流源 CS3:電流源 ILA:佈線 ILA_1:佈線 ILA_k:佈線 ILB:佈線 ILB_1:佈線 ILB_k:佈線 MLA:佈線 MLA_1:佈線 MLA_2:佈線 MLA_3:佈線 MLA_k:佈線 MLB:佈線 CNL:佈線 CNL_1:佈線 CNL_3:佈線 CNL_k:佈線 POL:佈線 IXL:佈線 IXL_1:佈線 IXL_i:佈線 IXL_m:佈線 IWL_1:佈線 IWL_j:佈線 IWL_n:佈線 IWL[6]:佈線 IWL[7]:佈線 IWL[8]:佈線 WCL:佈線 WCL_1:佈線 WCL_j:佈線 WCL_n:佈線 WCL[6]:佈線 WCL[7]:佈線 WCL[8]:佈線 XCL:佈線 XCL_1:佈線 XCL_i:佈線 XCL_m:佈線 XCL[6]:佈線 XCL[7]:佈線 XCL[8]:佈線 WSL:佈線 WSLa:佈線 WSLb:佈線 WSL_1:佈線 WSL_2:佈線 WSL_m:佈線 OL_1:佈線 OL_j:佈線 OL_n:佈線 OL[8]:佈線 RSTL:佈線 CLKL:佈線 DIL:佈線 DOL:佈線 WBL:佈線 WBL_1:佈線 WBL_v:佈線 WWL:佈線 WWL_1:佈線 WWL_u:佈線 RBL:佈線 RBL_1:佈線 RBL_v:佈線 RWL:佈線 RWL_1:佈線 RWL_u:佈線 CVLA:佈線 CVLB:佈線 BL:佈線 SL:佈線 WBLP:佈線 WBLN:佈線 RBLP:佈線 RBLN:佈線 SWLA:佈線 SWLB:佈線 ME:佈線 BGE:佈線 VE0:佈線 VE1:佈線 VINIL1:佈線 VINIL2:佈線 DW:佈線 DW[1]:佈線 DW[2]:佈線 DW[M]:佈線 DX[1]:佈線 DX[2]:佈線 DX[L]:佈線 VDDL:佈線 VTHL:佈線 VWL:佈線 VTL:佈線 VRL:佈線 MP:乘法電路 MPA:乘法電路 AP:加法電路 RG:暫存器 MEX:記憶體電路 MC:記憶單元 MC[1，1]:記憶單元 MC[u，1]:記憶單元 MC[1，v]:記憶單元 MC[u，v]:記憶單元 IM:乘法單元 IM[1，1]:乘法單元 IM[m，1]:乘法單元 IM[1，n]:乘法單元 IM[m，n]:乘法單元 IMD:驅動單元 IMD_1:驅動單元 IMD_m:驅動單元 MCP:記憶單元 MCN:記憶單元 TM1i:輸入端子 TM2i:輸入端子 TMo:輸出端子 TN1i:輸入端子 TN2i:輸入端子 TNo:輸出端子 U1:端子 U2:端子 RTi_j:端子 RTo_j:端子 M1:電晶體 M2:電晶體 M3:電晶體 F1:電晶體 F1D:電晶體 F2:電晶體 F2D:電晶體 F5:電晶體 F5D:電晶體 Tr1:電晶體 Tr1[1]:電晶體 Tr1[2]:電晶體 Tr1[M]:電晶體 Tr2:電晶體 Tr2[1]:電晶體 Tr2[M]:電晶體 Tr3:電晶體 Tr101:電晶體 Tr102:電晶體 C1:電容元件 C5:電容元件 C5D:電容元件 C7:電容元件 C101:電容元件 C102:電容元件 SA_1:開關 SA_j:開關 SA_n:開關 SB_1:開關 SB_j:開關 SB_n:開關 SWW:開關 SWX:開關 LE:負載 OP:運算放大器 N[1，1]:節點 N[m，1]:節點 N[1，n]:節點 N[m，n]:節點 ND:節點 ND[1]:節點 ND[m]:節點 NS:節點 NSD:節點 INLY:輸入層 CNV1:卷積層 CNV2:卷積層 CNV3:卷積層 CNV4:卷積層 CNV5:卷積層 PL1:池化層 PL2:池化層 PL5:池化層 FC6:全連接層 FC7:全連接層 FC8:全連接層 PHRL:電路層 OMEL:記憶體層 OMEL1:記憶體層 OMEL2:記憶體層 OMAL:運算層 OMAL1:運算層 OMAL2:運算層 T01:時間 T02:時間 T03:時間 T04:時間 BS1:基板 BS2:基板 IS1:絕緣層 IS2:絕緣層 DI:絕緣層 GI:絕緣層 ME2:導電層 ME3:導電層 ME4:導電層 ME5:導電層 ME6:導電層 SC5:半導體層 311:基板 313:半導體區域 314a:低電阻區域 314b:低電阻區域 315:絕緣層 316:導電層 317:絕緣層 320:絕緣層 324:絕緣層 326:絕緣層 328:導電層 330:導電層 350:絕緣層 352:絕緣層 354:絕緣層 356:導電層 357:絕緣層 400:電晶體 500sf:電晶體 500mf:電晶體 514:絕緣層 516:絕緣層 521:絕緣層 522:絕緣層 530:半導體層 530a:半導體層 530b:半導體層 530c:半導體層 540a:導電層 540b:導電層 541:絕緣層 541a:絕緣層 541b:絕緣層 542:導電層 542a:導電層 542b:導電層 550:絕緣層 550a:絕緣層 550b:絕緣層 550c:絕緣層 550d:絕緣層 575:絕緣層 560:導電層 560a:導電層 560b:導電層 580:絕緣層 582:絕緣層 583:絕緣層 700:電子構件 700A:電子構件 700C:電子構件 701:基板 710:半導體裝置 711:模子 712:引線框架 713:電極焊盤 714:引線 715:驅動電路層 716:記憶體層 731:插板 732:導電層 734:封裝基板 733:電極 735:半導體裝置 5600:大型電腦 5610:機架 5620:電腦 6500:電子裝置 6501:外殼 6502:顯示部 6503:電源按鈕 6504:按鈕 6505:揚聲器 6506:麥克風 6507:相機 6508:光源 6509:控制裝置 6600:電子裝置 6611:外殼 6612:鍵盤 6613:指向裝置 6614:外部連接埠 6615:顯示部 6616:控制裝置 6800:人造衛星 6801:主體 6802:太陽能電池板 6803:天線 6804:行星 6805:二次電池 6807:控制裝置 7000:輔存系統 7001:主機 7001sb:伺服器 7002:輔存控制電路 7003:輔存 7003md:記憶體裝置 7004:輔存區域網路

[圖1A]及[圖1B]是示出乘法電路的結構例子的電路圖。 [圖2]是示出乘法電路的結構例子的電路圖。 [圖3A]及[圖3B]是示出乘法電路的結構例子的電路圖。 [圖4A]及[圖4B]是示出乘法電路的結構例子的電路圖。 [圖5]是示出運算電路的結構例子的電路圖。 [圖6A]至[圖6C]是說明運算電路所包括的電路的結構例子的電路圖。 [圖7A]至[圖7D]是說明運算電路所包括的電路的結構例子的電路圖。 [圖8A]至[圖8C]是說明運算電路所包括的電路的結構例子的方塊圖。 [圖9A]至[圖9C]是說明神經網路的圖。 [圖10A]及[圖10B]是說明運算電路所包括的電路的結構例子的方塊圖。 [圖11]是說明運算裝置的結構例子的方塊圖。 [圖12A]及[圖12B]是說明運算裝置所包括的電路的結構例子的方塊圖。 [圖13A]及[圖13B]是說明運算裝置所包括的電路的結構例子的方塊圖。 [圖14A]是說明運算裝置所包括的電路的結構例子的方塊圖，[圖14B]及[圖14C]是說明記憶單元的結構例子的電路圖。 [圖15A]至[圖15C]是說明運算裝置所包括的電路的結構例子的電路圖。 [圖16]是示出卷積神經網路的一個例子的圖。 [圖17]是說明卷積處理的一個例子的圖。 [圖18]是說明卷積處理的一個例子的圖。 [圖19]是示出運算裝置中的卷積處理的工作例子的時序圖。 [圖20A]及[圖20B]是說明池化處理的一個例子的圖。 [圖21A]及[圖21B]是說明運算裝置所包括的電路的結構例子的方塊圖。 [圖22]是示出運算裝置的結構例子的立體示意圖。 [圖23]是示出運算裝置的結構例子的方塊圖。 [圖24]是示出運算裝置的結構例子的方塊圖。 [圖25]是示出運算裝置的結構例子的剖面示意圖。 [圖26A]及[圖26B]是示出電晶體的結構例子的立體示意圖。 [圖27A]及[圖27B]是示出電晶體的結構例子的立體示意圖。 [圖28A]是示出電晶體的結構例子的平面示意圖，[圖28B]至[圖28D]是示出電晶體的結構例子的剖面示意圖。 [圖29A]及[圖29B]是示出電晶體的結構例子的立體示意圖。 [圖30A]至[圖30C]是示出電晶體的結構例子的剖面示意圖。 [圖31A]是示出電晶體的結構例子的平面示意圖，[圖31B]至[圖31D]是示出電晶體的結構例子的剖面示意圖。 [圖32A]及[圖32B]是示出電晶體的結構例子的立體示意圖。 [圖33]是示出運算裝置的結構例子的剖面示意圖。 [圖34A]是示出運算裝置的結構例子的平面示意圖，[圖34B]是示出運算裝置的結構例子的平面示意圖。 [圖35]是示出運算裝置的結構例子的剖面示意圖。 [圖36]是示出運算裝置的結構例子的立體示意圖。 [圖37A]及[圖37B]是示出各種記憶體裝置的階層的圖。 [圖38A]至[圖38D]是示出電子構件的一個例子的圖。 [圖39A]及[圖39B]是示出電子裝置的一個例子的圖，[圖39C]是示出大型電腦的一個例子的圖。 [圖40]是示出太空設備的一個例子的圖。 [圖41]是示出可以應用於資料中心的輔存系統的一個例子的圖。 [圖42A]及[圖42B]是示出用於在實施例中說明的模擬的電路模型的電路圖。 [圖43]是示出在實施例中說明的模擬結果的電位的保持時間的圖表。 [圖44]是示出用於在實施例中說明的模擬的電路模型的電路圖。 [圖45A]及[圖45B]是示出在實施例中說明的模擬結果的電位的保持時間的圖表。 [圖46A1]至[圖46A7]及[圖46B1]至[圖46B6]是用來說明電連接的電路圖。

C4:電容元件

C4D:電容元件

C5:電容元件

C5D:電容元件

F1a:電晶體

F1b:電晶體

F1Da:電晶體

F1Db:電晶體

F2:電晶體

F2D:電晶體

F5:電晶體

F5D:電晶體

IM:乘法單元

IMD:驅動單元

MPA:乘法電路

N:節點

ND:節點

NS:節點

NSD:節點

SF1:開關部

SF1D:開關部

VE0:佈線

VE1:佈線

WCL:佈線

WSL:佈線

XCL:佈線

Claims

一種乘法電路，包括：第一單元；以及第二單元，其中，該第一單元包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、第一電容元件及第二電容元件，該第二單元包括第五電晶體、第六電晶體、第七電晶體、第八電晶體、第三電容元件及第四電容元件，該第一電晶體的源極和汲極中的一個與該第二電晶體的源極和汲極中的一個及該第一電容元件的第一端子電連接，該第二電晶體的源極和汲極中的另一個與該第三電晶體的閘極及該第二電容元件的第一端子電連接，該第三電晶體的源極和汲極中的一個與該第四電晶體的源極和汲極中的一個電連接，該第五電晶體的源極和汲極中的一個與該第六電晶體的源極和汲極中的一個及該第三電容元件的第一端子電連接，該第六電晶體的源極和汲極中的另一個與該第七電晶體的閘極及該第四電容元件的第一端子電連接，該第七電晶體的源極和汲極中的一個與該第八電晶體的源極和汲極中的一個電連接，該第一電晶體的源極和汲極中的另一個及該第四電晶體的源極和汲極中的另一個都與第一佈線電連接，該第五電晶體的源極和汲極中的另一個、該第八電晶體的源極和汲極中的另一個、該第一電容元件的第二端子、該第二電容元件的第二端子、該第三電容元件的第二端子及該第四電容元件的第二端子與第二佈線電連接，並且，該第一電晶體的閘極、該第二電晶體的閘極、該第五電晶體的閘極及該第六電晶體的閘極與第三佈線電連接。
一種乘法電路，包括：第一單元；以及第二單元，其中，該第一單元包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、第一電容元件及第二電容元件，該第二單元包括第五電晶體、第六電晶體、第七電晶體、第八電晶體、第三電容元件及第四電容元件，該第一電晶體的源極和汲極中的一個與該第二電晶體的源極和汲極中的一個及該第一電容元件的第一端子電連接，該第二電晶體的源極和汲極中的另一個與該第三電晶體的閘極及該第二電容元件的第一端子電連接，該第三電晶體的源極和汲極中的一個與該第四電晶體的源極和汲極中的一個電連接，該第五電晶體的源極和汲極中的一個與該第六電晶體的源極和汲極中的一個及該第三電容元件的第一端子電連接，該第六電晶體的源極和汲極中的另一個與該第七電晶體的閘極及該第四電容元件的第一端子電連接，該第七電晶體的源極和汲極中的一個與該第八電晶體的源極和汲極中的一個電連接，該第一電晶體的源極和汲極中的另一個及該第四電晶體的源極和汲極中的另一個都與第一佈線電連接，該第五電晶體的源極和汲極中的另一個、該第八電晶體的源極和汲極中的另一個、該第一電容元件的第二端子、該第二電容元件的第二端子、該第三電容元件的第二端子及該第四電容元件的第二端子都與第二佈線電連接，該第一電晶體的閘極及該第五電晶體的閘極與第三佈線電連接，並且，該第二電晶體的閘極及該第六電晶體的閘極與第四佈線電連接。
如請求項1或2之乘法電路，其中該第二電容元件的靜電電容值大於該第一電容元件的靜電電容值，並且該第四電容元件的靜電電容值大於該第三電容元件的靜電電容值。
如請求項3之乘法電路，其中該第一電晶體至該第八電晶體都在通道形成區域中包含氧化物半導體，該氧化物半導體包含選自銦、鋅和元素M中的一個或多個，並且該元素M為選自鋁、鎵、矽、釔、錫、銅、釩、鉻、錳、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂、鈣、鍶、鋇、鈷和銻中的一個或多個。
如請求項4之乘法電路，其中該第二單元具有以基準電流流過該第七電晶體的源極-汲極間的方式保持該第七電晶體的閘極電位的功能，該第一單元具有以第一電流流過該第三電晶體的源極-汲極間的方式保持該第三電晶體的閘極電位的功能，並且該第一單元具有如下功能：由於該第四電容元件的電容耦合而使該第七電晶體的閘極電位變化，使流過該第七電晶體的源極-汲極間的該基準電流變化到第二電流，由此根據該基準電流與該第二電流的比例將流過該第三電晶體的源極-汲極間的該第一電流放大到第三電流。
一種運算電路，包括：多個如請求項5之乘法電路；第一電路；第二電路；以及第三電路，其中，多個該乘法電路各自與同一該第一佈線電連接，多個該乘法電路各自與彼此不同的該第二佈線電連接，該第一電路具有根據第一資料生成該第一電流而將該第一電流藉由該第一佈線輸入到選自多個該乘法電路中的一個的功能，該第二電路具有根據第二資料生成該第二電流而將該第二電流輸入到與多個該第二佈線之一電連接的該乘法電路的功能，並且，該第三電路具有如下功能：將流過該第一佈線的多個該乘法電路的每一個的該第三電流之和作為輸入值而進行非線性函數的運算，由此輸出其結果。
一種包括如請求項6之運算電路和外殼的電子裝置。
一種乘法電路，包括：第一單元；以及第二單元，其中，該第一單元包括K個(K為3以上的整數)第一電晶體、第二電晶體、第三電晶體、K-1個第一電容元件及第二電容元件，該第二單元包括L個(L為3以上的整數)第四電晶體、第五電晶體、第六電晶體、L-1個第三電容元件及第四電容元件， K個該第一電晶體串聯電連接，在串聯電連接的K個該第一電晶體中，連續的兩個該第一電晶體的連接部分都與一個該第一電容元件的第一端子電連接，串聯電連接的K個該第一電晶體的兩端中的一個與該第二電晶體的閘極及該第二電容元件的第一端子電連接，該第二電晶體的源極和汲極中的一個與該第三電晶體的源極和汲極中的一個電連接， L個該第四電晶體串聯電連接，在串聯電連接的L個該第四電晶體中，連續的兩個該第四電晶體的連接部分都與一個該第三電容元件的第一端子電連接，串聯電連接的L個該第四電晶體的兩端中的一個與該第五電晶體的閘極及該第四電容元件的第一端子電連接，該第五電晶體的源極和汲極中的一個與該第六電晶體的源極和汲極中的一個電連接，串聯電連接的K個該第一電晶體的兩端中的另一個及該第三電晶體的源極和汲極中的另一個與第一佈線電連接，串聯電連接的L個該第四電晶體的兩端中的另一個、該第六電晶體的源極和汲極中的另一個、K-1個該第一電容元件的第二端子的每一個、該第二電容元件的第二端子、L-1個該第三電容元件的第二端子的每一個及該第四電容元件的第二端子與第二佈線電連接，並且，K個該第一電晶體的閘極的每一個及L個該第四電晶體的閘極的每一個與第三佈線電連接。
如請求項8之乘法電路，其中該第一電晶體至該第六電晶體都在通道形成區域中包含氧化物半導體，該氧化物半導體包含選自銦、鋅和元素M中的一個或多個，並且該元素M為選自鋁、鎵、矽、釔、錫、銅、釩、鉻、錳、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂、鈣、鍶、鋇、鈷和銻中的一個或多個。
如請求項9之乘法電路，其中該第二單元具有以基準電流流過該第五電晶體的源極-汲極間的方式保持該第五電晶體的閘極電位的功能，該第一單元具有以第一電流流過該第二電晶體的源極-汲極間的方式保持該第二電晶體的閘極電位的功能，並且該第一單元具有如下功能：由於該第四電容元件的電容耦合而使該第五電晶體的閘極電位變化，使流過該第五電晶體的源極-汲極間的該基準電流變化到第二電流，由此根據該基準電流與該第二電流的比例將流過該第二電晶體的源極-汲極間的該第一電流放大到第三電流。
一種運算電路，包括：多個如請求項10之乘法電路；第一電路；第二電路；以及第三電路，其中，多個該乘法電路各自與同一該第一佈線電連接，多個該乘法電路各自與彼此不同的多個該第二佈線電連接，該第一電路具有根據第一資料生成該第一電流而將該第一電流藉由該第一佈線輸入到選自多個該乘法電路中的一個的功能，該第二電路具有根據第二資料生成該第二電流而將該第二電流輸入到與多個該第二佈線之一電連接的該乘法電路的功能，並且，該第三電路具有如下功能：將流過該第一佈線的多個該乘法電路的每一個的該第三電流之和作為輸入值而進行非線性函數的運算，由此輸出其結果。
一種包括如請求項11之運算電路和外殼的電子裝置。