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TWI741566B - 半導體元件及形成包括鐵電場效電晶體的元件的方法 - Google Patents

半導體元件及形成包括鐵電場效電晶體的元件的方法 Download PDF

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TWI741566B
TWI741566B TW109113391A TW109113391A TWI741566B TW I741566 B TWI741566 B TW I741566B TW 109113391 A TW109113391 A TW 109113391A TW 109113391 A TW109113391 A TW 109113391A TW I741566 B TWI741566 B TW I741566B
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張智勝
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供一種半導體元件，包含鐵電場效電晶 體(FeFET)，其中FeFET包含：基底；源極區，位於基底中；汲極區，位於基底中；以及閘極結構，位於基底上方及源極區與汲極區之間。閘極結構包含：閘極介電層，位於基底上方；鐵電膜，位於閘極介電層上方；以及閘極電極，位於鐵電膜上方。

Description

半導體元件及形成包括鐵電場效電晶體的元件 的方法
本發明實施例實質上是關於非揮發性記憶體元件，且在特定實施例中是關於使用具有隨機偏振方向的鐵電膜來形成的非揮發性記憶體元件。
在人工智慧(artificial intelligence；AI)及/或機器學習(machine learning；ML)應用中，深度神經網路(deep neural network；DNN)或其一層通常經模型化為矩陣W M×N ，且DNN(或其一層)的輸入向量XN與輸出向量YM之間的關係通常經描述為Y M =W M×N X N ，其中XN為N×1向量，YM為M×1向量，且W M×N 為M×N矩陣。隨著輸入向量及輸出向量的維度增大，乘法累加(Multiply-Accumulate；MAC)操作的數目與M×N成比例地增大。
在用於AI/ML應用的類比計算中使用的類比非揮發性記憶體(non-volatile memory；NVM)突觸具有改良AI/ML應用中的複雜且密集計算的速度及功率效率的極大潛力。
對於AI/ML應用，使突觸對訓練脈衝具有線性及對稱性 回應可為有利的。然而，習知的基於鐵電(ferroelectric；FE)的NVM突觸對訓練脈衝具有非線性回應，且因此對於ML應用具有準確度問題。
根據本發明的一些實施例，一種半導體元件包含：鐵電場效電晶體(FeFET)，包括：基底；源極區，位於基底中；汲極區，位於基底中；以及閘極結構，位於基底上方及源極區與汲極區之間，其中閘極結構包含：閘極介電層，位於基底上方；鐵電膜，位於閘極介電層上方；以及閘極電極，位於鐵電膜上方。
根據本發明的一些實施例，一種半導體元件包含：基底；以及鐵電穿隧接面(FTJ)，位於基底上方，FTJ包括：底部電極，位於基底上方；介電層，位於底部電極上方；內部金屬層，位於介電層上方；鐵電層，位於內部金屬層上方；以及頂部電極，位於鐵電層上方，其中FTJ的穿隧電阻(TER)為可調節的且具有大於兩個不同的值。
根據本發明的一些實施例，一種形成包括鐵電場效電晶體(FeFET)的元件的方法包含：在基底上方形成閘極介電層；在閘極介電層上方形成內部金屬層；在內部金屬層上方形成鐵電層；以及在鐵電層上方形成閘極電極。
1,2,3,4,5,201,201A,201B,201C:晶粒
100,100A,100B,100C:元件
101,121:底部電極
102,102A,102B,102C:鐵電穿隧接面
103,117,118,119,123,135:介電層
105,213:內部金屬層
109:頂部電極
111,113,137:通孔
115,115A,115B:導電線
117F:介面
122:主動區
125,131,231:基底
127:隔離區
133:電晶體
200:鐵電場效電晶體
205:汲極區
207:源極區
211:閘極介電層
217:閘極電極
221:程式化電壓
250:鐵電膜
260:曲線
400,500:記憶陣列
411,511:電晶體
420,520:記憶胞
1000:方法
1010,1020,1030,1040:步驟
A-A,B-B:橫截面
A1,A2:面積
BL1,BL2,BL3,BL4:位元線
Ec1,Ec2,Ec3,Ec4,Ec5:有效矯頑場
G 1,1 ,G 1,2 ,G 1,3 ,G 1,4:電導
H:高度
I O,1 ,I O,2 ,I O,3 ,I O,4:電流
PRL1,PRL2,PRL3,PRL4:程式化線
SL1,SL2,SL3,SL4:輸出線
T:厚度
V I,1 ,V I,2 ,V I,3 ,V I,4:輸入電壓
Vg,VB:電壓
Vt:臨限電壓
VA:最小值
W:寬度
WL1,WL2,WL3,WL4:字元線
X,Y:軸
當結合隨附圖式閱讀時，自以下詳細描述最佳地理解本揭露內容的態樣。應注意，根據行業中的標準慣例，各種特徵未 按比例繪製。實際上，出於論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1示出在一實施例中的具有隨機偏振方向的鐵電膜的橫截面視圖。
圖2A、圖2B以及圖2C示出在一實施例中的圖1的鐵電膜的交換特性。
圖3示出在一實施例中的鐵電場效電晶體(ferroelectric field-effect transistor；FeFET)的橫截面視圖。
圖4示出在一實施例中的圖3的FeFET的臨限電壓與程式化電壓的變化。
圖5示出在一實施例中的使用FeFET來形成的記憶陣列的示意圖。
圖6A及圖6B示出在一實施例中的包括鐵電穿隧接面(ferroelectric tunnel junction；FTJ)的元件的橫截面視圖。
圖7示出在另一實施例中的包括FTJ的元件的橫截面視圖。
圖8示出在另一實施例中的包括FTJ的元件的橫截面視圖。
圖9示出在又一實施例中的包括FTJ的元件的橫截面視圖。
圖10示出在一實施例中的使用FTJ來形成的記憶陣列的示意圖。
圖11示出在一些實施例中的形成包括FeFET的元件的方法的流程圖。
以下揭露內容提供用於實施本發明的不同特徵的許多不 同實施例或實例。下文描述組件及配置的具體實例以簡化本揭露內容。當然，此等具體實例僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。貫穿本文中的描述，除非另外指定，否則不同圖式中的相同附圖標號是指藉由相同或類似方法使用相同或類似材料來形成的相同或類似組件。
此外，為易於描述，可在本文中使用諸如「在、、、之下(beneath)」、「在、、、下方(below)」、「下部(lower)」、「在、、、之上(above)」、「上部(upper)」以及類似者的空間相對術語來描述如圖式中所示出的一個部件或特徵與另一部件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
在一些實施例中，形成具有隨機偏振方向的鐵電膜，所述鐵電膜具有多個(例如三個或大於三個)有效矯頑場(effective coercive fields)。揭露了使用所揭露鐵電膜來建置的鐵電場效電晶體(FeFET)。所揭露FeFET中的每一者具有藉由程式化電壓設定的多個(例如三個或大於三個)可程式化臨限電壓值。揭露了使用所揭露鐵電膜來建置的鐵電穿隧接面(FTJ)。所揭露FTJ中的每一者具有藉由程式化電壓設定的多個(例如三個或大於三個)可程式化電阻值。所揭露FeFET及FTJ用以形成具有1T1FeFET 結構或1T1FTJ結構的記憶胞。記憶胞用以形成在用於AI/ML應用的類比計算中使用的記憶陣列。
圖1示出在一實施例中的具有隨機偏振方向的鐵電膜250的橫截面視圖。鐵電(FE)膜250具有多個晶粒(例如粒子)，諸如晶粒201A、晶粒201B以及晶粒201C，所述晶粒在FE膜250的晶粒的一或多個層中形成。在本文中為易於描述，可將所述晶粒(例如晶粒201A、晶粒201B以及晶粒201C)統稱為晶粒201。
如圖1中所示出，晶粒201中的每一者具有隨機偏振方向(如各晶粒內的箭頭所示出)以使得FE膜250中的晶粒具有許多不同偏振方向。FE膜250的晶粒亦可具有不同大小(稱為晶粒大小)。FE膜250(其具有非均一偏振方向)與具有均一偏振方向的FE膜不同，其中具有均一偏振方向的FE膜中的所有晶粒的偏振方向沿相同或類似方向。為易於論述，下文中可將具有均一偏振方向的FE膜稱為均一FE膜。
對於晶粒中的所有者具有相同的偏振方向及矯頑場(Ec)的均一FE膜，晶粒中的每一者具有彼此相反的兩個可能的偏振方向，且所有晶粒的偏振方向對準(例如彼此平行)。當施加至此均一FE膜的電場沿偏振方向具有高於均一FE膜的Ec的有效場時，此均一FE膜中的所有晶粒的偏振方向交換至第一方向。類似地，當施加至此均一FE膜的電場沿偏振方向具有小於例如-Ec的有效場時，均一FE膜中的所有晶粒的偏振方向交換至與第一方向相反的第二方向。均一FE膜的偏振交換特性具有遲滯環，且可具有類似於圖2B中的Q-V曲線(見下文描述)中的一者的形狀。由於此均一FE膜僅具有兩個不同(例如相反)的可能偏振方向，故使 用均一FE膜來建置的元件可能僅具有兩個不同狀態。舉例而言，使用均一FE膜來建置的鐵電場效電晶體(FeFET)可僅具有各自對應於偏振狀態的兩個不同臨限電壓值。作為另一實例，使用均一FE膜來建置的鐵電穿隧接面(FTJ)可僅具有各自對應於均一FE膜的偏振狀態的兩個不同穿隧電阻(tunneling electroresistance；TER)值。
對於圖1的FE膜250，FE膜250的晶粒中的每一者具有彼此相反的兩個可能的偏振方向，且各晶粒的偏振方向可為隨機的(例如與另一晶粒的偏振方向不相關)。當例如沿厚度T方向施加電場時，沿與各晶粒的偏振方向平行的方向的有效電場不同。為易於論述，將沿與晶粒的偏振方向平行的方向的有效電場簡稱為晶粒的有效電場。所屬技術領域中具有通常知識者將易於瞭解，可藉由執行所施加電場的向量分解來計算各晶粒的有效電場。
歸因於FE膜250的晶粒的隨機偏振方向，由於沿厚度T方向施加的電場隨時間逐漸增大，故晶粒中的每一者的有效電場可在不同時間處超出其各別矯頑場，且因此晶粒中的每一者的偏振方向可在不同時間處交換至其各別第一方向。類似地，當電場隨時間逐漸減小時，晶粒中的每一者的偏振方向可在不同時間處交換至其各別第二方向。因此，當視為整體時，FE膜250具有對應於在FE膜250中交換的多個偏振方向的多個不同狀態(例如大於兩個不同狀態)。換言之，FE膜250具有可使用逐漸(例如持續)增大及/或逐漸(例如持續)減小的電場(或電壓)來設定(例如程式化)的多個不同狀態。FE膜250的多個不同狀態可有利地用以形成適用於針對AI/ML應用的類比計算的類比NVM突觸， 如下文更詳細地論述。
圖2A、圖2B以及圖2C示出在一實施例中的圖1的鐵電膜250的偏振交換特性。在圖2A中，FE膜250經示出為具有以標號1、標號2、標號3、標號4以及標號5標記的五個晶粒。圖2A中所示出的晶粒數目僅為一實例，且FE膜250可具有任何合適的晶粒數目。圖2A中的五個子圖(各自在不同列中)繪示同一FE膜250，但在各子圖中，不同晶粒以不同標號來標記。圖2B中的五個子圖(各自在不同列中)示出FE膜250的五個不同晶粒的五個Q-V曲線，其中各Q-V曲線對應於圖2A中的同一列中的各別所標記晶粒。圖2C繪示當考慮來自所有晶粒(例如晶粒1、晶粒2、晶粒3、晶粒4以及晶粒5)的貢獻時FE膜250的組合Q-V曲線。所屬技術領域中具有通常知識者將易於瞭解，對於圖2B中的各Q-V曲線，X軸繪示沿FE膜250的厚度(見圖1中的厚度T)方向施加至FE膜250的電場，且Y軸繪示晶粒沿厚度方向的剩餘偏振的方向及強度。注意，Q-V曲線中的每一者具有圍繞其各別X-Y座標的原點(例如(0,0)位置)的遲滯環。
FE膜250的晶粒中的每一者的有效矯頑場可藉由晶粒大小及/或各晶粒的偏振方向來判定。此處，晶粒的有效矯頑場是指引起晶粒的偏振方向交換的沿厚度T方向的電場的值。如圖2B中所示出，晶粒的Q-V曲線具有類似形狀，但不同晶粒的有效矯頑場(例如有效矯頑場Ec1、有效矯頑場Ec2、有效矯頑場Ec3、有效矯頑場Ec4以及有效矯頑場Ec5)不同。因此，當沿厚度T方向的電場(其可與所施加的電壓成比例)與其對應有效矯頑場交叉時，各晶粒交換其偏振方向(亦稱為偏振定向)。舉例而言，觀察圖2B 的第一Q-V曲線，當所施加的電場增大至高於Ec1時，第一晶粒自第二偏振方向交換至第一偏振方向；當所施加的電場減小至低於例如-Ec1時，第一晶粒自第一偏振方向交換回至第二偏振方向。注意，在圖2B中，對於各晶粒，歸因於各晶粒的不同偏振方向，沿厚度T方向的剩餘偏振的強度(例如幅度)可能不同。
圖2C繪示當所有晶粒的Q-V曲線組合在一起時FE膜250的Q-V曲線。組合Q-V曲線的形狀具有許多階梯(例如階躍變化)，其中階梯沿X軸的位置對應於不同晶粒的有效矯頑場。舉例而言，隨著施加至FE膜250的電場逐漸增大超過有效矯頑場Ec1、有效矯頑場Ec2、有效矯頑場Ec3、有效矯頑場Ec4以及有效矯頑場Ec5，晶粒1、晶粒2、晶粒3、晶粒4以及晶粒5依序將其偏振方向交換至其各別第一方向(所述第一方向可彼此不相關)，且因此FE膜250的總剩餘偏振(具有來自所有晶粒的貢獻)在有效矯頑場Ec1、有效矯頑場Ec2、有效矯頑場Ec3、有效矯頑場Ec4以及有效矯頑場Ec5處展現階躍增大。換言之，組合Q-V曲線具有沿X軸的多個(例如>2個)偏振交換點，且因此偏振強度(例如幅度)具有有益於用作類比NVM突觸的多個值。在圖2C的實例中，FE膜250具有各自對應於偏振方向交換點(或有效矯頑場)的10個不同狀態。
圖2C中的曲線260繪示所有晶粒的組合Q-V回應的逼近(approximation)。所屬技術領域中具有通常知識者將易於瞭解，隨著FE膜250中的晶粒數目增大，偏振方向交換點的數目(例如不同有效矯頑場的數目)增大，且曲線260更緊密地逼近組合Q-V曲線。換言之，藉由具有較大數目的具有隨機偏振方向的晶 粒，FE膜250可具有有益於用作非揮發性記憶體突觸的平滑連續Q-V回應。
圖3示出在一實施例中的鐵電場效電晶體(FeFET)200的橫截面視圖。FeFET 200包含基底231，所述基底231可為半導體基底，諸如經摻雜或未經摻雜的矽，或絕緣層上半導體(semiconductor-on-insulator；SOI)基底的主動層。半導體基底可包含其他半導體材料，諸如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基底，諸如多層基底或梯度基底。
源極區207及汲極區205(可統稱為源極/汲極區)在閘極結構的相對側上形成於基底231中，所述閘極結構包含在基底231上方連續形成的閘極介電層211、內部金屬層213、鐵電膜250以及閘極電極217。可將FeFET 200稱為MFMIS FET，其中MFMIS表示FeFET 200的不同層的材料。舉例而言，第一個M代表閘極電極217的金屬材料，F代表鐵電膜250的鐵電材料，第二個M代表內部金屬層213的金屬材料，I代表閘極介電層211的介電材料，且S代表基底231的基底材料。
源極區207及汲極區205可藉由用針對N型元件的N型摻雜劑(諸如砷或磷)摻雜基底231的區域來形成，或藉由用針對P型元件的P型摻雜劑(諸如硼)摻雜基底231的區域來形成。閘極介電層211可由合適的介電材料形成，諸如氧化矽、氮化矽(silicon nitride；SiN)、具有大於3.9(例如在約3.9與約25之間) 的介電常數(K值)的高K介電材料或類似材料，或類似者；且可藉由合適的形成方法來形成，諸如化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)、其組合或類似者。
內部金屬層213由諸如氮化鈦(titanium nitride；TiN)、氮化鉭(tantalum nitride；TaN)、鎢(tungsten；W)或銅(copper；Cu)的金屬或含金屬材料使用諸如CVD、PVD或ALD的合適的形成方法來形成。在一些實施例中，鐵電膜250為經摻雜的氧化鉿(HfO2)膜，諸如經摻雜有矽(silicon；Si)、鋁(aluminum；Al)、鋯(zirconium；Zr)、釓(gadolinium；Gd)或釔(yttrium；Yt)的HfO2膜。舉例而言，經摻雜的氧化鉿可為經摻雜有鋯的氧化鉿，其中Hf、Zr以及O之間的原子百分比為約1：1：4。作為另一實例，經摻雜的氧化鉿可為經摻雜有鋁的氧化鉿，其中鋁的原子百分比(at%)為約10at%或小於10at%，諸如為約10%。
在一些實施例中，在約250℃的溫度下使用原子層沉積(ALD)來形成FE膜250。在一些實施例中，使用ALD來形成經摻雜的HfO2膜，其中形成於ALD製程的一些循環中的摻雜劑(例如Si、Al、Zr、Gd或Yt)位於形成於先前ALD循環中的氧(oxygen；O)單層上方。在用於形成未經摻雜的HfO2膜的ALD製程中，Hf單層及O單層在ALD製程的交替沉積循環(亦稱為循環)中交替地形成。為形成經摻雜的HfO2膜，使用用於形成摻雜劑(所述摻雜劑例如為Si、Al、Zr、Gd或Yt)單層的沉積循環來替換用於在未經摻雜的ALD製程中形成Hf單層的一些沉積循環。舉例 而言，Hf的一些單層藉由摻雜劑Zr的單層替換，且因此經摻雜的HfO2膜(例如經Zr摻雜)可包括以下單層結構的重複：第一O單層、第一O單層上方(例如與第一O單層直接接觸)的Hf單層、Hf單層上方(例如與Hf單層直接接觸)的第二O單層以及第二O單層上方(例如與第二O單層直接接觸)的Zr單層。
在一些實施例中，鐵電膜250的厚度T(見圖1)在約5奈米與約20奈米之間。若厚度T小於約5奈米，則所形成的經摻雜的HfO2膜的晶粒往往會具有均一偏振方向而非隨機偏振方向，且因此不提供圖2C中所示出的多階躍Q-V回應。另一方面，若厚度T大於20奈米，則FE膜250對適用於AI/ML硬體實施方案的先進製程技術而言可能過厚。
在一些實施例中，FE膜250的各晶粒包括經摻雜的HfO2。在形成FE膜250之後，在FE膜250上方形成閘極電極217，且在約500℃與約600℃之間的溫度下執行熱退火製程。閘極電極217可包括金屬或含金屬材料，諸如TiN、TaN、W、Cu或類似者，且可使用諸如CVD、PVD或ALD的合適的形成方法來形成。在一些實施例中，閘極電極217由與內部金屬層213相同的材料形成。在其他實施例中，閘極電極217由與內部金屬層213不同的材料形成。在一些實施例中，在ALD製程之後所沉積的FE膜250為非晶的，且在上文所論述的退火製程之後，FE膜250結晶以形成多結晶FE膜250。在不受特定理論限制的情況下，咸信經摻雜的HfO2膜中的摻雜劑有助於形成具有隨機偏振方向的多結晶FE膜250。
圖3進一步示出FeFET 200的程式化電壓221(其可包括 具有逐漸增大或逐漸減小的電壓的多個電壓脈衝)。在一些實施例中，在程式化期間，源極區207及汲極區205耦接至電接地(例如接地)，且程式化電壓221將電壓(例如電壓脈衝的序列)施加至閘極電極217。前已述及，在圖2C中，Q-V曲線具有對應於不同有效矯頑場(所述有效矯頑場與所施加的程式化電壓221成比例)的多個偏振方向交換點。因此，視程式化電壓221的電壓Vg而定，FE膜250的剩餘偏振的方向及強度可具有不同值。考慮FeFET 200為NMOS FET的一實例，且程式化電壓221為具有逐漸增大的正電壓的電壓脈衝的序列。隨著電壓Vg增大，FE膜250的剩餘偏振的強度增大，此將更多電子吸引至FeFET 200的通道區，藉此引起FeFET 200的臨限電壓Vt下降。在一些實施例中，藉由改變程式化電壓221，將FeFET 200的臨限電壓Vt設定(例如程式化)為不同值。歸因於FE膜250的多個有效矯頑場(見例如圖2C)，FeFET 200具有多個(例如大於兩個)不同的可程式化臨限電壓值。
在一些實施例中，在設定(例如程式化)FeFET 200的臨限電壓Vt之後，在將電壓V(例如記憶體元件中的讀取電壓)施加至FeFET 200的閘極電極217時，FeFET 200的源極區207與汲極區205之間的電流(稱為源極汲極電流)與V-Vt成比例。換言之，FeFET 200的源極區207與汲極區205之間的電導(例如電阻的倒數)可藉由調節由程式化電壓221程式化的臨限電壓Vt來調節。因此，FeFET 200可在功能上視為三端可調節電阻器，其中電流在源極區207與汲極區205之間流動，且閘極電極217用以調節電阻器的電阻(或電導)。為易於在本文中論述，亦可將FeFET 200的源極區207與汲極區205之間的電導稱為FeFET 200的有效電導，或簡稱為FeFET 200的電導。歸因於FE膜250的多個有效矯頑場(見例如圖2C)，FeFET 200具有多個(例如大於兩個)不同的可程式化有效電導值。
圖4示出在一實施例中的圖3的FeFET 200的臨限電壓Vt(經標記為△Vt)與程式化電壓Vg的變化。圖4示出FeFET 200為N型元件的一實例。如圖4中所示出，隨著Vg自零逐漸增大且超過最小值VA(所述最小值VA可對應於與圖2C中的第一有效矯頑場Ec1類似的最低正有效矯頑場)，臨限電壓Vt開始自初始值在Vg值的範圍(例如VA與VB之間的範圍)內減小。當Vg達至電壓VB(所述電壓VB可對應於FE膜250的最高正有效矯頑場)時，臨限電壓Vt達至最小值且停止減小。類似地，藉由施加減小的負程式化電壓Vg，臨限電壓Vt在Vg值的範圍(例如-VA與-VB之間的範圍)內增大。圖4中所示出的臨限電壓Vt的逐漸、連續且實質上線性的變化尤其有益於形成類比NVM突觸。相比之下，均一FE膜可能僅具有一個正矯頑場Ec1，且因此臨限電壓Vt與Vg的變化曲線可呈現正Vg值的一個突然階躍變化(abrupt step change)。出於此原因，歸因於類似類比的Q-V回應(見圖2C)及/或△Vt與Vg關係，可將使用FeFET 200來形成的非揮發性記憶體元件稱為類比非揮發性記憶體元件。
圖5示出在一實施例中的使用FeFET 200來建置的記憶陣列400的示意圖。圖5的記憶陣列400為形成有十六個1T1FeFET類比非揮發性記憶胞的4×4陣列，其中T代表電晶體，且FeFET代表鐵電場效電晶體。圖5中所繪示的記憶陣列400的大小(例 如4×4)為一非限制性實例。所屬技術領域中具有通常知識者將易於瞭解，記憶陣列可具有任何其他尺寸。
在圖5中，各FeFET 200連接至各別電晶體411(亦稱為交換電晶體或交換FET)以形成記憶胞。舉例而言，圖5中的虛線圈示出記憶胞420。對於各記憶胞420，交換電晶體411的源極連接至FeFET 200的閘極。圖5進一步示出位元線BL1、位元線BL2、位元線BL3以及位元線BL4以及字元線WL1、字元線WL2、字元線WL3以及字元線WL4。位元線中的每一者連接至各別FeFET 200的汲極。舉例而言，位元線BL1連接至安置於圖5中的記憶陣列的頂部列中的四個FeFET 200的汲極。字元線中的每一者連接至各別交換電晶體411的閘極。舉例而言，字元線WL1連接至安置於圖5中的記憶陣列的頂部列中的四個交換電晶體411的閘極。另外，圖5示出程式化線PRL1、程式化線PRL2、程式化線PRL3以及程式化線PRL4以及輸出線SL1、輸出線SL2、輸出線SL3以及輸出線SL4。程式化線中的每一者連接至各別交換電晶體411的汲極，且輸出線中的每一者連接至各別FeFET 200的源極。舉例而言，程式化線PRL1連接至安置於圖5的記憶陣列的同一行(例如最左行)中的四個交換電晶體411的汲極，且輸出線SL1連接至安置於圖5的記憶陣列的同一行(例如最左行)中的四個FeFET 200的源極。
如上文所論述，各記憶胞中的FeFET 200的電導可經由程式化電壓來程式化為不同值。圖5的各記憶胞中的FeFET 200的電導可充當用以在類比計算中實施乘法累加(MAC)操作的4×4矩陣中的元素(例如係數)。下文論述一實例以展現如何在類比計 算中將FeFET 200用作類比NMV突觸。
考慮各FeFET 200的電導經程式化為不同值G i,j 的一實例，其中i及j指示FeFET 200所定位於的記憶陣列中的列數及行數。舉例而言，記憶陣列400的第一列處的四個FeFET 200具有電導G 1,1、電導G 1,2、電導G 1,3以及電導G 1,4。可執行權重更新操作以將FeFET 200的電導程式化。在權重更新操作中，為將定位於第i列及第j行上的FeFET 200的電導G i,j 程式化，在字元線WLi處施加高電壓以接通第i列中的交換電晶體411，且在程式化線PRLj處施加程式化電壓(例如逐漸增大或逐漸減小的電壓脈衝的序列)以設定(例如程式化)第i列及第j行上的FeFET 200的電導G i,j 。注意，此處的實例假設交換電晶體411為N型元件，因此使用高電壓(例如+3伏、+5伏)來接通交換電晶體411。
在記憶陣列400中的所有FeFET 200的電導經程式化之後，藉由推斷操作來執行類比計算。在推斷操作中，將高電壓施加至字元線WL1、字元線WL2、字元線WL3以及字元線WL4中的所有者以接通交換電晶體411中的所有者。隨後，將讀取電壓施加至所有程式化線PRL1、程式化線PRL2、程式化線PRL3以及程式化線PRL4，以使得將讀取電壓施加至所有FeFET 200的閘極，所述讀取電壓可為略微高於例如FeFET 200的最大臨限電壓的固定電壓(例如+0.2伏、+0.3伏)。分別將輸入電壓V I,1、輸入電壓V I,2、輸入電壓V I,3以及輸入電壓V I,4施加至位元線BL1、位元線BL2、位元線BL3以及位元線BL4。在輸出線SL1、輸出線SL2、輸出線SL3以及輸出線SL4的下部末端處量測到的電流(見具有標記I O,1、標記I O,2、標記I O,3以及標記I O,4的末端)由以下給定
Figure 109113391-A0305-02-0018-1
 ，其中j=1、2、3或4。注意，在各輸出線(例如輸出線SL1、輸出線SL2、輸出線SL3或輸出線SL4)的下部末端處量測到的輸出電流自動達成等式(1)中的乘法及累加操作。特定而言，藉由充當可程式化電阻器，各FeFET 200將各別輸入電壓(例如輸入電壓V I,1、輸入電壓V I,2、輸入電壓V I,3或輸入電壓V I,4)轉換為各別輸出電流，藉此在不使用數位乘法器的情況下達成等式(1)中的乘法操作。另外，如由克希何夫電流定律(Kirchhoff's Current Law)所規定，將安置於記憶陣列的同一行上的所有FeFET 200的源極汲極電流自然地相加在一起，藉此在不使用數位加法器的情況下達成累加操作。因此，藉由使用記憶陣列中的元件的類比性質(例如，如由物理學定律所規定)來達成等式(1)中的MAC操作。
下文中揭露使用FE膜250來形成的類比NVM突觸的額外實施例。特定而言，揭露了使用FE膜250來建置的鐵電穿隧接面(FTJ)及使用此類FTJ來建置的非揮發性記憶體元件。
FTJ為兩端元件，且可藉由將鐵電膜包夾於兩個導電層(例如頂部電極及底部電極)之間來形成，其中兩個導電層充當FTJ元件的兩個端。鐵電膜的電偏振方向可藉由施加至鐵電膜的電場來交換。FTJ的電阻藉由鐵電膜的電偏振的定向來判定，所述電阻亦稱為FTJ的穿隧電阻(TER)。舉例而言，對於具有帶均一偏振方向的鐵電膜的習知FTJ，藉由改變鐵電膜上的靜電電位(例如電壓)輪廓，FTJ可自高電阻狀態(high-resistance state；HRS)改變至低電阻狀態(low-resistance state；LRS)，或反之亦然。由於 本揭露內容的鐵電膜250具有許多不同偏振方向交換點(見例如圖2C)，故使用本揭露內容中的鐵電膜250來形成的FTJ的TER具有可藉由施加不同程式化電壓來經程式化的許多不同值。舉例而言，TER可藉由具有逐漸增大或逐漸減小的電壓的程式化電壓來設定(例如程式化)。
圖6A及圖6B示出在一實施例中的包括鐵電穿隧接面(FTJ)102的元件100的橫截面視圖。圖6B示出沿圖6A中的橫截面B-B的元件100的橫截面視圖，且圖6A示出沿圖6B中的橫截面A-A的元件100的橫截面視圖。注意，出於清楚起見，未在圖6A及圖6B中示出元件100的所有特徵，且圖6A及圖6B可僅示出所形成元件的一部分。另外，為示出元件100的不同特徵之間的關係(例如位置、大小)，沿橫截面B-B不可見的一些特徵(例如內部金屬層105、介電層103)亦在圖6B中以虛線示出。
參考圖6A，元件100包含基底131、基底131上方的介電層135、介電層135上方的FTJ 102、介電層135上方的介電層117及介電層119、通孔111/通孔113以及導電線115A/導電線115B。FTJ 102包含底部電極101(亦可稱為底部金屬層)、介電層103、內部金屬層105(亦稱為內部閘極)、鐵電膜250(亦稱為鐵電層)以及頂部電極109(亦稱為頂部金屬層)。
圖6A進一步示出形成於基底131中或基底131上的導電特徵。在所示出的實施例中，導電特徵為藉由通孔137電耦接至FTJ 102的底部電極101的電晶體133。在圖6A的實例中，通孔137延伸穿過介電層135，且將底部電極101電耦接至電晶體133的汲極。因此，元件100可為具有1T1FTJ結構的記憶體元件(例 如非揮發性記憶體元件)的記憶胞，其中T代表電晶體，且FTJ代表鐵電穿隧接面。下文中論述元件100的細節及形成元件100的方法。
基底131可為半導體基底，諸如經摻雜或未經摻雜的矽，或絕緣層上半導體(SOI)基底的主動層。半導體基底可包含其他半導體材料，諸如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基底，諸如多層基底或梯度基底。諸如電晶體133、二極體、電容器、電阻器等的元件可在基底131中及/或基底131上形成，且可藉由內連線結構內連，所述內連線結構由例如在基底131上方的一或多個介電層中的金屬化圖案形成。圖6A可僅示出包含FTJ 102及電晶體133的元件的一部分。
可為層間介電(interlayer dielectric；ILD)層的介電層135在基底131上方形成。介電層135可為聚合物，諸如聚苯并噁唑(polybenzoxazole；PBO)、聚醯亞胺、苯環丁烷(benzocyclobutene；BCB)或類似者；氮化物，諸如氮化矽或類似者；氧化物，諸如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼矽酸鹽玻璃(borosilicate glass；BSG)、硼摻磷矽酸鹽玻璃(boron-doped phosphosilicate glass；BPSG)或類似者；或其組合，且可例如藉由旋轉塗佈、疊層、化學氣相沉積(CVD)或類似者來形成。隨後，通孔137在介電層135中形成以電耦接至例如電晶體133的汲極。通孔137可藉由在介電層135中形成開口且用導電材料(例如銅、鎢或類似者)填充所述開口來形成。
隨後，底部電極101在介電層135上方形成。底部電極101由導電材料形成。在圖6A的實例中，底部電極101由金屬或含金屬材料形成，諸如銅(Cu)、鎢(W)、氮化鈦(TiN)、氮化鉭(TaN)或類似者。作為一實例，底部電極101的厚度可在約5奈米與約30奈米之間。可使用合適的形成方法(諸如原子層沉積(ALD))來形成底部電極101。
隨後，介電層103及內部金屬層105在底部電極101上方連續形成。在一些實施例中，介電層103為氧化矽層。在一些實施例中，介電層103由具有大於3.9(諸如在約3.9與約25之間)的介電常數(K)值的高K介電材料形成。高K介電材料的實例包含氧化鉿(例如HfO2)、氧化鋯(例如ZrO2)、氮化矽(例如SiN)以及氧化鑭(例如La2O3)。在一些實施例中，介電層103的厚度小於約2奈米，諸如為約1奈米。可使用合適的沉積方法(諸如ALD)來形成介電層103。
內部金屬層105由導電材料(例如Cu、W、TiN、TaN)形成，且可由與底部電極101相同的材料或不同的材料形成。可使用合適的沉積方法(諸如ALD)來形成內部金屬層105。在一些實施例中，內部金屬層105的厚度在約5奈米與約30奈米之間。
隨後，使用例如同一圖案化罩幕來使介電層103及內部金屬層105圖案化。換言之，在一些實施例中，使用單一圖案化製程來使介電層103及內部金屬層105兩者圖案化。可使用諸如電漿蝕刻製程的非等向性蝕刻製程來使介電層103及內部金屬層105圖案化。圖案化製程移除介電層103的部分及內部金屬層105的部分，且暴露底部電極101的部分。在圖案化製程之後，介電 層103的剩餘部分與內部金屬層105的剩餘部分具有相同大小(例如相同長度、寬度以及表面積)，如圖6A及圖6B中所示出。舉例而言，如圖6B中所繪示，內部金屬層105與介電層103在俯視圖中具有相同表面積，因此其邊界(例如側壁)完全交疊。
返回參考圖6A，在介電層103及內部金屬層105經圖案化之後，在內部金屬層105上方連續形成鐵電層250及頂部電極109。元件100的鐵電層250的材料及形成方法與上文所論述的FeFET 200的鐵電膜250相同或類似，因此可能不重複細節。舉例而言，鐵電層250由合適的鐵電材料形成，諸如經摻雜的氧化鉿。經摻雜的氧化鉿可為經Si、Al、Zr、Gd或Yt摻雜的氧化鉿。作為一實例，經摻雜的氧化鉿可為經摻雜有鋯的氧化鉿，其中Hf、Zr以及O之間的原子百分比為約1：1：4。作為另一實例，經摻雜的氧化鉿可為經摻雜有鋁的氧化鉿，其中鋁的原子百分比(at%)小於約10at%，諸如為約10at%。鐵電層250可具有約5奈米至約20奈米之間的厚度。
頂部電極109由諸如Cu、W、TiN、TaN或類似者的導電材料形成，且可由與底部電極101相同的材料形成。在一些實施例中，頂部電極109由與底部電極101不同的材料形成。在一些實施例中，頂部電極109的厚度在約10奈米與約30奈米之間。可使用合適的沉積方法(諸如ALD)來形成頂部電極109。
在形成頂部電極109及鐵電層250之後，使用例如同一圖案化罩幕來使頂部電極109及鐵電層250圖案化。換言之，在一些實施例中，使用單一圖案化製程來使頂部電極109及鐵電層250兩者圖案化。可使用諸如電漿蝕刻製程的非等向性蝕刻製程來 使頂部電極109及鐵電層250圖案化。圖案化製程移除頂部電極109的部分及鐵電層250的部分，且暴露內部金屬層105的部分。在圖案化處理之後，頂部電極109的剩餘部分與鐵電層250的剩餘部分具有相同大小(例如相同長度、寬度以及表面積)，如圖6A及圖6B中所示出。舉例而言，如圖6B中所繪示，頂部電極109與鐵電層250在俯視圖中具有相同表面積，因此其邊界(例如側壁)完全交疊。
如圖6B中所示出，頂部電極109的面積A1小於內部金屬層105的面積A2。在一些實施例中，頂部電極109的面積A1與內部金屬層105的面積A2之間的比在約1/100與約1/5之間，諸如為約1/30。在本文中的論述中，可將頂部電極109、鐵電層250以及內部金屬層105稱為第一電容器，其中將頂部電極109及內部金屬層105視為第一電容器的板(例如分別視為頂板及底板)，且將鐵電層250視為第一電容器的板之間的介電層。第一電容器的面積(例如板面積)藉由頂部電極109的面積來判定，且因此為面積A1。可將頂部電極109、鐵電層250以及內部金屬層105統稱為MFM結構或MFM電容器，其中M代表(例如頂部電極109或內部金屬層105的)金屬材料，且F代表(例如鐵電膜250的)鐵電材料。
類似地，可將內部金屬層105、介電層103以及底部電極101稱為第二電容器，且第二電容器的面積(例如板面積)藉由內部金屬層105的面積來判定，且因此為面積A2。可將內部金屬層105、介電層103以及底部電極101統稱為MIM結構或MIM電容器，其中M代表(例如內部金屬層105或底部電極101的)金屬 材料，且I代表(例如介電層103的)介電材料。因此，可將圖6A的FTJ 102稱為MFMIM FTJ或MFMIM結構。FTJ 102為兩端元件，其中底部電極101及頂部電極109充當FTJ 102的兩個端。
仍參考圖6A，隨後，在底部電極101上方及FTJ 102上方形成諸如SiO2、SiN、低K介電材料或類似者的介電層117。可使用合適的沉積方法(諸如CVD、PVD或類似者)來形成介電層117。通孔111形成為自介電層117的上部表面延伸至介電層117中，且電耦接至頂部電極109。另一通孔113形成為自介電層117的上部表面延伸至介電層117中，且電耦接至底部電極101。
隨後，在介電層117上方形成介電層119，且在介電層119中形成導電線115A及導電線115B(例如銅線)。介電層119可包括與介電層117相同或類似的材料，且可使用相同或類似的形成方法來形成，因此不重複細節。導電線115A及導電線115B可使用任何合適的方法來形成，諸如金屬鑲嵌製程。在一些實施例中，導電線115A/導電線115B及通孔111/通孔113在雙金屬鑲嵌製程中一起形成，在所述情況下，介電層117及介電層119可一起形成為一個層。在圖6A的實例中，導電線115A及導電線115B分別電耦接至通孔111及通孔113。導電線115A及導電線115B提供與FTJ 102的兩個端(例如頂部電極109及底部電極101)的電連接。在一些實施例中，由於FTJ 102的底部電極101經由通孔137電耦接至例如電晶體133的汲極，且因此可省略通孔113及導電線115B。
如所屬技術領域中具有通常知識者所易於瞭解，可執行諸如形成額外介電層及導電特徵(例如通孔、導電線)的額外處 理以完成元件100的製造，因此本文中不論述細節。另外，出於清楚起見，圖6A及圖6B中未示出元件100的所有特徵。舉例而言，與電晶體133的閘極及源極的電連接以及元件100的其他組件(例如其他電晶體、電阻器、二極體、電容器、電感器或類似者)及其電連接未在圖6A及圖6B中示出。
圖6B中所示出的FTJ 102的各種層(例如頂部電極109、鐵電層250、內部金屬層105、介電層103)的矩形形狀為非限制性實例。諸如方形、圓形、多邊形或類似者的其他形狀亦為可能的，且全部意欲包含於本揭露內容的範圍內。
FTJ 102(及下文中所揭露的其他FTJ)的所揭露結構具有許多優點。為瞭解所述優點，考慮參考FTJ，所述參考FTJ類似於圖6A中的FTJ 102，但不具有內部金屬層105。另外，參考FTJ具有相同大小(例如在俯視圖中具有相同表面積)的頂部電極109、鐵電層250以及介電層103。由於用於交換鐵電層的偏振方向的典型電位移場(D場)為約30微庫侖/平方公分，且由於參考FTJ的結構在介電層(例如介電層103)中引起類似D場，故此D場可能導致介電層的崩潰，所述介電層典型地具有約1微庫侖/平方公分的崩潰D場。FTJ中的介電層的崩潰可造成某些FTJ的不良耐久性。
在所揭露的實施例中，藉由具有內部金屬層105，且藉由將頂部電極109的面積A1設計為小於內部金屬層105的面積A2，介電層103的崩潰得以緩解或避免(見下文論述)，因此改良FTJ的耐久性。
在內部金屬層105插入於頂部電極109與底部電極101 之間的情況下，可將FTJ 102視為串聯耦接的兩個電容器，其中所述兩個電容器為：第一電容器(例如MFM電容器)，包括頂部電極109、鐵電層250以及內部金屬層105；以及第二電容器(例如MIM電容器)，包括內部金屬層105、介電層103以及底部電極101。頂部電極109的較小面積A1可能使得第一電容器的電容小於第二電容器的電容。由於第一電容器與第二電容器串聯耦接，故所屬技術領域中具有通常知識者將易於瞭解，對於施加於頂部電極109與底部電極101之間的給定電壓V，第一電容器(具有較小電容)經受(例如承擔)比第二電容器更大的電壓降。換言之，第一電容器承擔比第二電容器更大百分比的電壓V，且因此減小了第二電容器上(例如內部金屬層105與底部電極101之間)的電壓降。第二電容器的減小的電壓降使得介電層103中的D場減小，此繼而減少或防止介電層103的崩潰。
另外，由於鐵電層250具有預定程式化電壓(例如用以設定或改變FTJ 102的TER的電壓)，且由於第一電容器(歸因於較小電容而)承擔較大百分比的電壓V，故例如與其中第一電容器與第二電容器各自共用50%的電壓V的參考設計相比，在FTJ 102上所施加的較小電壓V可足以為鐵電層250提供預定程式化電壓。換言之，所揭露的實施例允許FTJ 102的較低程式化電壓V。較低程式化電壓V可有利地降低FTJ 102及/或使用FTJ 102來形成的記憶體元件的功率消耗。
將高K介電材料用作介電層103進一步改良FTJ 102的效能。此係由於對於同一D場，介電層103中的電場(E場)與介電層103的K值成反比。因此，較高K值(歸因於使用高K介 電材料)使得介電層103中的E場減小，此有助於防止或減少介電層103的崩潰。注意，較高K值可能導致介電層103的崩潰E場降低。然而，只要歸因於使用高K介電材料的E場減小大於崩潰E場的減小，則對介電層103使用高K介電材料就提供效能增益(例如減少介電層103的崩潰)。
圖7示出在一實施例中的包括FTJ 102A的元件100A(例如記憶體元件)的橫截面視圖。出於簡單起見，未示出元件100A的所有特徵。圖7中的FTJ 102A類似於圖6A中的FTJ 102，但FTJ 102A的底部電極121為經重度摻雜的基底，而非圖6A中的金屬或含金屬材料。在一些實施例中，經重度摻雜的基底為經摻雜劑(例如硼、磷或砷)摻雜的半導體基底(例如矽、矽鍺、鍺或類似者)。作為一實例，摻雜劑的濃度可在約1019每立方公分與約1021每立方公分之間。在所示出的實施例中，歸因於經重度摻雜的基底中的摻雜劑，經重度摻雜的基底為導電的。舉例而言，經重度摻雜的基底的電阻率在0.1毫歐每公分與約10毫歐每公分之間。經重度摻雜的基底的厚度在約100奈米與約100微米之間。在一些實施例中，經重度摻雜的基底為在另一基底上方的經摻雜的半導體層或基底的經摻雜頂部部分。
圖7進一步示出隔離區127，諸如淺溝渠隔離(shallow trench isolation；STI)區，所述隔離區127使底部電極121與基底的主動區122分離。另外，圖7示出形成於主動區122中的電晶體133。通孔113及導電線115B將FTJ 102A的底部電極121與電晶體133電耦接。舉例而言，電晶體133上方的通孔113電耦接至電晶體133的汲極。因此，圖7示出具有1T1FTJ結構的記 憶體元件(例如記憶胞)的部分。圖7中所繪示的電晶體133與FTJ 102A之間的電連接僅為一實例，其他電連接亦為可能的，且充分意欲包含於本揭露內容的範圍內。
在圖7中，頂部電極109、鐵電層250以及內部金屬層105形成MFM結構。內部金屬層105、介電層103以及經重度摻雜的基底(例如底部電極121)形成MIS結構，其中M代表金屬，I代表介電材料，且S代表基底。亦可將FTJ 102A稱為MFMIS結構或MFMIS FTJ。
類似於FTJ 102，FTJ 102A的頂部電極109的面積A1小於FTJ 102A的內部金屬層105的面積A2。在一些實施例中，面積A1與面積A2之間的比在約1/100與約1/5之間，諸如為約1/30。FTJ 102A的其他層的尺寸與FTJ 102的其他層的尺寸相同或類似。舉例而言，圖7中的介電層103的厚度小於約2奈米，諸如為1奈米。圖7中的鐵電層250的厚度在約5奈米與約20奈米之間。
圖8示出在一實施例中的具有FTJ 102B的元件100B(例如記憶體元件)的橫截面視圖。FTJ 102B類似於FTJ 102，但第二電容器具有三維(three-dimensional；3D)MIM結構。特定而言，底部電極101形成為在介電層135之上突起的金屬鰭。在一些實施例中，底部電極101藉由以下步驟形成：在介電層135上方沉積一層金屬或含金屬材料(例如Cu、W、TiN、TaN或類似者)，隨後使用例如非等向性蝕刻製程來使沉積層圖案化以形成金屬鰭。在圖8的實例中，底部電極101的金屬鰭結構具有在約5奈米與約15奈米之間的寬度W，及在約10奈米與約50奈米之間的 高度H。
一旦形成金屬鰭結構，則使用合適的沉積方法(諸如ALD)在底部電極101(例如金屬鰭)的側壁上方及上部表面上方共形地形成介電層103。介電層103(例如SiO2)的厚度小於約2奈米，諸如為約1奈米。隨後，內部金屬層105在介電層103上方共形地形成，且沿底部電極101的側壁並沿底部電極101的上部表面延伸。
注意，歸因於3D MIM結構的結構，內部金屬層105的面積A2(或介電層103的面積)包含沿底部電極101的側壁及沿底部電極101的上部表面的面積。因此，與圖6A的FTJ 102中的第二電容器的平面MIM結構相比，圖8的FTJ 102B可達成在基底131上方具有較小佔據面積的內部金屬層105的相同面積A2。此允許元件100B的較高整合密度。
在形成內部金屬層105之後，在介電層135上方及第二電容器(例如底部電極101、介電層103以及內部金屬層105)周圍形成介電層117。可執行諸如化學機械平面化(chemical mechanical planarization；CMP)的平面化製程以達成介電層117的平面上部表面且暴露內部金屬層105的上部表面。
隨後，在內部金屬層105上方連續形成鐵電層250及頂部電極109，且執行圖案化製程以移除鐵電層250的部分及頂部電極109的部分，類似於對圖6A的元件100的處理。隨後，在介電層117上方形成介電層118，所述介電層118可為與介電層117相同的材料。視介電層118的材料及/或形成方法而定，在介電層118與介電層117之間可能或可能不存在介面117F。隨後，形成通孔 111及導電線115以電耦接至FTJ 102B的頂部電極109。注意，在圖8的實例中，FTJ 102B的底部電極101藉由通孔137電耦接至例如電晶體133的汲極。圖8中所繪示的電晶體133與FTJ 102B之間的電連接僅為一實例，且其他電連接亦為可能的，且充分意欲包含於本揭露內容的範圍內。
在圖8的實例中，FTJ 102B的第一電容器具有平面MFM結構，所述平面MFM結構包含頂部電極109、鐵電層250以及內部金屬層105的水平部分(例如沿介電層103的上部表面的部分)。FJT 102B的第二電容器具有三維MIM結構，所述三維MIM結構包含內部金屬層105、介電層103以及底部電極101(例如金屬鰭)。可將FTJ 102B稱為具有3D MFMIM結構或稱為3D MFMIM FTJ。
類似於FTJ 102，FTJ 102B的頂部電極109的面積A1小於FTJ 102B的內部金屬層105的面積A2。在一些實施例中，頂部電極109的面積A1與內部金屬層105的面積A2之間的比在約1/100與約1/5之間，諸如為約1/30。FTJ 102B的其他層的尺寸與FTJ 102的其他層的尺寸相同或類似。舉例而言，圖8中的介電層103的厚度小於約2奈米，諸如為1奈米。圖8中的鐵電層250的厚度在約5奈米與約20奈米之間。
圖9示出在一實施例中的具有FTJ 102C的元件100C(例如記憶體元件)的橫截面視圖。FTJ 102C類似於FTJ 102B，但FTJ 102C的底部電極121為經重度摻雜的基底，而非金屬或含金屬材料，所述底部電極121具有在基底125之上突起的鰭結構。在所示出的實施例中，底部電極121連接至基底125，所述基底125 亦為經重度摻雜的基底。換言之，圖9中的底部電極121與基底125由相同的經重度摻雜的半導體材料形成。在一些實施例中，底部電極121的鰭結構藉由使用例如非等向性蝕刻製程來使經重度摻雜的半導體材料圖案化而形成。經重度摻雜的半導體材料(例如底部電極121及基底125)的組成物與圖7的經重度摻雜的基底(例如底部電極121)的組成物相同或類似，因而此處不重複細節。在一些實施例中，底部電極121的鰭結構的寬度W在約5奈米與約15奈米之間，且底部電極121的鰭結構的高度H在約10奈米與約50奈米之間。
參考圖9，在形成底部電極121之後，在基底125上方及底部電極121周圍形成介電層123。介電層123的材料及形成方法可與介電層117的材料及形成方法相同或類似，因此不重複細節。在一些實施例中，省略介電層123。用以形成FTJ 102C的其他層、通孔111/通孔113、導電線115A/導電線115B以及介電層117/介電層118/介電層119的後續處理與上文所描述的後續處理相同或類似，因而此處不重複細節。圖9中所繪示的電晶體133與FTJ 102C之間的電連接僅為一實例，其他電連接亦為可能的，且充分意欲包含於本揭露內容的範圍內。
注意，圖9中的FTJ 102C的第二電容器具有3D MIS結構，所述第二電容器包含底部電極121、介電層103以及內部金屬層105。FTJ 102C的第一電容器具有平面MFM結構，所述第一電容器包含內部金屬層105(的水平部分)、鐵電層250以及頂部電極109。可將FTJ 102C稱為具有3D MFMIS結構或稱為3D MFMIS FTJ。類似於上文針對FTJ 102B的論述，FTJ 102C的第二電容器 的3D MIS結構允許在基底125上方具有較小佔據面積的內部金屬層105的較大面積A2(例如沿底部電極121的側壁及頂部表面的面積)，此允許對記憶陣列400的較高整合密度。
類似於FTJ 102B，FTJ 102C的頂部電極109的面積A1小於FTJ 102C的內部金屬層105的面積A2。在一些實施例中，頂部電極109的面積A1與內部金屬層105的面積A2之間的比在約1/100與約1/5之間，諸如為約1/30。FTJ 102C的其他層的尺寸與FTJ 102的其他層的尺寸相同或類似。舉例而言，圖9中的介電層103的厚度小於約2奈米，諸如為1奈米。圖9中的鐵電層250的厚度在約5奈米與約20奈米之間。
圖10示出在一實施例中的使用FTJ來形成的記憶陣列500的示意圖。圖10的記憶陣列500為形成有十六個1T1FTJ類比非揮發性記憶胞的4×4陣列，其中T代表電晶體，且FTJ代表鐵電穿隧接面。圖10中所繪示的記憶陣列500的大小(例如4×4)為一非限制性實例。所屬技術領域中具有通常知識者將易於瞭解，記憶陣列可具有任何其他尺寸。
在圖10中，各記憶胞520包含連接至各別FTJ的電晶體511(亦稱為交換電晶體或交換FET)。FTJ可為使用鐵電膜250來形成的任何合適的FTJ，以使得FTJ的TER具有可藉由程式化電壓來程式化的多個(例如大於2個)不同值。舉例而言，FTJ 102、FTJ 102A、FTJ 102B或FTJ 102C可用以形成記憶胞520。為易於論述，將把記憶陣列500中的FTJ稱為FTJ 102，其中應理解，可使用任何合適的FTJ。
對於各記憶胞520，交換電晶體511的汲極連接至FTJ 102 的第一端。圖10進一步示出位元線BL1、位元線BL2、位元線BL3以及位元線BL4以及字元線WL1、字元線WL2、字元線WL3以及字元線WL4。各FTJ 102的第二端連接至位元線，且沿圖10中的同一列安置的FTJ 102的第二端連接至同一位元線。字元線中的每一者連接至沿同一列安置的各別交換電晶體511的閘極。舉例而言，字元線WL1連接至安置於圖10中的記憶陣列的頂部列中的四個交換電晶體511的閘極。另外，圖10示出輸出線SL1、輸出線SL2、輸出線SL3以及輸出線SL4，且輸出線中的每一者連接至沿同一行安置的各別交換電晶體511的源極。舉例而言，輸出線SL1連接至安置於圖10的記憶陣列的最左行中的四個交換電晶體511的源極。
如上文所論述，各記憶胞中的FTJ 102的電導(例如TER的倒數)可經由程式化電壓來經程式化為不同值。圖10的各記憶胞中的FTJ 102的電導可充當用以在類比計算中實施乘法累加(MAC)操作的4×4矩陣中的元素(例如係數)。下文論述一實例以展現如何在類比計算中將FTJ 102用作類比NMV突觸。
考慮各FTJ 102的電導經程式化為不同值G i,j 的一實例，其中i及j指示FTJ 102所定位於的記憶陣列中的列數及行數。舉例而言，記憶陣列500的第一列處的FTJ 102具有電導G 1,1、電導G 1,2、電導G 1,3以及電導G 1,4。可執行權重更新操作以將FTJ 102的電導程式化。在權重更新操作中，為將定位於第i列及第j行上的FTJ 102的電導G i,j 程式化，在字元線WLi處施加高電壓以接通第i列中的交換電晶體511，且在輸出線SLj處施加程式化電壓(例如逐漸增大或逐漸減小的電壓脈衝的序列)以設定(例如程式化)第i列及 第j行上的FTJ 102的電導G i,j 。注意，此處的實例假設交換電晶體511為N型元件，因此使用高電壓(例如+3伏、+5伏)來接通交換電晶體511。
在記憶陣列500中的所有FTJ 102的電導經程式化之後，藉由推斷操作來執行類比計算。在推斷操作中，將高電壓施加至字元線WL1、字元線WL2、字元線WL3以及字元線WL4中的所有者以接通交換電晶體511中的所有者。分別將輸入電壓V I,1、輸入電壓V I,2、輸入電壓V I,3以及輸入電壓V I,4施加至位元線BL1、位元線BL2、位元線BL3以及位元線BL4。在輸出線SL1、輸出線SL2、輸出線SL3以及輸出線SL4的下部末端處量測到的電流(見具有標記I O,1、標記I O,2、標記I O,3以及標記I O,4的末端)由以下給定
Figure 109113391-A0305-02-0034-3
 ，其中j=1、2、3或4。注意，在各輸出線(例如輸出線SL1、輸出線SL2、輸出線SL3或輸出線SL4)的下部末端處量測到的輸出電流自動達成等式(2)中的MAC操作。特定而言，藉由充當可程式化電阻器，各FTJ 102將各別輸入電壓(例如輸入電壓V I,1、輸入電壓V I,2、輸入電壓V I,3或輸入電壓V I,4)轉換為各別輸出電流，藉此在不使用數位乘法器的情況下達成等式(2)中的乘法操作。另外，如由克希何夫電流定律所規定，將安置於記憶陣列的同一行上的所有FTJ 102的輸出電流自然地相加在一起，藉此在不使用數位加法器的情況下達成累加操作。
對所揭露實施例的改變為可能的，且充分意欲包含於本揭露內容的範圍內。舉例而言，可省略FeFET 200的內部金屬層 213(見圖3)以形成具有MFIS結構的FeFET，且MFIS FeFET可替換例如圖5中的FeFET 200以形成記憶體元件。作為另一實例，鐵電膜250可在底部電極(例如金屬或含金屬層)與頂部電極(例如金屬或含金屬層)之間形成且與所述底部電極及所述頂部電極處於實體接觸，以形成具有MFM結構的FTJ。作為又一實例，鐵電膜250可在底部電極(例如經重度摻雜的基底)與頂部電極(例如金屬或含金屬層)之間形成且與所述底部電極及所述頂部電極處於實體接觸，以形成具有MFS結構的FTJ。MFM FTJ或MFS FTJ可替換圖10中所使用的FTJ以形成記憶體元件。雖然所揭露的鐵電膜250藉由形成具有隨機偏振的晶粒來達成多個偏振交換點(見例如圖2C)，但本揭露內容亦涵蓋改變鐵電膜250的晶粒的大小(例如具有隨機大小的晶粒)作為額外調節手段(tuning nob)以達成鐵電膜250的目標特性。
所揭露實施例達成優點。舉例而言，藉由形成具有隨機偏振方向的鐵電膜250，使用鐵電膜250來形成的FeFET具有多個(例如三個或大於三個)可程式化臨限電壓，且可充當可程式化電阻器。類似地，使用鐵電膜250來形成的FTJ具有多個(例如三個或大於三個)可程式化電阻值(或電導值)。所揭露的FeFET及FTJ可用以形成用於類比計算中的類比NVM突觸，藉此避免涉及矩陣乘法的複雜且計算密集型的操作。另外，藉由在FTJ中具有內部金屬層105，以及藉由將頂部電極109的面積A1設計為小於內部金屬層105的面積A2，僅將在FTJ的兩個端處施加的較小百分比的電壓V施加於介電層103上，此減小介電層103中的E場，且減少或避免介電層103的崩潰，因此改良FTJ的耐久性。 另外，針對介電層103使用高K介電材料進一步減小介電層103的E場，且可進一步改良所形成元件的耐久性。所揭露的3D MFMIM FTJ或3D MFMIS FTJ允許比平面FTJ更高的整合密度。
圖11示出根據一些實施例的製造元件的方法1000的流程圖。應理解，圖11中所繪示的實施例方法僅為許多可能的實施例方法的一實例。所屬技術領域中具有通常知識者將認識到許多改變、替代以及修改。舉例而言，如圖11中所示出的各種步驟可經添加、移除、替換、重新配置或重複。
參考圖11，在步驟1010處，在基底上方形成閘極介電層。在步驟1020處，在閘極介電層上方形成內部金屬層。在步驟1030處，在內部金屬層上方形成鐵電層。在步驟1040處，在鐵電層上方形成閘極電極。
根據一實施例，一種半導體元件包含：鐵電場效電晶體(FeFET)，包括：基底；源極區，位於基底中；汲極區，位於基底中；以及閘極結構，位於基底上方及源極區與汲極區之間，其中閘極結構包含：閘極介電層，位於基底上方；鐵電膜，位於閘極介電層上方；以及閘極電極，位於鐵電膜上方。在一實施例中，閘極結構更包含位於閘極介電層與鐵電膜之間的內部金屬層。在一實施例中，鐵電膜包括具有隨機偏振方向的多個晶粒。在一實施例中，FeFET的臨限電壓為可調節的且具有大於兩個不同的臨限電壓值。在一實施例中，FeFET的臨限電壓經組態以藉由將具有逐漸增大或逐漸減小的電壓的電壓脈衝的序列施加至FeFET的閘極電極來經調節。在一實施例中，鐵電膜包括經摻雜的氧化鉿。在一實施例中，經摻雜的氧化鉿為經矽、鋁、鋯、釓或釔摻雜的 氧化鉿。在一實施例中，鐵電膜的厚度在約5奈米與約20奈米之間。在一實施例中，在FeFET的源極區與汲極區之間量測到的FeFET的電導為可調節的且具有大於兩個不同的電導值，其中FeFET的電導經組態以藉由將具有逐漸增大或逐漸減小的電壓值的程式化電壓的序列施加至FeFET的閘極電極來經調節。在一實施例中，所述半導體元件更包含：交換電晶體，其中交換電晶體的源極區耦接至FeFET的閘極電極；字元線，耦接至交換電晶體的閘極；程式化線，耦接至交換電晶體的汲極區；位元線，連接至FeFET的汲極區；以及輸出線，連接至FeFET的源極區。
根據一實施例，一種半導體元件包含：基底；以及鐵電穿隧接面(FTJ)，位於基底上方，FTJ包括：底部電極，位於基底上方；介電層，位於底部電極上方；內部金屬層，位於介電層上方；鐵電層，位於內部金屬層上方；以及頂部電極，位於鐵電層上方，其中FTJ的穿隧電阻(TER)為可調節的且具有大於兩個不同的值。在一實施例中，FTJ的TER經組態以藉由將具有增大或減小的電壓的電壓脈衝的序列施加於頂部電極與底部電極之間來經調節。在一實施例中，頂部電極與鐵電層具有相同的第一表面積，其中內部金屬層與介電層具有相同的第二表面積，第二表面積大於第一表面積。在一實施例中，鐵電層為經摻雜的氧化鉿，且其中鐵電層的厚度在約5奈米與約20奈米之間。在一實施例中，鐵電層包括具有隨機偏振方向的多個晶粒。在一實施例中，底部電極為在基底之上突起的鰭，其中介電層及內部金屬層沿鰭的側壁及頂部表面共形地延伸。
根據一實施例，一種形成包括鐵電場效電晶體(FeFET) 的元件的方法包含：在基底上方形成閘極介電層；在閘極介電層上方形成內部金屬層；在內部金屬層上方形成鐵電層；以及在鐵電層上方形成閘極電極。在一實施例中，鐵電層由具有在約5奈米與約20奈米之間的厚度的經摻雜的氧化鉿形成。在一實施例中，經摻雜的氧化鉿為經矽、鋁、鋯、釓或釔摻雜的氧化鉿。在一實施例中，所述方法更包含在形成閘極電極之後在約500℃與約600℃之間的溫度下執行退火製程。
雖然已參考示出性實施例來描述本發明，但本說明書不意欲以限制性意義來解釋。在參考本說明書後，所屬技術領域中具有通常知識者將顯而易知本發明的示出性實施例以及其他實施例的各種修改及組合。因此，預期所附申請專利範圍涵蓋任何此類修改或實施例。
200:鐵電場效電晶體
205:汲極區
207:源極區
211:閘極介電層
213:內部金屬層
217:閘極電極
221:程式化電壓
231:基底
250:鐵電膜

Claims (8)

  1. 一種半導體元件，包括：鐵電場效電晶體(FeFET)，包括：基底；源極區，位於所述基底中；汲極區，位於所述基底中；以及閘極結構，位於所述基底上方及所述源極區與所述汲極區之間，其中所述閘極結構包括：閘極介電層，位於所述基底上方；鐵電膜，位於所述閘極介電層上方；以及閘極電極，位於所述鐵電膜上方，其中所述FeFET的臨限電壓經組態以藉由將具有逐漸增大或逐漸減小的電壓的電壓脈衝的序列施加至所述FeFET的所述閘極電極來調節，以具有大於兩個不同的臨限電壓值。
  2. 如請求項1所述的半導體元件，其中所述閘極結構更包括內部金屬層，所述內部金屬層位於所述閘極介電層與所述鐵電膜之間。
  3. 如請求項1所述的半導體元件，其中所述鐵電膜包括多個晶粒，所述晶粒包括經摻雜的氧化鉿且所述晶粒具有不同的偏振方向。
  4. 如請求項1所述的半導體元件，其中所述鐵電膜包括經鋁、鋯、釓或釔摻雜的氧化鉿。
  5. 一種半導體元件，包括：基底；以及 鐵電穿隧接面(FTJ)，位於所述基底上方，所述FTJ包括：底部電極，位於所述基底上方；介電層，位於所述底部電極上方；內部金屬層，位於所述介電層上方；鐵電層，位於所述內部金屬層上方；以及頂部電極，位於所述鐵電層上方，其中所述FTJ的穿隧電阻(TER)為可調節的且具有大於兩個不同的值，其中所述FTJ的所述TER經組態以藉由將具有增大或減小的電壓的電壓脈衝的序列施加於所述頂部電極與所述底部電極之間來經調節。
  6. 如請求項5所述的半導體元件，其中所述頂部電極與所述鐵電層具有相同的第一表面積，其中所述內部金屬層與所述介電層具有相同的第二表面積，所述第二表面積大於所述第一表面積。
  7. 如請求項5所述的半導體元件，其中所述鐵電層為經摻雜的氧化鉿，且其中所述鐵電層的厚度在約5奈米與約20奈米之間。
  8. 一種形成包括鐵電場效電晶體(FeFET)的元件的方法，所述方法包括：在基底上方形成閘極介電層；在所述閘極介電層上方形成內部金屬層；在所述內部金屬層上方形成鐵電層；以及在所述鐵電層上方形成閘極電極，其中所述FeFET的臨限電壓經組態以藉由將具有逐漸增大或逐漸減小的電壓的電壓脈衝的序列施加至所述FeFET的所述閘極電極來調節，以具有大於兩個 不同的臨限電壓值。
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