TW201838189A - 一種神經元電晶體結構及其製備方法 - Google Patents
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Abstract
本發明提供一種神經元電晶體結構及其製備方法，該結構包括：半導體基板；位於所述半導體基板之上的絕緣層；位於所述絕緣層上採用二維半導體材料的半導體通道；位於所述半導體通道上的閘電位調整結構；位於所述閘電位調整結構之上的奈米碳管閘陣列；分別位於所述奈米碳管閘陣列兩端並分別與所述半導體通道連接的源接觸電極和汲接觸電極；以及所述奈米碳管閘陣列和閘電位調整結構與所述源接觸電極和所述汲接觸電極之間的側牆隔離結構。本發明的神經元電晶體結構，以二維半導體材料為通道，以金屬奈米碳管閘陣列作為多輸入閘電極，可使通道電荷更易控制，顯著減小閘極尺寸，有利於解決積體電路中電晶體數目及互連線增多帶來的諸多問題。
Description
本發明涉及積體電路技術領域，特別是涉及一種神經元電晶體結構及其製備方法。
為了解決在晶片上增加元件密度的問題，一種在輸入端採用浮動閘極連接電容器的神經元MOS電晶體(Neuron MOSFET，簡寫為neuMOS或vMOS)，因其簡單的結構和特殊的功能而引起了越來越多的關注。
神經元器件在功能上相當於構成人類大腦、眼睛等部位利用電路實現資訊傳導的神經細胞(神經元)。具體地說，一個神經元器件可以分別對多個輸入信號進行加權，並且當加權信號的相加結果達到閾值時，輸出一個預定的信號。這種神經元器件加權輸入信號的方式是通過其中的神經元電晶體來實現的，神經元電晶體具有多個輸入電極的閘極結構，當多輸入閘極的輸入電壓之和達到一個預定值時，源極和汲極之間才會導通。神經元器件的加權方式相當於神經細胞突觸，可以是由一個電阻和一個場效應電晶體組成，而神經元電晶體就相當於這個神經細胞的細胞體。神經元電晶體在閘上的求和過程可以利用電容耦合效應的電壓模式，除電容充放電電流外，沒有其它電流，因此基本上沒有功耗。
隨著積體電路的發展及其集成度的提高，傳統的基於單一電 晶體功能的矽積體電路，出現了很多困難的、急待解決的問題，而神經元MOS電晶體作為一種具有強大功能的單元電晶體，為解決積體電路中電晶體數目及互連線增多帶來的問題提供了一種有效的途徑。
鑒於以上所述現有技術，本發明的目的在於提供一種神經元電晶體結構及其製備方法，用於解決現有技術中的種種問題。
為實現上述目的及其他相關目的，本發明提供一種神經元電晶體結構，包括：半導體基板；絕緣層，位於所述半導體基板之上；半導體通道，位於所述絕緣層上，採用二維半導體材料；閘電位調整結構，位於所述半導體通道上，由下至上依次包括第一介電層、電位調整層和第二介電層；奈米碳管閘陣列，位於所述閘電位調整結構之上，包括多個奈米碳管以及分別引出所述多個奈米碳管的多個閘接觸電極；源接觸電極和汲接觸電極，分別位於所述奈米碳管閘陣列兩端，並分別與所述半導體通道連接。
可選地，在所述源接觸電極與所述奈米碳管閘陣列和閘電位調整結構之間以及在所述汲接觸電極與所述奈米碳管閘陣列和閘電位調整結構之間分別設有側牆隔離結構。
可選地，所述半導體基板為矽基板。
可選地，所述絕緣層為氧化矽。
可選地，所述半導體通道採用的二維半導體材料為MoS2、WS2、ReS2或SnO。
可選地，所述閘電位調整結構中，所述第一介電層和所述第二介電層的材料為矽氧化物。
可選地，所述閘電位調整結構中，所述電位調整層的材料為多晶矽。
可選地，所述閘電位調整結構的厚度為2-100nm。
可選地，所述奈米碳管閘陣列採用金屬性奈米碳管，每個奈米碳管的管徑為0.75~3nm，長度為100nm~50μm。
可選地，所述奈米碳管閘陣列的多個奈米碳管表面覆蓋有鈍化層。
可選地，所述奈米碳管的數量為3個以上。
為實現上述目的及其他相關目的，本發明還提供一種神經元電晶體結構的製備方法，包括如下步驟：提供半導體基板；在所述半導體基板上形成絕緣層；在所述絕緣層上採用二維半導體材料形成半導體通道；在所述半導體通道上形成閘電位調整結構，所述閘電位調整結構由下至上依次包括第一介電層、電位調整層和第二介電層；在所述閘電位調整結構上形成奈米碳管閘陣列的多個奈米碳管；在所述多個奈米碳管上覆蓋鈍化層；在所述奈米碳管閘陣列兩端分別形成開口露出所述半導體通道的頂 部；在所述開口緊鄰所述奈米碳管閘陣列的一側形成側牆隔離結構；在所述開口處填充導電材料形成分別與所述半導體通道連接的源接觸電極和汲接觸電極；以及形成分別引出所述多個奈米碳管的多個閘接觸電極；其中，所述側牆隔離結構使所述奈米碳管閘陣列和所述閘電位調整結構分別與所述源接觸電極和汲接觸電極隔開。
可選地，形成多個閘接觸電極的方法包括步驟：蝕刻所述鈍化層形成多個通孔以分別露出所述多個奈米碳管，然後在所述通孔中填充導電材料，形成多個閘接觸電極。
如上所述，本發明的神經元電晶體結構及其製備方法，具有以下有益效果： 本發明的神經元電晶體結構，以二維半導體材料通道代替傳統的矽摻雜通道，使通道電荷更易控制，採用金屬奈米碳管閘陣列作為神經元電晶體的多輸入閘電極，可顯著減小閘極尺寸，相對于現有的神經元MOS電晶體，本發明的神經元電晶體使器件性能得到了進一步提升，器件尺寸進一步縮小，有利於解決積體電路中電晶體數目及互連線增多帶來的諸多問題。
100‧‧‧半導體基板
200‧‧‧絕緣層
300‧‧‧半導體通道
400‧‧‧閘電位調整結構
401‧‧‧第一介電層
402‧‧‧第二介電層
403‧‧‧電位調整層
500‧‧‧奈米碳管閘陣列
501‧‧‧奈米碳管
502‧‧‧閘接觸電極
503‧‧‧鈍化層
600‧‧‧源接觸電極
700‧‧‧汲接觸電極
800‧‧‧側牆隔離結構
第1圖顯示為本發明實施例提供的神經元電晶體結構的示意圖。
第2圖顯示為本發明實施例提供的神經元電晶體的原理示意圖。
第3a-3i圖顯示為本發明實施例提供的神經元電晶體結構的製備流程示意圖。
以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地瞭解本發明的其他優點與功效。本發明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節也可以基於不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。需說明的是，在不衝突的情況下，以下實施例及實施例中的特徵可以相互組合。
需要說明的是，以下實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖式中僅顯示與本發明中有關的組件而非按照實際實施時的元件數目、形狀及尺寸繪製，其實際實施時各元件的型態、數量及比例可為一種隨意的改變，且其元件佈局型態也可能更為複雜。
本實施例將提供一種以二維半導體材料為通道，以金屬奈米碳管閘陣列作為多輸入閘電極的神經元電晶體結構，在通道與閘陣列之間設有電位調整層，通過改變電位調整層的狀態來調整通道電位。相對于現有的神經元MOS電晶體，通道電荷更易控制，閘極尺寸也可顯著減小，有利於解決積體電路中電晶體數目及互連線增多帶來的諸多問題。
請參閱第1圖，本實施例提供的一種神經元電晶體結構，包 括：半導體基板100；絕緣層200，位於所述半導體基板100之上；半導體通道300，位於所述絕緣層200上，採用二維半導體材料；閘電位調整結構400，位於所述半導體通道300上，由下至上依次包括第一介電層401、電位調整層403和第二介電層402；奈米碳管閘陣列500，位於所述閘電位調整結構400之上，包括多個奈米碳管501以及分別引出所述多個奈米碳管501的多個閘接觸電極502；源接觸電極600和汲接觸電極700，分別位於所述奈米碳管閘陣列500兩端，並分別與所述半導體通道300連接。
本實施例中，在所述源接觸電極600與所述奈米碳管閘陣列500和閘電位調整結構400之間以及在所述汲接觸電極700與所述奈米碳管閘陣列500和閘電位調整結構400之間分別設有側牆隔離結構800。
本實施例中，所述半導體基板100可以為矽基板或其他適合的半導體材料基板。所述絕緣層200可以為氧化矽或其他適合的絕緣材料。
本實施例中，所述半導體通道300採用的二維半導體材料可以是MoS2、WS2、ReS2、SnO等材料。
本實施例中，所述閘電位調整結構400採用了兩層絕緣材料中間夾電位調整層的“三明治”結構，包括第一介電層401、電位調整層403和第二介電層402，其中所述第一介電層401和所述第二介電層402的材料為絕緣材料，例如可以為矽氧化物。所述電位調整層403用於調整通道電位，其材料可以是多晶矽或其他適合用於調整電位的材料。具體地，所述閘電 位調整結構400的厚度可以為2-100nm。
本實施例中，所述奈米碳管閘陣列500採用金屬性奈米碳管。其中，每個奈米碳管501的管徑為0.75~3nm，長度為100nm~50μm。由於神經元電晶體通常至少包括3個輸入電極，本實施例中，所述奈米碳管閘陣列500作為神經元電晶體的多輸入閘電極，所述奈米碳管501的數量應為3個以上，具體地，可根據實際需要設計排布更多數量的奈米碳管501。
本實施例中，所述奈米碳管閘陣列500的多個奈米碳管501表面覆蓋有鈍化層503。具體地，鈍化層503的材料可以是諸如矽氧化物、矽氮化物或矽氮氧化物等絕緣材料。鈍化層503的厚度可以根據實際需要設計，應當將奈米碳管501表面完全包裹覆蓋，以實現奈米碳管501與周圍環境的隔離。
第2圖為本實施例提供的神經元電晶體結構的原理示意圖，源接觸電極接Vss，汲接觸電極接Vdd，分別連接半導體通道兩端；閘極採用多輸入的閘電極陣列，分別接Vg1、Vg2、Vg3、……Vgn，在閘電極陣列與半導體通道之間設有電位調整層，通過改變電位調整層的狀態來調整半導體通道電位，從而可實現神經元電晶體在閘上的加權功能。
下面結合附圖進一步詳細說明本實施例提供的神經元電晶體結構的製備方法。
請參閱第3a-3i圖，本實施例提供一種神經元電晶體結構的製備方法，包括如下步驟：首先，如第3a圖所示，提供半導體基板100。所述半導體基板100可以是任何適合的半導體材料，例如可採用矽基板。
如第3b圖所示，在所述半導體基板100上形成絕緣層200。所述絕緣層200可以是氧化矽或其他適合的絕緣材料，例如，可採用在矽基板上生長氧化層的方式形成絕緣層200。
如第3c圖所示，在所述絕緣層200上採用二維半導體材料形成半導體通道300。所述半導體通道300採用的二維半導體材料可以是MoS2、WS2、ReS2、SnO等材料。形成所述半導體通道300的方法可以是化學氣相沉積(CVD)、物理氣相沉積(PVD)、金屬有機化合物化學氣相沉積(MOCVD)、原子層沉積(ALD)等沉積方法，或其他適合的製程。
如第3d圖所示，在所述半導體通道300上形成閘電位調整結構400，所述閘電位調整結構400由下至上依次包括第一介電層401、電位調整層403和第二介電層402。其中，所述第一介電層401和所述第二介電層402的材料為絕緣材料，例如可以採用矽氧化物形成。所述電位調整層403用於調整通道電位，可以採用多晶矽或其他適合用於調整電位的材料製作。形成所述閘電位調整結構400的方法可以選自CVD、MOCVD、ALD、分子束磊晶(MBE)中的一種或多種，或其他適合的製程。形成的閘電位調整結構400的厚度可以為2-50nm。
如第3e圖所示，在所述閘電位調整結構400上形成奈米碳管閘陣列500的多個奈米碳管501。每個奈米碳管501的管徑範圍可以是0.75~3nm，長度範圍可以是100nm~50μm。優選地，採用金屬性的奈米碳管。形成多個奈米碳管501的方法可以是電弧法、雷射蒸發法、化學氣相沉積法、熱解聚合法等。
然後，如第3f圖所示，在所述多個奈米碳管501上覆蓋鈍化 層503。具體地，鈍化層503的材料可以是諸如矽氧化物、矽氮化物或矽氮氧化物等介電材料。鈍化層503的厚度可以根據實際需要設計。鈍化層503應當將每個奈米碳管501的表面完全包裹覆蓋，以實現奈米碳管501與周圍環境的隔離。形成所述鈍化層503的方法可以選自化學氣相沉積、物理氣相沉積、金屬有機化合物化學氣相沉積、原子層沉積中的一種或多種或其他適合的製程。
如第3g圖所示，在所述奈米碳管閘陣列500兩端分別形成開口露出所述半導體通道300的頂部。形成左右兩個開口時，去除了所述奈米碳管閘陣列500兩端多餘的鈍化層503和其兩端下方多餘的部分閘電位調整結構400，以便在所述奈米碳管閘陣列500的左右兩端露出埋于下方的半導體通道300。形成開口的方法可以為乾式蝕刻、原子層蝕刻(ALE)或其他適合的方法。
然後，如第3h圖所示，在所述開口緊鄰所述奈米碳管閘陣列500的一側形成側牆隔離結構800。具體地，在左右兩個開口內均形成有側牆隔離結構800。側牆隔離結構800可採用側牆隔離(Spacer)製程製作，其製作方法、材料和結構形態等為本領域技術人員所習知，故在此不作贅述。
最後，如第3i圖所示，在所述開口處填充導電材料形成分別與所述半導體通道300連接的源接觸電極600和汲接觸電極700；以及形成分別引出所述多個奈米碳管501的多個閘接觸電極502；其中，所述側牆隔離結構800使所述奈米碳管閘陣列500和所述閘電位調整結構400分別與所述源接觸電極600和汲接觸電極700隔開。具體地，形成多個閘接觸電極502的方法可以包括步驟：蝕刻所述鈍化層503形成多個通孔以分別露出所述多個奈米 碳管501，然後在所述通孔中填充導電材料，形成多個閘接觸電極502。其中形成通孔的方法可以為乾式蝕刻、原子層蝕刻(ALE)或其他適合的方法。閘接觸電極502、源接觸電極600和汲接觸電極700可以採用Ti、Al、Ni、Au等導電材料，或其他適合的金屬接觸材料和結構。
綜上所述，本發明的神經元電晶體結構，以二維半導體材料通道代替傳統的矽摻雜通道，使通道電荷更易控制，採用金屬奈米碳管閘陣列作為神經元電晶體的多輸入閘電極，可顯著減小閘極尺寸。相對于現有的神經元MOS電晶體，本發明的神經元電晶體使器件性能得到了進一步提升，器件尺寸進一步縮小，有利於解決積體電路中電晶體數目及互連線增多帶來的諸多問題。所以，本發明有效克服了現有技術中的種種缺點而具高度產業利用價值。
上述實施例僅例示性說明本發明的原理及其功效，而非用於限制本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及範疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的權利要求所涵蓋。
Claims (13)
- 一種神經元電晶體結構，包括：半導體基板；絕緣層，位於所述半導體基板之上；半導體通道，位於所述絕緣層上，採用二維半導體材料；閘電位調整結構，位於所述半導體通道上，由下至上依次包括第一介電層、電位調整層和第二介電層；奈米碳管閘陣列，位於所述閘電位調整結構之上，包括多個奈米碳管以及分別引出所述多個奈米碳管的多個閘接觸電極；源接觸電極和汲接觸電極，分別位於所述奈米碳管閘陣列兩端，並分別與所述半導體通道連接。
- 根據權利要求1所述的神經元電晶體結構，其中在所述源接觸電極與所述奈米碳管閘陣列和閘電位調整結構之間以及在所述汲接觸電極與所述奈米碳管閘陣列和閘電位調整結構之間分別設有側牆隔離結構。
- 根據權利要求1所述的神經元電晶體結構，其中所述半導體基板為矽基板。
- 根據權利要求1所述的神經元電晶體結構，其中所述絕緣層為氧化矽。
- 根據權利要求1所述的神經元電晶體結構，其中所述半導體通道採用的二維半導體材料為MoS 2、WS 2、ReS 2或SnO。
- 根據權利要求1所述的神經元電晶體結構，其中所述閘電位調整結構中，所述第一介電層和所述第二介電層的材料為矽氧化物。
- 根據權利要求1所述的神經元電晶體結構，其中所述閘電位調整結構中，所述電位調整層的材料為多晶矽。
- 根據權利要求1所述的神經元電晶體結構，其特徵在於：所述閘電位調整結構的厚度為2-100nm。
- 根據權利要求1所述的神經元電晶體結構，其中所述奈米碳管閘陣列採用金屬性奈米碳管，每個奈米碳管的管徑為0.75~3nm，長度為100nm~50μm。
- 根據權利要求1所述的神經元電晶體結構，其中所述奈米碳管閘陣列的多個奈米碳管表面覆蓋有鈍化層。
- 根據權利要求1所述的神經元電晶體結構，其中所述奈米碳管的數量為3個以上。
- 一種神經元電晶體結構的製備方法，包括以下步驟：提供半導體基板；在所述半導體基板上形成絕緣層；在所述絕緣層上採用二維半導體材料形成半導體通道；在所述半導體通道上形成閘電位調整結構，所述閘電位調整結構由下至上依次包括第一介電層、電位調整層和第二介電層；在所述閘電位調整結構上形成奈米碳管閘陣列的多個奈米碳管；在所述多個奈米碳管上覆蓋鈍化層；在所述奈米碳管閘陣列兩端分別形成開口露出所述半導體通道的 頂部；在所述開口緊鄰所述奈米碳管閘陣列的一側形成側牆隔離結構；在所述開口處填充導電材料形成分別與所述半導體通道連接的源接觸電極和汲接觸電極；以及形成分別引出所述多個奈米碳管的多個閘接觸電極；其中，所述側牆隔離結構使所述奈米碳管閘陣列和所述閘電位調整結構分別與所述源接觸電極和汲接觸電極隔開。
- 根據權利要求12所述的神經元電晶體結構的製備方法，其中形成多個閘接觸電極的方法包括步驟：蝕刻所述鈍化層形成多個通孔以分別露出所述多個奈米碳管，然後在所述通孔中填充導電材料，形成多個閘接觸電極。
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