TWI708355B - 半導體封裝 - Google Patents

Abstract

一種半導體封裝，包含裸半導體晶片、與裸半導體晶片相 鄰的封裝半導體晶片，以及接合至裸半導體晶片及封裝半導體晶片的重佈線結構。重佈線結構包含：具有第一厚度的第一重佈線層；具有第二厚度的第二重佈線層；以及第一重佈線層與第二重佈線層之間的第三重佈線層。第三重佈線層具有大於第一厚度及第二厚度的第三厚度。封裝更包含安置於裸半導體晶片與重佈線結構之間的底部填充劑，以及包封裸半導體晶片、封裝半導體晶片以及底部填充劑的模塑化合物。

Description

半導體封裝

本發明的實施例是有關於一種半導體封裝。

半導體產業歸因於進行中的多種電子組件(例如電晶體、二極體、電阻器、電容器等)的積集度(integration density)改良而經歷快速發展。主要而言，積集度改良源自於最小特徵尺寸的迭代減小，此允許將更多組件整合至給定區域中。隨著對於縮小的電子元件的需求增長，已出現對於更小且更具創造性的半導體晶粒的封裝技術的需求。此類封裝系統的實例為層疊式封裝(Package-on-Package；PoP)技術。在PoP元件中，頂部半導體封裝堆疊於底部半導體封裝的頂部上，以提供高積集度及高組件密度。PoP技術大致使得能夠在印刷電路板(printed circuit 1board；PCB)上生產具有增強的功能性及小的佔據面積的半導體元件。

本發明的一實施例提供一種半導體封裝，包括：裸半導體晶片；封裝半導體晶片，與所述裸半導體晶片相鄰；重佈線結構，接合至所述裸半導體晶片及所述封裝半導體晶片，其中所述重佈 線結構包括：第一重佈線層，具有第一厚度；第二重佈線層，具有第二厚度；以及第三重佈線層，位於所述第一重佈線層與所述第二重佈線層之間，所述第三重佈線層具有第三厚度，所述第三厚度大於所述第一厚度及所述第二厚度；底部填充劑，安置於所述裸半導體晶片與所述重佈線結構之間；以及模塑化合物，包封所述裸半導體晶片、所述封裝半導體晶片以及所述底部填充劑，其中所述裸半導體晶片的第一表面及所述封裝半導體晶片的第二表面暴露於所述模塑化合物。

本發明的一實施例提供一種半導體封裝，包括：模塑化合物，包封第一元件及第二元件，其中所述第一元件為裸晶片，以及其中所述第二元件為封裝晶片；重佈線結構覆晶，接合至所述第一元件及所述第二元件，其中所述第一元件及所述第二元件與所述重佈線結構相對的表面暴露於所述模塑化合物，且其中所述重佈線結構包括：第一重佈線層，位於所述第一元件及所述第二元件上方；第二重佈線層，位於所述第一重佈線層上方，所述第二重佈線層提供接地線；第三重佈線層，位於所述第二重佈線層上方；第一導電通孔，位於所述第三重佈線層上方且電性連接至所述第三重佈線層；以及第二導電通孔，位於所述第一導電通孔上方且將所述第一導電通孔電性連接至外部連接件，其中所述第一導電通孔的直徑在朝向所述第二導電通孔的方向上持續減小，以及其中所述第二導電通孔的直徑在朝向所述第一導電通孔的方向上持續減小；以及底部填充劑，安置於所述第一元件與所述重佈線結構之間，其中所述模塑化合物與所述底部填充劑的圓角相接觸。

本發明的一實施例提供一種半導體封裝，包括：包封體， 包封第一元件及第二元件，其中所述第一元件為裸晶粒，以及其中所述第二元件為封裝晶粒；重佈線結構，接合至所述第一元件及所述第二元件，其中所述第一元件及所述第二元件與所述重佈線結構相對的表面並不由所述包封體覆蓋，以及其中所述重佈線結構包括：第一重佈線層，位於所述第一元件及所述第二元件上方；第二重佈線層，位於所述第一重佈線層上方；第一導電通孔，自所述第一重佈線層延伸至所述第二重佈線層；第三重佈線層，位於所述第二重佈線層上方；第二導電通孔，自所述第二重佈線層延伸至所述第三重佈線層，其中在橫截面視圖中，所述第一導電通孔的縱向軸線延伸穿過所述第一導電通孔的中心及所述第二導電通孔的中心；第三導電通孔，位於所述第三重佈線層上方且電性連接至所述第三重佈線層，所述第三導電通孔包括第一晶種層；以及第四導電通孔，位於所述第三導電通孔上方且將所述第三導電通孔電性連接至外部連接件，所述第四導電通孔包括第二晶種層，所述第二晶種層在所述第三導電通孔與所述第四導電通孔之間的界面處與所述第一晶種層接觸；以及底部填充劑，安置於所述第一元件與所述重佈線結構之間，其中所述包封體安置於所述底部填充劑周圍。

100、100A、100B、1010:封裝

102A:第一元件

102B:第二元件

104:元件連接件

104a、104c、110a、110c:銅層

104b、110b:鎳層

106:焊料

108:重佈線結構

110:接觸件

112:底部填充劑

114:包封體

116A-116C:重佈線層

118:半導體基底

118A-118E:介電層

118F:應力緩衝層

120:內連線結構

120A-120E:導電通孔

120F:堆疊通孔

122:導電連接件

122A:功能連接件

122B:虛設連接件

200、300:區域

200A-200C:設置

202、502、704、706、803:晶種層

400、404:載子基底

402、406:釋放層

408、602、802、806、812、902、1002、1004、1004A:開口

410:封裝基底

702、808:導電材料

708、804、810:光阻

D1:距離

D2-D5:直徑

T1-T2:厚度

結合隨附圖式閱讀以下詳細描述會最佳地理解本揭露的態樣。應注意，根據產業中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清晰的目的而任意地增加或減小各種特徵的尺寸。

圖1A、圖1B、圖1C、圖2A、圖2B、圖2C以及圖3示出 根據一些實施例的半導體封裝的橫截面視圖。

圖4A、圖4B、圖4C、圖4D、圖4E、圖4F、圖4G、圖4H、圖4I、圖4J以及圖4K示出根據一些實施例的形成半導體封裝的各種中間步驟的橫截面視圖。

圖5A及圖5B示出根據一些替代性實施例的形成半導體封裝的各種中間步驟的橫截面視圖。

圖6A及圖6B示出根據一些替代性實施例的形成半導體封裝的各種中間步驟的橫截面視圖。

圖7A、圖7B、圖7C、圖7D以及圖7E示出根據一些替代性實施例的形成半導體封裝的各種中間步驟的橫截面視圖。

圖8A、圖8B、圖8C、圖8D以及圖8E示出根據一些替代性實施例的形成半導體封裝的各種中間步驟的橫截面視圖。

圖9A、圖9B以及圖9C示出根據一些替代性實施例的形成半導體封裝的各種中間步驟的橫截面視圖。

圖10A、圖10B以及圖10C示出根據一些替代性實施例的形成半導體封裝的各種中間步驟的橫截面視圖。

以下揭露內容提供用以實施本發明的不同特徵的許多不同實施例或實例。下文描述組件及佈置的特定實例以簡化本揭露。當然，此等組件及佈置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵形成於第二特徵上方或第二特徵上可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵與第 二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡化及清晰的目的，且本身並不指示所論述的各種實施例及/或設置之間的關係。

此外，為易於描述，本文中可使用諸如「在...下面(beneath)」、「在...下方(below)」、「下部(lower)」、「在...上方(above)」、「上部(upper)」及類似者的空間相對術語以描述如附圖中所示出的一個構件或特徵與另一構件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。

各種實施例提供具有扇出型重佈線結構以增強異質晶片積體的可撓性的封裝結構。舉例而言，覆晶球柵陣列封裝(ball grid array；BGA)封裝可面臨對高密度內連線的基底佈線能力限制。作為特定實例，混合記憶體(hybrid memory；HBM)動態隨機存取記憶體(dynamic random access memory；DRAM)可需要細間距導電跡線佈線(例如，具有約2微米或小於2微米的間距)，且實施例扇出型重佈線結構及製程提供用於製造此類高密度內連線的方法。關於DRAM降解的熱預算問題亦令人擔憂，且各種實施例藉由在重佈線結構形成後安裝元件(例如，裸晶片及/或封裝晶片)以減小元件上的熱衝擊來解決此熱預算問題。為了提高電性能，頂部重佈線層可需要包含細線；然而，此等細線較可能因來自封裝的外部連接件的應力而斷裂。實施例可提供應力減小特徵，諸如增加的頂部聚合物層(例如，外部連接件所位於的聚合物層)厚度以於重佈線層與連接件之間提供應力緩衝層。亦可藉由各種實 施例解決(例如，在載子剝離(de-bond)製程期間的)虛設連接件(dummy connector)剝落問題。

圖1A示出包括第一元件102A及第二元件102B的實施例封裝100的橫截面視圖。圖1B及圖1C示出實施例封裝100A/實施例封裝100B的橫截面視圖。為更加清晰，實施例封裝100A/實施例封裝100B提供不具有模塑化合物114或底部填充劑112的封裝100的詳細視圖。

在一些實施例中，元件102A及元件102B可為裸晶片半導體晶粒(例如，未封裝半導體晶粒)。在其他實施例中，元件102A及元件102B中的至少一者可為包含一或多個封裝半導體晶粒、被動元件、重佈線結構、包封體及類似者的半導體封裝。在一些實施例中，元件102A及元件102B包含裸晶片半導體晶粒及半導體封裝的組合。舉例而言，元件102A及元件102B可為及/或可包含邏輯晶粒(例如，中央處理單元、微控制器等)、記憶體晶粒(例如，動態隨機存取記憶體晶粒、混合記憶體立方體(hybrid memory cube；HMC)、靜態隨機存取記憶體(static random access memory；SRAM)晶粒、寬輸入/輸出(wide input/output；wide IO)記憶體晶粒、磁電阻隨機存取記憶體(magnetoresistive random access memory；mRAM)晶粒、電阻性隨機存取記憶體(resistive random access memory；rRAM)晶粒等)、功率管理晶粒(例如，功率管理積體電路(power management integrated circuit；PMIC)晶粒)、射頻(radio frequency；RF)晶粒、感測器晶粒、微機電系統(micro-electro-mechanical-system；MEMS)晶粒、訊號處理晶粒(例如，數位訊號處理(digital signal processing；DSP)晶粒)、前端晶粒 (例如，類比前端(analog front-cnd；AFE)晶粒)、其組合，或類似者。元件102A及元件102B可執行相同類型的功能或不同類型的功能。在一些實施例中，元件102A及元件102B可為不同尺寸(例如，不同高度及/或表面積)，且在其他實施例中，元件102A及元件102B可為相同尺寸(例如，相同高度及/或表面積)。

在包含於封裝100中之前，元件102A及元件102B可根據適當的製造製程來處理，以於元件102A及元件102B中形成積體電路。舉例而言，元件102A及元件102B可各自包含諸如摻雜矽或未摻雜矽的半導體基底，或絕緣層上半導體(semiconductor-on-insulator；SOI)基底的主動層。半導體基底可包含：其他半導體材料，諸如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基底，諸如多層基底或梯度基底。諸如電晶體、二極體、電容器、電阻器等的元件可形成於半導體基底中及/或半導體基底上，且可藉由由例如半導體基底118上的一或多個介電層中的金屬化圖案來形成的內連線結構120內連，以形成積體電路。

元件102A及元件102B更包括進行外部連接的焊墊，諸如鋁焊墊。焊墊位於可稱為積體電路晶粒的對應主動側的物件上。鈍化膜位於元件102A及元件102B上以及位於焊墊的部分上。開口貫穿鈍化膜至焊墊。

元件連接件104電性耦接至元件102A及元件102B內的對應焊墊。在元件102A及/或元件102B為裸晶片的實施例中，元件連接件104可進一步機械地處理以接觸元件102A及元件102B 中的焊墊，例如，經由鈍化膜中的開口來接觸。在元件102A及/或元件102B為封裝晶片的實施例中，重佈線結構可為兩者之間的中介將元件連接件104電性連接至元件102A/元件102B內的裸晶片。晶粒連接件104可藉由例如電鍍或類似者來形成。在一些實施例中，晶粒連接件104各自包含安置於兩個銅層104a與銅層104c之間的鎳層104b(參見例如圖1B及圖1C)。在其他實施例中，晶粒連接件104可具有不同設置及/或具有不同材料組成物。晶粒連接件104分別電性耦接元件102A及元件102B的對應積體電路。

元件102A及元件102B接合至重佈線結構108。在一些實施例中，元件102A及元件102B為使用焊料106接合至重佈線結構108的接觸件110的覆晶。接觸件110可為例如微凸塊(μ凸塊)。接觸件110的設置可與元件連接件104的設置相同。舉例而言，接觸件110可各自包括安置於兩個銅層110a與銅層110c之間的鎳層110b(參見例如圖1B及圖1C)。在其他實施例中，接觸件110的設置及/或材料組成物可不同於元件連接件104。舉例而言，在其他實施例中，接觸件110可包括銅層、銅層上方的鎳層、鎳層上方的鈀層，以及鈀層上方的金層。在其他實施例中，亦涵蓋接觸件110的其他設置及/或材料組成物。

焊料106安置於接觸件110與元件連接件104之間且將接觸件110接合至元件連接件104。如下文將更詳細地描述，焊料106可在接合前整個安置於接觸件110上、在接合前整個安置於元件連接件104上，或在接合前部分安置於接觸件110及元件連接件104上。接合製程可包括(例如，使用抓放工具)將元件102A 及元件102B置放於重佈線結構108上及回焊焊料106。在回焊期間，金屬間化合物可形成於元件連接件104與焊料106之間的界面處，且金屬間化合物可同樣形成於接觸件110與焊料106之間的界面處。此等界面處的金屬間化合物的材料組成物可相同或不同，且可取決於接觸件110、元件連接件104以及焊料106的組成物。金屬間化合物的實例組成物包含：銅、鎳以及焊料(例如，錫/銀/銅)組成物；銅及焊料(例如，錫/銀/銅)組成物；或類似者。

可選的底部填充劑112可安置於重佈線結構108與元件102A/元件102B之間。在此類實施例中，底部填充劑112可安置於接觸件110、焊料106以及元件連接件104周圍。此外，包封體114可安置於元件102A及元件102B周圍，以包封元件102A及元件102B。包封體114可包括模塑化合物、環氧樹脂或類似者。包封體114可更包括填料，諸如矽石或類似者。在包含底部填充劑112的實施例中，包封體114可與底部填充劑112的圓角形成界面。在其他實施例中，包封體114可為安置於重佈線結構108與元件102A/元件102B之間的模塑底部填充劑，諸如安置於接觸件110、焊料106以及元件連接件104周圍。在此類實施例中，省略底部填充劑112且使用包封體114替換底部填充劑112。此外，儘管圖1A示出暴露元件102A及元件102B的頂部表面的包封體114，但在一些實施例中，元件102A及元件102B可由包封體114覆蓋。在暴露元件102A及元件102B的實施例中，可實現元件102A及/或元件102B的散熱改良。

元件102A及元件102B可接合至重佈線結構108，以使得元件102A與元件102B以距離D1而實體上分離(參見圖1B及 圖1C)。可沿平行於重佈線結構108的主表面(例如，如圖1B及圖1C中所示出的重佈線結構108的頂部表面或底部表面)的線來量測距離D1。在一些實施例中，選擇距離D1以考慮元件尺寸變化且減小安置於元件102A與元件102B之間的區域的正下方的重佈線結構108的導電跡線的應力。在考慮此等因素的實施例中，距離D1可介於50微米至300微米的範圍內。

重佈線結構108包含多個重佈線層(有時稱為重佈線)116A、重佈線層116B以及重佈線層116C，所述重佈線層各自包括導電跡線。重佈線層116A、重佈線層116B以及重佈線層116C可包括任何合適的金屬，諸如銅、鋁，或類似者。在圖1A的定向中，重佈線層116C安置於重佈線層116B上方，重佈線層116B進一步安置於重佈線層116A上方。舉例而言，重佈線層116C安置為離元件102A及元件102B最近，且重佈線層116A安置為離元件102A及元件102B最遠。儘管在重佈線結構108中示出三個重佈線層116A、重佈線層116B以及重佈線層116C；但理解，重佈線結構108可包括任何數目的重佈線層。

重佈線層116A、重佈線層116B以及重佈線層116C可各自具有寬度為約2微米或小於2微米的導電跡線，且重佈線層116A、重佈線層116B以及重佈線層116C的導電跡線之間的間隔可為約2微米或小於2微米。在各種實施例中，導電跡線的寬度可用以指代俯視視圖中的導電跡線的相對側壁之間的距離。此等尺寸/間隔的導電跡線可稱為「細間距」(“fine pitch”)。在一些實施例中，重佈線層116A、重佈線層116B以及重佈線層116C可各自具有寬度不小於1微米的導電跡線，且重佈線層116A、重佈線 層116B以及重佈線層116C的導電跡線之間的間隔可為不小於1微米。

此外，重佈線層116A、重佈線層116B以及重佈線層116C中的每一者的厚度可介於1微米至5微米的範圍內。在各種實施例中，導電跡線的厚度可用以指代橫截面視圖中的導電跡線的頂部表面與底部表面之間的距離。在一些實施例中，重佈線層116A、重佈線層116B以及重佈線層116C可各自具有與重佈線結構108中的其他重佈線層相同的厚度、相同的寬度及/或導電跡線之間的相同的間隔。在其他實施例中，重佈線層116A、重佈線層116B以及重佈線層116C中的一或多者可具有不同的(例如，更大的)厚度、寬度及/或間隔。舉例而言，在一些實施例中，重佈線層116A及重佈線層116C可為將訊號的佈線提供至元件102A及元件102B/自元件102A及元件102B提供訊號的佈線的訊號層，且重佈線層116A及重佈線層116C包含用於增加佈線密度的細間距導電跡線。此外，在一些實施例中，重佈線層116B可提供電力線及/或接地線，電力線及/或接地線包含比重佈線層116A及重佈線層116C的導電跡線具有更大厚度、寬度及/或間隔的導電跡線。在此類實施例中，重佈線層116B的相對較厚的導電跡線可進一步提供電磁(electromagnetic；EM)屏蔽且減小重佈線層116A及重佈線層116C的訊號線之間的干擾。舉例而言，在此類實施例中，重佈線層116B可具有介於4微米至5微米的範圍內的厚度，以便在(例如，具有2微米或小於2微米的厚度的)細間距重佈線層116A與細間距重佈線層116C之間提供適當EM屏蔽。由於重佈線層116B安置於重佈線層116A與重佈線層116C之間，因此可藉由重 佈線層116B來實現EM屏蔽。在其他實施例中亦涵蓋重佈線層的其他尺寸及設置。

重佈線層116A、重佈線層116B以及重佈線層116C藉由導電通孔120B、導電通孔120C以及導電通孔120D電性內連。具體而言，導電通孔120B自重佈線層116A延伸至重佈線層116B，且將重佈線層116A電性連接至重佈線層116B；導電通孔120C自重佈線層116B延伸至重佈線層116C，且將重佈線層116B電性連接至重佈線層116C；以及導電通孔120D自重佈線層116C延伸至接觸件110，且將重佈線層116C電性連接至接觸件110。重佈線結構更包含導電通孔120A及導電通孔120E，導電通孔120A及導電通孔120E自重佈線層120A延伸至導電連接件122且將重佈線層116A電性連接至導電連接件122。

導電連接件122安置於重佈線結構108的與元件102A及元件102B相對的一側上。重佈線層116A、重佈線層116B以及重佈線層116C連同導電通孔120A、導電通孔120B、導電通孔120C、導電通孔120D以及導電通孔120E一起將元件102A及元件102B電性連接至導電連接件122。導電連接件122可為BGA連接件、焊料球、焊料蓋、金屬柱、C4凸塊、微凸塊、化學鍍鎳鈀浸金技術(electroless nickel-electroless palladium-immersion gold；ENEPIG)形成的凸塊，或類似者。導電連接件122可包含導電材料，諸如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似者，或其組合。在一些實施例中，導電連接件122包含銅層、銅層上的鎳層，以及鎳層上的焊料層。可使用用於導電連接件122的其他設置。

導電連接件122包含功能連接件122A。功能連接件122A 可用以將封裝100電性連接至另一電子組件(例如，封裝基底410，參見圖4K)，另一電子組件諸如另一元件、封裝基底、插入件(interposer)、主機板，或類似者。在各種實施例中，功能連接件122A藉由重佈線結構108的電子組件電性連接至元件102A及元件102B。具體而言，功能連接件122A藉由導電通孔120A及導電通孔120E電性連接至重佈線層116A。在一些實施例中，導電通孔120A及導電通孔120E經堆疊。舉例而言，延伸穿過導電通孔120A的中心的縱向軸線亦延伸穿過導電通孔120E的中心。在一些實施例中，歸因於用以形成通孔120A及通孔120E的製程(如下文更詳細地描述)，導電通孔120A及導電通孔120E可各自具有截圓錐(truncated cone)形狀，其中每一截圓錐形狀的通孔的較小直徑安置於導電通孔120A與導電通孔120E之間的界面處。舉例而言，導電通孔120A的直徑在朝向重佈線層116A遠離導電通孔120E的方向上增大，且導電通孔120E的直徑在朝向連接件122遠離導電通孔120A的方向上增大。

圖2A、圖2B以及圖2C示出(例如，圖1A的區域200中的)功能連接件122A、導電通孔120A以及導電通孔120E的詳細視圖。圖2A、圖2B以及圖2C分別示出通孔120A及通孔120E的三個可能的設置200A、設置200B以及設置200C，通孔120A及通孔120E將功能連接件122A電性連接至重佈線層116A。

導電通孔120A及導電通孔120E包含安置於導電通孔120A與導電通孔120E之間的界面處的一或多個晶種層202。晶種層202可進一步沿導電通孔120A及導電通孔120E的側壁及側向表面來安置。在一些實施例中，晶種層202各自包括一或多種 導電材料，諸如安置於鈦層上的銅層。

如上文所論述，導電通孔120A及導電通孔120E可各自具有截圓錐形狀，其中對應截圓錐的較小直徑安置於導電通孔120A與導電通孔120E之間的界面處。具體而言，導電通孔120A具有導電通孔120A與導電通孔120B之間的界面處的直徑D2，且導電通孔120E具有導電通孔120A與導電通孔120B之間的界面處的直徑D3。在一些實施例中，直徑D2小於(例如，如圖2A及圖2C中所示出)或等於(例如，如圖2B中所示出)直徑D3。在實施例中，直徑D2可介於約5微米至45微米的範圍內，且直徑D3可介於25微米至60微米的範圍內。舉例而言，在圖2A中，直徑D2可介於25微米至45微米的範圍內，且直徑D3可為45微米。作為另一實例，在圖2B中，直徑D2及直徑D3可各自為45微米。在實施例中，直徑D2與直徑D3的比率可介於0.2至1.0的範圍內。此外，在一些實施例(如圖2C中所示出)中，單個導電通孔120E可連接至多個實體上分離的導電通孔120A。在一些實施例中，導電通孔120A及導電通孔120E在俯視視圖中為圓形。在當導電通孔120A及導電通孔120E為圓形時的此類實施例中，可降低導電通孔120A與導電通孔120E之間的界面處的應力集中。在其他實施例中，導電通孔120A及導電通孔120E可具有不同尺寸、形狀及/或設置。舉例而言，導電通孔120A及導電通孔120E中的一或多者可在俯視視圖中具有橢圓形、矩形或其他多邊形形狀。

如下文更詳細地描述，導電通孔120E可與導電連接件122同時形成，以使得導電通孔120E與導電連接件122之間無界 面。在一些實施例中，導電連接件122的直徑D4大於導電通孔120E的直徑D2。舉例而言，直徑D4與直徑D2的比率可介於4：1至5：1的範圍內。在一些實施例中，導電連接件122可各自在俯視視圖中具有橢圓形形狀。在導電連接件122為橢圓形時的此類實施例中，直徑D4可指代橢圓形的短軸的尺寸。在另一實施例中，導電連接件122中的每一者在俯視視圖中具有圓形形狀，此可減小或防止導電通孔120E與導電連接件122之間的界面處的應力。在其他實施例中，導電連接件122中的每一者具有不同形狀，諸如矩形或其他多邊形。

返回參考圖1A，在一些實施例中，導電連接件122可更包含虛設連接件122B。虛設連接件122B與功能連接件122A相鄰安置。虛設連接件122B可用以減小功能連接件122A上的應力，以及改良在重佈線結構108與藉由連接件122接合至重佈線結構108的其他電子組件之間施加底部填充劑期間的毛細流動。虛設連接件122B可並不提供任何電子功能性。舉例而言，虛設連接件122B可與元件102A及元件102B電隔離。

由於虛設連接件122B與元件102A及元件102B電隔離，因此虛設連接件可並不藉由任何導電特徵來實體上連接至重佈線結構108的任何重佈線層。如此，虛設連接件122B對重佈線結構108的介電層(例如，介電層118A及介電層118E，下文更詳細地描述)的黏著力可較弱。為解決黏著力問題，在一些實施例中，虛設連接件122B可機械地耦接至導電通孔120E，此有助於以改良的黏著力將虛設連接件122B嵌入介電層118E中。

圖3示出(例如，圖1A的區域300中的)虛設連接件 122B及導電通孔120E的詳細視圖。導電通孔120E包含安置於導電通孔120E與介電層118A/介電層118E之間的界面處的一或多個晶種層202。舉例而言，晶種層202可沿導電通孔120E的側壁及側向表面來安置。在一些實施例中，晶種層202包括一或多種導電材料，諸如安置於鈦層上的銅層。

導電通孔120E可並不將虛設連接件122B實體上連接至或電性連接至重佈線結構108中的任何其他導電特徵(例如，導電通孔120A或重佈線層)。舉例而言，介電層118F可持續覆蓋與虛設連接件122B相對的導電通孔120E的整個表面。如此，包括連接至虛設連接件122B的導電通孔120E可並不影響重佈線結構108內的佈線空間(例如，導電通孔120A或重佈線層116A的間隔)。舉例而言，由於重佈線層116A可包含細間距導電跡線，因此根據設計規則視角，直接相鄰的聚合物層(例如，介電層118A)中的細間距導電跡線周圍的區域可為禁用區，且在此等區中可禁用導電通孔。如此，藉由在介電層118E中僅包含導電通孔120E，可在不違反任何設計規則的情況下錨定虛設連接件122B。連接至虛設連接件122B的導電通孔120E可與連接至功能連接件122A的導電通孔120E同時形成且具有相同尺寸及設置(參見圖1A、圖2A、圖2B以及圖2C)。在其他實施例中，虛設連接件122B並不機械地連接至或電性連接至重佈線結構108中的任何導電通孔。

導電通孔120A、導電通孔120B、導電通孔120C、導電通孔120D以及導電通孔120E形成於對應介電層118A、介電層118B、介電層118C、介電層118D以及介電層118E中的開口中，導電通孔120A、導電通孔120B、導電通孔120C、導電通孔120D 以及導電通孔120E延伸穿過對應介電層118A、介電層118B、介電層118C、介電層118D以及介電層118E。導電通孔120A、導電通孔120B、導電通孔120C、導電通孔120D以及導電通孔120E可包括任何導電材料，諸如銅，或類似者。在一些實施例中，導電通孔120A、導電通孔120B、導電通孔120C、導電通孔120D以及導電通孔120E中的一或多者在開口中可為保形的，以使得導電通孔沿對應介電層的側壁的厚度實質上等於導電通孔的側向部分的厚度(參見例如，圖1B的導電通孔120B以及導電通孔120C)。在其他實施例中，一或多個導電通孔120A、導電通孔120B、導電通孔120C、導電通孔120D以及導電通孔120E可為非保形的，且導電通孔120A、導電通孔120B、導電通孔120C、導電通孔120D以及導電通孔120E沿對應介電層的側壁的厚度可不同於導電通孔的側向部分的厚度。在一些實施例中，導電通孔120A、導電通孔120B、導電通孔120C、導電通孔120D以及導電通孔120E可各自填充導電通孔所安置於的對應開口的至少50%。在一些實施例中，導電通孔120A、導電通孔120B、導電通孔120C、導電通孔120D以及導電通孔120E可為已填充通孔，且完全填充導電通孔所安置於的對應開口(參見例如圖1C的導電通孔120A、導電通孔120B、導電通孔120C、導電通孔120D以及導電通孔120E)。

導電通孔120A、導電通孔120B、導電通孔120C、導電通孔120D以及導電通孔120E中的每一者可或可並不與安置於對應導電通孔120A、導電通孔120B、導電通孔120C、導電通孔120D以及導電通孔120E上方及/或下方的其他導電通孔120A、導電通孔120B、導電通孔120C、導電通孔120D以及導電通孔120E堆 疊。圖1B示出並不堆疊的導電通孔120A、導電通孔120B、導電通孔120C、導電通孔120D以及導電通孔120E，而圖1C示出堆疊的導電通孔120A、導電通孔120B、導電通孔120C、導電通孔120D以及導電通孔120E(標示為堆疊通孔120F)。堆疊通孔120F可包含任何數目的多個導電通孔120A、導電通孔120B、導電通孔120C、導電通孔120D以及導電通孔120E。舉例而言，在圖3C中，第一堆疊通孔120F包含導電通孔120B及導電通孔120C；第二堆疊通孔120F包含導電通孔120A、導電通孔120B、導電通孔120C以及導電通孔120E；且第三堆疊通孔120F包含導電通孔120B、導電通孔120C以及導電通孔120D。此等設置意欲為非限制性的，且亦可使用堆疊通孔的其他設置。在一些實施例中，堆疊通孔120F的縱向軸線延伸穿過堆疊通孔120F的導電通孔120A部分、導電通孔120B部分、導電通孔120C部分、導電通孔120D部分及/或導電通孔120E部分中的每一者的中心。在一些實施例中，不堆疊的導電通孔各自具有縱向軸線，所述縱向軸線自導電通孔上方及/或下方的其他導電通孔的對應縱向軸線偏移。儘管堆疊通孔120F示出為已填充通孔，但在其他實施例中，多個堆疊通孔120F中的一或多者可為保形通孔。

重佈線結構108更包含介電層118A、介電層118B、介電層118C、介電層118D以及介電層118E，重佈線層116A、重佈線層116B以及重佈線層116C以及導電通孔120A、導電通孔120B、導電通孔120C、導電通孔120D以及導電通孔120E安置於所述介電層中。如下文將更詳細地描述，在一些實施例中，在將元件晶粒102A及元件晶粒102B接合至重佈線結構108之前逐次形成介電 層118A、介電層118B、介電層118C以及介電層118D。如此，由於不必擔心用於介電層118A、介電層118B、介電層118C以及介電層118D的高溫固化製程對元件102A或元件102B的元件性能的不利影響，因此介電層118A、介電層118B、介電層118C以及介電層118D的熱預算可相對較大。因此，可存在介電層118A、介電層118B、介電層118C以及介電層118D的最小固化溫度考慮因素，且介電層118A、介電層118B、介電層118C以及介電層118D可各自包括聚合物，諸如聚苯并噁唑(polybenzoxazole；PBO)、苯并環丁烯(benzocyclobutene；BCB)、(例如，具有大於170℃的固化溫度的)高固化溫度聚醯亞胺、低固化溫度聚醯亞胺(例如，小於170℃的固化溫度)或類似者。介電層118A、介電層118B、介電層118C以及介電層118E中的每一者可具有介於2微米至7微米的範圍內的厚度。

在一些實施例中，應力緩衝層118F包含介電層118A及介電層118E，且用以減小導電連接件122與重佈線層116A之間的應力。在重佈線層116A包含(例如，具有2微米或小於2微米的間距的)細間距跡線且用於高密度訊號佈線的實施例中，應力減小可尤其有益。如圖2A、圖2B以及圖2C中所繪示，應力緩衝層118F具有厚度T3，厚度T3為(具有厚度T1的)介電層118A及(具有厚度T2的)介電層118E的組合厚度。在一些實施例中，應力緩衝層118F的厚度T3介於5微米至25微米的範圍內。在一些實施例中，當圖1A、圖1B以及圖1C中的重佈線層116A具有2微米或小於2微米的間距時，應力緩衝層118F的厚度T3為至少15微米，以便在導電連接件122與重佈線層116A之間提供充分 的應力釋放。

此外，介電層118A的厚度T1可或可不等於介電層118E的厚度T2。介電層118A及介電層118E可或可不具有相同材料組成物。舉例而言，介電層118E可比介電層118A更軟(例如，具有更低模數)，以便減小由導電連接件122施加於重佈線層116A、重佈線層116B以及重佈線層116C上的應力。舉例而言，介電層118E可具有介於2季帕(GPa)至4季帕的範圍內的模數，以減小由導電連接件122施加的應力。在一些實施例中，在元件102A及元件102B接合至重佈線結構108之後形成介電層118E。如此，介電層118E可包括(例如，具有小於170℃的固化溫度的)低固化溫度聚醯亞胺，以便防止損壞元件102A及元件102B。介電層118E亦可使用其他材料。

圖4A至圖4K示出根據各種實施例的形成封裝的各種中間製程步驟。在圖4A至圖4K中，所形成封裝的各種特徵可類似於上文關於圖1A、圖1B、圖1C、圖2A、圖2B、圖2C以及圖3所描述的彼等特徵，其中相同附圖標號表示相同構件。上文關於圖1A、圖1B、圖1C、圖2A、圖2B、圖2C以及圖3的構件所描述的各種實施例適用於圖4A至圖4K，且為簡潔起見不在本文中重複。

圖4A示出載子基底400及形成於載子基底400上的釋放層402的橫截面視圖。圖4A中示出單個封裝區，但多個封裝區可安置於載子基底400上方，以使得多個封裝可同時形成於載子基底400上方，且應用後續單體化製程以分離多個封裝中的每一者。

載子基底400可為玻璃載子基底、陶瓷載子基底或類似者。載子基底400可為晶圓，以使得多個封裝可同時形成於載子基底400上。釋放層402可由聚合物類材料形成，可將所述聚合物類材料連同載子基底400一起自將在後續步驟中形成的上覆結構移除。在一些實施例中，釋放層402為在加熱時失去其黏著特性的環氧類熱釋放材料，諸如光-熱轉換(light-to-heat-conversion；LTHC)釋放塗佈。在其他實施例中，釋放層402可為在暴露於UV光時失去其黏著特性的紫外線(ultra-violet；UV)黏膠。釋放層402可配製為液體且經固化，可為層壓於載子基底400上的層壓膜，或可為類似者。可將釋放層402的頂部表面水平化，且所述頂部表面可具有高度平面性。

如圖4A中所進一步示出，介電層118A沈積於釋放層402上且在釋放層402上圖案化。介電層118A的底部表面可與釋放層402的頂部表面接觸。在一些實施例中，介電層118A可藉由任何可接受的沈積製程來形成，所述沈積製程諸如旋轉塗佈、化學氣相沈積(chemical vapor deposition；CVD)、層壓、類似者，或其組合。在沈積後，介電層118A隨後經圖案化以形成開口以暴露緊密下覆層(例如，釋放層402)的部分。可藉由可接受的製程，諸如藉由當介電層為感光性材料時將介電層118A暴露於光或藉由使用例如非等向性蝕刻來進行蝕刻，以進行圖案化。介電層118A中的開口的圖案可對應於隨後形成的導電通孔120A(參見圖1A及圖4B)的圖案。

圖4B示出介電層118A上方的金屬化圖案的形成。金屬化圖案包含導電通孔120A及重佈線層116A。作為形成金屬化圖 案的實例，晶種層形成於介電層118A上方。在一些實施例中，晶種層為金屬層，所述金屬層可為包括由不同材料形成的多個子層的單層或複合層。在一些實施例中，晶種層包括鈦層及鈦層上方的銅層。晶種層可使用例如PVD或類似者來形成。晶種層可經沈積以延伸穿過介電層118A中的開口。光阻隨後形成於晶種層上且在晶種層上圖案化。光阻可藉由旋轉塗佈或類似者來形成，且可暴露於光以用於圖案化。光阻的圖案對應於重佈線層116A。圖案化形成貫穿光阻的開口以暴露晶種層。導電材料形成於光阻的開口中，且形成於晶種層的暴露部分上。導電材料可藉由鍍覆形成，所述鍍覆諸如電鍍或無電式鍍覆，或類似者。導電材料可包括金屬，如銅、鈦、鎢、鋁，或類似者。隨後，移除上方未形成導電材料的光阻及晶種層的部分。可藉由可接受的灰化(ashing)製程或剝離製程來移除光阻，諸如使用氧電漿或類似者。一旦移除光阻，則諸如藉由使用可接受的蝕刻製程(諸如藉由濕式蝕刻或乾式蝕刻)來移除晶種層的暴露部分。晶種層的剩餘部分及導電材料形成(包含導電通孔120A及重佈線層116A的)金屬化圖案。

圖4C示出：介電層118A及重佈線層116A上方的介電層118B、介電層118C以及介電層118D；重佈線層116B及重佈線層116C以及導電通孔120B及導電通孔120C的形成。可使用關於介電層118A所描述的類似製程來執行介電層118B、介電層118C以及介電層118D的沈積及圖案化。可使用關於導電通孔120A所描述的類似製程來執行導電通孔120B及導電通孔120C的形成，且可使用關於重佈線層116A所描述的類似製程來執行重佈線層116B及重佈線層116C的形成。導電通孔120A、導電通孔 120B以及導電通孔120C中的一或多者可或可並不完全填充對應介電層118A、介電層118B以及介電層118D中的開口。可例如藉由用以形成導電通孔的鍍覆製程的控制參數(例如，化學物質)來控制導電通孔填充對應介電層中的開口的量。開口在介電層118D中經圖案化以暴露重佈線層116C的部分。

在圖4D中，接觸件110形成於介電層116C上方且貫穿介電層116C。接觸件110電性連接至重佈線層116C，且可使用關於重佈線層116A及導電通孔120所描述的類似製程來執行接觸件110的形成。如藉由圖4D所進一步示出，焊料106可視情況經由諸如蒸鍍、電鍍、列印、焊料轉移、植球或類似者的方法來形成於接觸件110上。在其他實施例中，焊料106可省去在接合元件102A及元件102B前形成於接觸件110上(參見圖4E)。舉例而言，在接合前，焊料106可僅形成於元件102A及元件102B的元件連接件104上(參見圖4E)。

在圖4E中，元件102A及元件102B接合(例如，覆晶接合)至接觸件110。元件102A及元件102B電性連接至重佈線層116A、重佈線層116B以及重佈線層116C，此可提供(例如，元件102A與元件102B之間的)訊號佈線、電力線、接地線、其組合，或類似者。接合元件102A及元件102B可包含使用焊料106將接觸件110接合至元件102A及元件102B的元件連接件104。在各種實施例中，焊料106的部分可或可不在接合元件102A及元件102B前安置於接觸件104上。

在圖4F中，可選地將底部填充劑112配製於介電層118D與元件102A及元件102B之間。底部填充劑112可安置於接觸件 104、接觸件110以及焊料106周圍。底部填充劑112可在元件102A及元件102B附接後藉由毛細流動製程來形成，或可在元件102A及元件102B附接前藉由合適的沈積方法來形成。

如藉由圖4F所進一步示出，包封體114形成於各種組件上(例如，形成於元件102A及元件102B周圍以及底部填充劑112(若存在)周圍)。包封體114可為模塑化合物、環氧樹脂，或類似者，且可藉由壓縮模塑(compression molding)、轉移模塑或類似者來施加。在一些實施例中，包封體114為模塑底部填充劑，且可省略底部填充劑112。包封體114可更包括填料，諸如矽石或類似者。包封體114可以液體態配製於元件102A/元件102B周圍。在配製包封體114後，可執行固化製程以硬化包封體114。

在固化後，包封體114可經歷可選的平坦化製程(例如，機械研磨、化學機械研磨(chemical mechanical polish；CMP)或類似者)以改良包封體114的頂部表面的平面性。在一些實施例中，平坦化製程可暴露元件102A及元件102B中的一或多者(參見圖4G)。在一些實施例中，平坦化製程可進一步平坦化元件102A及元件102B中的一或多者，尤其在元件102A及元件102B具有不同高度的實施例中。舉例而言，在圖4G中，藉由平坦化製程，元件102B的高度已相較於圖4F而減小。

在圖4H中，執行載子基底剝離以自重佈線結構(例如，介電層118A)拆離載子基底400。根據一些實施例，剝離包含將諸如雷射光或UV光的光投射於釋放層402上，以使釋放層402在受到光的熱能下分解且可移除載子基底400。隨後結構翻轉且使用不同的釋放層406置放於不同的載子基底404上。載子基底404 可類似於載子基底400，且釋放層406可類似於釋放層402。

在圖4I中，介電層118E沈積於介電層118A上且在介電層118A上圖案化。介電層118E可或可不與介電層118A由相同材料形成。在一些實施例中，介電層118E可藉由任何可接受的沈積製程來形成，所述沈積製程諸如旋轉塗佈、CVD、層壓、類似者，或其組合。在沈積後，介電層118E隨後經圖案化以形成開口408以暴露緊下覆層的部分。舉例而言，開口408可暴露導電通孔120A。開口408(例如，開口408A)的至少一部分可在不暴露任何導電通孔的情況下暴露下覆介電層118A。可藉由可接受的製程，諸如藉由當介電層為感光性材料時將介電層118E暴露於光或藉由使用例如非等向性蝕刻來進行蝕刻，以進行圖案化。

介電層118E中的開口408的圖案可對應於隨後形成的導電通孔120E(參見圖1A及圖4J)的圖案。此外，藉由開口408的圖案化製程，開口408的直徑可在朝向介電層118A/導電通孔120A的方向上持續減小。導電通孔120A的直徑可同樣(例如，藉由關於圖4A所描述的圖案化製程)朝向介電層118E/開口408持續減小。

圖4J示出介電層118E上方的金屬化圖案的形成。金屬化圖案包含導電通孔120E及導電連接件122。導電連接件122包含功能連接件122A及可選虛設連接件122B。作為形成金屬化圖案的實例，晶種層形成於介電層118E上方。在一些實施例中，晶種層為金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及鈦層上方的銅層。晶種層可使用例如PVD或類似者來形成。晶種層可經沈積 以延伸穿過介電層118E中的開口。光阻隨後形成於晶種層上且在晶種層上圖案化。光阻可藉由旋轉塗佈或類似者來形成，且可暴露於光以用於圖案化。光阻的圖案對應於導電連接件122。圖案化形成貫穿光阻的開口以暴露晶種層。導電材料形成於光阻的開口中且形成於晶種層的暴露部分上。導電材料可藉由鍍覆形成，所述鍍覆諸如電鍍或無電式鍍覆，或類似者。導電材料可包括金屬，如銅、鈦、鎢、鋁，或類似者。隨後，移除上方未形成導電材料的光阻及晶種層的部分。可藉由可接受的灰化製程或剝離製程來移除光阻，諸如使用氧電漿或類似者。一旦移除光阻，則諸如藉由使用可接受的蝕刻製程(諸如藉由濕式蝕刻或乾式蝕刻)移除晶種層的暴露部分。晶種層的剩餘部分及導電材料形成(包含導電通孔120E及導電連接件122的)金屬化圖案。隨後，焊料區可經由諸如蒸鍍、電鍍、列印、焊料轉移、植球或類似者的方法來形成於導電連接件122上。因此，可使用上文在圖4A至圖4J中所描述的製程來形成根據實施例的重佈線結構108。

在圖4K中，執行載子基底剝離以自重佈線結構108以及元件102A及元件102B拆離載子基底404。根據一些實施例，剝離包含將諸如雷射光或UV光的光投射於釋放層406上，以使釋放層406在受到光的熱能下分解且可移除載子基底404。單體化製程隨後藉由沿(例如，鄰接封裝區之間的)切割道(scribe line)區進行切割(sawing)來執行。切割將包含元件102A及元件102B的封裝自其他形成於載子基底400及載子基底404上的封裝而單體化。

圖4K進一步示出使用導電連接件122將基底410接合 至重佈線結構108。封裝基板410可由半導體材料製成，諸如，矽、鍺、鑽石，或類似者。或者，亦可使用化合物材料，諸如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、矽鍺碳化物、磷化砷化鎵、磷化鎵銦、此等的組合及類似者。此外，封裝基底410可為SOI基底。一般而言，SOI基底包含半導體材料層，所述半導體材料諸如磊晶矽、鍺、矽鍺、SOI、絕緣層上矽鍺(SiGe on insulator；SGOI)，或其組合。在一個替代性實施例中，封裝基底410基於諸如玻璃纖維強化樹脂芯的絕緣芯。一個實例芯材料為諸如FR4的玻璃纖維樹脂。芯材料的替代例包含雙馬來醯亞胺三嗪BT樹脂(bismaleimide-triazine BT resin)，或替代地包含其他PCB材料或PCB膜。諸如ABF或其他層壓物的堆積膜可用於封裝基底410。

封裝基底410可包含主動元件及被動元件。如所屬領域中具通常知識者將認識到，多種元件，諸如電晶體、電容器、電阻器、此等的組合及類似者可用以生成半導體封裝的設計的結構及功能要求。可使用任何合適的方法來形成元件。

封裝基底410亦可包含金屬化層及通孔，以及金屬化層及通孔上方的接合焊墊。金屬化層可形成於主動元件及被動元件上方，且設計以連接各種元件以形成功能電路。金屬化層可由介電質(例如低k介電材料)及導電材料(例如銅)的交替層形成，其中通孔內連導電材料層，且可經由任何合適的製程(諸如沈積、鑲嵌(damascene)、雙鑲嵌(dual damascene)，或類似者)來形成。在一些實施例中，封裝基底410實質上不含主動元件及被動元件。

在一些實施例中，導電連接件122可回焊以將重佈線結構108附接至封裝基底410的接合焊墊。導電連接件122將基底 410(包含基底410中的金屬化層)電性耦接至及/或實體上耦接至重佈線結構108，重佈線結構108繼而將基底410電性耦接至元件102A及元件102B。在一些實施例中，被動元件(例如，表面安裝元件(surface mount devices；SMDs))可與導電連接件122接合至封裝基底410的相同表面。

在使用在重佈線結構108附接至基底410後剩餘的環氧基焊劑的環氧基部分中的至少一些來回焊導電連接件122之前，導電連接件122可具有形成於其上的環氧基焊劑(未繪示)。此剩餘環氧基部分可充當底部填充劑以減小應力且保護由導電連接件122的回焊而產生的接合點。在一些實施例中，底部填充劑可形成於重佈線結構108與基底410之間，且包圍導電連接件122。底部填充劑可在重佈線結構108附接後藉由毛細流動製程來形成，或可在重佈線結構108附接前藉由合適的沈積方法來形成。

亦可包含其他特徵及製程。舉例而言，可包含測試結構以輔助對3D封裝或3DIC元件的驗證測試。測試結構可包含例如形成於重佈線層中或基底上的測試焊墊，測試焊墊允許測試3D封裝或3DIC、使用探針及/或探針卡，及類似者。可對中間結構以及最終結構執行驗證測試。此外，本文中所揭露的結構及方法可結合併入對已知良好晶粒的中間驗證(intermediate verification)的測試方法來使用，以提高良率及降低成本。

圖5A及圖5B示出根據其他實施例的形成重佈線結構108的中間製程步驟。在圖5A及圖5B中，省略介電層118E，且介電層118A用作應力緩衝層以減小導電連接件122(參見圖5B)與重佈線層116A、重佈線層116B以及重佈線層116C之間的應 力。如此，介電層118A的厚度T1可大於介電層118B、介電層118C以及介電層118D的對應厚度。舉例而言，介電層118B、介電層118C以及介電層118D中的每一者的厚度可介於5微米至7微米的範圍內，而介電層118A的厚度T1可介於5微米至45微米的範圍內。在一些實施例中，當重佈線層116A具有2微米或小於2微米的間距時，介電層118A的厚度T1為至少15微米，以便在導電連接件122與重佈線層116A之間提供充分的應力釋放。藉由提供較厚的介電層118A，可在不包含介電層118E的情況下實現應力緩衝。

圖5A示出在元件102A及元件102B接合至接觸件110且介電層118A暴露後的中間形成步驟。上文在圖1A、圖1B、圖1C、圖2A、圖2B、圖2C、圖3以及圖4A至圖4H中描述了形成圖5A中所示出的特徵的各種製程步驟，其中相同附圖標號表示使用相同製程形成的相同構件。

在圖5B中，導電連接件122形成於介電層118A上方。導電連接件122包含功能連接件122A及可選虛設連接件122B。作為形成導電連接件122的實例，晶種層502形成於介電層118A上方。在一些實施例中，晶種層502為金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層502包括鈦層及鈦層上方的銅層。可使用例如PVD或類似者來形成晶種層502。光阻隨後形成於晶種層502上，且在晶種層502上圖案化。光阻可藉由旋轉塗佈或類似者來形成，且可暴露於光以用於圖案化。光阻的圖案對應於導電連接件122。圖案化形成貫穿光阻的開口以暴露晶種層502。導電材料形成於光阻的開口 中，且形成於晶種層的暴露部分上。導電材料可藉由鍍覆形成，所述鍍覆諸如電鍍或無電式鍍覆，或類似者。導電材料可包括金屬，如銅、鈦、鎢、鋁，或類似者。隨後，移除上方未形成導電材料的光阻及晶種層的部分。可藉由可接受的灰化製程或剝離製程來移除光阻，諸如使用氧電漿或類似者。一旦移除光阻，則諸如藉由使用可接受的蝕刻製程(諸如藉由濕式蝕刻或乾式蝕刻)移除晶種層的暴露部分。晶種層的剩餘部分及導電材料形成導電連接件122。隨後，焊料區可經由諸如蒸鍍、電鍍、列印、焊料轉移、植球或類似者的方法來形成於導電連接件122上。因此，可形成根據實施例的重佈線結構108。後續處理步驟可例如上文關於圖4K所描述來應用，以將封裝基底接合至重佈線結構108。

圖6A及圖6B示出根據其他實施例的形成重佈線結構108的中間製程步驟。在圖6A及圖6B中，可省略介電層118E，且介電層118A用作應力緩衝層以減小導電連接件122(參見圖6B)與重佈線層116A、重佈線層116B以及重佈線層116C之間的應力。如此，介電層118A的厚度T1可大於介電層118B、介電層118C以及介電層118D的對應厚度。舉例而言，介電層118B、介電層118C以及介電層118D中的每一者的厚度可介於5微米至7微米的範圍內，而介電層118A的厚度T1可介於5微米至45微米的範圍內。在一些實施例中，當重佈線層116A具有2微米或小於2微米的間距時，介電層118A的厚度T1為至少15微米，以便在導電連接件122與重佈線層116A之間提供充分的應力釋放。藉由提供較厚的介電層118A，可在不包含介電層118E的情況下實現應力緩衝。

圖6A示出在元件102A及元件102B接合至接觸件110且介電層118A暴露後的中間形成步驟。上文在圖1A、圖1B、圖1C、圖2A、圖2B、圖2C、圖3以及圖4A至圖4H中描述了形成圖6A中所示出的特徵的各種製程步驟，其中相同附圖標號表示使用相同製程形成的相同構件。如藉由圖6A所進一步示出，蝕刻製程應用於導電通孔120A以使導電通孔120A凹進介電層118A的頂部表面下方。使導電通孔120A凹進可於導電通孔120A上方形成介電層118A中的開口602。蝕刻製程可為選擇性蝕刻，其以比蝕刻介電層118A的速率更高的速率來蝕刻導電通孔120A。

在圖6B中，導電連接件122形成於介電層118A上方。導電連接件122可包含在無任何中間UBM特徵的情況下直接安置於重佈線層116A上的焊料區。焊料區的一部分可至少部分地延伸至介電層118A中的開口602中。焊料區可經由諸如蒸鍍、電鍍、列印、焊料轉移、植球或類似者的方法來形成於重佈線層116A上。因此，可形成根據實施例的重佈線結構108。後續處理步驟可例如上文關於圖4K所描述來應用，以將封裝基底接合至重佈線結構108。

圖7A至圖7E示出根據一些實施例的在較厚的介電層118A用作應力緩衝層時形成導電通孔120A及重佈線層116A的各種中間製程步驟。舉例而言，關於圖7A至圖7E所描述的實施例製程可結合圖5A、圖5B、圖6A以及圖6B中所描述的實施例來使用。由於沈積了相對較厚的介電層118A，因此可將導電通孔120A及重佈線層116A的形成列入考量，以便為重佈線層116A的頂部表面提供充分的水平構形。

圖7A示出在載子基底400及釋放膜402上圖案化後的介電層118A。介電層118A可用以作為隨後形成的導電特徵的應力緩衝層，且在一些實施例中可具有介於5微米至45微米的範圍內的厚度。在一些實施例中，當重佈線層116A具有2微米或小於2微米的間距時，介電層118A的厚度T1為至少15微米，以便在導電連接件122與重佈線層116A之間提供充分的應力釋放。開口在介電層118A中圖案化以暴露釋放膜402的部分。介電層118A的沈積及圖案化可類似於上文在圖4A中所描述的沈積及圖案化，且為簡潔起見不在本文中重複。

在圖7B中，導電材料702形成於介電層118A上方且形成於介電層118A的開口中。作為形成導電材料702的實例，晶種層704形成於介電層118A上方。在一些實施例中，晶種層704為金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層704包括鈦層及鈦層上方的銅層。晶種層704可使用例如PVD或類似者來形成。導電材料702形成於晶種層704上。導電材料702可藉由鍍覆形成，所述鍍覆諸如電鍍或無電式鍍覆，或類似者。導電材料702可包括金屬，如銅、鈦、鎢、鋁，或類似者。

在圖7C中，平坦化製程(例如，機械研磨、CMP，或類似者)施加於導電材料702的頂部表面(參見圖7B)及介電層118A的頂部表面。在一些實施例中，平坦化製程將導電材料702的頂部表面水平化以定義導電通孔120A。舉例而言，導電通孔120A的頂部表面比平坦化之前的導電材料702具有更高的平面性程度。此外，在平坦化後，導電通孔120A的頂部表面與介電層118A的 頂部表面可實質上共平面。

在圖7D中，晶種層706形成於介電層118A及導電通孔120A上方。在一些實施例中，晶種層706為金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層706包括鈦層及鈦層上方的銅層。晶種層706可使用例如PVD或類似者來形成。

如亦在圖7D中所示出，光阻708形成於晶種層706上且在晶種層706上圖案化。光阻可藉由旋轉塗佈或類似者來形成，且可暴露於光以用於圖案化。光阻708的圖案對應於重佈線層116A(參見圖7E)。圖案化形成貫穿光阻的開口以暴露晶種層706。

在圖7E中，導電材料(例如，重佈線層116A)形成於光阻708的開口中且形成於晶種層706的暴露部分上。導電材料可藉由鍍覆形成，所述鍍覆諸如電鍍或無電式鍍覆或類似者。導電材料可包括金屬，如銅、鈦、鎢、鋁，或類似者。隨後，移除上方未形成導電材料的光阻708及晶種層706的部分。可藉由可接受的灰化製程或剝離製程來移除光阻708，諸如使用氧電漿或類似者。一旦移除光阻708，則諸如藉由使用可接受的蝕刻製程(諸如藉由濕式蝕刻或乾式蝕刻)移除晶種層706的暴露部分。晶種層706的剩餘部分及導電材料形成重佈線層116A。

圖8A至圖8E示出根據替代性實施例的在較厚的介電層118A用作應力緩衝層時形成導電通孔120A及重佈線層116A的各種中間製程步驟。舉例而言，關於圖8A至圖8E所描述的實施例製程可結合圖5A、圖5B、圖6A以及圖6B中所描述的實施例來使用。由於沈積了相對較厚的介電層118A，因此可將導電通孔 120A及重佈線層116A的的形成列入考量，以便為重佈線層116A的頂部表面提供充分的水平構形。

圖8A示出在載子基底400及釋放膜402上圖案化後的介電層118A。介電層118A可用作用於隨後形成的導電特徵的應力緩衝層，且在一些實施例中可具有介於5微米至45微米的範圍內的厚度T1。在一些實施例中，當重佈線層116A具有2微米或小於2微米的間距時，介電層118A的厚度T1為至少15微米，以便在導電連接件122與重佈線層116A之間提供充分的應力釋放。開口802在介電層118A中圖案化以暴露釋放膜402的部分。介電層118A的沈積及圖案化可類似於上文在圖4A中所描述的沈積及圖案化，且為簡潔起見不在本文中重複。介電質118中的開口802的直徑D5可相對較大(例如，大於圖4A或圖7A的實施例)。舉例而言，在一些實施例中，直徑D5可介於25微米至45微米的範圍內。

在圖8B中，晶種層803形成於介電層118A上方且形成於開口802(參見圖8A)中。在一些實施例中，晶種層803為金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層803包括鈦層及鈦層上方的銅層。晶種層803可使用例如PVD或類似者來形成。

如亦在圖8B中所示出，光阻804形成於晶種層803上且在晶種層803上圖案化。光阻804可藉由旋轉塗佈或類似者來形成且可暴露於光以用於圖案化，以定義暴露晶種層803的開口806。開口806可安置於開口802內且部分地暴露開口802中的晶種層803的部分。舉例而言，開口806的寬度小於開口802的寬 度。

在圖8C中，導電材料808形成於光阻804的開口806中且形成於晶種層803的暴露部分上。導電材料808可藉由鍍覆形成，所述鍍覆諸如電鍍或無電式鍍覆，或類似者。導電材料808可包括金屬，如銅、鈦、鎢、鋁，或類似者。在形成導電材料808後，移除光阻804。可藉由可接受的灰化製程或剝離製程來移除光阻804，諸如使用氧電漿或類似者。導電材料808可用以改良在後續鍍覆步驟中形成的重佈線層116A(參見圖8E)的頂部表面的平面性。

在圖8D中，光阻810形成於晶種層803上且在晶種層803上圖案化。光阻810可藉由旋轉塗佈或類似者來形成且可暴露於光以用於圖案化，以定義暴露晶種層803及導電材料808的開口812。開口812可比開口802及開口806更寬，且開口812的圖案可對應於重佈線層116A(參見圖8E)的圖案。

在圖8E中，導電材料形成於光阻810的開口812中，且形成於晶種層803的暴露部分以及導電材料808上。導電材料可藉由鍍覆形成，所述鍍覆諸如電鍍或無電式鍍覆，或類似者。導電材料可包括金屬，如銅、鈦、鎢、鋁，或類似者。隨後，移除上方未形成導電材料的光阻及晶種層的部分。可藉由可接受的灰化製程或剝離製程來移除光阻，諸如使用氧電漿或類似者。一旦移除光阻，則諸如藉由使用可接受的蝕刻製程(諸如藉由濕式蝕刻或乾式蝕刻)移除晶種層的暴露部分。晶種層803的剩餘部分、導電材料808以及鍍覆於圖8E中的導電材料形成(包含導電通孔120A及重佈線層112A的)金屬化圖案。由於導電材料808包含於鍍覆製 程中，因此重佈線層116A的頂部表面可相較於不包含導電材料808的實施例而具有改良的平面性。

圖9A至圖9C示出根據其他實施例的形成重佈線結構108的中間製程步驟。在圖9A至圖9C中，可省略介電層118A及導電通孔120A，且介電層118E用作應力緩衝層以減小導電連接件122(參見圖9C)與重佈線層116A、重佈線層116B以及重佈線層116C之間的應力。如此，介電層118E的厚度T2可大於介電層118B、介電層118C以及介電層118D的對應厚度。舉例而言，介電層118B、介電層118C以及介電層118D中的每一者的厚度可介於5微米至7微米的範圍內，而介電層118E的厚度T2可介於5微米至45微米的範圍內。在一些實施例中，當重佈線層116A具有2微米或小於2微米的間距時，介電層118E的厚度T2為至少15微米，以便在導電連接件122與重佈線層116A之間提供充分的應力釋放。藉由提供較厚的介電層118E，可在不包含介電層118A的情況下實現應力緩衝。

圖9A示出元件102A及元件102B接合至接觸件110後的中間形成步驟。如上文所論述，在圖9A至圖9C的實施例中，省略介電層118A及導電通孔120A。因此，移除載子400(參見圖4H)暴露介電層118B及重佈線層116A。上文在圖1A、圖1B、圖1C、圖2A、圖2B、圖2C、圖3以及圖4A至圖4H中描述了形成圖9A中所示出的特徵的各種製程步驟，不同之處在於圖9A中所示出的特徵省略了介電層118A及導電通孔120A，其中相同附圖標號表示使用相同製程形成的相同構件。由於不包含介電層118A及導電通孔120A，因此重佈線層116A可直接形成於載子基 底(例如，載子基底400，參見圖4A)上方的釋放膜(例如，釋放膜402，參見圖4A)上。

在圖9B中，介電層118E沈積於介電層118A上且在介電層118A上圖案化。在一些實施例中，介電層118E可藉由任何可接受的沈積製程來形成，所述沈積製程諸如旋轉塗佈、CVD、層壓、類似者，或其組合。介電層118E的厚度T2可為至少15微米，以在隨後形成的導電連接件122(參見圖9C)與重佈線層116A之間提供充分的應力緩衝。在沈積後，介電層118E隨後經圖案化以形成開口902以暴露緊密下覆層的部分。舉例而言，開口902可暴露重佈線層116A。可藉由可接受的製程，諸如藉由當介電層為感光性材料時將介電層118E暴露於光或藉由使用例如非等向性蝕刻來進行蝕刻，以進行圖案化。

介電層118E中的開口902的圖案可對應於隨後形成的導電通孔120E(參見圖9C)的圖案。此外，藉由開口902的圖案化製程，開口902的直徑可在朝向重佈線層116A的方向上持續減小。

圖9C示出介電層118E上方的金屬化圖案的形成。金屬化圖案包含導電通孔120E及導電連接件122。作為形成金屬化圖案的實例，晶種層形成於介電層118E上方。在一些實施例中，晶種層為金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及鈦層上方的銅層。晶種層可使用例如PVD或類似者來形成。晶種層可經沈積以延伸穿過介電層118E中的開口902(參見圖9B)。光阻隨後形成於晶種層上且在晶種層上圖案化。光阻可藉由旋轉塗佈或類似 者來形成且可暴露於光以用於圖案化。光阻的圖案對應於導電連接件122。圖案化形成貫穿光阻的開口以暴露晶種層。導電材料形成於光阻的開口中，且形成於晶種層的暴露部分上。導電材料可藉由鍍覆形成，所述鍍覆諸如電鍍或無電式鍍覆，或類似者。導電材料可包括金屬，如銅、鈦、鎢、鋁，或類似者。隨後，移除上方未形成導電材料的光阻及晶種層的部分。可藉由可接受的灰化製程或剝離製程來移除光阻，諸如使用氧電漿或類似者。一旦移除光阻，則諸如藉由使用可接受的蝕刻製程(諸如藉由濕式蝕刻或乾式蝕刻)來移除晶種層的暴露部分。晶種層的剩餘部分及導電材料形成(包含導電通孔120E及導電連接件122的)金屬化圖案。隨後，焊料區可經由諸如蒸鍍、電鍍、列印、焊料轉移、植球或類似者的方法來形成於導電連接件122上。因此，可形成根據實施例的重佈線結構108。後續處理步驟可例如上文關於圖4K所描述來施加，以將封裝基底接合至重佈線結構108。

圖10A至圖10C示出根據替代性實施例的形成實施例封裝1010的中間步驟的橫截面視圖。封裝1010的各種特徵類似於上文關於圖1A、圖1B、圖1C、圖2A、圖2B、圖2C、圖3以及圖4A至圖4K所描述的封裝100，其中相同附圖標號表示使用相同製程形成的相同構件。然而，儘管封裝100描述元件102A及元件102B在形成重佈線結構108的各種特徵後接合至重佈線結構108的製程，但在封裝1010中，重佈線結構108直接形成於元件102A及元件102B上。舉例而言，元件102A及元件102B可包封於模塑化合物114中，且各種介電層118A、介電層118B、介電層118C以及介電層118D使用如上文所描述的類似製程來在已包封 元件102A及已包封元件102B上依次配製及圖案化。在圖案化介電層118A、圖案化介電層118B、圖案化介電層118C以及圖案化介電層118D之間，重佈線層116A、重佈線層116B以及重佈線層116C使用如上文所描述的類似製程來依次形成。

在圖10A中，重佈線結構108形成於已包封元件102A及已包封元件102B上方，而元件102A及元件102B藉由釋放膜402附接至載子基底400。開口1002在重佈線結構108的暴露的最外介電層(例如，介電層118D)中圖案化。開口1002可暴露下覆重佈線層116C。可藉由可接受的製程，諸如藉由當介電層118D為感光性材料時將介電層118D暴露於光或藉由使用例如非等向性蝕刻來進行蝕刻，以進行圖案化。在介電層118D為感光性層的實施例中，可在圖案化後執行固化製程(例如，黏接)，以使介電層118D不再具有感光性。

在圖10B中，介電層118E沈積於介電層118D上且在介電層118D上圖案化。在一些實施例中，介電層118E可藉由任何可接受的沈積製程來形成，所述沈積製程諸如旋轉塗佈、CVD、層壓、類似者，或其組合。在沈積後，介電層118E隨後圖案化以形成開口1004以暴露緊下覆層的部分。舉例而言，開口1004可與開口1002對準且可暴露重佈線層116C。開口1004(例如，開口1004A)的至少一部分可在不暴露任何導電特徵或任何開口1002的情況下暴露下覆介電層118D。可藉由可接受的製程，諸如藉由當介電層為感光性材料時將介電層118E暴露於光或藉由使用例如非等向性蝕刻來進行蝕刻，以進行圖案化。介電層118E中的開口1004A的圖案可對應於隨後形成的導電通孔120E(參見圖10C) 的圖案。開口1004A可比開口1002具有更大寬度。

此外，在封裝1010中，介電層118D及介電層118E的組合提供應力緩衝層118F。應力緩衝層118F的厚度T3可為至少約15微米，以在隨後形成的導電連接件122(參見圖10C)與重佈線層116C之間提供充分的應力釋放。

圖10C示出介電層118E上方的金屬化圖案的形成。金屬化圖案包含導電通孔120E及導電連接件122。導電連接件122包含功能連接件122A及可選虛設連接件122B。作為形成金屬化圖案的實例，晶種層形成於介電層118E上方。在一些實施例中，晶種層為金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及鈦層上方的銅層。晶種層可使用例如PVD或類似者來形成。晶種層可沈積以延伸穿過介電層118E中的開口。光阻隨後形成於晶種層上且在晶種層上圖案化。光阻可藉由旋轉塗佈或類似者來形成，且可暴露於光以用於圖案化。光阻的圖案對應於導電連接件122。圖案化形成貫穿光阻的開口以暴露晶種層。導電材料形成於光阻的開口中，且形成於晶種層的暴露部分上。導電材料可藉由鍍覆形成，所述鍍覆諸如電鍍或無電式鍍覆，或類似者。導電材料可包括金屬，如銅、鈦、鎢、鋁，或類似者。隨後，移除上方未形成導電材料的光阻及晶種層的部分。可藉由可接受的灰化製程或剝離製程來移除光阻，諸如使用氧電漿或類似者。一旦移除光阻，則諸如藉由使用可接受的蝕刻製程(諸如藉由濕式蝕刻或乾式蝕刻)移除晶種層的暴露部分。晶種層的剩餘部分及導電材料形成(包含導電通孔120E及導電連接件122的)金屬化圖案。隨後，焊料區可經由諸如蒸鍍、電 鍍、列印、焊料轉移、植球或類似者的方法來形成於導電連接件122上。後續處理步驟可例如上文關於圖4K所描述來應用，以將封裝基底接合至重佈線結構108。

各種實施例提供各種特徵及/或優勢。各種實施例可提供在附接元件前形成三個或大於三個重佈線層的扇出型封裝結構。每一重佈線層可包括具有例如2微米或小於2微米的寬度及/或間隔的細間距導電跡線。因此，重佈線層可符合最小線寬設計規則，此提高訊號及/或電力線/接地線的設計佈線的可撓性且提供改良的電氣性能。為防止此等細間距跡線斷裂，形成較厚的頂部介電層以減小施加於重佈線層的應力。各種實施例提供製程方法以形成隨後可以降低的微影製程難度來處理的：較厚的頂部介電層；重佈線層的較小表面輪廓；以及重佈線結構的其他特徵。在一些實施例中，預成形重佈線結構可包含用於待電性連接至預成形重佈線結構的至少兩個晶粒或封裝的接觸件(例如，μ凸塊)。因此，各種實施例允許可將異質晶片整合至具有高內連線密度的單個封裝中。此外，各種感溫性晶片(例如，DRAM晶片)可在形成重佈線結構後接合至重佈線結構，此減輕關於DRAM晶片熱降解的熱預算擔憂。

根據實施例，一種半導體封裝包含：裸半導體晶片；與裸半導體晶片相鄰的封裝半導體晶片；以及接合至裸半導體晶片及封裝半導體晶片的重佈線結構。重佈線結構包括：具有第一厚度的第一重佈線層；具有第二厚度的第二重佈線層；以及第一重佈線層與第二重佈線層之間的第三重佈線層。第三重佈線層具有大於第一厚度及第二厚度的第三厚度。封裝更包含安置於裸半導體晶片 與重佈線結構之間的底部填充劑，以及包封裸半導體晶片、封裝半導體晶片以及底部填充劑的模塑化合物。裸半導體晶片的第一表面及封裝半導體晶片的第二表面藉由模塑化合物來暴露。在實施例中，重佈線結構更包括：電性連接至第二重佈線層的第一導電通孔；以及將第一導電通孔電性連接至半導體封裝的外部連接件的第二導電通孔，其中第一導電通孔的直徑在朝向第二導電通孔的方向上持續減小，且其中第二導電通孔的直徑在朝向第一導電通孔的方向上持續減小。在實施例中，第一導電通孔的直徑在第一導電通孔與第二導電通孔之間的界面處最小。在實施例中，第一導電通孔延伸穿過第一介電層，其中第二導電通孔延伸穿過第二介電層，且其中第一介電層及第二介電層具有至少15微米的組合厚度。在實施例中，第一介電層及第二介電層具有不同材料組成物。在實施例中，重佈線結構更包括安置於重佈線結構上的與所述裸半導體晶片相對的一側上的虛設連接件，其中虛設連接件與裸半導體晶片及封裝半導體晶片電隔離。在實施例中，虛設連接件藉由第三導電通孔嵌入重佈線結構的介電層中。在實施例中，第一厚度及第二厚度各自為2微米或小於2微米。

根據實施例，半導體封裝包含包封第一元件及第二元件的模塑化合物，其中第一元件為裸晶片，且其中第二元件為封裝晶片，以及接合至第一元件及第二元件的重佈線結構覆晶。第一元件及第二元件與重佈線結構相對的表面藉由模塑化合物來暴露。重佈線結構包括：第一元件及第二元件上方的第一重佈線層；第一重佈線層上方的第二重佈線層，第二重佈線層提供接地線；第二重佈線層上方的第三重佈線層；在第三重佈線層上方且電性連接至第 三重佈線層的第一導電通孔；以及在第一導電通孔上方且將第一導電通孔電性連接至外部連接件的第二導電通孔。第一導電通孔的直徑在朝向第二導電通孔的方向上持續減小，且第二導電通孔的直徑在朝向第一導電通孔的方向上持續減小。封裝更包含安置於第一元件與重佈線結構之間的底部填充劑，其中模塑化合物與底部填充劑的圓角接觸。在實施例中，第一導電通孔在第一導電通孔與第二導電通孔之間的界面處的直徑小於或等於第二導電通孔在第一導電通孔與第二導電通孔之間的界面處的直徑。在實施例中，重佈線結構為藉由第一焊料區接合至第一元件的第一元件連接件的覆晶，以及藉由第二焊料區接合至第二元件的第二元件連接件的覆晶，其中第一元件連接件或第二元件連接件中的至少一者包括銅、鎳、鈀、金、金屬間化合物，或其組合。在實施例中，第一元件為藉由第一焊料區接合至重佈線結構的接觸件的覆晶，且其中接觸件包括銅、鎳，或其組合。在實施例中，接觸件與第一元件連接件具有不同材料組成物。在實施例中，第一重佈線層及第二重佈線層各自提供第一元件與第二元件之間的訊號佈線。在實施例中，封裝更包含與外部連接件相鄰的虛設連接件，其中虛設連接件與第一元件及第二元件電隔離。在實施例中，第一導電通孔延伸穿過第一介電層，其中第二導電通孔延伸穿過第二介電層，其中虛設連接件藉由延伸穿過第二介電層的第三導電通孔嵌入重佈線結構中，且其中第一介電層覆蓋與虛設連接件相對的第三導電通孔的整個表面。

根據實施例，半導體封裝包含：包封第一元件及第二元件的包封體，其中第一元件為裸晶粒，且其中第二元件為封裝晶粒； 以及接合至第一元件及第二元件的重佈線結構。第一元件及第二元件與重佈線結構相對的表面並不由包封體覆蓋。重佈線結構包括：第一元件及第二元件上方的第一重佈線層；第一重佈線層上方的第二重佈線層；自第一重佈線層延伸至第二重佈線層的第一導電通孔；第二重佈線層上方的第三重佈線層；自第二重佈線層延伸至第三重佈線層的第二導電通孔，其中在橫截面視圖中，第一導電通孔的縱向軸線延伸穿過第一導電通孔的中心及第二導電通孔的中心；在第三重佈線層上方且電性連接至第三重佈線層的第三導電通孔，第三導電通孔包括第一晶種層；以及在第三導電通孔上方且將第三導電通孔電性連接至外部連接件的第四導電通孔，第四導電通孔包括在第三導電通孔與第四導電通孔之間的界面處接觸第一晶種層的第二晶種層。封裝更包含安置於第一元件與重佈線結構之間的底部填充劑，其中包封體安置於底部填充劑周圍。在實施例中，封裝更包含與第三導電通孔實體上分離的第五導電通孔，第五導電通孔將第四導電通孔電性連接至第三重佈線層。在實施例中，第一導電通孔延伸穿過第一介電層，且第一導電通孔沿第一介電層的側壁的厚度實質上等於第一導電通孔的側向部分的厚度。在實施例中，第一元件與第二元件以介於50微米至300微米的範圍內的距離而實體上分離，沿平行於重佈線結構的主表面的線來量測所述距離。

前文概述若干實施例的特徵，以使所屬領域中具通常知識者可較好地理解本揭露的態樣。所屬領域中具通常知識者應理解，其可易於使用本揭露作為設計或修改用於實行本文中所引入的實施例的相同目的及/或實現相同優勢的其他製程及結構的基 礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。

100:封裝

102A:第一元件

102B:第二元件

104:元件連接件

106:焊料

108:重佈線結構

110:接觸件

112:底部填充劑

114:包封體

116A-116C:重佈線層

118A-118E:介電層

118F:應力緩衝層

120A~120E:導電通孔

122:導電連接件

122A:功能連接件

122B:虛設連接件

200、300:區域

Claims (10)

1. 一種半導體封裝，包括：裸半導體晶片；封裝半導體晶片，與所述裸半導體晶片相鄰；重佈線結構，接合至所述裸半導體晶片及所述封裝半導體晶片，其中所述重佈線結構包括：第一重佈線層，具有第一厚度；第二重佈線層，具有第二厚度，其中所述第一重佈線層位於所述裸半導體晶片與所述第二重佈線層之間，或所述第一重佈線層位於所述封裝半導體晶片與所述第二重佈線層之間；以及第三重佈線層，位於所述第一重佈線層與所述第二重佈線層之間，所述第三重佈線層具有第三厚度，所述第三厚度大於所述第一厚度及所述第二厚度；底部填充劑，安置於所述裸半導體晶片與所述重佈線結構之間；以及模塑化合物，包封所述裸半導體晶片、所述封裝半導體晶片以及所述底部填充劑，其中所述裸半導體晶片的第一表面及所述封裝半導體晶片的第二表面暴露於所述模塑化合物。
2. 如申請專利範圍第1項所述的半導體封裝，其中所述重佈線結構更包括：第一導電通孔，電性連接至所述第二重佈線層；以及第二導電通孔，將所述第一導電通孔電性連接至所述半導體封裝的外部連接件，其中所述第一導電通孔的直徑在朝向所述第二導電通孔的方向上持續減小，以及其中所述第二導電通孔的直 徑在朝向所述第一導電通孔的方向上持續減小。
3. 如申請專利範圍第2項所述的半導體封裝，其中所述第一導電通孔延伸穿過第一介電層，其中所述第二導電通孔延伸穿過第二介電層，以及其中所述第一介電層及所述第二介電層具有至少15微米的組合厚度。
4. 如申請專利範圍第1項所述的半導體封裝，其中所述重佈線結構更包括虛設連接件，所述虛設連接件安置於所述重佈線結構上與所述裸半導體晶片相對的一側上，其中所述虛設連接件與所述裸半導體晶片及所述封裝半導體晶片電隔離。
5. 如申請專利範圍第1項所述的半導體封裝，其中所述第一厚度及所述第二厚度各自為2微米或小於2微米。
6. 一種半導體封裝，包括：模塑化合物，包封第一元件及第二元件，其中所述第一元件為裸晶片，以及其中所述第二元件為封裝晶片；重佈線結構覆晶，接合至所述第一元件及所述第二元件，其中所述第一元件及所述第二元件與所述重佈線結構相對的表面暴露於所述模塑化合物，且其中所述重佈線結構包括：第一重佈線層，位於所述第一元件及所述第二元件上方；第二重佈線層，位於所述第一重佈線層上方，所述第二重佈線層提供接地線；第三重佈線層，位於所述第二重佈線層上方；第一導電通孔，位於所述第三重佈線層上方且電性連接至所述第三重佈線層；以及第二導電通孔，位於所述第一導電通孔上方且將所述第一導 電通孔電性連接至外部連接件，其中所述第一導電通孔的直徑在朝向所述第二導電通孔的方向上持續減小，以及其中所述第二導電通孔的直徑在朝向所述第一導電通孔的方向上持續減小；以及底部填充劑，安置於所述第一元件與所述重佈線結構之間，其中所述模塑化合物與所述底部填充劑的圓角相接觸。
7. 如申請專利範圍第6項所述的半導體封裝，其中所述第一導電通孔在所述第一導電通孔與所述第二導電通孔之間的界面處的直徑小於或等於所述第二導電通孔在所述第一導電通孔與所述第二導電通孔之間的所述界面處的直徑。
8. 如申請專利範圍第6項所述的半導體封裝，其中所述重佈線結構為藉由第一焊料區接合至所述第一元件的第一元件連接件的覆晶，且為藉由第二焊料區接合至所述第二元件的第二元件連接件的覆晶，其中所述第一元件連接件或所述第二元件連接件中的至少一者包括銅、鎳、鈀、金、金屬間化合物，或其組合。
9. 一種半導體封裝，包括：包封體，包封第一元件及第二元件，其中所述第一元件為裸晶粒，以及其中所述第二元件為封裝晶粒；重佈線結構，接合至所述第一元件及所述第二元件，其中所述第一元件及所述第二元件與所述重佈線結構相對的表面並不由所述包封體覆蓋，以及其中所述重佈線結構包括：第一重佈線層，位於所述第一元件及所述第二元件上方；第二重佈線層，位於所述第一重佈線層上方；第一導電通孔，自所述第一重佈線層延伸至所述第二重佈線層； 第三重佈線層，位於所述第二重佈線層上方；第二導電通孔，自所述第二重佈線層延伸至所述第三重佈線層，其中在橫截面視圖中，所述第一導電通孔的縱向軸線延伸穿過所述第一導電通孔的中心及所述第二導電通孔的中心；第三導電通孔，位於所述第三重佈線層上方且電性連接至所述第三重佈線層，所述第三導電通孔包括第一晶種層；以及第四導電通孔，位於所述第三導電通孔上方且將所述第三導電通孔電性連接至外部連接件，所述第四導電通孔包括第二晶種層，所述第二晶種層在所述第三導電通孔與所述第四導電通孔之間的界面處與所述第一晶種層接觸；以及底部填充劑，安置於所述第一元件與所述重佈線結構之間，其中所述包封體安置於所述底部填充劑周圍。
10. 如申請專利範圍第9項所述的半導體封裝，其中所述第一導電通孔延伸穿過第一介電層，以及其中所述第一導電通孔沿所述第一介電層的側壁的厚度實質上等於所述第一導電通孔的側向部分的厚度。

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