TW201903986A

TW201903986A - 半導體封裝及其形成方法

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Publication number: TW201903986A
Application number: TW106143054A
Authority: TW
Inventors: 謝正賢; 吳集錫; 余振華; 葉德強; 陳憲偉; 許立翰; 吳偉誠
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2017-05-31
Filing date: 2017-12-08
Publication date: 2019-01-16
Also published as: US20180350745A1; CN108987380B; US10629537B2; US20190115299A1; TWI644402B; CN108987380A; US10290584B2

Abstract

本發明實施例提供半導體封裝及其形成方法。半導體封裝包括：第一積體電路晶粒，包封於第一包封體中；第一穿孔，延伸穿過所述第一包封體；以及導電接墊，設置於所述第一穿孔及所述第一包封體之上的介電層中。所述導電接墊包括第一區，所述第一區電性連接至所述第一穿孔且具有外周邊，在俯視圖中所述外周邊包圍所述第一穿孔的外周邊。所述封裝更包括第一介電區，所述第一介電區延伸穿過所述導電接墊的所述第一區。在所述俯視圖中所述第一區的導電材料包圍所述第一介電區。

Description

半導體封裝及其形成方法

由於各種電子組件（例如，電晶體、二極體、電阻器、電容器等）的積體密度的不斷提高，半導體行業經歷了快速發展。在很大程度上，積體密度的提高源於最小特徵大小（minimum feature size）的反復減小，此使得能夠將更多的組件整合至給定區域中。隨著對縮小電子裝置的需求的增長，已產生對更小且更具創造性的半導體晶粒封裝技術的需要。此種封裝系統的一個實例是疊層封裝（Package-on-Package，PoP）技術。在疊層封裝裝置中，頂部半導體封裝被堆疊於底部半導體封裝的頂上，以提供高積集度及組件密度。疊層封裝技術一般而言能夠生產功能性得到增強且在印刷電路板（printed circuit board，PCB）上佔用面積（footprint）小的半導體裝置。

以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而並非自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「之下（beneath）」、「下面（below）」、「下部的（lower）」、「上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向）且本文中所使用的空間相對性描述語可同樣相應地進行解釋。本文中所論述的方法實施例可被論述為以特定次序執行；然而，其他方法實施例可以任意邏輯次序執行。

可在一種封裝結構的特定技術背景中論述本文中所論述的實施例，所述封裝結構具有至少兩個階層的經包封的半導體晶粒。穿孔在每一階層延伸穿過包封半導體晶粒的包封體。在經包封的半導體晶粒階層之間設置有重佈線結構（例如，包括位於一或多個絕緣層中的導電線）。

在一些實施例中，每一階層的各穿孔可被定向成使各自的位置在俯視圖中交疊。在位於交疊的穿孔之間的重佈線結構中設置導電接墊以提供往來於所述交疊的穿孔的電性佈線，進而減少所述交疊的穿孔之間的干擾及/或減小所述交疊的穿孔之間的應力。舉例而言，可將導電接墊連接至第一階層中的第一穿孔（例如，設置於導電接墊下方）及第二階層中的第二穿孔（例如，設置於所述導電接墊之上）。導電接墊可電性隔離於或電性連接於第一穿孔與第二穿孔。

在一些實施例中，導電接墊被圖案化成在所述導電接墊的導電材料中包括開口。舉例而言，可使用重佈線結構的絕緣材料來填充所述開口。藉由降低導電接墊的導電材料的總密度（例如，降低金屬密度），由所述導電接墊自身造成的應力可有利地減小。在不受特定理論約束的條件下且如以下所更詳細闡述，導電接墊的降低的金屬密度可減少例如是由應力引發的側壁剝落（stress-induced sidewall peeling）、熱循環測試故障（thermal cycle test failure）等製造缺陷。

圖1至圖18說明根據一些實施例的形成第一封裝組件的製程期間的各中間步驟的剖視圖。圖1說明形成於載體基底100上的載體基底100及離型層102。說明分別用於形成第一封裝及第二封裝的第一封裝區600及第二封裝區602。

載體基底100可為玻璃載體基底、陶瓷載體基底等。載體基底100可為晶圓，進而使得可同時在載體基底100上形成多個封裝。離型層102可由聚合物系材料形成，所述聚合物系材料可與載體基底100一起自將在後續步驟中形成的上覆結構被移除。在一些實施例中，離型層102為會在受熱時失去其黏合性質的環氧樹脂系熱釋放材料，例如光熱轉換（light-to-heat-conversion，LTHC）離型塗層。在其他實施例中，離型層102可為會在暴露至紫外光（ultra-violet，UV）光線時失去其黏合性質的紫外光膠（UV glue）。離型層102可以液體形態被分配並固化、可為層壓至載體基底100上的層壓膜（laminate film）或可為類似材料。離型層102的頂表面可被整平且可具有高共面程度（degree of coplanarity）。

在圖2中，形成介電層104及金屬化圖案106（有時稱作重佈線層或重佈線）。如圖2所示，在離型層102上形成介電層104。介電層104的底表面可接觸離型層102的頂表面。在一些實施例中，介電層104是由例如聚苯並噁唑（polybenzoxazole，PBO）、聚醯亞胺、苯並環丁烯（benzocyclobutene，BCB）等聚合物形成。在其他實施例中，介電層104是由以下材料形成：氮化物，例如氮化矽；氧化物，例如氧化矽、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、摻雜硼的磷矽酸鹽玻璃（boron-doped phosphosilicate glass，BPSG）等；或者類似材料。可藉由例如旋轉塗佈（spin coating）、化學氣相沈積（chemical vapor deposition，CVD）、層壓、類似製程或其組合等任何可接受的沈積製程來形成介電層104。

在介電層104上形成金屬化圖案106。作為形成金屬化圖案106的實例，在介電層104之上形成晶種層（圖中未示出）。在一些實施例中，晶種層為金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。可使用例如物理氣相沈積（physical vapor deposition，PVD）等來形成晶種層。接著在晶種層上形成光阻並將所述光阻圖案化。可藉由旋轉塗佈等來形成光阻且可將所述光阻暴露至光線以進行圖案化。光阻的圖案對應於金屬化圖案106。所述圖案化會形成穿過光阻的開口以暴露出晶種層。在光阻的開口中及在晶種層的暴露出的部分上形成導電材料。可藉由鍍覆（例如電鍍（electroplating）或無電鍍覆（electroless plating））等來形成導電材料。所述導電材料可包括金屬，如銅、鈦、鎢、鋁等。接著，移除光阻以及晶種層的上面未形成有導電材料的部分。可藉由例如使用氧電漿等的可接受灰化製程（ashing process）或剝除製程（stripping process）來移除光阻。一旦光阻被移除，則例如使用可接受的蝕刻製程（例如藉由濕式蝕刻（wet etching）或乾式蝕刻（dry etching））來移除晶種層的暴露出的部分。晶種層的剩餘部分與導電材料形成金屬化圖案106。

在圖3中，在金屬化圖案106及介電層104上形成介電層108。在一些實施例中，介電層108是由聚合物形成，所述聚合物可為可使用微影罩幕（lithography mask）進行圖案化的感光性材料（例如聚苯並噁唑、聚醯亞胺、苯並環丁烯等）。在其他實施例中，介電層108是由以下材料形成：氮化物，例如氮化矽；氧化物，例如氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼的磷矽酸鹽玻璃；或者類似材料。可藉由旋轉塗佈、層壓、化學氣相沈積、類似製程或其組合來形成介電層108。接著將介電層108圖案化以形成開口進而暴露出金屬化圖案106的部分。所述圖案化可藉由可接受的製程來進行，例如藉由在介電層為感光性材料時將介電層108暴露至光線或者藉由使用例如非等向性蝕刻（anisotropic etch）進行蝕刻而圖案化。

可將介電層104及介電層108以及金屬化圖案106稱作重佈線結構110。如圖所示，重佈線結構110包括所述兩個介電層（介電層104及介電層108）以及一個金屬化圖案106。在其他實施例中，重佈線結構110可包括任何數目的介電層、金屬化圖案及通孔。可藉由重覆進行用於形成金屬化圖案106及介電層108的製程來在重佈線結構110中形成一或多個附加的金屬化圖案及介電層。可在形成金屬化圖案期間藉由在下伏介電層的開口中形成所述金屬化圖案的晶種層及導電材料來形成通孔。通孔可因此對各種金屬化圖案進行內連及電性耦合。

此外，在圖3中，形成穿孔112。作為形成穿孔112的實例，在背側重佈線結構（back-side redistribution structure）110之上（例如，如圖所示介電層108以及金屬化圖案106的暴露出的部分）形成晶種層。在一些實施例中，晶種層為金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。可使用例如物理氣相沈積等來形成晶種層。在晶種層上形成光阻並將所述光阻圖案化。可藉由旋轉塗佈等來形成光阻且可將所述光阻暴露至光線以進行圖案化。光阻的圖案對應於穿孔。所述圖案化會形成穿過光阻的開口以暴露出晶種層。在光阻的開口中及在晶種層的暴露出的部分上形成導電材料。可藉由鍍覆（例如電鍍或無電鍍覆）等來形成導電材料。所述導電材料可包括金屬，如銅、鈦、鎢、鋁等。移除光阻以及晶種層的上面未形成有導電材料的部分。可藉由例如使用氧電漿等的可接受灰化製程或剝除製程來移除光阻。一旦光阻被移除，則例如使用可接受的蝕刻製程（例如藉由濕式蝕刻或乾式蝕刻）來移除晶種層的暴露出的部分。晶種層的剩餘部分與導電材料形成穿孔112。

在圖4中，藉由附著劑116將積體電路晶粒114附著至介電層108。如圖4中所示，在第一封裝區600及第二封裝區602中的每一者中黏合一個積體電路晶粒114。在其他實施例中，可在每一區中黏合多個積體電路晶粒114。積體電路晶粒114可為裸晶粒（bare die），例如邏輯晶粒（例如，中央處理單元、微控制器等）、記憶體晶粒（例如，動態隨機存取記憶體（dynamic random access memory，DRAM）晶粒、靜態隨機存取記憶體（static random access memory，SRAM）晶粒等）、電源管理晶粒（例如，電源管理積體電路（power management integrated circuit，PMIC）晶粒）、射頻（radio frequency，RF）晶粒、感測器晶粒、微機電系統（micro-electro-mechanical-system，MEMS）晶粒、訊號處理晶粒（例如，數位訊號處理（digital signal processing，DSP）晶粒）、前端晶粒（例如，類比前端（analog front-end，AFE）晶粒）、類似晶粒或其組合。此外，在一些實施例中，積體電路晶粒114可為不同大小（例如，不同高度及/或表面積），且在其他實施例中，積體電路晶粒114可為相同大小（例如，相同高度及/或表面積）。

在將積體電路晶粒114黏合到介電層108之前，可根據適用的製造製程來加工積體電路晶粒114以在積體電路晶粒114中形成積體電路。舉例而言，積體電路晶粒114各自包括半導體基底118，例如經摻雜或未經摻雜的矽、或絕緣層上覆半導體（semiconductor-on-insulator，SOI）基底的主動層。半導體基底可包含例如以下等其他半導體材料：鍺；化合物半導體，包括碳化矽、鎵砷、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或者其組合。亦可使用例如多層式基底（multi-layered substrate）或梯度基底（gradient substrate）等其他基底。可在半導體基底118中及/或半導體基底118上形成例如電晶體、二極體、電容器、電阻器等裝置且可藉由例如位於半導體基底118上的一或多個介電層中的金屬化圖案形成的內連線結構120而使各所述裝置內連以形成積體電路。

積體電路晶粒114更包括與外部連接的接墊122（例如鋁接墊）。接墊122位於可被稱作積體電路晶粒114的相應主動側的位置上。積體電路晶粒114上及接墊122的部分上具有保護膜124。具有穿過保護膜124而到達接墊122的開口。在穿過保護膜124的開口中具有例如導電柱（例如，包含例如銅等金屬）等晶粒連接件126，且晶粒連接件126機械地且電性地耦合至相應接墊122。可藉由例如鍍覆等來形成晶粒連接件126。晶粒連接件126對積體電路晶粒114的相應積體電路進行電性耦合。

在積體電路晶粒114的主動側上（例如在保護膜124及晶粒連接件126上）具有介電材料128。介電材料128在側向上包封晶粒連接件126，且介電材料128在側向上與相應積體電路晶粒114相連。介電材料128可為以下材料：聚合物，例如聚苯並噁唑、聚醯亞胺、苯並環丁烯等；氮化物，例如氮化矽等；氧化物，例如氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼的磷矽酸鹽玻璃等；類似材料；或者其組合，且介電材料128可藉由例如旋轉塗佈、層壓、化學氣相沈積等來形成。

在積體電路晶粒114的背側上具有附著劑116且附著劑116將積體電路晶粒114黏合至背側重佈線結構110（例如示意圖中的介電層108）。附著劑116可為任何適合的附著劑、環氧樹脂、晶粒貼合膜（die attach film，DAF）等。可將附著劑116塗覆至積體電路晶粒114的背側，例如塗覆至相應半導體晶圓的背側或可塗覆於載體基底100的表面之上。可例如藉由鋸切（sawing）或切割（dicing）而將積體電路晶粒114單體化，並使用例如拾取及放置工具（pick-and-place tool）藉由附著劑116而將積體電路晶粒114黏合至介電層108。

以上說明及闡述的積體電路晶粒114為裸晶粒（例如，未經封裝的晶粒）。在其他實施例中，積體電路晶粒114可為經封裝晶片（例如，與例如重佈線結構、被動裝置等其他封裝特徵積體於一起的一或多個裸晶粒）。舉例而言，積體電路晶粒114可為包括多個經堆疊且經內連的記憶體晶粒的記憶體封裝（例如，混合記憶體立方（hybrid memory cube））。

在圖5中，在各種組件上形成包封體130。包封體130可為模塑化合物、環氧樹脂等，且可藉由壓縮模塑（compression molding）、轉移模塑（transfer molding）等來塗覆。在固化之後，包封體130可經歷磨製製程（grinding process）以暴露出穿孔112及晶粒連接件126。穿孔112的頂表面、晶粒連接件126的頂表面及包封體130的頂表面在磨製製程之後是共面的。在一些實施例中，例如若已暴露出穿孔112及晶粒連接件126，則可省略磨製。包封於包封體130中的積體電路晶粒114與延伸穿過包封體130的穿孔112形成半導體封裝（例如，半導體封裝200（參見圖18））的階層200A（有時稱作層級（tier））。

在圖6至圖10中，形成重佈線結構141（參見圖10）。如將在圖10中說明，重佈線結構141包括介電層132及介電層140以及金屬化圖案138（有時稱作重佈線層或重佈線）。

在圖6中，在包封體130、穿孔112、及晶粒連接件126上沈積介電層132。在一些實施例中，介電層132是由聚合物形成，所述聚合物可為可使用微影罩幕進行圖案化的感光性材料（例如聚苯並噁唑、聚醯亞胺、苯並環丁烯等）。在其他實施例中，介電層132是由以下材料形成：氮化物，例如氮化矽；氧化物，例如氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼的磷矽酸鹽玻璃；或者類似材料。可藉由旋轉塗佈、層壓、化學氣相沈積、類似製程或其組合來形成介電層132。

在圖7中，接著將介電層132圖案化。所述圖案化會形成開口以暴露出穿孔112的部分及晶粒連接件126的部分。所述圖案化可藉由可接受的製程來進行，例如藉由在介電層132為感光性材料時將介電層132暴露至光線或者藉由使用例如非等向性蝕刻進行蝕刻而圖案化。若介電層132為感光性材料，則介電層132可在曝光之後顯影。

在圖8中，在介電層132上形成具有通孔的金屬化圖案138。作為形成金屬化圖案138的實例，在介電層132之上及穿過介電層132的開口中形成晶種層（圖中未示出）。在一些實施例中，晶種層為金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。可使用例如物理氣相沈積等來形成晶種層。接著在晶種層上形成光阻並將所述光阻圖案化。可藉由旋轉塗佈等來形成光阻且可將所述光阻暴露至光線以進行圖案化。光阻的圖案對應於金屬化圖案138。所述圖案化會形成穿過光阻的開口以暴露出晶種層。在光阻的開口中及在晶種層的暴露出的部分上形成導電材料。可藉由鍍覆（例如電鍍或無電鍍覆）等來形成導電材料。所述導電材料可包括金屬，如銅、鈦、鎢、鋁等。接著，移除光阻以及晶種層的上面未形成有導電材料的部分。可藉由例如使用氧電漿等的可接受灰化製程或剝除製程來移除光阻。一旦光阻被移除，則例如使用可接受的蝕刻製程（例如藉由濕式蝕刻或乾式蝕刻）來移除晶種層的暴露出的部分。晶種層的剩餘部分與導電材料形成金屬化圖案138及通孔。在穿過介電層132而到達例如穿孔112及/或晶粒連接件126的開口中形成所述通孔。

金屬化圖案138包括導電接墊138A，導電接墊138A經由延伸穿過介電層132的通孔113而電性連接至穿孔112。將每一導電接墊138A連接至形成於導電接墊138A下方的相應穿孔112，且隨後將每一導電接墊138A連接至形成於導電接墊138A之上的相應穿孔142（參見圖11及圖12A）。將參照圖12A至圖12D來更詳細地闡述導電接墊138A的形狀，且導電接墊138A的形狀可有利地減小應力及減少製造缺陷。舉例而言，開口可延伸穿過導電接墊138A以降低導電接墊138A的材料密度（例如，金屬密度）進而減小由導電接墊138A對後續形成的封裝特徵（例如，介電層140（參見圖9））產生的應力。

在圖9中，在金屬化圖案138及介電層132上沈積介電層140。可將介電層140沈積成填充導電接墊138A中的開口。在一些實施例中，介電層140是由聚合物形成，所述聚合物可為可使用微影罩幕進行圖案化的感光性材料（例如聚苯並噁唑、聚醯亞胺、苯並環丁烯等）。在其他實施例中，介電層140是由以下材料形成：氮化物，例如氮化矽；氧化物，例如氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼的磷矽酸鹽玻璃；或者類似材料。可藉由旋轉塗佈、層壓、化學氣相沈積、類似製程或其組合來形成介電層140。

在圖10中，接著將介電層140圖案化。所述圖案化會形成開口以暴露出金屬化圖案138的部分（包括導電接墊138A的部分）。所述圖案化可藉由可接受的製程來進行，例如藉由在介電層為感光性材料時將介電層140暴露至光線或者藉由使用例如非等向性蝕刻進行蝕刻而圖案化。若介電層140為感光性材料，則介電層140可在曝光之後顯影。

因此，在階層200A（包括積體電路晶粒114及穿孔112）之上形成重佈線結構141。將重佈線結構141示為包括兩個介電層132及介電層140以及一個金屬化圖案138。在其他實施例中，重佈線結構141可包括不同數目的介電層（例如，多於兩個）及/或金屬化圖案（例如，形成於金屬化圖案138之上的其他金屬化圖案）。

在圖11中，形成穿孔142。作為形成穿孔142的實例，在重佈線結構141（例如，如圖所示介電層140以及金屬化圖案138的暴露出的部分（例如，導電接墊138A的暴露出的部分））之上形成晶種層。在一些實施例中，晶種層為金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。可使用例如物理氣相沈積等來形成晶種層。在晶種層上形成光阻並將所述光阻圖案化。可藉由旋轉塗佈等來形成光阻且可將所述光阻暴露至光線以進行圖案化。光阻的圖案對應於穿孔。所述圖案化會形成穿過光阻的開口以暴露出晶種層。在光阻的開口中及在晶種層的暴露出的部分上形成導電材料。可藉由鍍覆（例如電鍍或無電鍍覆）等來形成導電材料。所述導電材料可包括金屬，如銅、鈦、鎢、鋁等。移除光阻以及晶種層的上面未形成有導電材料的部分。可藉由例如使用氧電漿等的可接受灰化製程或剝除製程來移除光阻。一旦光阻被移除，則例如使用可接受的蝕刻製程（例如藉由濕式蝕刻或乾式蝕刻）來移除晶種層的暴露出的部分。晶種層的剩餘部分與導電材料形成穿孔112。

將每一穿孔142連接至相應導電接墊138A，導電接墊138A亦連接至階層200A中的穿孔112。圖12A及圖12B說明穿孔112、穿孔142、及導電接墊138A的配置的更詳細的圖。具體而言，圖12A說明圖11所示方框12內的特徵的詳細剖視圖。圖12B說明沿圖12所示的線12B-12B截取的導電接墊138A的俯視圖。圖12A所示剖視圖是沿圖12B所示的線12A-12A截取。

如由圖12A所示，經由延伸穿過介電層132的通孔113而將穿孔112連接至導電接墊138A，且經由自介電層140的頂表面延伸至導電接墊138A的通孔143而將穿孔142連接至導電接墊138A。在俯視圖（參見圖12B）中，穿孔112、穿孔142、通孔113、及通孔143可具有圓的（例如，實質上圓形的）形狀。預期亦存在其他形狀。穿孔112的橫截面寬度被表示為距離D1（參見圖12A），距離D1對應於穿孔112在俯視圖（參見圖12B）中的直徑。在一些實施例中，距離D1介於約170微米（μm）至約210微米範圍內。穿孔142的橫截面寬度被表示為距離D2（參見圖12A），距離D2對應於穿孔142在俯視圖（參見圖12B）中的直徑。在一些實施例中，距離D2介於約100微米至約160微米範圍內。通孔113的橫截面寬度被表示為距離D6（參見圖12A），距離D6對應於通孔113在俯視圖（參見圖12B）中的直徑。在一些實施例中，距離D6介於約20微米至約45微米範圍內。通孔143的橫截面寬度被表示為距離D7（參見圖12A），距離D7對應於通孔143在俯視圖（參見圖12B）中的直徑。在一些實施例中，距離D7介於約20微米至約45微米範圍內。在其他實施例中，距離D1、距離D2、距離D6、及距離D7可有所不同。

圖12B說明導電接墊138A的俯視圖。圖12B中以虛線說明穿孔112的位置、通孔113的位置、穿孔142的位置、及通孔143的位置。如由圖12B所示，在俯視圖中穿孔112與穿孔142交疊。在俯視圖中穿孔112與穿孔142之間的交疊的最大距離被表示為距離D9，在一些實施例中距離D9可介於約10微米至約60微米範圍內。在其他實施例中，距離D9可有所不同。

導電接墊138A包括第一區144A及第二區144B。經由通孔113而將第一區144A電性連接至穿孔112，且經由通孔143而將第二區144B電性連接至穿孔142。第一區144A可具有圓的形狀（例如，實質上圓形的），所述圓的形狀與穿孔112實質上同心。在一些實施例中，在俯視圖中第一區144A完全環繞穿孔112。舉例而言，在俯視圖中第一區144A的外周邊可完整地包圍穿孔112。在一些實施例中，第一區144A的直徑（距離D3）可等於穿孔112的直徑（例如，距離D1）加約40微米。第二區144B可具有圓的形狀（例如，實質上圓形的），所述圓的形狀與穿孔142實質上同心。在一些實施例中，在俯視圖中第二區144B完全環繞穿孔142。舉例而言，在俯視圖中第二區144B的外周邊可完整地包圍穿孔142。在一些實施例中，第二區144B的直徑（距離D4）可等於穿孔142的直徑（例如，距離D2）加約40微米。在其他實施例中，距離D3及距離D4可有所不同。

由於在俯視圖中穿孔112與穿孔142交疊，因此在俯視圖中第一區144A及第二區144B亦可交疊。第一區144A與第二區144B之間的交疊被表示為區144C。在各種實施例中，第一區144A、第二區144、及區144C在穿孔112與穿孔142之間提供屏蔽（例如，對電磁干擾的屏蔽）。

在圖12B所示實施例中，穿孔112與穿孔142載送不同的電性訊號。舉例而言，將重佈線148A電性連接至與穿孔112電性連接的第一區144A。作為另一實例，將重佈線148B電性連接至與穿孔142電性連接的第二區144B。重佈線148A提供往來於穿孔112的封裝的不同區域的電性佈線，且重佈線148B提供往來於穿孔142的封裝的不同區域的電性佈線。由於重佈線148A及重佈線148B載送不同的電性訊號，因此在導電接墊138A中圖案化出開口146C以將第一區144A（及重佈線148A/穿孔112）與第二區144B（及重佈線148B/穿孔142）電性隔離。舉例而言，可使用介電層140的介電材料填充開口146C。如此一來，本文中亦可將開口146C稱作介電區或絕緣區。在一些實施例中，開口146C完全包圍區144A與區144B交疊的區144C。舉例而言，開口146C將區144A、區144B、及區144C電性隔離。開口146C的寬度被表示為D8，在一些實施例中D8可介於10微米至20微米範圍內。在其他實施例中，距離D8可有所不同。

開口146A延伸穿過區144A且開口146B延伸穿過區144B以降低區144A及區144B的材料密度（例如，金屬密度）。在俯視圖（參見圖12B）中，區144A及區144B的導電材料可完全包圍相應開口146A及開口146B。開口146A及開口146B延伸穿過導電接墊138A且被環繞導電接墊138A的介電材料（例如，介電層140）填充。因此，亦可將開口146A及開口146B分別稱作介電區。開口146A及146B中的每一者可具有或可不具有相同的大小。舉例而言，開口146A及開口146B中的每一者的寬度被表示為D5，在一些實施例中D5可介於10微米至20微米範圍內。在其他實施例中，距離D5可有所不同。

在圖12B中，箭頭150說明由導電接墊138A對周圍材料（例如，介電層140）引發的應力。舉例而言，應力可沿著自區144A及區144B的中心向外延伸的方向。藉由形成開口146A與開口146B以沿應力方向（例如，箭頭150）移除導電接墊138A的材料，由導電接墊138A引發的應力可得到有利地減小。此種應力的減小可進一步減少製造缺陷，例如剝落、開裂、熱循環測試故障等。因此，可提高製造所述封裝的良率（yield）。

圖12B說明導電接墊138A的一個可能配置。其他實施例的導電接墊138A可包括具有不同數目的開口146A、開口146B、及/或開口146C的不同配置。舉例而言，圖12C說明根據替代性實施例的導電接墊138A的俯視圖。圖12C所示導電接墊可相似於圖12B所示導電接墊，其中相同的參考編號指示相同的元件。舉例而言，距離D1、距離D2、距離D3、距離D4、距離D5、距離D6、距離D7、距離D8、及距離D9可相似於以上參照圖12B所述的尺寸。在其他實施例中，距離D1、距離D2、距離D3、距離D4、距離D5、距離D6、距離D7、距離D8、及距離D9有所不同。與圖12B中所示配置相似，穿孔112與穿孔142載送不同的電性訊號。如由圖12C所示，僅一個開口146C將第一區144A（及重佈線148A/穿孔112）與第二區144B（及重佈線148B/穿孔142）電性隔離。可在開口146C的一側上設置第一區144A與第二區144B交疊的區144C。此外，第一區144A中的開口146A的數目可不同於第二區144B中的開口146B的數目。舉例而言，第一區144A可包括四個開口146A，而第二區144B僅包括兩個開口146B。

圖12D說明根據替代性實施例的導電接墊138A的俯視圖。圖12D所示導電接墊可相似於圖12B所示導電接墊，其中相同的參考編號指示相同的元件。舉例而言，距離D1、距離D2、距離D3、距離D4、距離D5、距離D6、距離D7、距離D8、及距離D9可相似於以上參照圖12B所述的尺寸。在其他實施例中，距離D1、距離D2、距離D3、距離D4、距離D5、距離D6、距離D7、距離D8、及距離D9有所不同。舉例而言，距離D9可為距離D3及距離D4的100%（例如，第一區144A與第二區144B可完全交疊）。與圖12B及圖12C中所示配置不同，穿孔112與142載送相同的電性訊號。舉例而言，穿孔112及穿孔142可載送電源訊號或接地訊號。如由圖12D所示，不包括開口146C，且導電接墊138A將第一區144A（及重佈線148A/穿孔112）與第二區144B（及重佈線148B/穿孔142）電性連接。此外，第一區144A中的開口146A的數目可與第二區144B中的開口146B的數目相同或不同。舉例而言，第一區144A可包括四個開口146A，而第二區144B僅包括兩個開口146B。在其他實施例中，第一區144A及第二區144B中的每一者可包括不同數目的開口146A及/或開口146B。

儘管圖12B、圖12C、及圖12D說明導電接墊138A的不同實施例配置，然而封裝可包括具有不同配置的組合的導電接墊138A。亦即，由圖12B、圖12C、及圖12D所示的導電接墊138A的配置不互斥。單一裝置封裝可包括具有相同配置或不同配置的導電接墊。舉例而言，單一裝置封裝可包括具有由圖12B所示的配置的第一導電接墊、具有由圖12C所示的配置的第二導電接墊、及/或具有由圖12D所示的配置的第三導電接墊。

在圖13中，藉由附著劑154將積體電路晶粒152附著至介電層140。如圖13中所示，在第一封裝區600及第二封裝區602中的每一者中黏合一個積體電路晶粒152。在其他實施例中，可在每一區中黏合多個積體電路晶粒152。積體電路晶粒152可為裸晶粒，例如邏輯晶粒（例如，中央處理單元、微控制器等）、記憶體晶粒（例如，動態隨機存取記憶體（DRAM）晶粒、靜態隨機存取記憶體（SRAM）晶粒等）、電源管理晶粒（例如，電源管理積體電路（PMIC）晶粒）、射頻（RF）晶粒、感測器晶粒、微機電系統（MEMS）晶粒、訊號處理晶粒（例如，數位訊號處理（DSP）晶粒）、前端晶粒（例如，類比前端（AFE）晶粒）、類似晶粒或其組合。此外，在一些實施例中，積體電路晶粒152可為不同大小（例如，不同高度及/或表面積），且在其他實施例中，積體電路晶粒152可為相同大小（例如，相同高度及/或表面積）。在其他實施例中，積體電路晶粒152可為經封裝裝置。

在各種實施例中，積體電路晶粒152可相似於積體電路晶粒114，且因此為簡明起見不再對積體電路晶粒152予以贅述。本文中所含有的對積體電路晶粒114的任何說明同樣適用於積體電路晶粒152。舉例而言，儘管被示為裸晶粒，然而積體電路晶粒152可為經封裝晶粒。視封裝設計而定，由積體電路晶粒114提供的功能性與由積體電路晶粒152提供的功能性可為相同的或不同的。

在圖14中，在各種組件上形成包封體156。包封體156可為模塑化合物、環氧樹脂等，且可藉由壓縮模塑、轉移模塑等來塗覆。在固化之後，包封體156可經歷磨製製程以暴露出穿孔142以及積體電路晶粒152的晶粒連接件。穿孔142的頂表面、積體電路晶粒152的頂表面及包封體156的頂表面在磨製製程之後是共面的。在一些實施例中，例如若已暴露出穿孔142以及積體電路晶粒152的晶粒連接件，則可省略磨製。包封於包封體156中的積體電路晶粒152與延伸穿過包封體156的穿孔142形成半導體封裝（例如，半導體封裝200（參見圖18））的階層200B（有時稱作層級）。

在圖15中，形成重佈線結構172。重佈線結構172包括介電層158、介電層162、介電層166及介電層170、以及金屬化圖案160、金屬化圖案164及金屬化圖案168（有時稱作重佈線層1或者重佈線）。可使用如以上參照介電層132及介電層140所論述的相似材料/製程來對介電層158、介電層162、介電層166及介電層170進行沈積及圖案化。相似地，可使用如以上參照金屬化圖案138所論述的相似材料/製程來形成金屬化圖案160、金屬化圖案164及金屬化圖案168。因此，為簡明起見，不再對該些特徵予以贅述。可將金屬化圖案160、金屬化圖案164及金屬化圖案168電性連接至積體電路晶粒114、積體電路晶粒152、穿孔142、金屬化圖案138、及穿孔112。

示出重佈線結構172作為實例。可在前側重佈線結構172中形成更多的或更少的介電層及金屬化圖案。若欲形成更少的介電層及金屬化圖案，則可省略以上所論述的步驟及製程。若欲形成更多的介電層及金屬化圖案，則可重複進行以上所論述的步驟及製程。此項技術中具有通常知識者將易於理解哪些步驟及製程將被省略或重複進行。

在圖16中，在前側重佈線結構172的外側上形成接墊174。接墊174用於耦合至導電連接件176（參見圖17）且可被稱作凸塊下金屬（under bump metallurgy，UBM）。在所示實施例中，經由穿過介電層170而到達金屬化圖案168的開口來形成接墊174。作為形成接墊174的實例，在介電層170之上形成晶種層（圖中未示出）。在一些實施例中，晶種層為金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。可使用例如物理氣相沈積等來形成晶種層。接著在晶種層上形成光阻並將所述光阻圖案化。可藉由旋轉塗佈等來形成光阻且可將所述光阻暴露至光線以進行圖案化。光阻的圖案對應於接墊174。所述圖案化會形成穿過光阻的開口以暴露出晶種層。在光阻的開口中及在晶種層的暴露出的部分上形成導電材料。可藉由鍍覆（例如電鍍或無電鍍覆）等來形成導電材料。所述導電材料可包括金屬，如銅、鈦、鎢、鋁等。接著，移除光阻以及晶種層的上面未形成有導電材料的部分。可藉由例如使用氧電漿等的可接受灰化製程或剝除製程來移除光阻。一旦光阻被移除，則例如使用可接受的蝕刻製程（例如藉由濕式蝕刻或乾式蝕刻）來移除晶種層的暴露出的部分。晶種層的剩餘部分與導電材料形成接墊174。在其中以不同方式形成接墊174的實施例中，可利用更多的光阻及圖案化步驟。

在圖17中，在凸塊下金屬（接墊174）上形成導電連接件176。導電連接件176可為球柵陣列封裝（ball grid array，BGA）連接件、焊料球、金屬柱、受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊、微凸塊、無電鍍鎳鈀浸金技術（electroless nickel-electroless palladium-immersion gold technique，ENEPIG）形成的凸塊等。導電連接件176可包含導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合。在一些實施例中，藉由以下方式來形成導電連接件176：首先利用例如蒸鍍（evaporation）、電鍍、印刷、焊料轉移（solder transfer）、植球（ball placement）等常用方法形成焊料層。一旦已在結構上形成焊料層，則可執行回焊（reflow）以將材料造形成所期望的凸塊形狀。在另一實施例中，導電連接件176為藉由濺鍍（sputtering）、印刷、電鍍、無電鍍覆、化學氣相沈積等而形成的金屬柱（例如銅柱）。金屬柱可不具有焊料（solder free）且具有實質上垂直的側壁。在一些實施例中，在金屬柱連接件（導電連接件176）的頂部上形成金屬頂蓋層（圖中未示出）。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，且可藉由鍍覆製程來形成。

在圖18中，執行載體基底剝離（carrier substrate de-bonding）以將載體基底100自背側重佈線結構（例如，介電層104）拆離（剝離）。根據一些實施例，所述剝離包括在離型層102上投射例如雷射光線或紫外光光線等光線以使得離型層102在所述光線的熱量下分解且使得載體基底100可被移除。接著將所述結構翻轉並結合至膠帶（圖中未示出）。藉由沿切割道區（例如，在鄰近的第一封裝區600與第二封裝區602之間）鋸切來執行單體化製程（singulation process）。所述鋸切將第一封裝區600自第二封裝區602單體化以提供封裝組件（半導體封裝200）。

圖18說明可來自第一封裝區600或第二封裝區602中的一者的所得經單體化的半導體封裝200。亦可將半導體封裝200稱作積體扇出（integrated fan-out，InFO）型封裝，其具有由經包封晶粒及穿孔112形成的第一階層200A以及由經包封晶粒及穿孔142形成的第二階層200B。在第一階層200A的組件與第二階層200B的組件之間設置重佈線結構141且重佈線結構141對第一階層200A的所述組件與第二階層200B的所述組件進行電性連接。重佈線結構141包括金屬化圖案138，金屬化圖案138包括用於連接穿孔112與穿孔142的導電接墊138A。

圖18說明包括半導體封裝200（可被稱作第一封裝）及基底400的封裝結構500。基底400可被稱為封裝基底。使用導電連接件176將半導體封裝200安裝至封裝基底400。

封裝基底（基底400）可由例如矽、鍺、金剛石等半導體材料製成。作為另一選擇，亦可使用例如矽鍺、碳化矽、鎵砷、砷化銦、磷化銦、碳化矽鍺、磷化鎵砷、磷化鎵銦、該些的組合等化合物材料。另外，封裝基底（基底400）可為絕緣層上矽基底。一般而言，絕緣層上矽基底包括例如磊晶矽（epitaxial silicon）、鍺、矽鍺、絕緣層上矽、絕緣層上矽鍺（silicon germanium on insulator，SGOI）或其組合等半導體材料的層。在一個替代性實施例中，封裝基底（基底400）是基於例如纖維玻璃加強型樹脂芯體（fiberglass reinforced resin core）等絕緣芯體。一種示例性芯體材料為玻璃纖維樹脂（例如FR4）。所述芯體材料的替代材料包括雙馬來醯亞胺三嗪（bismaleimide-triazine，BT）樹脂，或者作為另一選擇，為其他印刷電路板材料或膜。可對封裝基底（基底400）使用例如味之素增層膜（ajinomoto build-up film，ABF）等增層膜或其他層壓體。

封裝基底（基底400）可包括主動裝置及被動裝置（圖18中未示出）。如此項技術中具有通常知識者將意識到，可使用例如電晶體、電容器、電阻器、該些的組合等各種各樣的裝置來產生半導體封裝（封裝結構500）的設計的結構性要求及功能性要求。可使用任何適合的方法來形成所述裝置。

封裝基底（基底400）亦可包括金屬化層及通孔（圖中未示出）以及位於所述金屬化層及通孔之上的結合接墊402。可將金屬化層形成於主動裝置及被動裝置之上並設計成連接各種裝置以形成功能性電路系統。所述金屬層可由交替的介電質（例如，低介電常數介電材料（low-k dielectric material））層與導電材料（例如，銅）層形成且可藉由任意適合的製程（例如沈積、鑲嵌、雙重鑲嵌（dual damascene）等）來形成，所述導電材料層具有對所述導電材料層進行內連的通孔。在一些實施例中，封裝基底（基底400）實質上不具有主動裝置及被動裝置。

在一些實施例中，可對導電連接件176進行回焊以將半導體封裝200貼合至結合接墊402。導電連接件176將基底400（包括基底400中的金屬化層）電性地及/或實體地耦合至第一封裝（半導體封裝200）。在一些實施例中，可在將被動裝置（例如，表面安裝裝置（surface mount device，SMD）（圖中未例示））安裝於基底400上之前將所述被動裝置貼合至半導體封裝200（例如，結合至結合接墊402）。在此種實施例中，可將被動裝置結合至半導體封裝200的與導電連接件176相同的表面。

在對導電連接件176進行回焊之前導電連接件176上可形成有環氧樹脂焊劑（圖中未示出），所述環氧樹脂焊劑的環氧樹脂部分中的至少一些環氧樹脂部分將在半導體封裝200貼合至基底400之後餘留。此一餘留的環氧樹脂部分可充當底部填充膠（underfill）以減小應力並保護因回焊導電連接件176而形成的接頭。在一些實施例中，可在第一封裝（半導體封裝200）與基底400之間且環繞導電連接件176形成底部填充膠（圖中未示出）。可在貼合半導體封裝200之後藉由毛細流動製程（capillary flow process）來形成底部填充膠或者可在貼合半導體封裝200之前藉由適合的沈積方法來形成所述底部填充膠。

圖19說明根據另一實施例的半導體封裝700。半導體封裝700相似於封裝結構500，其中相同的參考編號指示相同的元件。半導體封裝700包括由經包封積體電路晶粒（例如，包封於包封體180中的積體電路晶粒178）形成的另一階層200C。積體電路晶粒178可實質上相似於積體電路晶粒114，且對積體電路晶粒114的任何說明同樣適用於積體電路晶粒178。積體電路晶粒178經由重佈線結構110中的金屬化圖案106而電性連接至半導體封裝700的其他組件（例如，積體電路晶粒114及152以及重佈線結構141及172中的金屬化圖案）。階層200C可實質上不具有延伸穿過包封體180的任何穿孔。因此，如圖19中所示，各實施例預期存在任何數目的經包封積體電路晶粒階層，且每一階層可包括或不包括延伸穿過其中的穿孔。

圖20說明根據另一實施例的半導體封裝800。半導體封裝800相似於封裝結構500，其中相同的參考編號指示相同的元件。半導體封裝800包括結合至半導體封裝200的半導體封裝300。

第二封裝（半導體封裝300）包括基底302及耦合至基底302的一或多個晶粒堆疊308（晶粒308A及晶粒308B）。儘管例示單個晶粒堆疊308（晶粒308A及晶粒308B），然而在其他實施例中可並排設置耦合至基底302的同一表面的多個晶粒堆疊308（各自具有一或多個堆疊晶粒）。基底302可由例如矽、鍺、金剛石等半導體材料製成。在一些實施例中，亦可使用例如矽鍺、碳化矽、鎵砷、砷化銦、磷化銦、碳化矽鍺、磷化鎵砷、磷化鎵銦、該些的組合等化合物材料。另外，基底302可為絕緣層上矽（SOI）基底。一般而言，絕緣層上矽基底包括例如磊晶矽、鍺、矽鍺、絕緣層上矽、絕緣層上矽鍺（SGOI）或其組合等半導體材料的層。在一個替代性實施例中，基底302是基於例如玻璃纖維加強型樹脂芯體等絕緣芯體。一種示例性芯體材料為玻璃纖維樹脂（例如FR4）。所述芯體材料的替代材料包括雙馬來醯亞胺三嗪（BT）樹脂，或者作為另一選擇，為其他印刷電路板（PCB）材料或膜。可對基底302使用例如味之素增層膜（ABF）等增層膜或其他層壓體。

基底302可包括主動裝置及被動裝置（圖21中未示出）。如此項技術中具有通常知識者將意識到，可使用例如電晶體、電容器、電阻器、該些的組合等各種各樣的裝置來產生半導體封裝300的設計的結構性要求及功能性要求。可使用任何適合的方法來形成所述裝置。

基底302亦可包括金屬化層（圖中未示出）及穿孔306。金屬化層可形成於主動裝置及被動裝置之上並被設計成連接各種裝置以形成功能性電路系統。所述金屬層可由交替的介電質（例如，低介電常數介電材料）層與導電材料（例如，銅）層形成且可藉由任意適合的製程（例如沈積、鑲嵌、雙重鑲嵌等）來形成，所述導電材料層具有對所述導電材料層進行內連的通孔。在一些實施例中，基底302實質上不具有主動裝置及被動裝置。

基底302可具有結合接墊303及結合接墊304，結合接墊303位於基底202的第一側上以耦合至晶粒堆疊308，結合接墊304位於基底302的第二側上以耦合至功能性連接件314，基底302的第二側與第一側相對。在一些實施例中，結合接墊303及結合接墊304是藉由在基底302的第一側及第二側上的介電層（圖中未示出）中形成凹陷（圖中未示出）來形成。所述凹陷可被形成為使得結合接墊303及結合接墊304能夠嵌置於介電層中。在其他實施例中，由於可在介電層上形成結合接墊303及結合接墊304，因此省略所述凹陷。在一些實施例中，結合接墊303及結合接墊304包括由銅、鈦、鎳、金、鈀、類似材料或其組合製成的薄晶種層（圖中未示出）。結合接墊303及結合接墊304的導電材料可沈積於所述薄晶種層之上。所述導電材料可藉由電化學鍍覆製程（electro-chemical plating process）、無電鍍覆製程、化學氣相沈積、原子層沈積（atomic layer deposition，ALD）、物理氣相沈積、類似製程或其組合來形成。在實施例中，結合接墊303及304的導電材料為銅、鎢、鋁、銀、金、類似材料或其組合。

在實施例中，結合接墊303及結合接墊304為包含三個導電材料層（例如鈦層、銅層、及鎳層）的凸塊下金屬。然而，此項技術中具有通常知識者應意識到，仍有諸多適合於形成凸塊下金屬（結合接墊303及結合接墊304）的材料及層的適合排列，例如鉻/鉻銅合金/銅/金的排列、鈦/鈦鎢/銅的排列或銅/鎳/金的排列。可用於凸塊下金屬（結合接墊303及結合接墊304）的任何適合的材料或材料層全部旨在包含於本申請案的範圍內。在一些實施例中，穿孔306延伸穿過基底302且將至少一個結合接墊303耦合至至少一個結合接墊304。

在所示實施例中，儘管可使用其他連接體（例如導電凸塊），然而晶粒堆疊308是藉由導線接合件310而耦合至基底302。在實施例中，晶粒堆疊308為經堆疊記憶體晶粒。舉例而言，經堆疊記憶體晶粒可包括低功率（low-power，LP）雙倍資料速率（double data rate，DDR）記憶體模組，例如LPDDR1、LPDDR2、LPDDR3、LPDD4或類似的記憶體模組。

在一些實施例中，晶粒堆疊308及導線結合件310可藉由模塑材料312來包封。模塑材料312可例如使用壓縮模塑而模塑於晶粒堆疊308及導線結合件310上。在一些實施例中，模塑材料312為模塑化合物、聚合物、環氧樹脂、氧化矽填料材料、類似材料或其組合。可執行固化步驟以固化模塑材料312，其中所述固化可為熱固化（thermal curing）、紫外光固化（UV curing）、類似製程或其組合。

在一些實施例中，晶粒堆疊308及導線接合件310埋置於模塑材料312中，且在模塑材料312被固化之後，執行例如磨製等平面化步驟來移除模塑材料312的過量部分並為第二封裝（半導體封裝300）提供實質上平的表面。

在第二封裝（半導體封裝300）形成之後，半導體封裝300經由功能性連接件314、結合接墊304、及金屬化圖案106而機械地且電性地結合至第一封裝（半導體封裝200）。在一些實施例中，在載體基底100被移除之後金屬化圖案106可藉由將介電層104圖案化而暴露出。金屬化圖案106可藉由微影及/或蝕刻（例如，雷射蝕刻製程（laser etching process））而暴露出，所述微影及/或蝕刻可在半導體封裝組件被單體化之前或之後執行。相同地，第二封裝（半導體封裝300）可在半導體封裝組件被單體化之前或之後結合至金屬化圖案106。在一些實施例中，經堆疊記憶體晶粒（晶粒堆疊308）可經由導線接合件310、結合接墊303及結合接墊304、穿孔306、功能性連接件314、以及穿孔112而耦合至積體電路晶粒114。

儘管功能性連接件314與導電連接件176無需為相同的，然而功能性連接件314可相似於上述導電連接件176且本文中不再對其予以贅述。功能性連接件314可設置於基底302的與經堆疊記憶體晶粒（晶粒堆疊308）相對的側上。在一些實施例中，在基底302的與經堆疊記憶體晶粒（晶粒堆疊308）相對的側上亦可形成有阻焊劑（solder resist）。功能性連接件314可設置於阻焊劑中的開口中以電性地且機械地耦合至基底302中的導電特徵（例如，結合接墊304）。阻焊劑可用於保護基底302的區域免受外部損壞。

在一些實施例中，在結合功能性連接件314之前，使用例如免清洗焊劑（no-clean flux）等焊劑（圖中未示出）塗佈功能性連接件314。可將功能性連接件314浸入焊劑中或可將所述焊劑噴射至功能性連接件314上。在另一實施例中，可將焊劑塗覆至金屬化圖案106的表面。

在一些實施例中，在對功能性連接件314進行回焊之前功能性連接件314上可形成有可選的環氧樹脂焊劑（圖中未示出），所述環氧樹脂焊劑的環氧樹脂部分中的至少一些環氧樹脂部分將在第二封裝（半導體封裝300）貼合至第一封裝（半導體封裝200）之後餘留。此一餘留的環氧樹脂部分可充當底部填充膠以減小應力並保護因回焊功能性連接件314而形成的接頭。

第二封裝（半導體封裝300）與第一封裝（半導體封裝200）之間的結合可為焊料結合（solder bonding）。在實施例中，第二封裝（半導體封裝300）藉由回焊製程而結合至第一封裝（半導體封裝200）。在此回焊製程期間，功能性連接件314接觸結合接墊304及金屬化圖案106以將第二封裝（半導體封裝300）實體地且電性地耦合至第一封裝（半導體封裝200）。在結合製程之後，在金屬化圖案106與導功能性連接件314的介面處可形成金屬間化合物（intermetallic compound，IMC）（圖中未示出）且在功能性連接件314與結合接墊304之間的介面（圖中未示出）處亦可形成所述金屬間化合物（IMC）。

亦可包括其他特徵及製程。舉例而言，可包括測試結構以幫助進行三維封裝（3D packing）或三維積體電路（3D integrated circuit，3DIC）裝置的驗證測試。所述測試結構可包括例如在重佈線層中或基底上形成的測試接墊（test pad），所述測試接墊使得能夠對三維封裝或三維積體電路進行測試、對探針及/或探針卡（probe card）進行使用等。可對中間結構及最終結構執行驗證測試。另外，本文中所揭露的結構及方法可與包含對已知良好晶粒（known good die）的中間驗證的測試方法論結合使用以提高良率及降低成本。

在一些實施例中，導電接墊被圖案化成在所述導電接墊的導電材料中包括開口。舉例而言，可使用重佈線結構的絕緣材料來填充所述開口。藉由降低導電接墊的導電材料的總密度（例如，降低金屬密度），由所述導電接墊自身造成的應力可有利地減小。在不受特定理論約束的條件下，導電接墊的降低的金屬密度可減少例如由應力引發的側壁剝落、熱循環測試故障等製造缺陷。

在實施例中，一種半導體封裝包括：第一積體電路晶粒，包封於第一包封體中；第一穿孔，延伸穿過第一包封體；導電接墊，設置於第一穿孔及第一包封體之上的介電層中，其中所述導電接墊包括第一區，所述第一區電性連接至所述第一穿孔且具有外周邊，在俯視圖中所述外周邊包圍所述第一穿孔的外周邊；以及第一介電區，延伸穿過導電接墊的第一區，其中在俯視圖中所述第一區的導電材料包圍所述第一介電區。在實施例中，所述半導體封裝更包括：第二穿孔，位於導電接墊之上，其中在俯視圖中第一穿孔與第二穿孔交疊，且其中所述導電接墊更包括第二區，所述第二區電性連接至所述第二穿孔且具有外周邊，在所述俯視圖中所述第二區的所述外周邊包圍所述第二穿孔的外周邊；以及第二介電區，延伸穿過導電接墊的第二區，在俯視圖中所述導電接墊的所述第二區的導電材料包圍所述第二介電區。在實施例中，所述封裝更包括第三介電區，所述第三介電區將導電接墊的第一區自所述導電接墊的第二區分離。在實施例中，所述封裝更包括：第二積體電路晶粒，位於介電層之上；以及第二包封體，包封第二積體電路晶粒。第二穿孔延伸穿過第二包封體。在實施例中，導電接墊的第一區交疊所述導電接墊的第二區。在實施例中，導電接墊的第一區與第一穿孔是同心的。在實施例中，第一穿孔經由自導電接墊連續延伸至所述第一穿孔的通孔而電性連接至所述導電接墊的第一區。

在實施例中，一種半導體封裝包括：第一穿孔，延伸穿過第一模塑化合物；第二穿孔，延伸穿過第二模塑化合物，其中在俯視圖中第一穿孔與所述第二穿孔交疊；以及導電接墊，位於第一模塑化合物與第二模塑化合物之間的介電層中。導電接墊包括：第一導電區，電性連接至第一穿孔，其中介電層的材料界定一或多個第一絕緣區，所述一或多個第一絕緣區延伸穿過所述第一導電區；以及第二導電區，電性連接至第二穿孔。介電層的材料更界定一或多個第二絕緣區，所述一或多個第二絕緣區延伸穿過所述第二導電區。在實施例中，介電層的材料界定延伸穿過導電接墊的第三絕緣區，其中所述第三絕緣區將第一穿孔與第二穿孔電性隔離。在實施例中，導電接墊將第一穿孔電性連接至第二穿孔。在實施例中，第一導電區中的所述一或多個第一絕緣區的總數目等於第二導電區中的所述一或多個第二絕緣區的總數目。在實施例中，第一導電區中的所述一或多個第一絕緣區的總數目不同於第二導電區中的所述一或多個第二絕緣區的總數目。在實施例中，第一導電區將第一穿孔電性連接至重佈線，且在所述俯視圖中所述重佈線設置於所述一個或多個第一絕緣區中的一者的與所述第一穿孔相對的側上。在實施例中，第一導電區與第二導電區之間的交疊界定第三導電區，且所述第三導電區與第一穿孔電性隔離。在實施例中，第三導電區更與第二穿孔電性隔離。在實施例中，在俯視圖中第一導電區完全包圍第一穿孔，且在所述俯視圖中第二導電區完全包圍第二穿孔。

在實施例中，一種半導體封裝的形成方法包括：將第一半導體晶粒及第一穿孔包封於第一包封體中；在第一穿孔之上形成導電接墊。導電接墊包括：第一區，電性連接至第一穿孔，其中在俯視圖中所述第一區交疊所述第一穿孔且大於所述第一穿孔；以及第一開口，延伸穿過所述第一區。所述方法更包括：在導電接墊之上沈積介電層，其中沈積所述介電層包括使用所述介電層的介電材料填充第一開口。在實施例中，所述半導體封裝的形成方法更包括：在導電接墊之上形成第二穿孔。在實施例中，導電接墊更包括：第二區，電性連接至第二穿孔，其中在俯視圖中所述第二區交疊所述第二穿孔且大於所述第二穿孔；以及第二開口，延伸穿過第二區，其中沈積介電層包括使用所述介電層的介電材料填充所述第二開口。在實施例中，在所述俯視圖中第一穿孔與第二穿孔至少局部地交疊。在實施例中，所述半導體封裝的形成方法更包括將第二穿孔及第二半導體晶粒包封於第二包封體中。

在實施例中，一種半導體封裝包括：第一階層，具有包封於第一模塑化合物中的第一半導體晶粒；以及第一導通孔，延伸穿過第一模塑化合物。在實施例中，所述半導體封裝更包括：第二階層，具有包封於第二模塑化合物中的第二半導體晶粒；以及第二導通孔，延伸穿過第二模塑化合物。在實施例中，所述半導體封裝更包括：導電接墊，位於第一階層與第二階層之間，所述導電接墊具有第一導電區及第二導電區，所述第一導電區將第一導通孔電性連接至第一重佈線，所述第二導電區將第二導通孔電性連接至第二重佈線，其中在俯視圖中所述第一導電區與所述第二導電區交疊；第一介電區，延伸穿過導電接墊的第一導電區；以及第二介電區，延伸穿過導電接墊的第二導電區。在實施例中，在俯視圖中第一穿孔的外周邊全部設置於第一導電區的外周邊內，且在所述俯視圖中第二穿孔的外周邊全部設置於第二導電區的外周邊內。在實施例中，在俯視圖中第一介電區設置於第一導電區的中心與第一重佈線之間。

在實施例中，一種半導體封裝的形成方法包括：將第一穿孔及第一半導體晶粒包封於第一包封體中；將第二穿孔及第二半導體晶粒包封於第二包封體中，其中在俯視圖中第一穿孔與所述第二穿孔交疊；以及在第一穿孔與第二穿孔之間形成導電接墊。在實施例中，導電接墊包括：第一導電區，電性連接至第一穿孔；第一開口，延伸穿過第一導電區；第二導電區，電性連接至第二穿孔；以及第二開口，延伸穿過第二導電區。在實施例中，所述半導體封裝的形成方法更包括在導電接墊周圍以及在第一開口及第二開口中沈積介電層。在實施例中，導電接墊更包括第三開口，所述第三開口將第一導電區的至少一部分與第二導電區的至少一部分電性隔離。在實施例中，沈積介電層包括在第三開口中沈積所述介電層。在實施例中，導電接墊將第一導電區電性連接至第二導電區。在實施例中，形成導電接墊包括：沈積晶種層；使用罩幕以界定導電接墊的形狀；以及將導電接墊電鍍於罩幕的開口中。

在實施例中，一種半導體封裝的形成方法包括：將第一半導體晶粒及第一導通孔包封於第一包封體中；在第一導通孔之上形成導電接墊，其中所述導電接墊包括第一區及第一開口，所述第一區電性連接至第一導通孔，其中在俯視圖中所述第一區的外周邊完整地包圍第一導通孔的外周邊，所述第一開口延伸穿過所述第一區；在導電接墊周圍及在第一開口中沈積介電層；在介電層中圖案化出第二開口以暴露出導電接墊的第二區；以及形成延伸穿過第二開口且位於介電層上方的第二導通孔。在實施例中，所述半導體封裝的形成方法更包括：在介電層之上鄰近第二導通孔沈積第二半導體晶粒；以及將第二半導體晶粒及第二導通孔包封於第二包封體中。在實施例中，導電接墊在側向上延伸超過第一導通孔的外周邊及第二導通孔的外周邊。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。

12A-12A、12B-12B‧‧‧線

100‧‧‧載體基底

102‧‧‧離型層

104、108、132、140、158、162、166、170‧‧‧介電層

106、138、160、164、168‧‧‧金屬化圖案

110、141、172‧‧‧重佈線結構

112、142、306‧‧‧穿孔

113、143‧‧‧通孔

114‧‧‧積體電路晶粒

116、154‧‧‧附著劑

118‧‧‧半導體基底

120‧‧‧內連線結構

122、174‧‧‧接墊

124‧‧‧保護膜

126‧‧‧晶粒連接件

128‧‧‧介電材料

130、156、180‧‧‧包封體

138A‧‧‧導電接墊

144A、144B、144C‧‧‧區

146A、146B、146C‧‧‧開口

148A、148B‧‧‧重佈線

150‧‧‧箭頭

152、178‧‧‧積體電路晶粒

176‧‧‧導電連接件

200、300、700、800‧‧‧半導體封裝

200A、200B、200C‧‧‧階層

302、400‧‧‧基底

303、304、402‧‧‧結合接墊

308‧‧‧晶粒堆疊

308A、308B‧‧‧晶粒

310‧‧‧導線接合件

312‧‧‧模塑材料

314‧‧‧功能性連接件

500‧‧‧封裝結構

600、602‧‧‧封裝區

D1、D2、D3、D4、D5、D6、D7、D8、D9‧‧‧距離

結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。圖1至圖11、圖12A、圖12B、圖12C、圖12D、及圖13至圖18說明根據一些實施例的製造半導體裝置封裝的各種中間階段的剖視圖及俯視圖。圖19說明根據一些實施例的半導體裝置封裝的剖視圖。圖20說明根據一些實施例的半導體裝置封裝的剖視圖。

Claims

一種半導體封裝，包括：第一積體電路晶粒，包封於第一包封體中；第一穿孔，延伸穿過所述第一包封體；導電接墊，設置於所述第一穿孔及所述第一包封體之上的介電層中，其中所述導電接墊包括第一區，所述第一區電性連接至所述第一穿孔且具有外周邊，在俯視圖中所述外周邊包圍所述第一穿孔的外周邊；以及第一介電區，延伸穿過所述導電接墊的所述第一區，其中在所述俯視圖中所述第一區的導電材料包圍所述第一介電區。
如申請專利範圍第1項所述的半導體封裝，更包括：第二穿孔，位於所述導電接墊之上，其中在所述俯視圖中所述第一穿孔與所述第二穿孔交疊，且其中所述導電接墊更包括第二區，所述第二區電性連接至所述第二穿孔且具有外周邊，在所述俯視圖中所述第二區的所述外周邊包圍所述第二穿孔的外周邊；以及第二介電區，延伸穿過所述導電接墊的所述第二區，其中在所述俯視圖中所述導電接墊的所述第二區的導電材料包圍所述第二介電區。
如申請專利範圍第2項所述的半導體封裝，更包括第三介電區，所述第三介電區將所述導電接墊的所述第一區自所述導電接墊的所述第二區分離。
如申請專利範圍第2項所述的半導體封裝，更包括：第二積體電路晶粒，位於所述介電層之上；以及第二包封體，包封所述第二積體電路晶粒，其中所述第二穿孔延伸穿過所述第二包封體。
如申請專利範圍第2項所述的半導體封裝，其中所述導電接墊的所述第一區交疊所述導電接墊的所述第二區。
如申請專利範圍第1項所述的封裝，其中所述導電接墊的所述第一區與所述第一穿孔是同心的。
如申請專利範圍第1項所述的半導體封裝，其中所述第一穿孔經由自所述導電接墊連續延伸至所述第一穿孔的通孔而電性連接至所述導電接墊的所述第一區。
一種半導體封裝，包括：第一穿孔，延伸穿過第一模塑化合物；第二穿孔，延伸穿過第二模塑化合物，其中在俯視圖中所述第一穿孔與所述第二穿孔交疊；以及導電接墊，位於所述第一模塑化合物與所述第二模塑化合物之間的介電層中，其中所述導電接墊包括：第一導電區，電性連接至所述第一穿孔，其中所述介電層的材料界定一或多個第一絕緣區，所述一或多個第一絕緣區延伸穿過所述第一導電區；以及第二導電區，電性連接至所述第二穿孔，其中所述介電層的所述材料更界定一或多個第二絕緣區，所述一或多個第二絕緣區延伸穿過所述第二導電區。
如申請專利範圍第8項所述的半導體封裝，其中所述介電層的所述材料界定延伸穿過所述導電接墊的第三絕緣區，其中所述第三絕緣區將所述第一穿孔與所述第二穿孔電性隔離。
如申請專利範圍第8項所述的半導體封裝，其中所述導電接墊將所述第一穿孔電性連接至所述第二穿孔。
如申請專利範圍第8項所述的半導體封裝，其中所述第一導電區中的所述一或多個第一絕緣區的總數目等於所述第二導電區中的所述一或多個第二絕緣區的總數目。
如申請專利範圍第8項所述的半導體封裝，其中所述第一導電區中的所述一或多個第一絕緣區的總數目不同於所述第二導電區中的所述一或多個第二絕緣區的總數目。
如申請專利範圍第8項所述的半導體封裝，其中所述第一導電區將所述第一穿孔電性連接至重佈線，且其中在所述俯視圖中所述重佈線設置於所述一個或多個第一絕緣區中的一者的與所述第一穿孔相對的側上。
如申請專利範圍第8項所述的半導體封裝，其中所述第一導電區與所述第二導電區之間的交疊界定第三導電區，且其中所述第三導電區與所述第一穿孔電性隔離。
如申請專利範圍第14項所述的半導體封裝，其中所述第三導電區更與所述第二穿孔電性隔離。
如申請專利範圍第8項所述的半導體封裝，其中在所述俯視圖中所述第一導電區完全包圍所述第一穿孔，且其中在所述俯視圖中所述第二導電區完全包圍所述第二穿孔。
一種半導體封裝的形成方法，包括：將第一半導體晶粒及第一穿孔包封於第一包封體中；在所述第一穿孔之上形成導電接墊，其中所述導電接墊包括：第一區，電性連接至所述第一穿孔，其中在俯視圖中所述第一區交疊所述第一穿孔且大於所述第一穿孔；以及第一開口，延伸穿過所述第一區；以及在所述導電接墊之上沈積介電層，其中沈積所述介電層包括使用所述介電層的介電材料填充所述第一開口。
如申請專利範圍第17項所述的半導體封裝的形成方法，更包括：在所述導電接墊之上形成第二穿孔，其中所述導電接墊更包括：第二區，電性連接至所述第二穿孔，其中在所述俯視圖中所述第二區交疊所述第二穿孔且大於所述第二穿孔；以及第二開口，延伸穿過所述第二區，其中沈積所述介電層包括使用所述介電層的所述介電材料填充所述第二開口。
如申請專利範圍第18項所述的半導體封裝的形成方法，其中在所述俯視圖中所述第一穿孔與所述第二穿孔至少局部地交疊。
如申請專利範圍第18項所述的半導體封裝的形成方法，更包括將所述第二穿孔及第二半導體晶粒包封於第二包封體中。