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KR102093303B1 - 반도체 패키지 및 그 형성 방법 - Google Patents

반도체 패키지 및 그 형성 방법 Download PDF

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KR102093303B1
KR102093303B1 KR1020180113290A KR20180113290A KR102093303B1 KR 102093303 B1 KR102093303 B1 KR 102093303B1 KR 1020180113290 A KR1020180113290 A KR 1020180113290A KR 20180113290 A KR20180113290 A KR 20180113290A KR 102093303 B1 KR102093303 B1 KR 102093303B1
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Abstract

실시예 반도체 패키지 디바이스는, 베어 반도체 칩, 베어 반도체 칩에 인접한 패키지화된 반도체 칩, 및 베어 반도체 칩과 패키지화된 반도체 칩에 접합된 재배선 구조물을 포함한다. 재배선 구조물은, 제1 두께를 갖는 제1 재배선층; 제2 두께를 갖는 제2 재배선층; 및 제1 재배선층과 제2 재배선층 사이에 있는 제3 재배선층을 포함한다. 제3 재배선층은 제1 두께 및 제2 두께보다 더 큰 제3 두께를 갖는다. 패키지는, 베어 반도체 칩과 재배선 구조물 사이에 배치된 언더필, 및 베어 반도체 칩, 패키지화된 반도체 칩, 및 언더필을 봉지화하는 몰딩 화합물을 더 포함한다.

Description

반도체 패키지 및 그 형성 방법{SEMICONDUCTOR PACKAGES AND METHODS OF FORMING SAME}
본 출원은 2017년 9월 29일에 출원된 미국 가특허 출원 제62/566,018호의 우선권을 주장하며, 이 가특허 출원은 그 전체 내용이 참조로서 본 출원에서 원용된다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 계속 진행중인 집적 밀도 향상으로 인해 급격한 성장을 경험해 왔다. 대부분의 경우, 집적 밀도 향상은 최소 피처 크기의 반복적인 감축으로부터 유발되었으며, 이는 주어진 면적 내에 보다 많은 컴포넌트들이 집적되도록 해준다. 전자 디바이스의 축소화에 대한 요구가 커짐에 따라, 반도체 다이의 더 작고 더 창의적인 패키징 기술에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템의 예시는 패키지 온 패키지(Package-on-Package; PoP) 기술이다. PoP 디바이스에서, 최상부 반도체 패키지는 바닥부 반도체 패키지의 최상단 상에 적층되어 고도의 집적과 컴포넌트 밀도를 제공한다. PoP 기술은 일반적으로 향상된 기능과 인쇄 회로 기판(printed circuit board; PCB) 상에서의 작은 풋프린트를 갖는 반도체 디바이스들의 생산을 가능하게 한다.
실시예에 따르면, 반도체 패키지는, 베어 반도체 칩; 베어 반도체 칩에 인접한 패키지화된 반도체 칩; 및 베어 반도체 칩과 패키지화된 반도체 칩에 접합된 재배선 구조물을 포함한다. 재배선 구조물은, 제1 두께를 갖는 제1 재배선층; 제2 두께를 갖는 제2 재배선층; 및 제1 재배선층과 제2 재배선층 사이에 있는 제3 재배선층을 포함한다. 제3 재배선층은 제1 두께 및 제2 두께보다 더 큰 제3 두께를 갖는다. 패키지는, 베어 반도체 칩과 재배선 구조물 사이에 배치된 언더필, 및 베어 반도체 칩, 패키지화된 반도체 칩, 및 언더필을 봉지화하는 몰딩 화합물을 더 포함한다. 베어 반도체 칩의 제1 표면 및 패키지화된 반도체 칩의 제2 표면은 몰딩 화합물에 의해 노출된다. 실시예에서, 재배선 구조물은, 제2 재배선층에 전기적으로 연결된 제1 도전성 비아; 및 반도체 패키지의 외부 커넥터에 제1 도전성 비아를 전기적으로 연결시키는 제2 도전성 비아를 더 포함하고, 제1 도전성 비아의 직경은 제2 도전성 비아쪽 방향으로 연속적으로 감소하며, 제2 도전성 비아의 직경은 제1 도전성 비아쪽 방향으로 연속적으로 감소한다. 실시예에서, 제1 도전성 비아의 직경은 제1 도전성 비아와 제2 도전성 비아 간의 계면에서 최소이다. 실시예에서, 제1 도전성 비아는 제1 유전체층을 관통하여 연장되고, 제2 도전성 비아는 제2 유전체층을 관통하여 연장되며, 제1 유전체층과 제2 유전체층은 적어도 15㎛의 결합 두께를 갖는다. 실시예에서, 제1 유전체층과 제2 유전체층은 상이한 물질 조성을 갖는다. 실시예에서, 재배선 구조물은 베어 반도체 칩과는 반대편의 재배선 구조물의 측면 상에 배치된 더미 커넥터를 더 포함하며, 더미 커넥터는 베어 반도체 칩 및 패키지화된 반도체 칩으로부터 전기적으로 격리된다. 실시예에서, 더미 커넥터는 제3 도전성 비아에 의해 재배선 구조물의 유전체층 내에 매립된다. 실시예에서, 제1 두께와 제2 두께는 각각 2㎛ 이하이다.
실시예에 따르면, 반도체 패키지는, 제1 디바이스와 제2 디바이스를 봉지화한 몰딩 화합물 - 제1 디바이스는 베어 칩이고, 제2 디바이스는 패키지화된 칩임 -; 및 제1 디바이스와 제2 디바이스에 플립 칩 접합된 재배선 구조물을 포함한다. 재배선 구조물과는 반대편의 제1 디바이스 및 제2 디바이스의 표면들은 몰딩 화합물에 의해 노출된다. 재배선 구조물은, 제1 디바이스와 제2 디바이스 위에 있는 제1 재배선층; 제1 재배선층 위에 있으며, 접지 라인을 제공하는 제2 재배선층; 제2 재배선층 위에 있는 제3 재배선층; 제3 재배선층 위에 있으며, 제3 재배선층에 전기적으로 연결된 제1 도전성 비아; 및 제1 도전성 비아 위에 있으며, 제1 도전성 비아를 외부 커넥터에 전기적으로 연결시키는 제2 도전성 비아를 포함한다. 제1 도전성 비아의 직경은 제2 도전성 비아쪽 방향으로 연속적으로 감소하며, 제2 도전성 비아의 직경은 제1 도전성 비아쪽 방향으로 연속적으로 감소한다. 패키지는 제1 디바이스와 재배선 구조물 사이에 배치된 언더필을 더 포함하며, 몰딩 화합물은 언더필의 필렛과 접촉한다. 실시예에서, 제1 도전성 비아와 제2 도전성 비아 간의 계면에서의 제1 도전성 비아의 직경은 제1 도전성 비아와 제2 도전성 비아 간의 계면에서의 제2 도전성 비아의 직경보다 작거나 같다. 실시예에서, 재배선 구조물은 제1 솔더 영역에 의해 제1 디바이스의 제1 디바이스 커넥터에 플립 칩 접합되고, 제2 솔더 영역에 의해 제2 디바이스의 제2 디바이스 커넥터에 플립 칩 접합되며, 제1 디바이스 커넥터 또는 제2 디바이스 커넥터 중 적어도 하나는 구리, 니켈, 팔라듐, 금, 금속간 화합물, 또는 이들의 조합을 포함한다. 실시예에서, 제1 디바이스는 제1 솔더 영역에 의해 재배선 구조물의 콘택트에 플립 칩 접합되고, 콘택트는 구리, 니켈, 또는 이들의 조합을 포함한다. 실시예에서, 콘택트는 제1 디바이스 커넥터와는 상이한 물질 조성을 갖는다. 실시예에서, 제1 재배선층과 제2 재배선층 각각은 제1 디바이스와 제2 디바이스 간에 신호 라우팅을 제공한다. 실시예에서, 패키지는 외부 커넥터에 인접한 더미 커넥터를 더 포함하고, 더미 커넥터는 제1 디바이스와 제2 디바이스로부터 전기적으로 격리된다. 실시예에서, 제1 도전성 비아는 제1 유전체층을 관통하여 연장되고, 제2 도전성 비아는 제2 유전체층을 관통하여 연장되고, 더미 커넥터는 제2 유전체층을 관통하여 연장되는 제3 도전성 비아에 의해 재배선 구조물 내에 매립되며, 제1 유전체층은 더미 커넥터와는 반대편의 제3 도전성 비아의 전체 표면을 덮는다.
실시예에 따르면, 반도체 패키지는, 제1 디바이스와 제2 디바이스를 봉지화한 봉지재 - 제1 디바이스는 베어 다이이고, 제2 디바이스는 패키지화된 다이임 -; 및 제1 디바이스와 제2 디바이스에 접합된 재배선 구조물을 포함한다. 재배선 구조물과는 반대편의 제1 디바이스 및 제2 디바이스의 표면들은 봉지재에 의해 덮혀지지 않는다. 재배선 구조물은, 제1 디바이스와 제2 디바이스 위에 있는 제1 재배선층; 제1 재배선층 위에 있는 제2 재배선층; 제1 재배선층에서부터 제2 재배선층까지 연장되는 제1 도전성 비아; 제2 재배선층 위에 있는 제3 재배선층; 제2 재배선층에서부터 제3 재배선층까지 연장되는 제2 도전성 비아 - 단면도에서 봤을 때, 제1 도전성 비아의 종축은 제1 도전성 비아의 중심과 제2 도전성 비아의 중심을 관통하여 연장됨 -; 제3 재배선층 위에 있고, 제3 재배선층에 전기적으로 연결되며, 제1 시드층을 포함하는 제3 도전성 비아; 및 제3 도전성 비아 위에 있으며, 제3 도전성 비아를 외부 커넥터에 전기적으로 연결시키는 제4 도전성 비아를 포함하며, 제4 도전성 비아는 제3 도전성 비아와 제4 도전성 비아 간의 계면에서 제1 시드층과 접촉하는 제2 시드층을 포함한다. 패키지는 제1 디바이스와 재배선 구조물 사이에 배치된 언더필을 더 포함하며, 봉지재는 언더필 주위에 배치된다. 실시예에서, 패키지는 제3 도전성 비아로부터 물리적으로 분리된 제5 도전성 비아를 더 포함하며, 제5 도전성 비아는 제4 도전성 비아를 제3 재배선층에 전기적으로 연결시킨다. 실시예에서, 제1 도전성 비아는 제1 유전체층을 관통하여 연장되고, 제1 유전체층의 측벽을 따른 제1 도전성 비아의 두께는 제1 도전성 비아의 횡측 부분의 두께와 실질적으로 같다. 실시예에서, 제1 디바이스는 50㎛ 내지 300㎛의 범위 내의 거리만큼 제2 디바이스로부터 물리적으로 분리되어 있으며, 이 거리는 재배선 구조물의 주 표면에 평행한 라인을 따라 측정된 것이다.
다양한 실시예들은 다양한 특징들 및/또는 장점들을 제공한다. 다양한 실시예들은 팬아웃 패키지 구조물을 제공할 수 있으며, 이는 디바이스들을 부착하기 전에 3개 이상의 재배선층들을 형성한다. 각각의 재배선층은, 예를 들어, 2㎛ 이하의 폭 및/또는 간격을 갖는 미세 피치의 도전성 트레이스를 포함할 수 있다. 따라서, 재배선층들은 최소 라인폭 설계 규칙을 충족시킬 수 있고, 이는 신호 및/또는 전력/접지 라인들에 대한 설계 라우팅의 유연성을 증가시키고 개선된 전기적 성능을 제공한다. 이러한 미세 피치의 트레이스가 파손되는 것을 방지하기 위해, 재배선층들에 가해진 응력을 감소시키기 위해 더 두꺼운 최상부 유전체층이 형성된다. 다양한 실시예들은 더 두꺼운 최상부 유전체층; 재배선층들을 위한 더 작은 표면 윤곽; 및 감소된 리소그래피 공정 난이도로 처리될 재배선 구조물의 다른 피처들을 형성하기 위한 공정 방법들을 제공한다. 일부 실시예들에서, 사전 형성된 재배선 구조물은 적어도 2개의 다이 또는 패키지가 사전 형성된 재배선 구조물에 전기적으로 연결되도록 하기 위한 콘택트(예를 들어, μ범프)를 포함할 수 있다. 따라서, 다양한 실시예들은 이종 칩들이 높은 상호연결 밀도를 갖고 단일 패키지에 집적될 수 있게 한다. 또한, 재배선 구조물이 형성된 후 다양한 열 민감성 칩들(예를 들어, DRAM 칩)이 재배선 구조물에 접합될 수 있으며, 이는 DRAM 칩 열 저하에 관한 열적 버짓 문제를 감소시킨다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a, 도 1b, 도 1c, 도 2a, 도 2b, 도 2c, 및 도 3은 일부 실시예들에 따른 반도체 패키지의 단면도들을 도시한다.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e, 도 4f, 도 4g, 도 4h, 도 4i, 도 4j, 및 도 4k는 일부 실시예들에 따른 반도체 패키지를 형성하는 다양한 중간 단계들의 단면도들을 도시한다.
도 5a 및 도 5b는 일부 대안적인 실시예들에 따른 반도체 패키지를 형성하는 다양한 중간 단계들의 단면도들을 도시한다.
도 6a 및 도 6b는 일부 대안적인 실시예들에 따른 반도체 패키지를 형성하는 다양한 중간 단계들의 단면도들을 도시한다.
도 7a, 도 7b, 도 7c, 도 7d, 및 도 7e는 일부 대안적인 실시예들에 따른 반도체 패키지를 형성하는 다양한 중간 단계들의 단면도들을 도시한다.
도 8a, 도 8b, 도 8c, 도 8d, 및 도 8e는 일부 대안적인 실시예들에 따른 반도체 패키지를 형성하는 다양한 중간 단계들의 단면도들을 도시한다.
도 9a, 도 9b, 및 도 9c는 일부 대안적인 실시예들에 따른 반도체 패키지를 형성하는 다양한 중간 단계들의 단면도들을 도시한다.
도 10a, 도 10b, 및 도 10c는 일부 대안적인 실시예들에 따른 반도체 패키지를 형성하는 다양한 중간 단계들의 단면도들을 도시한다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
다양한 실시예들은 이종(heterogeneous) 칩 집적의 유연성을 향상시키기 위해 팬아웃(fan-out) 재배선(redistribution) 구조물들을 갖는 패키지 구조물을 제공한다. 예를 들어, 플립 칩 볼 그리드 어레이(ball grid array; BGA) 패키지는 고밀도 상호연결에 대한 기판 라우팅 능력 제한에 직면할 수 있다. 특정 예시로서, 하이브리드 메모리(hybrid memory; HBM) 동적 랜덤 액세스 메모리(DRAM)는 (예를 들어, 약 2㎛ 이하의 피치를 갖는) 미세 피치 도전성 트레이스 라우팅을 원할 수 있고, 팬아웃 재배선 구조물 및 공정 실시예는 그러한 고밀도 상호연결부들을 제조하는 접근법을 제공한다. DRAM 저화와 관련된 열적 버짓(thermal budget) 문제가 또한 중요하며, 다양한 실시예들은 재배선 구조물 형성 후에 디바이스들(예를 들어, 베어(bare) 칩 및/또는 패키지화된 칩)을 마운팅하여 디바이스들에 대한 열적 영향을 감소시킴으로써 이러한 열적 버짓 문제를 해결한다. 전기적 성능을 향상시키기 위해, 최상위 재배선층들은 미세 라인들을 포함할 필요가 있을 수 있지만, 이러한 미세 라인들은 패키지의 외부 커넥터로부터의 응력의 결과로서 파손될 가능성이 더 크다. 실시예들은 재배선층들과 커넥터들 사이에 응력 버퍼층을 제공하기 위해 증가된 최상부 폴리머층(예를 들어, 외부 커넥터가 위치해 있는 폴리머층) 두께와 같은, 응력 감소 피처들을 제공할 수 있다. (예를 들어, 캐리어 접합해제 공정 동안의) 더미 커넥터 박리 문제가 또한 다양한 실시예들에 의해 해결될 수 있다.
도 1a는 제1 디바이스(102A) 및 제2 디바이스(102B)를 포함하는 실시예 패키지(100)의 단면도를 도시한다. 도 1b 및 1c는 보다 명확하게 하기 위해 몰딩 화합물(114) 또는 언더필(underfill)(112) 없는 패키지(100)의 상세도를 제공하는 실시예 패키지(100A/100B)의 단면도들을 도시한다.
일부 실시예들에서, 디바이스들(102A, 102B)은 베어 칩 반도체 다이(예를 들어, 패키지화되지 않은 반도체 다이)일 수 있다. 다른 실시예들에서, 디바이스들(102A, 102B) 중 적어도 하나는 하나 이상의 패키지화된 반도체 다이, 수동 디바이스, 재배선 구조물, 봉지재(encapsulant) 등을 포함하는 반도체 패키지일 수 있다. 일부 실시예들에서, 디바이스들(102A, 102B)은 베어 칩 반도체 다이(들)과 반도체 패키지(들)의 조합을 포함한다. 예를 들어, 디바이스들(102A, 102B)은 논리 다이(예를 들어, 중앙 처리 장치, 마이크로제어기 등), 메모리 다이(예를 들어, 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 다이, 하이브리드 메모리 큐브(hybrid memory cube; HBC), 정적 랜덤 액세스 메모리(static random access memory; SRAM) 다이, 와이드 입력/출력(wide input/output; wideIO) 메모리 다이, 자기저항성 랜덤 액세스 메모리(magnetoresistive random access memory; mRAM) 다이, 저항성 랜덤 액세스 메모리(resistive random access memory; rRAM) 다이 등), 전력 관리 다이(예를 들어, 전력 관리 집적 회로(power management integrated circuit; PMIC) 다이), 무선 주파수(radio frequency; RF) 다이, 센서 다이, 미소 전기 기계 시스템(micro-electro-mechanical-system; MEMS) 다이, 신호 처리 다이(예를 들어, 디지털 신호 처리(digital signal processing; DSP) 다이), 프론트 엔드 다이(예를 들어, 아날로그 프론트 엔드(analog front-end; AFE) 다이), 이들의 조합 등일 수 있고/있거나 이들을 포함할 수 있다. 디바이스들(102A, 102B)은 동일한 유형의 기능들 또는 상이한 유형의 기능들을 수행할 수 있다. 일부 실시예들에서, 디바이스들(102A, 102B)은 상이한 크기(예를 들어, 상이한 높이 및/또는 표면적)를 가질 수 있고, 다른 실시예들에서, 디바이스들(102A, 102B)은 동일한 크기(예를 들어, 동일한 높이 및/또는 표면적)를 가질 수 있다.
디바이스들(102A, 102B)은, 패키지(100)에 포함되기 전에, 디바이스들(102A, 102B)에서 집적 회로를 형성하기 위해 적용가능한 제조 공정들에 따라 처리될 수 있다. 예를 들어, 디바이스들(102A, 102B) 각각은 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판, 또는 SOI(semiconductor-on-insulator) 기판의 활성층을 포함할 수 있다. 반도체 기판은 게르마늄과 같은 다른 반도체 물질들; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비화물, 및/또는 인듐 안티몬을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 비롯한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 다층 또는 구배 기판들과 같은, 다른 기판들이 또한 이용될 수 있다. 트랜지스터, 다이오드, 커패시터, 저항기 등과 같은 디바이스들은 반도체 기판 내에 및/또는 반도체 기판 상에 형성될 수 있으며, 예를 들어, 집적 회로를 형성하기 위해 반도체 기판(118) 상의 하나 이상의 유전체층들 내의 금속화 패턴들에 의해 형성된 상호연결 구조물들(120)에 의해 상호연결될 수 있다.
디바이스들(102A, 102B)은 알루미늄 패드와 같은 패드를 더 포함하며, 이 패드에 대해 외부 연결이 이루어진다. 패드는 집적 회로 다이의 각각의 활성 측면이라고 지칭될 수 있는 것 위에 있다. 패시베이션 막은 디바이스들(102A, 102B) 상과 패드의 일부분 상에 있다. 개구는 패시베이션 막을 관통하여 패드에 이른다.
디바이스 커넥터(104)가 디바이스들(102A, 102B) 내의 각각의 패드에 전기적으로 결합된다. 디바이스들(102A 및/또는 102B)이 베어 칩인 실시예들에서, 디바이스 커넥터(104)는 또한, 예를 들어, 패시베이션 막 내의 개구를 통해 디바이스들(102A, 102B) 내의 접촉 패드에 기계적으로 맞물릴 수 있다. 디바이스들(102A 및/또는 102B)이 패키지화된 칩들인 실시예들에서, 재배선 구조물들이 디바이스들(102A/102B) 내의 베어 칩들과 디바이스 커넥터(104) 사이에 개재될 수 있고 디바이스들(102A/102B) 내의 베어 칩들을 디바이스 커넥터(104)에 전기적으로 연결시킬 수 있다. 디바이스 커넥터(104)는, 예를 들어, 도금 등에 의해 형성될 수 있다. 일부 실시예들에서, 디바이스 커넥터(104)는 두 개의 구리층들(104a, 104c) 사이에 배치된 니켈층(104b)(도 1b 및 도 1c 참조)을 각각 포함한다. 다른 실시예들에서, 디바이스 커넥터(104)는 상이한 구성을 가질 수 있고 및/또는 상이한 물질 조성을 가질 수 있다. 디바이스 커넥터(104)는 디바이스들(102A, 102B)의 각각의 집적 회로들을 전기적으로 결합시킨다.
디바이스들(102A, 102B)은 재배선 구조물(108)에 접합된다. 일부 실시예들에서, 디바이스들(102A, 102B)은 솔더(106)를 사용하여 재배선 구조물(108)의 콘택트(contact)(110)에 플립 칩 접합(flip chip bonded)된다. 콘택트(110)는 예를 들어, 마이크로범프(μ범프)일 수 있다. 콘택트(110)의 구성은 디바이스 커넥터(104)와 동일할 수 있다. 예를 들어, 콘택트(110)는 두 개의 구리(110a, 110c) 사이에 배치된 니켈층(110b)(도 1b 및 도 1c 참조)을 각각 포함할 수 있다. 다른 실시예들에서, 콘택트(110)의 구성 및/또는 물질 조성은 디바이스 커넥터(104)와 상이할 수 있다. 예를 들어, 다른 실시예들에서, 콘택트(110)는 구리층, 구리층 위의 니켈층, 니켈층 위의 팔라듐층, 및 팔라듐층 위의 금층을 포함할 수 있다. 다른 실시예들에서 콘택트(110)에 대해 다른 구성 및/또는 물질 조성이 또한 구상가능하다.
솔더(106)는 콘택트(110)와 디바이스 커넥터(104) 사이에 배치되고 콘택트(110)를 디바이스 커넥터(104)에 접합시킨다. 아래에서 보다 자세히 설명될 바와 같이, 솔더(106)는 접합 전에 콘택트(110) 상에 전부 배치되거나, 접합 전에 디바이스 커넥터(104) 상에 전부 배치되거나, 또는 접합 전에 디바이스 커넥터(104)와 콘택트(110) 둘 다 상에 부분적으로 배치될 수 있다. 접합 공정은 (예를 들어, 픽 앤드 플레이스(pick and place) 툴을 사용하여) 재배선 구조물(108) 상에 디바이스들(102A, 102B)을 배치하고 솔더(106)를 리플로우하는 단계를 포함할 수 있다. 리플로우 동안, 디바이스 커넥터(104)와 솔더(106) 간의 계면(interface)에서 금속간 화합물이 형성될 수 있고, 마찬가지로 콘택트(110)와 솔더(106) 간의 계면에 금속간 화합물이 형성될 수 있다. 이들 계면들에서의 금속간 화합물들의 물질 조성은 동일하거나 상이할 수 있으며, 콘택트(110), 디바이스 커넥터(104), 및 솔더(106)의 조성에 따라 달라질 수 있다. 금속간 화합물의 예시적인 조성은 구리, 니켈, 및 솔더(예컨대, 주석/은/구리) 조성, 구리와 솔더(예컨대, 주석/은/구리) 조성 등을 포함한다.
선택적인 언더필(112)이 재배선 구조물(108)과 디바이스들(102A/102B) 사이에 배치될 수 있다. 이러한 실시예들에서, 언더필(112)은 콘택트(110), 솔더(106), 및 디바이스 커넥터(104) 주위에 배치될 수 있다. 또한, 디바이스들(102A, 102B)을 봉지화(encapsulating)하기 위해 디바이스들(102A, 102B) 주위에 봉지재(114)가 배치될 수 있다. 봉지재(114)는 몰딩 화합물, 에폭시 등을 포함할 수 있다. 봉지재(114)는 실리카 등과 같은 필러(filler)를 더 포함할 수 있다. 언더필(112)이 포함되는 실시예들에서, 봉지재(114)는 언더필(112)의 필렛(fillet)과 계면들을 형성할 수 있다. 다른 실시예들에서, 봉지재(114)는 몰딩된 언더필일 수 있으며, 이 몰딩된 언더필은, 재배선 구조물(108)과 디바이스들(102A/102B) 사이, 예컨대 콘택트(110), 솔더(106), 및 디바이스 커넥터(104) 주위에 배치된다. 이러한 실시예들에서, 언더필(112)은 생략되고 봉지재(114)로 대체된다. 또한, 도 1a는 디바이스들(102A, 102B)의 최상면들을 노출시키는 봉지재(114)를 도시하지만, 일부 실시예들에서, 디바이스들(102A, 102B)은 봉지재(114)에 의해 덮혀질 수 있다. 디바이스들(102A, 102B)이 노출된 실시예들에서, 디바이스들(102A 및/또는 102B)로부터의 열의 개선된 열 방산이 달성될 수 있다.
디바이스들(102A, 102B)은, 디바이스(102A)가 거리(D1)만큼 디바이스(102B)로부터 물리적으로 분리되도록, 재배선 구조물(108)에 접합될 수 있다(도 1b 및 도 1c 참조). 거리(D1)는 재배선 구조물(108)의 주 표면(예를 들어, 도 1b 및 도 1c에서 도시된 재배선 구조물(108)의 최상면 또는 바닥면)에 평행한 라인을 따라 측정될 수 있다. 일부 실시예들에서, 거리(D1)는 디바이스 크기 변동을 고려하고 디바이스들(102A, 102B) 사이의 영역 바로 아래에 배치된 재배선 구조물(108)의 도전성 트레이스에 가해지는 응력을 감소시키기 위해 선택된다. 이들 인자들을 고려한 실시예들에서, 거리(D1)는 50㎛ 내지 300㎛의 범위 내에 있을 수 있다.
재배선 구조물(108)은 복수의 재배선층들(때때로 재배선 라인이라고 칭함)(116A, 116B, 116C)을 포함하며, 이들 각각은 도전성 트레이스를 포함한다. 재배선층들(116A, 116B, 116C)은 구리, 알루미늄 등과 같은 임의의 적절한 금속을 포함할 수 있다. 도 1a의 배향에서, 재배선층(116C)은 재배선층(116B) 위에 배치되고, 재배선층(116B)은 재배선층(116A) 위에 배치된다. 예를 들어, 재배선층(116C)은 디바이스들(102A, 102B)에 가장 가깝게 배치되고, 재배선층(116A)은 디바이스들(102A, 102B)로부터 가장 멀리 배치된다. 3개의 재배선층들(116A, 116B, 116C)이 재배선 구조물(108)에서 도시되어 있지만, 재배선 구조물(108)은 임의의 수의 재배선층을 포함할 수 있는 것으로 이해된다.
재배선층들(116A, 116B, 116C)은 각각 약 2㎛ 이하의 폭을 갖는 도전성 트레이스를 가질 수 있고, 재배선층들(116A, 116B, 116C)의 도전성 트레이스들 간의 간격은 약 2㎛ 이하일 수 있다. 다양한 실시예들에서, 도전성 트레이스의 폭은 평면도에서 봤을 때, 도전성 트레이스의 대향 측벽들 간의 거리를 지칭하는데 사용될 수 있다. 도전성 트레이스의 이러한 치수/간격을 "미세 피치"라고 칭할 수 있다. 일부 실시예들에서, 재배선층들(116A, 116B, 116C)은 각각 1㎛ 이상의 폭을 갖는 도전성 트레이스를 가질 수 있고, 재배선층들(116A, 116B, 116C)의 도전성 트레이스들 간의 간격은 1㎛ 이상일 수 있다.
또한, 재배선층들(116A, 116B, 116C) 각각의 두께는 1㎛ 내지 5㎛의 범위 내에 있을 수 있다. 다양한 실시예들에서, 도전성 트레이스의 두께는 단면도에서 봤을 때, 도전성 트레이스의 최상면과 바닥면 간의 거리를 지칭하는데 사용될 수 있다. 일부 실시예들에서, 재배선층들(116A, 116B, 116C)은 각각 재배선 구조물(108) 내의 다른 재배선층들과 동일한 두께, 동일한 폭, 및/또는 동일한 도전성 트레이스들 간 간격을 가질 수 있다. 다른 실시예들에서, 재배선층들(116A, 116B, 116C) 중 하나 이상은 상이한(예를 들어, 더 큰) 두께, 폭, 및/또는 간격을 가질 수 있다. 예를 들어, 일부 실시예들에서, 재배선층들(116A, 116C)은 신호를 디바이스들(102A, 102B)로/로부터 라우팅하는 신호층들일 수 있고, 재배선층들(116A, 116C)은 증가된 라우팅 밀도를 위해 미세 피치 도전성 트레이스들을 포함한다. 또한, 일부 실시예들에서, 재배선층(116B)은 전력 및/또는 접지 라인을 제공할 수 있고, 이는 재배선층들(116A, 116C)의 도전성 트레이스보다 큰 두께, 폭, 및/또는 간격을 갖는 도전성 트레이스를 포함한다. 이러한 실시예들에서, 재배선층(116B)의 상대적으로 두꺼운 도전성 트레이스는 추가적으로 전자기(electromagnetic; EM) 차폐를 제공하고 재배선층들(116A, 116C)의 신호 라인들 간의 간섭을 감소시킬 수 있다. 예를 들어, 이러한 실시예들에서, 재배선층(116B)은, (예를 들어, 2㎛ 이하의 두께를 갖는) 미세 피치 재배선층들(116A, 116C) 간에 적당한 EM 차폐를 제공하기 위해 4㎛ 내지 5㎛의 범위의 두께를 가질 수 있다. 재배선층들(116A, 116C) 사이에 재배선층(116B)이 배치되기 때문에, EM 차폐는 재배선층(116B)에 의해 달성될 수 있다. 재배선층들의 다른 치수 및 구성이 또한 다른 실시예들에서 구상가능하다.
재배선층들(116A, 116B, 116C)은 도전성 비아들(120B, 120C, 120D)에 의해 전기적으로 상호연결된다. 구체적으로, 도전성 비아(120B)는 재배선층(116B)과 재배선층(116A)으로부터 연장되어 재배선층(116A)을 재배선층(116B)에 전기적으로 연결시키고; 도전성 비아(120C)는 재배선층(116C)과 재배선층(116B)으로부터 연장되어 재배선층(116B)을 재배선층(116C)에 전기적으로 연결시키며; 도전성 비아(120D)는 콘택트(110)와 재배선층(116C)으로부터 연장되어 재배선층(116C)을 콘택트(110)에 전기적으로 연결시킨다. 재배선 구조물은, 재배선층(116A)과 도전성 커넥터(122)로부터 연장되어 재배선층(116A)을 도전성 커넥터(122)에 전기적으로 연결시키는 도전성 비아들(120A, 120E)을 더 포함한다.
도전성 커넥터(122)는 디바이스들(102A, 102B)과는 반대편의 재배선 구조물(108)의 측면 상에 배치된다. 도전성 비아들(120A, 120B, 120C, 120D, 120E)과 함께 재배선층들(116A, 116B, 116C)은 디바이스들(102A, 102B)을 도전성 커넥터(122)에 전기적으로 연결시킨다. 도전성 커넥터(122)는 BGA 커넥터, 솔더 볼, 솔더 캡, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold) 기술로 형성된 범프 등일 수 있다. 도전성 커넥터(122)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 일부 실시예들에서, 도전성 커넥터(122)는 구리층, 구리층 상의 니켈층, 및 니켈층 상의 솔더층을 포함한다. 도전성 커넥터(122)에 대한 다른 구성이 사용될 수 있다.
도전성 커넥터(122)는 기능성 커넥터(122A)를 포함한다. 기능성 커넥터(122A)는 다른 디바이스, 패키지 기판, 인터포저, 마더보드 등과 같은, 다른 전자 컴포넌트(예를 들어, 패키지 기판(410), 도 4k 참조)에 패키지(100)를 전기적으로 연결시키는데 사용될 수 있다. 다양한 실시예들에서, 기능성 커넥터(122A)는 재배선 구조물(108)의 전자 컴포넌트에 의해 디바이스들(102A, 102B)에 전기적으로 연결된다. 구체적으로, 기능성 커넥터(122A)는 도전성 비아(120A, 120E)에 의해 재배선층(116A)에 전기적으로 연결된다. 일부 실시예들에서, 도전성 비아들(120A, 120E)은 적층된다. 예를 들어, 도전성 비아(120A)의 중심을 관통하여 연장되는 종축은 또한 도전성 비아(120E)의 중심을 관통하여 연장된다. 일부 실시예들에서, 비아들(120A, 120E)을 형성하는데 사용되는 공정들로 인해(이하에서 보다 상세히 설명됨), 도전성 비아들(120A, 120E)은 각각 절두 원추 형상을 가질 수 있고, 각각의 절두 원추형상의 비아들의 더 작은 직경이 도전성 비아들(120A, 120E) 간의 계면에 배치된다. 예를 들어, 도전성 비아(120A)의 직경은 도전성 비아(120E)를 등진 상태에서 재배선층(116A)쪽 방향으로 증가하고, 도전성 비아(120E)의 직경은 도전성 비아(120A)를 등진 상태에서 커넥터(122)쪽 방향으로 증가한다.
도 2a, 도 2b, 및 도 2c는 (예를 들어, 도 1a의 영역(200)에서의) 기능성 커넥터(122A), 도전성 비아(120A), 및 도전성 비아(120E)의 상세도를 도시한다. 도 2a, 도 2b, 및 도 2c는 기능성 커넥터(122A)를 재배선층(116A)에 전기적으로 연결시키는 비아들(120A, 120E)의 3개의 가능한 구성들(200A, 200B, 200C)을 각각 도시한다.
도전성 비아들(120A, 120E)은 도전성 비아들(120A, 120E) 간의 계면에 배치된 하나 이상의 시드층(202)을 포함한다. 시드층(202)은 도전성 비아들(120A, 120E)의 측벽 및 측면을 따라 추가로 배치될 수 있다. 일부 실시예들에서, 시드층(202)은 각각, 티타늄층 상에 배치된 구리층과 같은, 하나 이상의 도전성 물질을 포함한다.
상술한 바와 같이, 도전성 비아들(120A, 120E)은 각각 절두 원추 형상을 가질 수 있고, 각각의 절두 원추의 더 작은 직경이 도전성 비아들(120A, 120E) 간의 계면에 배치된다. 구체적으로, 도전성 비아(120A)는 도전성 비아들(120A, 120E) 간의 계면에서 직경(D2)을 갖고, 도전성 비아(120E)는 도전성 비아들(120A, 120E) 간의 계면에서 직경(D3)을 갖는다. 일부 실시예들에서, 직경(D2)은 (예를 들어, 도 2a와 도 2c에서 도시된 바와 같이) 직경(D3)보다 작거나, 또는 (예컨대, 도 2b에서 도시된 바와 같이) 직경(D3)과 같다. 실시예에서, 직경(D2)은 약 5㎛ 내지 45㎛의 범위 내에 있을 수 있고, 직경(D3)은 25㎛ 내지 60㎛의 범위 내에 있을 수 있다. 예를 들어, 도 2a에서, 직경(D2)은 25㎛ 내지 45㎛의 범위 내에 있을 수 있고, 직경(D3)은 45㎛일 수 있다. 다른 예시로서, 도 2b에서, 직경들(D2, D3)은 각각 45㎛일 수 있다. 실시예에서, 직경(D2) 대 직경(D3)의 비는 0.2 내지 1.0의 범위 내에 있을 수 있다. 또한, (도 2c에서 도시된) 일부 실시예들에서, 단일 도전성 비아(120E)는 물리적으로 분리된 복수의 도전성 비아들(120A)에 연결될 수 있다. 일부 실시예들에서, 도전성 비아들(120A, 120E)은 평면도에서 봤을 때 원형이다. 도전성 비아들(120A, 120E)이 원형인 그러한 실시예들에서, 응력 집중은 도전성 비아들(120A, 120E) 간의 계면에서 감소될 수 있다. 다른 실시예들에서, 도전성 비아들(120A, 120E)은 상이한 치수, 형상, 및/또는 구성을 가질 수 있다. 예를 들어, 도전성 비아들(120A, 120E) 중 하나 이상은 평면도에서 봤을 때 타원형, 직사각형, 또는 다른 다각형 형상을 가질 수 있다.
아래에서 더 상세히 설명되는 바와 같이, 도전성 비아(120E)와 도전성 커넥터(122) 간에 계면이 배치되지 않도록, 도전성 비아(120E)는 도전성 커넥터(122)와 동시에 형성될 수 있다. 일부 실시예들에서, 도전성 커넥터(122)의 직경(D4)은 도전성 비아(120E)의 직경(D2)보다 크다. 예를 들어, 직경(D4) 대 직경(D2)의 비는 4:1 내지 5:1의 범위 내에 있을 수 있다. 일부 실시예들에서, 도전성 커넥터(122)들은 각각 평면도에서 봤을 때 타원 형상을 가질 수 있다. 도전성 커넥터(122)가 타원인 그러한 실시예들에서, 직경(D4)은 타원의 단축(minor axis)의 치수를 나타낼 수 있다. 다른 실시예에서, 각각의 도전성 커넥터(122)는 평면도에서 봤을 때 원형 형상을 갖는데, 이는 도전성 비아(120E)와 도전성 커넥터(122) 간의 계면에서의 응력을 감소시키거나 방지할 수 있다. 다른 실시예들에서, 도전성 커넥터(122) 각각은 직사각형 또는 다른 다각형과 같은 다른 형상을 갖는다.
다시 도 1a를 참조하면, 도전성 커넥터(122)는, 일부 실시예들에서, 더미 커넥터(122B)를 더 포함할 수 있다. 더미 커넥터(122B)는 기능성 커넥터(122A)에 인접하게 배치된다. 더미 커넥터(122B)는, 커넥터(122)에 의해 재배선 구조물(108)에 접합된 다른 전자 컴포넌트와 재배선 구조물(108) 사이에 언더필을 도포하는 동안 기능성 커넥터(122A) 상의 응력을 감소시키고 모세관 유동(capillary flow)을 개선시키기 위해 사용될 수 있다. 더미 커넥터(122B)는 어떠한 전자 기능도 제공하지 않을 수 있다. 예를 들어, 더미 커넥터(122B)는 디바이스들(102A, 102B)로부터 전기적으로 격리될 수 있다.
더미 커넥터(122B)가 디바이스들(102A, 102B)로부터 전기적으로 격리되어 있기 때문에, 더미 커넥터는 어떠한 도전성 피처에 의해서도 재배선 구조물(108)의 임의의 재배선층에 물리적으로 연결되지 않을 수 있다. 이와 같이, 더미 커넥터(122B)는 재배선 구조물(108)의 유전체층(예를 들어, 유전체층(118A, 118E), 이하에서 상세하게 설명됨)에 대한 접착력이 약할 수 있다. 접착 문제를 해결하기 위해, 일부 실시예들에서, 더미 커넥터(122B)는 도전성 비아(120E)에 기계적으로 결합될 수 있는데, 이는 개선된 접착을 위해 유전체층(118E) 내에 더미 커넥터(122B)를 매립시키는 것을 돕는다.
도 3은 (예를 들어, 도 1a의 영역(300)에서의) 더미 커넥터(122B) 및 도전성 비아(120E)의 상세도를 도시한다. 도전성 비아(120E)는 도전성 비아(120E)와 유전체층(118A/118E) 간의 계면에 배치된 하나 이상의 시드층(202)을 포함한다. 예를 들어, 시드층(202)은 도전성 비아(120E)의 측벽 및 측면을 따라 배치될 수 있다. 일부 실시예들에서, 시드층(202)은 티타늄층 상에 배치된 구리층과 같은, 하나 이상의 도전성 물질을 포함한다.
도전성 비아(120E)는 더미 커넥터(122B)를, 재배선 구조물(108) 내의 어떠한 다른 도전성 피처들(예를 들어, 도전성 비아(120A) 또는 재배선층들)에도 물리적으로 또는 전기적으로 연결시키지 않을 수 있다. 예를 들어, 유전체층(118F)이 더미 커넥터(122B)와는 반대편의 도전성 비아(120E)의 전체 표면을 연속적으로 덮을 수 있다. 이와 같이, 더미 커넥터(122B)에 연결된 도전성 비아(120E)의 포함은 재배선 구조물(108) 내의 라우팅 공간(예를 들어, 도전성 비아(120A) 또는 재배선층(116A)의 간격)에 영향을 미치지 않을 수 있다. 예를 들어, 재배선층(116A)은 미세 피치의 도전성 트레이스를 포함할 수 있기 때문에, 바로 인접한 폴리머층(예를 들어, 유전체층(118A))에서의 미세 피치의 도전성 트레이스 주위의 영역은 설계 규칙의 관점에서 금지 구역이 될 수 있고, 이 구역에서는 도전성 비아들이 금지될 수 있다. 이와 같이, 유전체층(118E) 내에 도전성 비아(120E)만을 포함시킴으로써, 더미 커넥터(122B)는 임의의 설계 규칙을 위반하지 않고 고정될 수 있다. 더미 커넥터(122B)에 연결된 도전성 비아(120E)는 기능성 커넥터(122A)(도 1a, 도 2a, 도 2b, 도 2c 참조)에 연결된 도전성 비아(120E)와 동시에 형성될 수 있고 도전성 비아(120E)와 동일한 크기 및 구성을 가질 수 있다. 다른 실시예들에서, 더미 커넥터(122B)는 재배선 구조물(108) 내의 어떠한 도전성 비아들에도 기계적으로 또는 전기적으로 연결되지 않는다.
도전성 비아들(120A, 120B, 120C, 120D, 120E)은 각각의 유전체층(118A, 118B, 118C, 118D, 118E) 내의 개구 내에 형성되며, 도전성 비아들(120A, 120B, 120C, 120D, 120E)은 각각의 유전체층(118A, 118B, 118C, 118D, 118E)을 관통하여 연장된다. 도전성 비아들(120A, 120B, 120C, 120D, 120E)은 구리 등과 같은 임의의 도전성 물질을 포함할 수 있다. 일부 실시예들에서, 도전성 비아들(120A, 120B, 120C, 120D, 120E) 중 하나 이상은 개구 내에서 컨포멀(conformal)할 수 있어서, 각각의 유전체층들의 측벽을 따른 도전성 비아들의 두께는 도전성 비아들의 횡측 부분의 두께와 실질적으로 동일하다(도 1b의 도전성 비아들(120B, 120C, 120D) 참조). 다른 실시예들에서, 하나 이상의 도전성 비아들(120A, 120B, 120C, 120D, 120E)은 넌컨포멀(non-conformal)할 수 있고, 각각의 유전체층의 측벽을 따른 도전성 비아들(120A, 120B, 120C, 120D, 120E)의 두께는 도전성 비아들의 횡측 부분들의 두께와 상이할 수 있다. 일부 실시예들에서, 도전성 비아들(120A, 120B, 120C, 120D, 120E)은 도전성 비아가 배치되어 있는 각각의 개구의 적어도 50%를 채울 수 있다. 일부 실시예들에서, 도전성 비아들(120A, 120B, 120C, 120D, 120E)은 만충형(filled) 비아들일 수 있고, 도전성 비아가 배치되어 있는 각각의 개구를 완전히 채울 수 있다(도 1c의 도전성 비아들(120A, 120B, 120C, 120D, 120E) 참조).
도전성 비아들(120A, 120B, 120C, 120D, 120E) 각각은 각각의 도전성 비아(120A, 120B, 120C, 120D, 120E) 위 및/또는 아래에 배치된 다른 도전성 비아들(120A, 120B, 120C, 120D, 120E)과 함께 적층될 수 있거나 또는 적층되지 않을 수 있다. 도 1b는 적층되지 않은 도전성 비아들(120A, 120B, 120C, 120D, 120E)을 도시하는 반면에, 도 1c는 적층된 도전성 비아들(120A, 120B, 120C, 120D, 120E)(적층형 비아들(120F)로서 표기됨)을 도시한다. 적층형 비아들(120F)은 임의의 갯수의 복수의 도전성 비아들(120A, 120B, 120C, 120D, 120E)을 포함할 수 있다. 예를 들어, 도 1c에서, 제1 적층형 비아들(120F)은 도전성 비아들(120B, 120C)을 포함하고; 제2 적층형 비아들(120F)은 도전성 비아들(120A, 120B, 120C, 120E)을 포함하며; 제3 적층형 비아들(120F)은 도전성 비아들(120B, 120C, 120D)을 포함한다. 이들 구성들은 비 제한적인 것임을 의미하며 다른 적층형 비아 구성이 또한 사용될 수 있다. 일부 실시예들에서, 적층형 비아들(120F)의 종축은 적층형 비아들(120F)의 도전성 비아들(120A, 120B, 120C, 120D, 및/또는 120E) 부분 각각의 중심을 관통하여 연장된다. 일부 실시예들에서, 적층되지 않은 도전성 비아들 각각은 도전성 비아들 위 및/또는 아래의 다른 도전성 비아들의 각각의 종축으로부터 오프셋된 종축을 갖는다. 적층형 비아들(120F)이 만충형 비아들로서 도시되어 있지만, 다른 실시예들에서, 복수의 적층형 비아들(120F) 중 하나 이상은 컨포멀 비아들일 수 있다.
재배선 구조물(108)은 재배선층들(116A, 116B, 116C) 및 도전성 비아들(120A, 120B, 120C, 120D, 120E)이 배치되어 있는 유전체층들(118A, 118B, 118C, 118D, 118E)을 더 포함한다. 아래에서 더 자세하게 설명되는 바와 같이, 일부 실시예들에서, 유전체층들(118A, 118B, 118C, 118D)은 디바이스 다이들(102A, 102B)을 재배선 구조물(108)에 접합하기 전에 연속적으로 형성된다. 이에 따라, 유전체층들(118A, 118B, 118C, 118D)의 열적 버짓은 비교적 클 수 있는데, 그 이유는, 유전체층들(118A, 118B, 118C, 118D)에 대한 고온 경화 공정들이 디바이스들(102A 또는 102B)의 디바이스 성능에 악영향을 미칠 염려가 없기 때문이다. 따라서, 유전체층들(118A, 118B, 118C, 118D)에 대한 경화 온도는 최소한으로 고려될 수 있고, 유전체층들(118A, 118B, 118C, 118D)은 각각 PBO(polybenzoxazole), BCB(benzocyclobutene), 고 경화 온도 폴리이미드(예를 들어, 170℃ 초과의 경화 온도를 가짐), 저 경화 온도 폴리이미드(예를 들어, 170℃ 미만의 경화 온도) 등과 같은 폴리머를 포함할 수 있다. 유전체층들(118A, 118B, 118C, 118E)은 각각 2㎛ 내지 7㎛의 범위의 두께를 가질 수 있다.
일부 실시예들에서, 응력 버퍼층(118F)은 유전체층들(118A, 118E)을 포함하고, 도전성 커넥터(122)와 재배선층(116A) 사이의 응력을 완화시키는데 사용된다. 응력 완화는 재배선층(116A)이 (예를 들어, 2㎛ 이하의 피치를 갖는) 미세 피치의 트레이스를 포함하고 고밀도 신호 라우팅을 위해 사용되는 실시예들에서 특히 유익할 수 있다. 도 2a, 도 2b, 및 도 2c에서 도시된 바와 같이, 응력 버퍼층(118F)은 두께(T3)를 가지며, 이 두께(T3)는 유전체층(118A)(두께(T1)를 가짐)과 유전체층(118E)(두께(T2)를 가짐)의 결합 두께이다. 일부 실시예들에서, 응력 버퍼층(118F)의 두께(T3)는 5㎛ 내지 25㎛의 범위 내에 있다. 일부 실시예들에서, 도 1a, 도 1b, 및 도 1c에서의 재배선층(116A)이 2㎛ 이하의 피치를 갖는 경우, 응력 버퍼층(118F)의 두께(T3)는, 도전성 커넥터(122)와 재배선층(116A) 간에 충분한 응력 완화를 제공하기 위해 적어도 15㎛이다.
또한, 유전체층(118A)의 두께(T1)는 유전체층(118E)의 두께(T2)와 같을 수도 있고 같지 않을 수도 있다. 유전체층들(118A, 118E)은 동일한 물질 조성을 가질 수도 있고 갖지 않을 수도 있다. 예를 들어, 재배선층들(116A, 116B, 116C)에 대해 도전성 커넥터(122)에 의해 가해지는 응력을 완화시키기 위해 유전체층(118E)은 유전체층(118A)보다 더 소프트(soft)하다(예를 들어, 더 낮은 모듈러스(modulus)를 가짐). 예를 들어, 유전체층(118E)은 도전성 커넥터(122)에 의해 가해지는 응력을 완화시키기 위해 2GPa 내지 4GPa의 범위 내의 모듈러스를 가질 수 있다. 일부 실시예들에서, 유전체층(118E)은 디바이스들(102A, 102B)이 재배선 구조물(108)에 접합된 후에 형성된다. 이와 같이, 유전체층(118E)은 디바이스들(102A, 102B)에 대한 손상을 방지하기 위해 저 경화 온도 폴리이미드(예를 들어, 170℃ 미만의 경화 온도를 가짐)를 포함할 수 있다. 유전체층(118E)을 위해 다른 물질이 사용될 수도 있다.
도 4a 내지 도 4k는 다양한 실시예들에 따라 패키지를 형성하는 다양한 중간 공정 단계들을 도시한다. 도 4a 내지 도 4k에서, 형성되는 패키지의 다양한 피처들은 도 1a, 도 1b, 도 1c, 도 2a, 도 2b, 도 2c, 및 도 3과 관련하여 상술한 것들과 유사할 수 있으며, 여기서 동일한 참조 번호는 동일한 엘리먼트를 나타낸다. 도 1a, 도 1b, 도 1c, 도 2a, 도 2b, 도 2c, 및 도 3의 엘리먼트들에 관하여 상술한 다양한 실시예들은 도 4a 내지 도 4k에 적용가능하고, 간결성을 위해 여기서는 반복되지 않는다.
도 4a는 캐리어 기판(400) 및 캐리어 기판(400) 상에 형성된 박리(release)층(402)의 단면도를 도시한다. 단일 패키지 영역이 도 4a에서 도시되어 있지만, 복수의 패키지 영역들이 캐리어 기판(400) 위에 배치되어, 복수의 패키지들이 캐리어 기판(400) 위에서 동시에 형성될 수 있고, 복수의 패키지들 각각을 분리하기 위해 후속 단품화 공정이 적용된다.
캐리어 기판(400)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(400)은, 복수의 패키지들이 캐리어 기판(400) 상에서 동시에 형성될 수 있도록, 웨이퍼일 수 있다. 박리층(402)은 폴리머계 물질로 형성될 수 있으며, 후속 단계들에서 형성될 위에 있는 구조물들로부터 캐리어 기판(400)과 함께 제거될 수 있다. 일부 실시예들에서, 박리층(402)은 LTHC(Light-to-Heat-Conversion) 박리 코팅과 같이, 가열될 때 자신의 접착 특성을 잃어버리는 에폭시계 열 박리(epoxy-based thermal-release) 물질이다. 다른 실시예들에서, 박리층(402)은 자외선(UV) 광에 노출될 때 자신의 접착 특성을 잃어버리는 UV 아교일 수 있다. 박리층(402)은 액체로서 디스펜싱(dispense)되고 경화될 수 있거나, 캐리어 기판(400) 상에 적층된 라미네이트막일 수 있거나, 이와 유사한 것일 수 있다. 박리층(402)의 최상면은 평탄화될 수 있고 고도의 평탄도를 가질 수 있다.
도 4a에서 더 도시된 바와 같이, 유전체층(118A)이 박리층(402) 상에 퇴적되고 패터닝된다. 유전체층(118A)의 바닥면은 박리층(402)의 최상면과 접촉해 있을 수 있다. 일부 실시예들에서, 유전체층(118A)은 스핀 코팅, 화학적 기상 증착(CVD), 라미네이팅 등, 또는 이들의 조합과 같은 임의의 허용가능한 퇴적 공정에 의해 형성될 수 있다. 퇴적 후, 바로 아래에 있는 층(예컨대, 박리층(402))의 일부분들을 노출시키는 개구들을 형성하도록 유전체층(118A)이 패터닝된다. 패터닝은, 유전체층(118A)이 감광성 물질인 경우 유전체층(118A)을 광에 노출시키는 것, 또는, 예컨대 이방성 에칭(anisotropic etch)을 이용하여 에칭하는 것과 같은, 허용가능한 공정에 의한 것일 수 있다. 유전체층(118A) 내의 개구들의 패턴은 나중에 형성되는 도전성 비아들(120A)(도 1a 및 도 4b 참조)의 패턴에 대응할 수 있다.
도 4b는 유전체층(118A) 위에 금속화 패턴을 형성하는 것을 도시한다. 금속화 패턴은 도전성 비아(120A)와 재배선층(116A)을 포함한다. 금속화 패턴을 형성하는 예시로서, 시드층이 유전체층(118A) 위에 형성된다. 일부 실시예들에서, 시드층은 상이한 물질들로 형성된 복수의 서브층들을 포함한 복합층 또는 단일층일 수 있는 금속층이다. 일부 실시예들에서, 시드층은 티타늄층과, 티타늄층 위의 구리층을 포함한다. 시드층은 예컨대, PVD 등을 이용하여 형성될 수 있다. 시드층은 유전체층(118A) 내의 개구를 관통하여 연장되도록 퇴적될 수 있다. 그 후, 시드층 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 재배선층(116A)에 대응한다. 패터닝은 포토레지스트를 통해 시드층을 노출시키는 개구들을 형성한다. 도전성 물질이 시드층의 노출된 부분들 상과 포토레지스트의 개구들 내에 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 후, 도전성 물질이 형성되어 있지 않은 시드층의 일부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 이용하는 것과 같이, 수용가능한 애싱(ashing) 또는 스트리핑(stripping) 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 에칭(wet etching) 또는 건식 에칭(dry etching)과 같은 허용가능한 에칭 공정을 이용하여, 시드층의 노출된 부분들은 제거된다. 도전성 물질과 시드층의 잔존 부분들은 금속화 패턴(도전성 비아(120A) 및 재배선층(116A)을 포함함)을 형성한다.
도 4c는 유전체층(118A)과 재배선층(116A) 위에서의 유전체층들(118B, 118C, 118D), 재배선층들(116B, 116C), 도전성 비아들(120B, 120C)의 형성을 도시한다. 유전체층들(118B, 118C, 118D)의 퇴적과 패터닝은 유전체층(118A)과 관련하여 설명된 공정과 유사한 공정을 사용하여 수행될 수 있다. 도전성 비아들(120B, 120C)의 형성은 도전성 비아(120A)와 관련하여 설명된 공정과 유사한 공정을 사용하여 수행될 수 있고, 재배선층들(116B, 116C)의 형성은 재배선층(116A)와 관련하여 설명된 공정과 유사한 공정을 사용하여 수행될 수 있다. 도전성 비아들(120A, 120B, 120C) 중 하나 이상은 대응하는 유전체층(118A, 118B, 118D) 내의 개구들을 완전히 채울 수도 있고 그렇지 않을 수도 있다. 대응하는 유전체층 내의 개구를 도전성 비아가 채우는 양은, 예를 들어, 도전성 비아를 형성하는데 사용되는 도금 공정의 파라미터(예를 들어, 화학물질)를 제어함으로써 제어될 수 있다. 재배선층(116C)의 일부분들을 노출시키기 위해 유전체층(118D) 내에서 개구가 패터닝된다.
도 4d에서, 콘택트(110)가 유전체층(118D) 위에 그리고 유전체층(118D)을 관통하여 형성된다. 콘택트(110)는 재배선층(116C)에 전기적으로 연결되고, 콘택트(110)의 형성은 재배선층(116A) 및 도전성 비아(120)와 관련하여 설명된 공정과 유사한 공정을 사용하여 수행될 수 있다. 도 4d에 의해 더 도시된 바와 같이, 증착, 전기도금, 프린팅, 솔더 전사, 볼 배치 등과 같은 방법을 통해 콘택트(110) 상에 솔더(106)가 선택적으로 형성될 수 있다. 다른 실시예들에서, 솔더(106)는 디바이스들(102A, 102B)(도 4e 참조)에 접합되기 전에 콘택트(110) 상에 형성되는 것으로부터 생략될 수 있다. 예를 들어, 접합 전에, 솔더(106)는 디바이스들(102A, 102B)(도 4e 참조)의 디바이스 커넥터(104) 상에서만 형성될 수 있다.
도 4e에서, 디바이스들(102A, 102B)은 콘택트(110)에 접합(예를 들어, 플립 칩 접합)된다. 디바이스들(102A, 102B)은 재배선층들(116A, 116B, 116C)에 전기적으로 연결되며, 재배선층들(116A, 116B, 116C)은 (예를 들어, 디바이스들(102A, 102B) 간의) 신호 라우팅, 전력 라인, 접지 라인, 이들의 조합 등을 제공할 수 있다. 디바이스들(102A, 102B)의 접합은 솔더(106)를 사용하여 디바이스들(102A, 102B)의 디바이스 커넥터(104)에 콘택트(110)를 접합하는 것을 포함할 수 있다. 다양한 실시예들에서, 디바이스들(102A, 102B)로의 접합 전에, 솔더(106)의 일부분은 콘택트(104) 상에 배치되거나 배치되지 않을 수 있다.
도 4f에서, 선택적인 언더필(112)이 유전체층(118D)과 디바이스들(102A, 102B) 사이에 디스펜싱된다. 언더필(112)은 디바이스 커넥터(104), 콘택트(110), 및 솔더(106) 주위에 배치될 수 있다. 언더필(112)은 디바이스들(102A, 102B)이 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나, 또는 디바이스들(102A, 102B)이 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다.
도 4f에 의해 더 도시된 바와 같이, 봉지재(114)가 다양한 컴포넌트들 상에 (예를 들어, 언더필(112)뿐만이 아니라 디바이스들(102A, 102B)이 존재하는 경우, 이들 주위에) 형성된다. 봉지재(114)는 몰딩 화합물, 에폭시 등일 수 있으며, 압축 몰딩, 전사 몰딩 등에 의해 도포될 수 있다. 일부 실시예들에서, 봉지재(114)는 몰딩된 언더필이고, 언더필(112)은 생략될 수 있다. 봉지재(114)는 실리카 등과 같은 필러(filler)를 더 포함할 수 있다. 봉지재(114)는 디바이스들(102A/102B) 주위에 액체 형태로 디스펜싱될 수 있다. 봉지재(114)가 디스펜싱된 후, 봉지재(114)를 경화시키기 위해 경화 공정이 수행될 수 있다.
경화 후, 봉지재(114)의 최상면의 평탄도를 향상시키기 위해 봉지재(114)는 임의의 평탄화 공정(예를 들어, 기계적 그라인딩, 화학 기계적 폴리싱(CMP) 등)을 거칠 수 있다. 일부 실시예들에서, 평탄화 공정은 디바이스들(102A, 102B) 중 하나 이상을 노출시킬 수 있다(도 4g 참조). 일부 실시예들에서, 평탄화 공정은 특히 디바이스들(102A, 102B)이 상이한 높이를 갖는 실시예들에서 디바이스들(102A, 102B) 중 하나 이상을 더 평탄화할 수 있다. 예를 들어, 도 4g에서, 디바이스(102B)의 높이는 평탄화 공정의 결과로서 도 4f와 비교하여 감소되었다.
도 4h에서, 캐리어 기판(400)을 재배선 구조물, 예컨대 유전체층(118A)으로부터 분리(접합해제(de-bond))하기 위해 캐리어 기판 접합해제가 수행된다. 일부 실시예들에 따르면, 접합해제는 박리층(402) 상에 레이저 광 또는 UV 광과 같은 광을 투사시켜서 박리층(402)이 이러한 광의 열로 인해 분해되고 캐리어 기판(400)이 제거될 수 있도록 하는 것을 포함한다. 그 후, 구조물은 뒤집혀져서(flipped over), 상이한 박리층(406)을 사용하여 상이한 캐리어 기판(404) 상에 배치된다. 캐리어 기판(404)은 캐리어 기판(400)과 유사할 수 있고, 박리층(406)은 박리층(402)과 유사할 수 있다.
도 4i에서, 유전체층(118E)이 유전체층(118A) 상에 퇴적되고 패터닝된다. 유전체층(118E)은 유전체층(118A)과 동일한 물질로 형성될 수도 있고 그렇지 않을 수도 있다. 일부 실시예들에서, 유전체층(118E)은 스핀 코팅, CVD, 라미네이팅 등, 또는 이들의 조합과 같은 임의의 허용가능한 퇴적 공정에 의해 형성될 수 있다. 퇴적 후, 바로 아래에 있는 층의 일부분들을 노출시키는 개구들(408)을 형성하도록 유전체층(118E)이 패터닝된다. 예를 들어, 개구들(408)은 도전성 비아(120A)를 노출시킬 수 있다. 개구들(408)의 적어도 일부분(예컨대, 개구(408A))은 어떠한 도전성 비아도 노출시키지 않고서 아래에 있는 유전체층(118A)을 노출시킬 수 있다. 패터닝은, 유전체층(118E)이 감광성 물질인 경우 유전체층(118E)을 광에 노출시키는 것, 또는, 예컨대 이방성 에칭을 이용하여 에칭하는 것과 같은, 허용가능한 공정에 의한 것일 수 있다.
유전체층(118E) 내의 개구들(408)의 패턴은 나중에 형성되는 도전성 비아들(120E)(도 1a 및 도 4j 참조)의 패턴에 대응할 수 있다. 또한, 개구들(408)의 패터닝 공정의 결과로서, 개구들(408)의 직경은 유전체층(118A)/도전성 비아(120A)쪽 방향으로 연속적으로 감소할 수 있다. 마찬가지로, 도전성 비아(120A)의 직경은 (예컨대, 도 4a와 관련하여 설명된 패터닝 공정의 결과로서) 유전체층(118E)/개구들(408)쪽으로 연속적으로 감소할 수 있다.
도 4j는 유전체층(118E) 위에서의 금속화 패턴의 형성을 도시한다. 금속화 패턴은 도전성 비아(120E)와 도전성 커넥터(122)를 포함한다. 도전성 커넥터(122)는 기능성 커넥터(122A) 및 선택적으로 더미 커넥터(122B)를 포함한다. 금속화 패턴을 형성하는 예시로서, 시드층이 유전체층(118E) 위에 형성된다. 일부 실시예들에서, 시드층은 상이한 물질들로 형성된 복수의 서브층들을 포함한 복합층 또는 단일층일 수 있는 금속층이다. 일부 실시예들에서, 시드층은 티타늄층과, 티타늄층 위의 구리층을 포함한다. 시드층은 예컨대, PVD 등을 이용하여 형성될 수 있다. 시드층은 유전체층(118E) 내의 개구를 관통하여 연장되도록 퇴적될 수 있다. 그 후, 시드층 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 도전성 커넥터(122)에 대응한다. 패터닝은 포토레지스트를 통해 시드층을 노출시키는 개구들을 형성한다. 도전성 물질이 시드층의 노출된 부분들 상과 포토레지스트의 개구들 내에 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 후, 도전성 물질이 형성되어 있지 않은 시드층의 일부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 이용하는 것과 같이, 수용가능한 애싱(ashing) 또는 스트리핑(stripping) 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 에칭(wet etching) 또는 건식 에칭(dry etching)과 같은 허용가능한 에칭 공정을 이용하여, 시드층의 노출된 부분들은 제거된다. 도전성 물질과 시드층의 잔존 부분들은 금속화 패턴(도전성 비아(120E) 및 도전성 커넥터(122)를 포함함)을 형성한다. 이어서, 솔더 영역이 증착, 전기도금, 프린팅, 솔더 전사, 볼 배치 등과 같은 방법을 통해 도전성 커넥터(122) 상에 형성될 수 있다. 따라서, 실시예에 따른 재배선 구조물(108)은 도 4a 내지 도 4j에서 전술한 공정들을 사용하여 형성될 수 있다.
도 4k에서, 캐리어 기판(404)을 재배선 구조물(108)과 디바이스들(102A, 102B)로부터 분리(접합해제)하기 위해 캐리어 기판 접합해제가 수행된다. 일부 실시예들에 따르면, 접합해제는 박리층(406) 상에 레이저 광 또는 UV 광과 같은 광을 투사시켜서 박리층(406)이 이러한 광의 열로 인해 분해되고 캐리어 기판(404)이 제거될 수 있도록 하는 것을 포함한다. 그 후, 스크라이브 라인 영역들을 따라, 예컨대 인접한 패키지 영역들 사이를 소잉(sawing)함으로써 단품화 공정이 수행된다. 소잉은 캐리어 기판들(400, 404) 상에 형성된 다른 패키지들로부터 디바이스들(102A, 102B)을 포함하는 패키지를 단품화시킨다.
도 4k는 또한 도전성 커넥터(122)를 사용하여 기판(410)을 재배선 구조물(108)에 접합시키는 것을 도시한다. 패키지 기판(410)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 제조될 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 인듐 비소, 인듐 인, 실리콘 게르마늄 카바이드, 갈륨 비소 인, 갈륨 인듐 인, 이들의 조합 등과 같은 화합물 물질이 또한 이용될 수 있다. 추가적으로, 패키지 기판(410)은 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 패키지 기판(410)은, 하나의 대안적인 실시예에서, 유리섬유 강화 수지 코어와 같은 절연 코어를 기반으로 한다. 하나의 예시적인 코어 물질은 FR4와 같은 유리섬유 수지이다. 대안적인 코어 물질에는 BT(bismaleimide-triazine) 수지, 또는 대안적으로는, 다른 PCB 물질 또는 막이 포함된다. 패키지 기판(410)을 위해 ABF 또는 다른 라미네이트와 같은 빌드 업 막(build up film)이 사용될 수 있다.
패키지 기판(410)은 능동 디바이스와 수동 디바이스를 포함할 수 있다. 본 발명분야의 당업자는 반도체 패키지에 대한 설계의 구조적 및 기능적 요건들을 생성하기 위해 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 폭넓게 다양한 디바이스들이 이용될 수 있다는 것을 알 것이다. 이러한 디바이스들은 임의의 적절한 방법들을 이용하여 형성될 수 있다.
패키지 기판(410)은 또한 금속화층 및 비아와, 금속화층 및 비아 위의 접합 패드를 포함할 수 있다. 금속화층은 능동 및 수동 디바이스들 위에 형성될 수 있으며, 기능 회로부를 형성하기 위해 다양한 디바이스들을 연결시키도록 설계된다. 금속층들은 도전성 물질의 층들을 상호연결시키는 비아를 구비하면서 유전체 물질(예컨대, 로우 k 유전체 물질)과 도전성 물질(예컨대, 구리)의 교호 층들로 형성될 수 있고, 이것은 (퇴적, 다마신, 듀얼 다마신 등과 같은) 임의의 적절한 공정을 통해 형성될 수 있다. 일부 실시예들에서, 패키지 기판(410)에는 능동 및 수동 디바이스들이 실질적으로 없다.
일부 실시예들에서, 도전성 커넥터(122)는 리플로우(reflow)되어 재배선 구조물(108)을 패키지 기판(410)의 접합 패드에 부착시킬 수 있다. 도전성 커넥터(122)는 기판(410) 내의 금속화층들을 비롯하여 기판(410)을 재배선 구조물(108)에 전기적으로 및/또는 물리적으로 결합시키고, 이어서 재배선 구조물(108)은 기판(410)을 디바이스들(102A, 102B)에 전기적으로 결합시킨다. 일부 실시예들에서, 수동 디바이스들(예를 들어, 표면 실장 디바이스(surface mount device; SMD))은 도전성 커넥터(122)와 동일한 패키지 기판(410)의 표면에 접합될 수 있다.
도전성 커넥터(122)가 리플로우되기 전에는 도전성 커넥터(122)에 에폭시 플럭스(미도시됨)가 형성되어 있을 수 있고, 에폭시 플럭스의 에폭시 부분의 적어도 일부는 재배선 구조물(108)이 기판(410)에 부착된 후에 잔존한다. 이 잔존하는 에폭시 부분은 응력을 감소시키고 도전성 커넥터(122)의 리플로우로 인해 초래된 접합을 보호하기 위한 언더필로서 작용할 수 있다. 일부 실시예들에서, 언더필은 재배선 구조물(108)과 기판(410) 사이 및 도전성 커넥터(122) 주위에 형성될 수 있다. 언더필은 재배선 구조물(108)이 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나, 또는 재배선 구조물(108)이 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다.
다른 피처들 및 공정들이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 지원하기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 해주는, 배선층 내 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 중간 구조물뿐만이 아니라 최종 구조물에 대해 수행될 수 있다. 또한, 여기에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양품 다이들의 중간 검증을 통합하는 테스트 방법과 함께 사용될 수 있다.
도 5a와 도 5b는 다른 실시예들에 따라 재배선 구조물(108)을 형성하는 중간 공정 단계들을 도시한다. 도 5a와 도 5b에서, 유전체층(118E)은 생략되고, 유전체층(118A)은 도전성 커넥터(122)(도 5b 참조)와 재배선층들(116A, 116B, 116C) 간의 응력을 완화시키기 위한 응력 버퍼층으로서 사용된다. 이와 같이, 유전체층(118A)의 두께(T1)는 유전체층들(118B, 118C, 118D)의 각각의 두께보다 클 수 있다. 예를 들어, 유전체층들(118B, 118C, 118D) 각각의 두께는 5㎛ 내지 7㎛의 범위 내에 있을 수 있는 반면에, 유전체층(118A)의 두께(T1)는 5㎛ 내지 45㎛의 범위 내에 있을 수 있다. 일부 실시예들에서, 재배선층(116A)이 2㎛ 이하의 피치를 갖는 경우, 유전체층(118A)의 두께(T1)는, 도전성 커넥터(122)와 재배선층(116A) 간에 충분한 응력 완화를 제공하기 위해 적어도 15㎛이다. 더 두꺼운 유전체층(118A)을 제공함으로써, 유전체층(118E)을 포함시키지 않고서 응력 버퍼링이 달성될 수 있다.
도 5a는 디바이스들(102A, 102B)이 콘택트(110)에 접합되고 유전체층(118A)이 노출된 후의 중간 형성 단계를 도시한다. 도 5a에서 도시된 피처들을 형성하기 위한 다양한 공정 단계들은 도 1a, 도 1b, 도 1c, 도 2a, 도 2b, 도 2c, 도 3, 및 도 4a 내지 도 4h에 상술되어 있으며, 여기서 동일한 참조 번호는 동일한 공정을 사용하여 형성된 동일한 엘리먼트들을 나타낸다.
도 5b에서, 도전성 커넥터(122)가 유전체층(118A) 위에 형성된다. 도전성 커넥터(122)는 기능성 커넥터(122A) 및 선택적으로 더미 커넥터(122B)를 포함한다. 도전성 커넥터(122)를 형성하는 예시로서, 시드층(502)이 유전체층(118A) 위에 형성된다. 일부 실시예들에서, 시드층(502)은 상이한 물질들로 형성된 복수의 서브층들을 포함한 복합층 또는 단일층일 수 있는 금속층이다. 일부 실시예들에서, 시드층(502)은 티타늄층과, 티타늄층 위의 구리층을 포함한다. 시드층(502)은 예컨대, PVD 등을 이용하여 형성될 수 있다. 그 후, 시드층(502) 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 도전성 커넥터(122)에 대응한다. 패터닝은 포토레지스트를 통해 시드층(502)을 노출시키는 개구들을 형성한다. 도전성 물질이 시드층의 노출된 부분들 상과 포토레지스트의 개구들 내에 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 후, 도전성 물질이 형성되어 있지 않은 시드층의 일부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 이용하는 것과 같이, 수용가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 에칭 또는 건식 에칭과 같은 허용가능한 에칭 공정을 이용하여, 시드층의 노출된 부분들은 제거된다. 도전성 물질과 시드층의 잔존 부분들은 도전성 커넥터(122)를 형성한다. 이어서, 솔더 영역이 증착, 전기도금, 프린팅, 솔더 전사, 볼 배치 등과 같은 방법을 통해 도전성 커넥터(122) 상에 형성될 수 있다. 따라서, 실시예에 따른 재배선 구조물(108)이 형성될 수 있다. 패키지 기판을 재배선 구조물(108)에 접합하기 위해, 예컨대, 도 4k와 관련하여 전술한 바와 같이, 후속 처리 단계들이 적용될 수 있다.
도 6a와 도 6b는 다른 실시예들에 따라 재배선 구조물(108)을 형성하는 중간 공정 단계들을 도시한다. 도 6a와 도 6b에서, 유전체층(118E)은 생략될 수 있고, 유전체층(118A)은 도전성 커넥터(122)(도 6b 참조)와 재배선층들(116A, 116B, 116C) 간의 응력을 완화시키기 위한 응력 버퍼층으로서 사용된다. 이와 같이, 유전체층(118A)의 두께(T1)는 유전체층들(118B, 118C, 118D)의 각각의 두께보다 클 수 있다. 예를 들어, 유전체층들(118B, 118C, 118D) 각각의 두께는 5㎛ 내지 7㎛의 범위 내에 있을 수 있는 반면에, 유전체층(118A)의 두께(T1)는 5㎛ 내지 45㎛의 범위 내에 있을 수 있다. 일부 실시예들에서, 재배선층(116A)이 2㎛ 이하의 피치를 갖는 경우, 유전체층(118A)의 두께(T1)는, 도전성 커넥터(122)와 재배선층(116A) 간에 충분한 응력 완화를 제공하기 위해 적어도 15㎛이다. 더 두꺼운 유전체층(118A)을 제공함으로써, 유전체층(118E)을 포함시키지 않고서 응력 버퍼링이 달성될 수 있다.
도 6a는 디바이스들(102A, 102B)이 콘택트(110)에 접합되고 유전체층(118A)이 노출된 후의 중간 형성 단계를 도시한다. 도 6a에서 도시된 피처들을 형성하기 위한 다양한 공정 단계들은 도 1a, 도 1b, 도 1c, 도 2a, 도 2b, 도 2c, 도 3, 및 도 4a 내지 도 4h에 상술되어 있으며, 여기서 동일한 참조 번호는 동일한 공정을 사용하여 형성된 동일한 엘리먼트들을 나타낸다. 도 6a에 의해 더 도시된 바와 같이, 도전성 비아(120A)를 유전체층(118A)의 최상면 아래로 리세싱하기 위해 에칭 공정이 도전성 비아(120A)에 적용된다. 도전성 비아(120A)를 리세싱하는 것은 도전성 비아(120A) 위의 유전체층(118A) 내에 개구(602)를 형성할 수 있다. 에칭 공정은 도전성 비아(120A)를 유전체층(118A)보다 높은 레이트로 에칭하는 선택적 에칭일 수 있다.
도 6b에서, 도전성 커넥터(122)가 유전체층(118A) 위에 형성된다. 도전성 커넥터(122)는 어떠한 중간 UBM 피처들 없이 재배선층(116A) 바로 위에 배치된 솔더 영역을 포함할 수 있다. 솔더 영역의 일부는 유전체층(118A) 내의 개구(602) 내로 적어도 부분적으로 연장될 수 있다. 솔더 영역은 증착, 전기도금, 프린팅, 솔더 전사, 볼 배치 등과 같은 방법을 통해 재배선층(116A) 상에 형성될 수 있다. 따라서, 실시예에 따른 재배선 구조물(108)이 형성될 수 있다. 패키지 기판을 재배선 구조물(108)에 접합하기 위해, 예컨대, 도 4k와 관련하여 전술한 바와 같이, 후속 처리 단계들이 적용될 수 있다.
도 7a 내지 도 7e는 일부 실시예들에 따라 더 두꺼운 유전체층(118A)이 응력 버퍼층으로서 사용될 때 도전성 비아(120A) 및 재배선층(116A)을 형성하는 다양한 중간 공정 단계들을 도시한다. 예를 들어, 도 7a 내지 도 7e와 관련하여 설명된 실시예 공정들은 도 5a, 도 5b, 도 6a, 및 도 6b에서 설명된 실시예들과 조합하여 사용될 수 있다. 비교적 두꺼운 유전체층(118A)이 퇴적되기 때문에, 도전성 비아(120A)와 재배선층(116A)의 형성에 있어서, 재배선층(116A)의 최상면을 위한 충분한 레벨의 토포그래피를 제공하는 것이 고려될 수 있다.
도 7a는 캐리어 기판(400)과 박리막(402) 상에서의 패터닝 이후의 유전체층(118A)을 도시한다. 유전체층(118A)은 나중에 형성되는 도전성 피처들에 대한 응력 버퍼층으로서 사용될 수 있고, 일부 실시예들에서 5㎛ 내지 45㎛의 범위의 두께를 가질 수 있다. 일부 실시예들에서, 재배선층(116A)이 2㎛ 이하의 피치를 갖는 경우, 유전체층(118A)의 두께(T1)는, 도전성 커넥터(122)와 재배선층(116A) 간에 충분한 응력 완화를 제공하기 위해 적어도 15㎛이다. 박리막(402)의 일부분들을 노출시키기 위해 유전체층(118A) 내에서 개구가 패터닝된다. 유전체층(118A)의 퇴적과 패터닝은 도 4a에서 상술한 것과 유사할 수 있으며, 간략화를 위해 여기서는 반복하지 않는다.
도 7b에서, 도전성 물질(702)이 유전체층(118A) 위에 그리고 유전체층(118A)의 개구 내에 형성된다. 도전성 물질(702)을 형성하는 예시로서, 시드층(704)이 유전체층(118A) 위에 형성된다. 일부 실시예들에서, 시드층(704)은 상이한 물질들로 형성된 복수의 서브층들을 포함한 복합층 또는 단일층일 수 있는 금속층이다. 일부 실시예들에서, 시드층(704)은 티타늄층과, 티타늄층 위의 구리층을 포함한다. 시드층(704)은 예컨대, PVD 등을 이용하여 형성될 수 있다. 시드층(704) 상에 도전성 물질(702)이 형성된다. 도전성 물질(702)은 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전성 물질(702)은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다.
도 7c에서, 도전성 물질(702)(도 7b 참조)과 유전체층(118A)의 최상면에 평탄화 공정(예를 들어, 기계적 그라인딩, CMP 등)이 적용된다. 일부 실시예들에서, 평탄화 공정은 도전성 비아(120A)를 규정하기 위해 도전성 물질(702)의 최상면을 평탄화시킨다. 예를 들어, 도전성 비아(120A)의 최상면은 평탄화 이전의 도전성 물질(702)보다 더 큰 평탄도를 갖는다. 또한, 평탄화 이후, 도전성 비아(120A)와 유전체층(118A)의 최상면은 실질적으로 동평면을 이룰 수 있다.
도 7d에서, 시드층(706)이 유전체층(118A)과 도전성 비아(120A) 위에 형성된다. 일부 실시예들에서, 시드층(706)은 상이한 물질들로 형성된 복수의 서브층들을 포함한 복합층 또는 단일층일 수 있는 금속층이다. 일부 실시예들에서, 시드층(706)은 티타늄층과, 티타늄층 위의 구리층을 포함한다. 시드층(706)은 예컨대, PVD 등을 이용하여 형성될 수 있다.
도 7d에서 또한 도시된 바와 같이, 포토레지스트(708)가 시드층(706) 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트(708)의 패턴은 재배선층(116A)(도 7e 참조)에 대응한다. 패터닝은 포토레지스트를 통해 시드층(706)을 노출시키는 개구들을 형성한다.
도 7e에서, 도전성 물질(예컨대, 재배선층(116A))이 시드층(706)의 노출된 부분들 상과 포토레지스트(708)의 개구들 내에 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 후, 도전성 물질이 형성되어 있지 않은 시드층(706)의 일부분들 및 포토레지스트(708)가 제거된다. 포토레지스트(708)는 산소 플라즈마 등을 이용하는 것과 같이, 수용가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토레지스트(708)가 제거되면, 습식 에칭 또는 건식 에칭과 같은 허용가능한 에칭 공정을 이용하여, 시드층(706)의 노출된 부분들은 제거된다. 도전성 물질과 시드층(706)의 잔존 부분들은 재배선층(116A)을 형성한다.
도 8a 내지 도 8e는 대안적인 실시예들에 따라 더 두꺼운 유전체층(118A)이 응력 버퍼층으로서 사용될 때 도전성 비아(120A) 및 재배선층(116A)을 형성하는 다양한 중간 공정 단계들을 도시한다. 예를 들어, 도 8a 내지 도 8e와 관련하여 설명된 실시예 공정들은 도 5a, 도 5b, 도 6a, 및 도 6b에서 설명된 실시예들과 조합하여 사용될 수 있다. 비교적 두꺼운 유전체층(118A)이 퇴적되기 때문에, 도전성 비아(120A)와 재배선층(116A)의 형성에 있어서, 재배선층(116A)의 최상면을 위한 충분한 레벨의 토포그래피를 제공하는 것이 고려될 수 있다.
도 8a는 캐리어 기판(400)과 박리막(402) 상에서의 패터닝 이후의 유전체층(118A)을 도시한다. 유전체층(118A)은 나중에 형성되는 도전성 피처들에 대한 응력 버퍼층으로서 사용될 수 있고, 일부 실시예들에서 5㎛ 내지 45㎛의 범위의 두께(T1)를 가질 수 있다. 일부 실시예들에서, 재배선층(116A)이 2㎛ 이하의 피치를 갖는 경우, 유전체층(118A)의 두께(T1)는, 도전성 커넥터(122)와 재배선층(116A) 간에 충분한 응력 완화를 제공하기 위해 적어도 15㎛이다. 박리막(402)의 일부분들을 노출시키기 위해 유전체층(118A) 내에서 개구(802)가 패터닝된다. 유전체층(118A)의 퇴적과 패터닝은 도 4a에서 상술한 것과 유사할 수 있으며, 간략화를 위해 여기서는 반복하지 않는다. 유전체층(118A) 내의 개구(802)의 직경(D5)은 비교적 클 수 있다(예컨대, 도 4a 또는 도 7a의 실시예보다 크다). 예를 들어, 일부 실시예들에서, 직경(D5)은 25㎛ 내지 45㎛의 범위 내에 있을 수 있다.
도 8b에서, 시드층(803)이 유전체층(118A) 위에 그리고 개구(802)(도 8a 참조) 내에 형성된다. 일부 실시예들에서, 시드층(803)은 상이한 물질들로 형성된 복수의 서브층들을 포함한 복합층 또는 단일층일 수 있는 금속층이다. 일부 실시예들에서, 시드층(803)은 티타늄층과, 티타늄층 위의 구리층을 포함한다. 시드층(803)은 예컨대, PVD 등을 이용하여 형성될 수 있다.
도 8b에서 또한 도시된 바와 같이, 포토레지스트(804)가 시드층(803) 상에 형성되고 패터닝된다. 포토레지스트(804)는 스핀 코팅 등에 의해 형성될 수 있고, 시드층(803)을 노출시키는 개구(806)를 규정하기 위한 패터닝을 위해 광에 노광될 수 있다. 개구(806)는 개구(802) 내에 배치될 수 있고, 개구(802) 내의 시드층(803)의 일부분을 부분적으로 노출시킬 수 있다. 예를 들어, 개구(806)의 폭은 개구(802)의 폭보다 작다.
도 8c에서, 도전성 물질(808)이 시드층(803)의 노출된 부분들 상과 포토레지스트(804)의 개구(806) 내에 형성된다. 도전성 물질(808)은 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전성 물질(808)은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전성 물질(808)이 형성된 후, 포토레지스트(804)가 제거된다. 포토레지스트(804)는 산소 플라즈마 등을 이용하는 것과 같이, 수용가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 도전성 물질(808)은 후속하는 도금 단계(도 8e 참조)에서 형성된 재배선층(116A)의 최상면의 평탄도를 향상시키는데 사용될 수 있다.
도 8d에서, 포토레지스트(810)가 시드층(803) 상에 형성되고 패터닝된다. 포토레지스트(810)는 스핀 코팅 등에 의해 형성될 수 있고, 시드층(803)과 도전성 물질(808)을 노출시키는 개구(812)를 규정하기 위한 패터닝을 위해 광에 노광될 수 있다. 개구(812)는 개구들(802, 806)보다 폭이 넓을 수 있고, 개구(812)의 패턴은 재배선층(116A)의 패턴에 대응할 수 있다(도 8e 참조).
도 8e에서, 도전성 물질이 도전성 물질(808)은 물론 시드층(803)의 노출된 부분들 상과 포토레지스트(810)의 개구(812) 내에 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 후, 도전성 물질이 형성되어 있지 않은 시드층의 일부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 이용하는 것과 같이, 수용가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 에칭 또는 건식 에칭과 같은 허용가능한 에칭 공정을 이용하여, 시드층의 노출된 부분들은 제거된다. 도전성 물질(808), 시드층(803)의 잔존 부분들, 및 도 8e에서 도금된 도전성 물질은 금속화 패턴(도전성 비아(120A) 및 재배선층(116A)을 포함함)을 형성한다. 도전성 물질(808)이 도금 공정에서 포함되기 때문에, 재배선층(116A)의 최상면은 도전성 물질(808)이 배제되는 실시예들에 비해 개선된 평탄도를 가질 수 있다.
도 9a 내지 도 9c는 다른 실시예들에 따라 재배선 구조물(108)을 형성하는 중간 공정 단계들을 도시한다. 도 9a 내지 도 9c에서, 유전체층(118A)과 도전성 비아(120A)는 생략될 수 있고, 유전체층(118E)은 도전성 커넥터(122)(도 9c 참조)와 재배선층들(116A, 116B, 116C) 간의 응력을 완화시키기 위한 응력 버퍼층으로서 사용된다. 이와 같이, 유전체층(118E)의 두께(T2)는 유전체층들(118B, 118C, 118D)의 각각의 두께보다 클 수 있다. 예를 들어, 유전체층들(118B, 118C, 118D) 각각의 두께는 5㎛ 내지 7㎛의 범위 내에 있을 수 있는 반면에, 유전체층(118E)의 두께(T2)는 5㎛ 내지 45㎛의 범위 내에 있을 수 있다. 일부 실시예들에서, 재배선층(116A)이 2㎛ 이하의 피치를 갖는 경우, 유전체층(118E)의 두께(T2)는, 도전성 커넥터(122)와 재배선층(116A) 간에 충분한 응력 완화를 제공하기 위해 적어도 15㎛이다. 더 두꺼운 유전체층(118E)을 제공함으로써, 유전체층(118A)을 포함시키지 않고서 응력 버퍼링이 달성될 수 있다.
도 9a는 디바이스들(102A, 102B)이 콘택트(110)에 접합된 후의 중간 형성 단계를 도시한다. 상술한 바와 같이, 도 9a 내지 도 9c의 실시예들에서, 유전체층(118A)과 도전성 비아(120A)는 생략된다. 따라서, 캐리어 기판(400)(도 4h 참조)을 제거하는 것은 유전체층(118B)과 재배선층(116A)을 노출시킨다. 도 9a에서 도시된 피처들을 형성하기 위한 다양한 공정 단계들은 유전체층(118A)과 도전성 비아(120A)의 생략을 제외하고 도 1a, 도 1b, 도 1c, 도 2a, 도 2b, 도 2c, 도 3, 및 도 4a 내지 도 4h에 상술되어 있으며, 여기서 동일한 참조 번호는 동일한 공정을 사용하여 형성된 동일한 엘리먼트들을 나타낸다. 유전체층(118A)과 도전성 비아(120A)가 배제되기 때문에, 재배선층(116A)이 캐리어 기판(예를 들어, 캐리어 기판(400), 도 4a 참조) 위의 박리막(예를 들어, 박리막(402), 도 4a 참조) 바로 위에 형성될 수 있다.
도 9b에서, 유전체층(118E)이 유전체층(118B) 상에 퇴적되고 패터닝된다. 일부 실시예들에서, 유전체층(118E)은 스핀 코팅, CVD, 라미네이팅 등, 또는 이들의 조합과 같은 임의의 허용가능한 퇴적 공정에 의해 형성될 수 있다. 유전체층(118E)의 두께(T2)는 나중에 형성되는 도전성 커넥터(122)(도 9c 참조)와 재배선층(116A) 간에 충분한 응력 버퍼링을 제공하기 위해 적어도 15㎛일 수 있다. 퇴적 후, 바로 아래에 있는 층의 일부분들을 노출시키는 개구들(902)을 형성하도록 유전체층(118E)이 패터닝된다. 예를 들어, 개구(902)는 재배선층(116A)을 노출시킬 수 있다. 패터닝은, 유전체층(118E)이 감광성 물질인 경우 유전체층(118E)을 광에 노출시키는 것, 또는, 예컨대 이방성 에칭을 이용하여 에칭하는 것과 같은, 허용가능한 공정에 의한 것일 수 있다.
유전체층(118E) 내의 개구(902)의 패턴은 나중에 형성되는 도전성 비아(120E)(도 9c 참조)의 패턴에 대응할 수 있다. 또한, 개구(902)의 패터닝 공정의 결과로서, 개구(902)의 직경은 재배선층(116A)쪽 방향으로 연속적으로 감소할 수 있다.
도 9c는 유전체층(118E) 위에서의 금속화 패턴의 형성을 도시한다. 금속화 패턴은 도전성 비아(120E)와 도전성 커넥터(122)를 포함한다. 금속화 패턴을 형성하는 예시로서, 시드층이 유전체층(118E) 위에 형성된다. 일부 실시예들에서, 시드층은 상이한 물질들로 형성된 복수의 서브층들을 포함한 복합층 또는 단일층일 수 있는 금속층이다. 일부 실시예들에서, 시드층은 티타늄층과, 티타늄층 위의 구리층을 포함한다. 시드층은 예컨대, PVD 등을 이용하여 형성될 수 있다. 시드층은 유전체층(118E) 내의 개구(902)(도 9b 참조)를 관통하여 연장되도록 퇴적될 수 있다. 그 후, 시드층 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 도전성 커넥터(122)에 대응한다. 패터닝은 포토레지스트를 통해 시드층을 노출시키는 개구들을 형성한다. 도전성 물질이 시드층의 노출된 부분들 상과 포토레지스트의 개구들 내에 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 후, 도전성 물질이 형성되어 있지 않은 시드층의 일부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 이용하는 것과 같이, 수용가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 에칭 또는 건식 에칭과 같은 허용가능한 에칭 공정을 이용하여, 시드층의 노출된 부분들은 제거된다. 도전성 물질과 시드층의 잔존 부분들은 금속화 패턴(도전성 비아(120E) 및 도전성 커넥터(122)를 포함함)을 형성한다. 이어서, 솔더 영역이 증착, 전기도금, 프린팅, 솔더 전사, 볼 배치 등과 같은 방법을 통해 도전성 커넥터(122) 상에 형성될 수 있다. 따라서, 실시예에 따른 재배선 구조물(108)이 형성될 수 있다. 패키지 기판을 재배선 구조물(108)에 접합하기 위해, 예컨대, 도 4k와 관련하여 전술한 바와 같이, 후속 처리 단계들이 적용될 수 있다.
도 10a 내지 도 10c는 대안적인 실시예들에 따른 실시예 패키지(1010)를 형성하는 중간 단계들의 단면도들을 도시한다. 패키지(1010)의 다양한 피처들은 도 1a, 도 1b, 도 1c, 도 2a, 도 2b, 도 2c, 도 3, 및 도 4a 내지 도 4k와 관련하여 상술된 패키지(100)와 유사하며, 여기서 동일한 참조 번호는 동일한 공정을 사용하여 형성된 동일한 엘리먼트들을 나타낸다. 그러나, 패키지(100)는 재배선 구조물(108)의 다양한 피처들이 형성된 후에 디바이스들(102A, 102B)이 재배선 구조물(108)에 접합되는 공정들을 기술하는 반면에, 패키지(1010)에서는, 재배선 구조물(108)이 디바이스들(102A, 102B) 바로 위에 형성된다. 예를 들어, 디바이스들(102A, 102B)은 몰딩 화합물(114) 내에 봉지화될 수 있으며, 다양한 유전체층들(118A, 118B, 118C, 118D)이 전술한 바와 유사한 공정을 사용하여 봉지화된 디바이스들(102A, 102B) 상에 순차적으로 디스펜싱되고 패터닝된다. 패터닝된 유전체층들(118A, 118B, 118C, 118D) 사이에, 재배선층들(116A, 116B, 116C)이 전술한 바와 유사한 공정을 사용하여 순차적으로 형성된다.
도 10a에서, 재배선 구조물(108)은 봉지화된 디바이스들(102A, 102B) 위에 형성되는 반면에, 디바이스들(102A, 102B)은 박리막(402)에 의해 캐리어 기판(400)에 부착된다. 개구(1002)가 재배선 구조물(108)의 노출된 최외각 유전체층(예를 들어, 유전체층(118D)) 내에 패터닝된다. 개구(1002)는 아래에 있는 재배선층(116C)을 노출시킬 수 있다. 패터닝은, 유전체층(118D)이 감광성 물질인 경우 유전체층(118D)을 광에 노출시키는 것, 또는, 예컨대 이방성 에칭을 이용하여 에칭하는 것과 같은, 허용가능한 공정에 의한 것일 수 있다. 유전체층(118D)이 감광성층인 실시예들에서, 유전체층(118D)이 더 이상 광감성이 아니도록 패터닝 후에 경화 공정(예를 들어, 어닐링)이 수행될 수 있다.
도 10b에서, 유전체층(118E)이 유전체층(118D) 상에 퇴적되고 패터닝된다. 일부 실시예들에서, 유전체층(118E)은 스핀 코팅, CVD, 라미네이팅 등, 또는 이들의 조합과 같은 임의의 허용가능한 퇴적 공정에 의해 형성될 수 있다. 퇴적 후, 바로 아래에 있는 층의 일부분들을 노출시키는 개구들(1004)을 형성하도록 유전체층(118E)이 패터닝된다. 예를 들어, 개구(1004)는 개구(1002)와 정렬될 수 있고, 재배선층(116C)을 노출시킬 수 있다. 개구(1004)의 적어도 일부분(예컨대, 개구(1004A))은 어떠한 도전성 피처들 또는 어떠한 개구(1002)도 노출시키지 않고서 아래에 있는 유전체층(118D)을 노출시킬 수 있다. 패터닝은, 유전체층(118E)이 감광성 물질인 경우 유전체층(118E)을 광에 노출시키는 것, 또는, 예컨대 이방성 에칭을 이용하여 에칭하는 것과 같은, 허용가능한 공정에 의한 것일 수 있다. 유전체층(118E) 내의 개구(1004)의 패턴은 나중에 형성되는 도전성 비아(120E)(도 10c 참조)의 패턴에 대응할 수 있다. 개구(1004)는 개구(1002)보다 더 큰 폭을 가질 수 있다.
또한, 패키지(1010)에서, 유전체층들(118D, 118E)은 연합하여 응력 버퍼층(118F)을 제공한다. 응력 버퍼층(118F)의 두께(T3)는 나중에 형성되는 도전성 커넥터(122)(도 10c 참조)와 재배선층(116C) 간에 충분한 응력 완화를 제공하기 위해 적어도 15㎛일 수 있다.
도 10c는 유전체층(118E) 위에서의 금속화 패턴의 형성을 도시한다. 금속화 패턴은 도전성 비아(120E)와 도전성 커넥터(122)를 포함한다. 도전성 커넥터(122)는 기능성 커넥터(122A) 및 선택적인 더미 커넥터(122B)를 포함한다. 금속화 패턴을 형성하는 예시로서, 시드층이 유전체층(118E) 위에 형성된다. 일부 실시예들에서, 시드층은 상이한 물질들로 형성된 복수의 서브층들을 포함한 복합층 또는 단일층일 수 있는 금속층이다. 일부 실시예들에서, 시드층은 티타늄층과, 티타늄층 위의 구리층을 포함한다. 시드층은 예컨대, PVD 등을 이용하여 형성될 수 있다. 시드층은 유전체층(118E) 내의 개구를 관통하여 연장되도록 퇴적될 수 있다. 그 후, 시드층 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 도전성 커넥터(122)에 대응한다. 패터닝은 포토레지스트를 통해 시드층을 노출시키는 개구들을 형성한다. 도전성 물질이 시드층의 노출된 부분들 상과 포토레지스트의 개구들 내에 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 후, 도전성 물질이 형성되어 있지 않은 시드층의 일부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 이용하는 것과 같이, 수용가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 에칭 또는 건식 에칭과 같은 허용가능한 에칭 공정을 이용하여, 시드층의 노출된 부분들은 제거된다. 도전성 물질과 시드층의 잔존 부분들은 금속화 패턴(도전성 비아(120E) 및 도전성 커넥터(122)를 포함함)을 형성한다. 이어서, 솔더 영역이 증착, 전기도금, 프린팅, 솔더 전사, 볼 배치 등과 같은 방법을 통해 도전성 커넥터(122) 상에 형성될 수 있다. 패키지 기판을 재배선 구조물(108)에 접합하기 위해, 예컨대, 도 4k와 관련하여 전술한 바와 같이, 후속 처리 단계들이 적용될 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 패키지에 있어서,
베어(bare) 반도체 칩;
상기 베어 반도체 칩에 인접한 패키지화된 반도체 칩;
상기 베어 반도체 칩과 상기 패키지화된 반도체 칩에 접합된 재배선(redistribution) 구조물 - 상기 재배선 구조물은,
제1 두께를 갖는 제1 재배선층;
제2 두께를 갖는 제2 재배선층; 및
상기 제1 재배선층과 상기 제2 재배선층 사이에 있는 제3 재배선층을 포함하고, 상기 제3 재배선층은 상기 제1 두께 및 상기 제2 두께보다 더 큰 제3 두께를 가짐 -;
상기 베어 반도체 칩과 상기 재배선 구조물 사이에 배치된 언더필(underfill); 및
상기 베어 반도체 칩, 상기 패키지화된 반도체 칩, 및 상기 언더필을 봉지화(encapsulating)하는 몰딩 화합물
을 포함하며, 상기 베어 반도체 칩의 제1 표면 및 상기 패키지화된 반도체 칩의 제2 표면은 상기 몰딩 화합물에 의해 노출된 것인 반도체 패키지.
실시예 2. 실시예 1에 있어서, 상기 재배선 구조물은,
상기 제2 재배선층에 전기적으로 연결된 제1 도전성 비아; 및
상기 반도체 패키지의 외부 커넥터에 상기 제1 도전성 비아를 전기적으로 연결시키는 제2 도전성 비아를 더 포함하고, 상기 제1 도전성 비아의 직경은 상기 제2 도전성 비아쪽 방향으로 연속적으로 감소하며, 상기 제2 도전성 비아의 직경은 상기 제1 도전성 비아쪽 방향으로 연속적으로 감소한 것인 반도체 패키지.
실시예 3. 실시예 2에 있어서, 상기 제1 도전성 비아의 직경은 상기 제1 도전성 비아와 상기 제2 도전성 비아 간의 계면(interface)에서 최소인 것인 반도체 패키지.
실시예 4. 실시예 2에 있어서, 상기 제1 도전성 비아는 제1 유전체층을 관통하여 연장되고, 상기 제2 도전성 비아는 제2 유전체층을 관통하여 연장되며, 상기 제1 유전체층과 상기 제2 유전체층은 적어도 15㎛의 결합 두께를 갖는 것인 반도체 패키지.
실시예 5. 실시예 4에 있어서, 상기 제1 유전체층과 상기 제2 유전체층은 상이한 물질 조성을 갖는 것인 반도체 패키지.
실시예 6. 실시예 1에 있어서, 상기 재배선 구조물은 상기 베어 반도체 칩과는 반대편의 상기 재배선 구조물의 측면 상에 배치된 더미 커넥터를 더 포함하며, 상기 더미 커넥터는 상기 베어 반도체 칩 및 상기 패키지화된 반도체 칩으로부터 전기적으로 격리된 것인 반도체 패키지.
실시예 7. 실시예 6에 있어서, 상기 더미 커넥터는 제3 도전성 비아에 의해 상기 재배선 구조물의 유전체층 내에 매립된 것인 반도체 패키지.
실시예 8. 실시예 1에 있어서, 상기 제1 두께와 상기 제2 두께는 각각 2㎛ 이하인 것인 반도체 패키지.
실시예 9. 반도체 패키지에 있어서,
제1 디바이스와 제2 디바이스를 봉지화한 몰딩 화합물 - 상기 제1 디바이스는 베어 칩이고, 상기 제2 디바이스는 패키지화된 칩임 -;
상기 제1 디바이스와 상기 제2 디바이스에 플립 칩 접합된(flip chip bonded) 재배선 구조물 - 상기 재배선 구조물과는 반대편의 상기 제1 디바이스 및 상기 제2 디바이스의 표면들은 상기 몰딩 화합물에 의해 노출되고, 상기 재배선 구조물은,
상기 제1 디바이스와 상기 제2 디바이스 위에 있는 제1 재배선층;
상기 제1 재배선층 위에 있으며, 접지 라인을 제공하는 제2 재배선층;
상기 제2 재배선층 위에 있는 제3 재배선층;
상기 제3 재배선층 위에 있으며, 상기 제3 재배선층에 전기적으로 연결된 제1 도전성 비아; 및
상기 제1 도전성 비아 위에 있으며, 상기 제1 도전성 비아를 외부 커넥터에 전기적으로 연결시키는 제2 도전성 비아를 포함하고, 상기 제1 도전성 비아의 직경은 상기 제2 도전성 비아쪽 방향으로 연속적으로 감소하며, 상기 제2 도전성 비아의 직경은 상기 제1 도전성 비아쪽 방향으로 연속적으로 감소함 -; 및
상기 제1 디바이스와 상기 재배선 구조물 사이에 배치된 언더필
을 포함하며, 상기 몰딩 화합물은 상기 언더필의 필렛(fillet)과 접촉한 것인 반도체 패키지.
실시예 10. 실시예 9에 있어서, 상기 제1 도전성 비아와 상기 제2 도전성 비아 간의 계면에서의 상기 제1 도전성 비아의 직경은 상기 제1 도전성 비아와 상기 제2 도전성 비아 간의 계면에서의 상기 제2 도전성 비아의 직경보다 작거나 같은 것인 반도체 패키지.
실시예 11. 실시예 9에 있어서, 상기 재배선 구조물은 제1 솔더 영역에 의해 상기 제1 디바이스의 제1 디바이스 커넥터에 플립 칩 접합되고, 상기 제2 솔더 영역에 의해 상기 제2 디바이스의 제2 디바이스 커넥터에 플립 칩 접합되며, 상기 제1 디바이스 커넥터 또는 상기 제2 디바이스 커넥터 중 적어도 하나는 구리, 니켈, 팔라듐, 금, 금속간 화합물, 또는 이들의 조합을 포함한 것인 반도체 패키지.
실시예 12. 실시예 11에 있어서, 상기 제1 디바이스는 상기 제1 솔더 영역에 의해 상기 재배선 구조물의 콘택트(contact)에 플립 칩 접합되고, 상기 콘택트는 구리, 니켈, 또는 이들의 조합을 포함한 것인 반도체 패키지.
실시예 13. 실시예 12에 있어서, 상기 콘택트는 상기 제1 디바이스 커넥터와는 상이한 물질 조성을 갖는 것인 반도체 패키지.
실시예 14. 실시예 9에 있어서, 상기 제1 재배선층과 상기 제2 재배선층 각각은 상기 제1 디바이스와 상기 제2 디바이스 간에 신호 라우팅을 제공하는 것인 반도체 패키지.
실시예 15. 실시예 9에 있어서, 상기 외부 커넥터에 인접한 더미 커넥터를 더 포함하고, 상기 더미 커넥터는 상기 제1 디바이스와 상기 제2 디바이스로부터 전기적으로 격리된 것인 반도체 패키지.
실시예 16. 실시예 15에 있어서, 상기 제1 도전성 비아는 제1 유전체층을 관통하여 연장되고, 상기 제2 도전성 비아는 제2 유전체층을 관통하여 연장되고, 상기 더미 커넥터는 상기 제2 유전체층을 관통하여 연장되는 제3 도전성 비아에 의해 상기 재배선 구조물 내에 매립되며, 상기 제1 유전체층은 상기 더미 커넥터와는 반대편의 상기 제3 도전성 비아의 전체 표면을 덮는 것인 반도체 패키지.
실시예 17. 반도체 패키지에 있어서,
제1 디바이스와 제2 디바이스를 봉지화한 봉지재 - 상기 제1 디바이스는 베어 다이이고, 상기 제2 디바이스는 패키지화된 다이임 -;
상기 제1 디바이스와 상기 제2 디바이스에 접합된 재배선 구조물 - 상기 재배선 구조물과는 반대편의 상기 제1 디바이스 및 상기 제2 디바이스의 표면들은 상기 봉지재에 의해 덮혀지지 않고, 상기 재배선 구조물은,
상기 제1 디바이스와 상기 제2 디바이스 위에 있는 제1 재배선층;
상기 제1 재배선층 위에 있는 제2 재배선층;
상기 제1 재배선층에서부터 상기 제2 재배선층까지 연장되는 제1 도전성 비아;
상기 제2 재배선층 위에 있는 제3 재배선층;
상기 제2 재배선층에서부터 상기 제3 재배선층까지 연장되는 제2 도전성 비아 - 단면도에서 봤을 때, 상기 제1 도전성 비아의 종축은 상기 제1 도전성 비아의 중심과 상기 제2 도전성 비아의 중심을 관통하여 연장됨 -;
상기 제3 재배선층 위에 있고, 상기 제3 재배선층에 전기적으로 연결되며, 제1 시드층을 포함하는 제3 도전성 비아; 및
상기 제3 도전성 비아 위에 있으며, 상기 제3 도전성 비아를 외부 커넥터에 전기적으로 연결시키는 제4 도전성 비아를 포함하며, 상기 제4 도전성 비아는 상기 제3 도전성 비아와 상기 제4 도전성 비아 간의 계면에서 상기 제1 시드층과 접촉하는 제2 시드층을 포함함 -; 및
상기 제1 디바이스와 상기 재배선 구조물 사이에 배치된 언더필
을 포함하며, 상기 봉지재는 상기 언더필 주위에 배치된 것인 반도체 패키지.
실시예 18. 실시예 17에 있어서, 상기 제3 도전성 비아로부터 물리적으로 분리된 제5 도전성 비아를 더 포함하며, 상기 제5 도전성 비아는 상기 제4 도전성 비아를 상기 제3 재배선층에 전기적으로 연결시킨 것인 반도체 패키지.
실시예 19. 실시예 17에 있어서, 상기 제1 도전성 비아는 제1 유전체층을 관통하여 연장되고, 상기 제1 유전체층의 측벽을 따른 상기 제1 도전성 비아의 두께는 상기 제1 도전성 비아의 횡측 부분의 두께와 실질적으로 같은 것인 반도체 패키지.
실시예 20. 실시예 17에 있어서, 상기 제1 디바이스는 50㎛ 내지 300㎛의 범위 내의 거리만큼 상기 제2 디바이스로부터 물리적으로 분리되어 있으며, 상기 거리는 상기 재배선 구조물의 주 표면에 평행한 라인을 따라 측정된 것인 반도체 패키지.

Claims (10)

  1. 반도체 패키지에 있어서,
    베어(bare) 반도체 칩;
    상기 베어 반도체 칩에 인접한 패키지화된 반도체 칩;
    상기 베어 반도체 칩과 상기 패키지화된 반도체 칩에 접합된 재배선(redistribution) 구조물 - 상기 재배선 구조물은,
    제1 두께를 갖는 제1 재배선층;
    제2 두께를 갖는 제2 재배선층; 및
    상기 제1 재배선층과 상기 제2 재배선층 사이에 있는 제3 재배선층
    을 포함하고, 상기 제3 재배선층은 상기 제1 두께 및 상기 제2 두께보다 더 큰 제3 두께를 가짐 -;
    상기 베어 반도체 칩과 상기 재배선 구조물 사이에 배치된 언더필(underfill); 및
    상기 베어 반도체 칩, 상기 패키지화된 반도체 칩, 및 상기 언더필을 봉지화(encapsulating)하는 몰딩 화합물
    을 포함하며,
    상기 베어 반도체 칩의 제1 표면 및 상기 패키지화된 반도체 칩의 제2 표면은 상기 몰딩 화합물에 의해 노출된 것인 반도체 패키지.
  2. 제1항에 있어서,
    상기 재배선 구조물은,
    상기 제2 재배선층에 전기적으로 연결된 제1 도전성 비아; 및
    상기 반도체 패키지의 외부 커넥터에 상기 제1 도전성 비아를 전기적으로 연결시키는 제2 도전성 비아
    를 더 포함하고,
    상기 제1 도전성 비아의 직경은 상기 제2 도전성 비아쪽 방향으로 연속적으로 감소하며,
    상기 제2 도전성 비아의 직경은 상기 제1 도전성 비아쪽 방향으로 연속적으로 감소한 것인 반도체 패키지.
  3. 제2항에 있어서,
    상기 제1 도전성 비아의 직경은 상기 제1 도전성 비아와 상기 제2 도전성 비아 간의 계면(interface)에서 최소인 것인 반도체 패키지.
  4. 제2항에 있어서,
    상기 제1 도전성 비아는 제1 유전체층을 관통하여 연장되고,
    상기 제2 도전성 비아는 제2 유전체층을 관통하여 연장되며,
    상기 제1 유전체층과 상기 제2 유전체층은 적어도 15㎛의 결합 두께를 갖는 것인 반도체 패키지.
  5. 제1항에 있어서,
    상기 재배선 구조물은 상기 베어 반도체 칩과는 반대편의 상기 재배선 구조물의 측면 상에 배치된 더미 커넥터
    를 더 포함하며,
    상기 더미 커넥터는 상기 베어 반도체 칩 및 상기 패키지화된 반도체 칩으로부터 전기적으로 격리된 것인 반도체 패키지.
  6. 반도체 패키지에 있어서,
    제1 디바이스와 제2 디바이스를 봉지화한 몰딩 화합물 - 상기 제1 디바이스는 베어 칩이고, 상기 제2 디바이스는 패키지화된 칩임 -;
    상기 제1 디바이스와 상기 제2 디바이스에 플립 칩 접합된(flip chip bonded) 재배선 구조물 - 상기 재배선 구조물과는 반대편의 상기 제1 디바이스 및 상기 제2 디바이스의 표면들은 상기 몰딩 화합물에 의해 노출되고, 상기 재배선 구조물은,
    상기 제1 디바이스와 상기 제2 디바이스 위에 있는 제1 재배선층;
    상기 제1 재배선층 위에 있으며, 접지 라인을 제공하는 제2 재배선층;
    상기 제2 재배선층 위에 있는 제3 재배선층;
    상기 제3 재배선층 위에 있으며, 상기 제3 재배선층에 전기적으로 연결된 제1 도전성 비아; 및
    상기 제1 도전성 비아 위에 있으며, 상기 제1 도전성 비아를 외부 커넥터에 전기적으로 연결시키는 제2 도전성 비아
    를 포함하고, 상기 제1 도전성 비아의 직경은 상기 제2 도전성 비아쪽 방향으로 연속적으로 감소하며, 상기 제2 도전성 비아의 직경은 상기 제1 도전성 비아쪽 방향으로 연속적으로 감소함 -; 및
    상기 제1 디바이스와 상기 재배선 구조물 사이에 배치된 언더필
    을 포함하며,
    상기 몰딩 화합물은 상기 언더필의 필렛(fillet)과 접촉한 것인 반도체 패키지.
  7. 제6항에 있어서,
    상기 제1 도전성 비아와 상기 제2 도전성 비아 간의 계면에서의 상기 제1 도전성 비아의 직경은 상기 제1 도전성 비아와 상기 제2 도전성 비아 간의 계면에서의 상기 제2 도전성 비아의 직경보다 작거나 같은 것인 반도체 패키지.
  8. 제6항에 있어서,
    상기 재배선 구조물은, 제1 솔더 영역에 의해 상기 제1 디바이스의 제1 디바이스 커넥터에 플립 칩 접합되고, 제2 솔더 영역에 의해 상기 제2 디바이스의 제2 디바이스 커넥터에 플립 칩 접합되며,
    상기 제1 디바이스 커넥터 또는 상기 제2 디바이스 커넥터 중 적어도 하나는 구리, 니켈, 팔라듐, 금, 금속간 화합물, 또는 이들의 조합을 포함한 것인 반도체 패키지.
  9. 제8항에 있어서,
    상기 제1 디바이스는 상기 제1 솔더 영역에 의해 상기 재배선 구조물의 콘택트(contact)에 플립 칩 접합되고,
    상기 콘택트는 구리, 니켈, 또는 이들의 조합을 포함한 것인 반도체 패키지.
  10. 반도체 패키지에 있어서,
    제1 디바이스와 제2 디바이스를 봉지화한 봉지재 - 상기 제1 디바이스는 베어 다이이고, 상기 제2 디바이스는 패키지화된 다이임 -;
    상기 제1 디바이스와 상기 제2 디바이스에 접합된 재배선 구조물 - 상기 재배선 구조물과는 반대편의 상기 제1 디바이스 및 상기 제2 디바이스의 표면들은 상기 봉지재에 의해 덮혀지지 않고, 상기 재배선 구조물은,
    상기 제1 디바이스와 상기 제2 디바이스 위에 있는 제1 재배선층;
    상기 제1 재배선층 위에 있는 제2 재배선층;
    상기 제1 재배선층에서부터 상기 제2 재배선층까지 연장되는 제1 도전성 비아;
    상기 제2 재배선층 위에 있는 제3 재배선층;
    상기 제2 재배선층에서부터 상기 제3 재배선층까지 연장되는 제2 도전성 비아 - 단면도에서 봤을 때, 상기 제1 도전성 비아의 종축은 상기 제1 도전성 비아의 중심과 상기 제2 도전성 비아의 중심을 관통하여 연장됨 -;
    상기 제3 재배선층 위에 있고, 상기 제3 재배선층에 전기적으로 연결되며, 제1 시드층을 포함하는 제3 도전성 비아; 및
    상기 제3 도전성 비아 위에 있으며, 상기 제3 도전성 비아를 외부 커넥터에 전기적으로 연결시키는 제4 도전성 비아
    를 포함하며, 상기 제4 도전성 비아는 상기 제3 도전성 비아와 상기 제4 도전성 비아 간의 계면에서 상기 제1 시드층과 접촉하는 제2 시드층을 포함함 -; 및
    상기 제1 디바이스와 상기 재배선 구조물 사이에 배치된 언더필
    을 포함하며,
    상기 봉지재는 상기 언더필 주위에 배치된 것인 반도체 패키지.
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Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018123492A1 (de) 2018-03-26 2019-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauelement und herstellungsverfahren
US11488881B2 (en) * 2018-03-26 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10763234B2 (en) * 2018-10-16 2020-09-01 Advanced Semicomductor Engineering, Inc. Semiconductor device structure having semiconductor die bonded to redistribution layer via electrical pad with barrier layer
US20200211980A1 (en) * 2018-12-27 2020-07-02 Powertech Technology Inc. Fan-out package with warpage reduction and manufacturing method thereof
US10777525B1 (en) 2019-03-27 2020-09-15 Himax Technologies Limited Filp chip package
TWI702692B (zh) * 2019-04-25 2020-08-21 奇景光電股份有限公司 覆晶封裝
US11088057B2 (en) * 2019-05-10 2021-08-10 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
US11088059B2 (en) * 2019-06-14 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure, RDL structure comprising redistribution layer having ground plates and signal lines and method of forming the same
KR102900016B1 (ko) 2019-07-12 2025-12-15 삼성전자주식회사 재배선 층을 포함하는 반도체 패키지 및 이를 제조하기 위한 방법
TWI739142B (zh) * 2019-08-12 2021-09-11 力成科技股份有限公司 半導體封裝結構及其製造方法
DE102020105134A1 (de) 2019-09-27 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterpackage und herstellungsverfahren
US11355428B2 (en) * 2019-09-27 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
WO2021097730A1 (zh) * 2019-11-20 2021-05-27 华为技术有限公司 一种多芯片堆叠封装及制作方法
US20210159188A1 (en) * 2019-11-22 2021-05-27 Advanced Semiconductor Engineering, Inc. Package structure and method for manufacturing the same
US11328999B2 (en) * 2019-12-06 2022-05-10 Advanced Semiconductor Engineering, Inc. Semiconductor device package
TWI747288B (zh) * 2019-12-12 2021-11-21 友達光電股份有限公司 晶片
US11610921B2 (en) * 2019-12-12 2023-03-21 Au Optronics Corporation Chip having a flexible substrate
KR102698828B1 (ko) * 2019-12-26 2024-08-26 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
US11664300B2 (en) * 2019-12-26 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fan-out packages and methods of forming the same
US11107771B2 (en) * 2019-12-26 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Segregated power and ground design for yield improvement
TWI768294B (zh) * 2019-12-31 2022-06-21 力成科技股份有限公司 封裝結構及其製造方法
US11545423B2 (en) 2019-12-31 2023-01-03 Powertech Technology Inc. Package structure and manufacturing method thereof
US11233022B2 (en) * 2020-01-06 2022-01-25 Advanced Semiconductor Engineering, Inc. Electrical connection placement of semiconductor device package and method of manufacturing the same
US20210217707A1 (en) * 2020-01-10 2021-07-15 Mediatek Inc. Semiconductor package having re-distribution layer structure on substrate component
US11393746B2 (en) 2020-03-19 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Reinforcing package using reinforcing patches
KR102863078B1 (ko) 2020-03-27 2025-09-19 삼성전자주식회사 반도체 패키지
CN113539978B (zh) * 2020-04-17 2023-11-10 江苏长电科技股份有限公司 扇出封装结构
US11264359B2 (en) 2020-04-27 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Chip bonded to a redistribution structure with curved conductive lines
US11594498B2 (en) * 2020-04-27 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method
KR102850788B1 (ko) * 2020-05-04 2025-08-25 삼성전자주식회사 반도체 패키지
US11715755B2 (en) 2020-06-15 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for forming integrated high density MIM capacitor
US11948918B2 (en) * 2020-06-15 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Redistribution structure for semiconductor device and method of forming same
US11508665B2 (en) * 2020-06-23 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Packages with thick RDLs and thin RDLs stacked alternatingly
US12094828B2 (en) 2020-07-17 2024-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Eccentric via structures for stress reduction
US11670601B2 (en) 2020-07-17 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Stacking via structures for stress reduction
US12148684B2 (en) * 2020-07-31 2024-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method
US11469197B2 (en) * 2020-08-26 2022-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
CN112164686B (zh) * 2020-08-26 2023-07-11 日月光半导体制造股份有限公司 半导体基板、半导体封装结构及形成半导体器件的方法
US11723150B2 (en) * 2020-09-04 2023-08-08 Micron Technology, Inc. Surface mount device bonded to an inner layer of a multi-layer substrate
KR102877704B1 (ko) * 2020-09-09 2025-10-28 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR102898150B1 (ko) * 2020-09-09 2025-12-11 삼성전자주식회사 반도체 패키지
US11830823B2 (en) * 2020-09-09 2023-11-28 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
KR20220033289A (ko) * 2020-09-09 2022-03-16 삼성전자주식회사 반도체 패키지
KR20220042028A (ko) * 2020-09-25 2022-04-04 삼성전자주식회사 반도체 패키지
US11817392B2 (en) * 2020-09-28 2023-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit
TWI737505B (zh) * 2020-09-29 2021-08-21 力成科技股份有限公司 封裝結構
KR102906435B1 (ko) * 2020-10-07 2026-01-02 삼성전자주식회사 반도체 패키지
CN112310036B (zh) * 2020-11-03 2025-02-25 日月光半导体制造股份有限公司 半导体基板及其制造方法
US11929340B2 (en) 2021-01-21 2024-03-12 Taiwan Semiconductor Manufacturing Co., Ltd. Arrangement of power-grounds in package structures
US12033947B2 (en) * 2021-04-15 2024-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package structure and method for forming the same
CN115223980B (zh) * 2021-04-19 2024-12-03 欣兴电子股份有限公司 封装结构及其制作方法
KR20220159586A (ko) * 2021-05-26 2022-12-05 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR20230013677A (ko) 2021-07-16 2023-01-27 삼성전자주식회사 더미 패턴을 포함하는 반도체 패키지
US12051650B2 (en) 2021-08-26 2024-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method
US11854964B2 (en) 2021-08-27 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device with conductive bumps
US11935761B2 (en) 2021-08-27 2024-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of forming thereof
US12494421B2 (en) 2021-10-07 2025-12-09 Nepes Co., Ltd. Semiconductor package including redistribution structure, and method of manufacturing the same
US20230137877A1 (en) * 2021-11-02 2023-05-04 Intel Corporation No-remelt solder enforcement joint
US11614482B1 (en) * 2021-12-30 2023-03-28 Texas Instruments Incorporated Method for manufacturing semiconductor device package with isolation
TWI818458B (zh) * 2022-03-04 2023-10-11 矽品精密工業股份有限公司 電子封裝件及其製法
US12388038B2 (en) * 2022-04-13 2025-08-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages including mixed bond types and methods of forming same
TWI810953B (zh) 2022-05-26 2023-08-01 創意電子股份有限公司 半導體封裝裝置及其半導體配線板
US20240063098A1 (en) * 2022-08-16 2024-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
JP2024112545A (ja) * 2023-02-08 2024-08-21 新光電気工業株式会社 配線基板及びその製造方法
CN116169037B (zh) * 2023-04-24 2023-08-04 长电集成电路(绍兴)有限公司 一种芯片封装结构的制备方法
US20250118690A1 (en) * 2023-10-06 2025-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric structure for high speed interconnect and reliability enhancement

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101624850B1 (ko) 2014-02-21 2016-05-27 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지
KR101679485B1 (ko) 2014-03-07 2016-11-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지 및 반도체 패키지 제조 방법
KR101684787B1 (ko) 2015-02-13 2016-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지 디바이스 및 그 형성 방법

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7388289B1 (en) * 1999-09-02 2008-06-17 Micron Technology, Inc. Local multilayered metallization
JP2001185653A (ja) * 1999-10-12 2001-07-06 Fujitsu Ltd 半導体装置及び基板の製造方法
TW512467B (en) * 1999-10-12 2002-12-01 North Kk Wiring circuit substrate and manufacturing method therefor
WO2002061827A1 (en) * 2001-01-31 2002-08-08 Sony Corporation Semiconductor device and its manufacturing method
US6867488B2 (en) 2002-11-26 2005-03-15 Lsi Logic Corporation Thick metal top layer
TWI245384B (en) * 2004-12-10 2005-12-11 Phoenix Prec Technology Corp Package structure with embedded chip and method for fabricating the same
US7750650B2 (en) 2006-10-26 2010-07-06 Verigy (Singapore) Pte. Ltd. Solid high aspect ratio via hole used for burn-in boards, wafer sort probe cards, and package test load boards with electronic circuitry
US7830004B2 (en) * 2006-10-27 2010-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with base layers comprising alloy 42
WO2009022461A1 (ja) 2007-08-10 2009-02-19 Sanyo Electric Co., Ltd. 回路装置及びその製造方法、携帯機器
KR101213175B1 (ko) * 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
US8039303B2 (en) * 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
US7884461B2 (en) * 2008-06-30 2011-02-08 Advanced Clip Engineering Technology Inc. System-in-package and manufacturing method of the same
US8003515B2 (en) * 2009-09-18 2011-08-23 Infineon Technologies Ag Device and manufacturing method
US8148728B2 (en) * 2009-10-12 2012-04-03 Monolithic 3D, Inc. Method for fabrication of a semiconductor device and structure
KR101078740B1 (ko) * 2009-12-31 2011-11-02 주식회사 하이닉스반도체 스택 패키지 및 그의 제조방법
US9177926B2 (en) * 2011-12-30 2015-11-03 Deca Technologies Inc Semiconductor device and method comprising thickened redistribution layers
US9576919B2 (en) * 2011-12-30 2017-02-21 Deca Technologies Inc. Semiconductor device and method comprising redistribution layers
JP2011198866A (ja) * 2010-03-18 2011-10-06 Renesas Electronics Corp 半導体装置およびその製造方法
US8884431B2 (en) * 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9343442B2 (en) * 2012-09-20 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Passive devices in package-on-package structures and methods for forming the same
US8975726B2 (en) * 2012-10-11 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures and methods of forming the same
US9368438B2 (en) * 2012-12-28 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package (PoP) bonding structures
US9478474B2 (en) * 2012-12-28 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for forming package-on-packages
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
KR20140111523A (ko) * 2013-03-11 2014-09-19 삼성전자주식회사 반도체 패키지 및 그 제조 방법
TWI496270B (zh) * 2013-03-12 2015-08-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US9768048B2 (en) * 2013-03-15 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package on-package structure
US9093528B2 (en) * 2013-05-30 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Stress compensation layer to improve device uniformity
US10418298B2 (en) * 2013-09-24 2019-09-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming dual fan-out semiconductor package
US9153550B2 (en) * 2013-11-14 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design with balanced metal and solder resist density
US9553059B2 (en) * 2013-12-20 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Backside redistribution layer (RDL) structure
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9768090B2 (en) * 2014-02-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9881859B2 (en) * 2014-05-09 2018-01-30 Qualcomm Incorporated Substrate block for PoP package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9425178B2 (en) * 2014-07-08 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. RDL-first packaging process
US9589924B2 (en) * 2014-08-28 2017-03-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
US9947625B2 (en) * 2014-12-15 2018-04-17 Bridge Semiconductor Corporation Wiring board with embedded component and integrated stiffener and method of making the same
CN105518860A (zh) * 2014-12-19 2016-04-20 英特尔Ip公司 具有改进的互联带宽的堆叠式半导体器件封装件
KR20160080965A (ko) * 2014-12-30 2016-07-08 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9583462B2 (en) 2015-01-22 2017-02-28 Qualcomm Incorporated Damascene re-distribution layer (RDL) in fan out split die application
US10153175B2 (en) * 2015-02-13 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide layered structure and methods of forming the same
US9583472B2 (en) * 2015-03-03 2017-02-28 Apple Inc. Fan out system in package and method for forming the same
WO2016165074A1 (zh) 2015-04-14 2016-10-20 华为技术有限公司 一种芯片
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9520333B1 (en) * 2015-06-22 2016-12-13 Inotera Memories, Inc. Wafer level package and fabrication method thereof
TWI570842B (zh) * 2015-07-03 2017-02-11 矽品精密工業股份有限公司 電子封裝件及其製法
US10008439B2 (en) 2015-07-09 2018-06-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Thin recon interposer package without TSV for fine input/output pitch fan-out
US9768145B2 (en) * 2015-08-31 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multi-die package structures including redistribution layers
US9691743B2 (en) * 2015-09-21 2017-06-27 Nxp Usa, Inc. Localized redistribution layer structure for embedded component package and method
US9735131B2 (en) * 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US9799616B2 (en) * 2016-03-08 2017-10-24 Dyi-chung Hu Package substrate with double sided fine line RDL
US9865566B1 (en) * 2016-06-15 2018-01-09 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
KR101983186B1 (ko) * 2016-12-16 2019-05-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR101983188B1 (ko) * 2016-12-22 2019-05-28 삼성전기주식회사 팬-아웃 반도체 패키지
US10373932B2 (en) * 2017-04-20 2019-08-06 Nanya Technology Corporation Stacked semiconductor structure
KR102077455B1 (ko) * 2017-07-04 2020-02-14 삼성전자주식회사 반도체 장치
US10242973B2 (en) * 2017-07-07 2019-03-26 Samsung Electro-Mechanics Co., Ltd. Fan-out-semiconductor package module
US10276508B2 (en) * 2017-09-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages and methods of forming the same
CN109994438B (zh) * 2019-03-29 2021-04-02 上海中航光电子有限公司 芯片封装结构及其封装方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101624850B1 (ko) 2014-02-21 2016-05-27 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지
KR101679485B1 (ko) 2014-03-07 2016-11-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지 및 반도체 패키지 제조 방법
KR101684787B1 (ko) 2015-02-13 2016-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지 디바이스 및 그 형성 방법

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