TWI886441B - 半導體裝置及其形成方法 - Google Patents

Abstract

一種方法包括將第一晶粒和第二晶粒附接到第一晶圓， 所述第一晶圓包括：第一載體基底；以及第一內連線結構，包括第一介電層和設置在第一介電層中的第一導電特徵；將第三晶粒附接到第一晶粒並且將第四晶粒附接到第二晶粒；將第二晶圓附接到第三晶粒和第四晶粒，第二晶圓包括：第二載體基底；第二內連線結構，包括第二介電層和設置在第二介電層中的第二導電特徵；移除第一載體基底；圖案化第一介電層以暴露第一晶粒和第二晶粒的導電特徵；以及通過第一介電層形成外部連接件，外部連接件電連接到第一晶粒和第二晶粒的導電特徵中的其中一個。

Description

半導體裝置及其形成方法

本發明的實施例是有關於一種半導體裝置及其形成方法。

各種電子元件(例如電晶體、二極體、電阻器、電容器等)的積體密度不斷提高，半導體行業經歷了快速增長。在大多數情況下，積體密度的提高是由於最小特徵尺寸的迭代減小，這允許將更多組件積體到給定區中。隨著對縮小電子設備的需求不斷增長，出現了一種趨勢，即採用更小、更具創造性的半導體晶粒封裝技術。

本發明的實施例提供一種方法，包括：將第一晶粒和第二晶粒附接到第一晶圓，所述第一晶圓包括：第一載體基底；以及第一內連線結構，包括第一介電層和設置在所述第一介電層中的第一導電特徵；將所述第一晶粒和所述第二晶粒封裝在第一包 封體中；將第三晶粒附接到所述第一晶粒並且將第四晶粒附接到所述第二晶粒，所述第三晶粒電連接到所述第一晶粒，所述第四晶粒電連接到所述第二晶粒；將所述第三晶粒和所述第四晶粒封裝在第二密封劑中；將第二晶圓附接到所述第三晶粒和所述第四晶粒，所述第二晶圓包括：第二載體基底；以及第二內連線結構，包括第二介電層和設置在所述第二介電層中的第二導電特徵；移除所述第一載體基底；圖案化所述第一介電層以暴露所述第一晶粒和所述第二晶粒的導電特徵；以及通過所述第一介電層形成外部連接件，所述外部連接件電連接到所述第一晶粒和所述第二晶粒的所述導電特徵中對應的其中一個。

本發明的實施例提供一種半導體裝置，包括：設置在第一重分佈線結構上方的第一底部晶粒和第二底部晶粒，所述第一重分佈線結構包括：第一介電層；以及第一導電特徵，所述第一導電特徵將所述第一底部晶粒電連接到所述第二底部晶粒；第一頂部晶粒，設置在所述第一底部晶粒的第一通孔上方並且電連接到所述第一通孔；第二頂部晶粒，設置在所述第二底部晶粒的第二通孔上方並且電連接到所述第二通孔；以及第一外部連接件和第二外部連接件延伸穿過整個所述第一介電層，所述第一外部連接件與所述第一底部晶粒的第一金屬墊接觸，所述第二外部連接件與所述第二底部晶粒的第二金屬墊接觸。

本發明的實施例提供一種半導體裝置包括：彼此橫向位移的底部晶粒；頂部晶粒設置在所述底部晶粒上方，所述頂部晶 粒彼此橫向位移；第一重分佈線結構與所述底部晶粒相鄰設置，第一對底部晶粒通過所述第一重分佈線結構具有直接的晶粒對晶粒電連接，第二對底部晶粒沒有通過所述第一重分佈線結構直接的晶粒對晶粒電連接；第二重分佈線結構設置在所述頂部晶粒上方，第一對頂部晶粒通過所述第二重分佈線結構具有直接的晶粒對晶粒電連接，第二對頂部晶粒沒有通過所述第二重分佈線結構具有直接的晶粒對晶粒電連接。

30:積體電路晶粒

30A、30B:晶粒區

31:劃線區

32:半導體基底

34、110、210:內連線結構

35、35A、35B:金屬墊

36、38、106、112、114、130、212:介電層

37:晶粒連接件

42:通孔

45、135、145、165:接合墊

46、116、136、146、166、216:介電接合層

50:積體電路裝置

50A、50A':底部晶粒

50B、50B':頂部晶粒

100:中介層重佈線路結構

102、202:載體基底

104、204:介電膜

111、113、211、213:導電特徵

115、215:導電連接件

122、152:包封體

200:載體重佈線路結構

230:開口

240、240':外部連接件

260:電性連接件

270:底部填充劑

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1、2是形成在晶圓中的積體電路晶粒的截面圖。

圖3-11是根據一些實施例的積體電路封裝製造中的中間階段的截面圖。

圖12是根據一些實施例的積體電路封裝的截面圖。

圖13是根據一些實施例的積體電路封裝的截面圖。

圖14-17是根據一些實施例的積體電路封裝的平面示意圖。

圖18是根據一些實施例的積體電路封裝的截面圖。

以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實施例且不只在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「位於...之上(over)」、「位於...上(on)」、「頂部的(top)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣對應地進行解釋。

根據各種實施例，形成一種積體電路封裝，其包括橫向彼此相鄰並且堆疊在彼此之上的積體電路裝置(例如，積體電路晶粒)。例如，底部晶粒可以附接並電連接到形成在晶圓中的中介 層重佈線路結構。此外，然後可以將頂部晶粒附接並電連接到底部晶粒。此外，載體重佈線路結構(例如，形成在晶圓中)可以附接並電連接到頂部晶粒。在附接載體重佈線路結構之後，外部連接件可以通過中介層重佈線路結構形成並電連接到底部晶粒，以便於隨後將積體電路封裝附接到封裝基底或一個或多個其他裝置。積體電路封裝可以進行後續處理，例如被單片化並與其他組件一起封裝。外部連接件可以形成為與底部晶粒直接電連接並且不與中介層重佈線路結構直接電連接，以改進或提供對中介層重佈線路結構的導電特徵中或周圍的散熱的更好控制。此外，底部晶粒和頂部晶粒到中介層重佈線路結構和載體重佈線路結構之一或兩者的附接可以高效地執行並且增加積體電路晶粒之間的電連接的程度和可變性，例如在橫向位移的底部晶粒和橫向位移的頂部品粒。

圖1是例如在晶圓級形成的積體電路晶粒30的截面圖。根據一些實施例，多個積體電路晶粒30將從晶圓單片化並在後續處理中封裝以形成積體電路封裝。每個積體電路晶粒30可以是邏輯晶粒(例如，中央處理單元(CPU)、圖形處理單元(GPU)、微控制器等)、記憶體晶粒(例如，動態隨機存取記憶體(DRAM)晶粒、靜態隨機存取記憶體(SRAM)晶粒等)、電源管理晶粒(例如電源管理積體電路(PMIC)晶粒)、射頻(RF)晶粒、接口晶粒、傳感器晶粒、微機電-系統(MEMS)晶粒、信號處理晶粒(例如，數字信號處理(DSP)晶粒)、前端晶粒(例如，模擬前端(AFE) 晶粒)等，或其組合(例如，片上系統(system-on-a-chip，SoC)晶粒)。積體電路晶粒30可以形成在晶圓中，該晶圓可以包括通過劃線區31彼此分開的不同晶粒區30A、30B。在隨後的步驟中(參見圖3)，晶粒區30A、30B可以通過劃線區31被分割以形成多個單獨的積體電路晶粒30。積體電路晶粒30包括半導體基底32、內連線結構34、金屬墊35和介電層36，以及晶粒連接件37和介電層38(見圖2)。

半導體基底32可以是摻雜或未摻雜的矽基底，或絕緣體上半導體(semiconductor-on-insulator，SOI)基底的有源層。半導體基底32可以包括其他半導體材料，例如鍺；一種化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦和/或磷化砷化鎵銦；或其組合。也可以使用其他基材，例如多層或梯度基材。半導體基底32具有有源表面(例如，圖1中朝上的表面)和無源表面(例如，圖1中朝下的表面)。裝置(未具體示出)位於半導體基底32的有源表面處。裝置可以是有源裝置(例如電晶體、二極體等)、電容器、電阻器等。無源表面可以沒有裝置。

內連線結構34在半導體基底32的有源表面之上，並且用於電連接半導體基底32的裝置以形成積體電路。內連線結構34可以包括一個或多個介電層和相應的金屬化層在介電層中。可用於介電層的介電材料包括氧化物，例如氧化矽或氧化鋁；氮化物， 例如氮化矽；碳化矽等碳化物；類似；或其組合，例如氧氮化矽、氧碳化矽、碳氮化矽、氧碳氮化矽等。也可以使用其他介電材料，例如聚合物，例如聚苯並噁唑(PBO)、聚酰亞胺、苯並環丁烯(BCB)基聚合物等。金屬化層可以包括導電通孔和/或導線以內連線半導體基底32的裝置。金屬化層可以由導電材料形成，例如金屬，例如銅、鈷、鋁、金、其組合等。內連線結構34可以通過鑲嵌製程形成，例如單鑲嵌製程、雙鑲嵌製程等。

通孔42可以形成在積體電路晶粒30中，使得可以對積體電路晶粒30的背面進行外部連接。通孔42也可以稱為基底通孔(TSV)、矽通孔、導電通孔等。在所示實施例中，通孔42部分地延伸穿過相應積體電路晶粒30的半導體基底32，以隨後被暴露並且將內連線結構34的金屬化層物理和電連接到其他封裝組件。出於說明的目的，通孔42被示為連續延伸穿過大部分內連線結構34。在一些實施例中，通孔42可以延伸穿過內連線結構34的更少或更多的介電層。例如，通孔42可以僅延伸穿過半導體基底32，僅穿過內連線結構34的介電層之一，或通過內連線結構34的任何數量的介電層。

仍然參考圖1，金屬墊35A和35B(統稱為金屬墊35)設置在內連線結構34的金屬化層之上並電連接到內連線結構34的金屬化層。金屬墊35可以在介電層36之內和/或之上，並且包括金屬，例如鋁、銅等。例如，介電層36可以是一個或多個介電層並且包括氧化物和/或氮化物，例如氮氧化矽(SiON)、碳化矽 (SiC)或任何合適的材料。金屬墊35可以被認為是內連線結構34的一部分。

晶粒連接件37設置在積體電路晶粒30前側處的金屬墊35和介電層36之上。晶粒連接件37可以是進行外部連接的導電柱、焊盤等。晶粒連接件37可以由諸如銅、鋁等的金屬形成，並且可以通過例如電鍍等形成。

可選地，在積體電路晶粒30的形成過程中，焊料區(未具體示出)可以設置在晶粒連接件37上。焊料區可以用於對積體電路晶粒30進行晶粒探針測試。例如，焊料區可以是焊球、銲錫凸塊等，用於將晶粒探針連接到晶粒連接件37。晶粒探針測試可以在積體電路晶粒30上執行以確定積體電路晶粒30是否是已知良好晶粒(Known Good Die，KGD)。因此，只有經過後續處理的積體電路晶粒30(即KGD)被封裝，而未通過晶粒探針測試的晶粒不被封裝。在測試之後，可以在隨後的處理步驟中去除焊料區。

介電層38設置在積體電路晶粒30前側的介電層36上方。介電層38橫向封裝晶粒連接件37。如圖所示，介電層38可以是一個或多個介電層並且可以包括氧化物、氮化物、碳化物、聚合物等或其組合。例如，介電層36的最上層可以用作積體電路晶粒30的鈍化層。介電層38可以例如通過旋塗、層壓、化學氣相沉積(CVD)或類似方法。首先，介電層38可以掩埋晶粒連接件37，使得介電層38的頂表面在晶粒連接件37的頂表面之上。在積體電路晶粒30的形成期間，晶粒連接件37通過介電層38暴 露。暴露晶粒連接件37可以去除晶粒連接件37上可能存在的任何焊料區。可以將去除製程應用於各個層以去除晶粒連接件37上方的多餘材料。去除製程可以是平坦化製程，例如化學機械拋光(CMP)、回蝕、或其組合等。在平坦化製程之後，晶粒連接件37和介電層38的頂面是共面的(在製程變化範圍內)並且暴露出積體電路晶粒30的前側。雖然沒有具體示出，晶粒連接件37可以突出到介電層38的頂面上方。

如圖所示，在一些實施例中，晶粒連接件37可以電連接到一些金屬墊35A，而其他金屬墊35B可以保持被介電層38覆蓋。如下文更詳細闡述，晶粒連接件37(和對應的金屬墊35A)可以用於電連接到諸如積體電路晶粒的其他封裝組件(例如，通過重佈線路結構)，並且金屬墊35B可以用於電連接到外部設備或其他積體電路封裝的組件。

在圖2中，在一些實施例中，接合墊45和介電接合層46形成在晶粒連接件37和介電層38之上。介電接合層46可以是單個同質層或兩個或更多個層的複合物，包括例如，氧化物和/或氮化物，例如氧化矽(SiO)、氮氧化矽(SiON)、氮化矽(SiN)等，或任何合適的材料。可以使用ALD、CVD、可流動化學氣相沉積(FCVD)、旋塗等來形成介電接合層46。然後將介電接合層46圖案化以形成開口，該開口填充有導電材料以形成接合墊45，例如，類似於上文結合金屬墊35或晶粒連接件37所描述。

根據一些實施例，在形成介電接合層46和接合墊45之 後，使用任何合適的鋸切製程將各個積體電路晶粒30從晶圓上單片化，以使KGD經受如下所述的後續處理和封裝。在一些實施例中，積體電路晶粒30可以被提供為預先單片化的(參見圖3)並且已經形成了介電接合層46和接合墊45。

圖3-11是根據一些實施例的積體電路封裝製造中的中間階段的截面圖。具體地，積體電路封裝通過將積體電路裝置50(例如，底部晶粒50A和頂部晶粒50B，參見圖3)結合到晶圓(例如，中介層重佈線路結構100，參見圖4，和/或載體重佈線路結構200，見圖9)。積體電路裝置50可以與上述的單片積體電路晶粒30相同或相似(參見圖1、2)，其中相同的附圖標記指代相同的元件。儘管圖示為彼此不同，但是底部晶粒50A和頂部晶粒50B可以彼此相同、相似或不同。在一個實施例中，積體電路封裝是系統整合單晶片(system on an integrated chip，SoIC)封裝，但應該理解，實施例可以應用於其他三維積體電路(3DIC)封裝，例如晶圓上晶片(chip-on-wafer，CoW)封裝。雖然沒有具體說明，但晶圓可以具有封裝區，該封裝區將在後續處理中被單片化以形成多個積體電路封裝。結果，積體電路封裝將包括底部晶粒50A和頂部晶粒50B接合到的中介層重佈線路結構100和/或載體重佈線路結構200的單個部分。

在圖3中，例如在晶圓級形成或提供中介層重佈線路結構100，並且提供底部晶粒50A和頂部晶粒50B用於隨後附接到中介層重佈線路結構100。中介層重佈線路結構100形成在載體基 底102並且包括內連線結構110。在一些實施例中，內連線結構110包括介電層112、114(例如，金屬間介電層(IMD))和導電特徵111、113(例如，導線和介電層112、114內的通孔)提供各種電連接。導電特徵111、113可以包括電佈線、導電通孔、導線等，並且可以使用單鑲嵌法、雙鑲嵌法、其組合等形成。在一些實施例(未具體示出)中，導電特徵111、113可以使用電鍍製程形成，例如電鍍或化學鍍。

可選地，可以沿著載體基底102設置黏合層(未具體示出)，以幫助上覆特徵(例如，介電膜104和內連線結構110)的黏附。此外，黏合層可以是可移除的，例如，以便於隨後移除載體基底102(參見圖10)。在一個實施例中，黏合層可以包括紫外線膠，當暴露於紫外線時它會失去其黏合特性。然而，也可以使用其他類型的黏合劑，例如壓敏黏合劑、可輻射固化黏合劑、環氧樹脂、其組合等。在一些實施例中，黏合層是環氧基熱釋放材料，其在加熱時會失去其黏合性能，例如光熱轉換(LTHC)釋放塗層。黏合層可以以半液體或凝膠形式放置在載體基底102上，其在壓力下容易變形。

在一些實施例中，介電膜104設置在載體基底102上方。載體基底102包括例如矽基材料，例如玻璃或氧化矽，或其他材料，例如氧化鋁，這些材料中的任何一種的組合材料之類的。載體基底102是平面的，以適應與上述積體電路晶粒30類似的半導體裝置(例如，底部晶粒50A和頂部晶粒50B)的附接(參見圖1、 2)。介電膜104可以是諸如氧化矽的氧化物、諸如氮化矽的氮化物或其組合，並且可以使用CVD、ALD等或合適的方法形成。根據一些實施例，介電膜104是氧化矽層。可選地，可以在介電膜104上方沉積蝕刻停止層(未具體示出)。蝕刻停止層可以包括諸如氮化矽、氧氮化矽、氧化鋁、氮化鋁等或其組合的材料。

如上所述，可以使用鑲嵌製程形成內連線結構。例如，介電層112可以形成在介電膜104之上(例如，在蝕刻停止層之上，如果存在的話)。介電層112可以是與針對介電膜104所描述的材料類似的材料，例如氧化物(例如，氧化矽)，並且可以以類似的方式形成。根據一些實施例，介電層112由氧化矽形成。可以在介電層112中圖案化開口，其中開口可以暴露蝕刻停止層和/或介電膜104。

然後在介電層112的開口中形成導電特徵111。導電特徵111可以包括提供晶粒間通信的導電軌，例如底部晶粒50A之間的電通信。導電特徵111可以具有與介電膜104(和/或蝕刻停止層，如果存在的話)物理接觸的整個表面。可以首先在開口中形成可選的導電襯墊(未具體示出)，並且可以在開口內的導電襯墊上方沉積導電材料以形成導電特徵111。例如，導電襯墊可以包括鈦、氮化鈦、鉭、氮化鉭等，導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行平坦化製程以從介電層112的頂表面去除多餘的導電材料。雖然導電特徵111被圖示為具有基本上垂直的側壁，但在一些實施例中，導電特徵111可以具有傾 斜的側壁、彎曲的側壁或另一側壁輪廓。

儘管沒有具體說明，但是可以使用類似的單鑲嵌製程或使用雙鑲嵌製程在介電層112和導電特徵111上方形成額外的介電層和額外的導電特徵。可以使用與上面結合導電特徵111和介電層112描述的類似方式在設置在導電特徵111和介電層112上方的介電層114中形成導電特徵113。如圖所示，在一些實施例中，導電特徵113可以是導電通孔。

根據一些實施例，可以在內連線結構110上方形成介電接合層116和導電連接件115。可以以與上文結合介電層112、114描述的類似方式形成介電接合層116。在一些實施例中，介電接合層116是氮化矽層。導電連接件115可以是焊盤、微凸塊、球柵陣列(BGA)連接件、焊球、金屬柱、受控塌陷晶粒連接(controlled collapse chip connection，C4)凸塊、化學鍍鎳-化學鍍鈀浸金技術(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸塊，或類似。導電連接件115可以包括導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫等，或其組合。在一些實施例中，導電連接件115最初通過蒸發、電鍍、印刷、焊料轉移、球放置等形成焊料層而形成。一旦在結構上形成了一層焊料，就可以進行回流焊以將材料成型為所需的凸塊形狀。在一些實施例中，導電連接件115和介電接合層116分別以與上述接合墊45和介電接合層46類似的方式和使用類似的材料形成。

根據一些實施例，使用雙鑲嵌製程形成導電特徵113、介電層114、導電連接件115和介電接合層116。例如，介電層114(例如，包括氧化矽)可以沉積在介電層112之上，並且介電接合層116(例如，包括氮化矽)可以沉積在介電層114之上。開口可以通過介電層114和介電接合層116以暴露導電特徵111的部分。可以在開口中和介電接合層116上方沉積導電襯墊和導電材料，並且可以執行平坦化製程以去除多餘的來自介電接合層116的頂表面的部分導電材料和導電襯墊。

在一些實施例(未單獨示出)中，中介層重佈線路結構100的內連線結構110是使用電鍍製程形成的。例如，介電膜104、介電層112和介電層114可以是聚合物層。特別地，介電膜104可以是聚苯並噁唑(PBO)，儘管也可以使用任何合適的材料，例如聚酰亞胺或聚酰亞胺衍生物、阻焊劑(SR)或味之素增層膜(ABF)。可以使用例如旋塗製程將介電膜104放置到合適的厚度，儘管也可以使用任何合適的方法和厚度。介電層112、114可以由與上述介電膜104相關的類似材料形成，例如PBO、聚酰亞胺、聚酰亞胺衍生物等，或任何合適的材料，並使用例如旋塗製程。在一些實施例中，通過CVD、PVD、濺射或任何合適的方法沉積種子層(例如，包括鈦銅合金、鋁銅合金、金等)來形成導電特徵111。然後可以在種子層上方形成犧牲材料(例如，光致抗蝕劑)並圖案化以在犧牲材料中形成暴露種子層的部分的開口。介電層112、114中的導電填充材料。例如，電鍍製程，如電鍍或 化學鍍，或任何合適的製程可用於形成導電特徵111，然後可使用以下方法去除犧牲材料：例如，灰化過程。導電特徵113可以以與導電特徵111類似的方式形成。導電連接件115和介電接合層116可以以與在描述的導電特徵111、113和介電層112、114類似的方式形成。這些實施例在上面闡述圖示實施例中描述。

圖3進一步示出了根據一些實施例的要隨後附接到中介層重佈線路結構100(參見圖4)的單片積體電路裝置50(例如，底部晶粒50A和頂部晶粒50B)的截面圖。儘管示出了兩個底部晶粒50A和兩個頂部晶粒50B，但是可以提供任何合適數量的積體電路裝置50以附接到中介層重佈線路結構100。此外，每個積體電路裝置50可以是單個積體電路晶粒30的一個版本(見圖1、2)。每個積體電路裝置50可以具有單一功能(例如，邏輯裝置、記憶體晶粒等)或者可以具有多種功能。在一些實施例中，一些積體電路裝置50是邏輯裝置，例如系統整合單晶片(SoIC)裝置，並且一些積體電路裝置50是記憶體件，例如高帶寬記憶體(HBM)裝置或高帶寬記憶體立方體(HMC)設備。

在圖4中，底部晶粒50A可以附接到中介層重佈線路結構100的封裝區，底部晶粒50A的前側(例如，有源側)面向中介層重佈線路結構100。底部晶粒50A可以附接到可能未具體示出的中介層重佈線路結構100的其他封裝區(例如，在晶圓級)。如上所述，中介層重佈線路結構100的導電連接件115可以是接合墊或也適用於與底部晶粒50A的接合墊45直接接合的另一特 徵。例如，混合鍵合、熔合鍵合、介電鍵合、金屬鍵合等可用於將底部晶粒50A的介電接合層46和接合墊45直接分別鍵合到介電接合層116和導電連接件115，不使用黏合劑或焊料。與積體電路晶粒30(見圖1、2)類似，底部晶粒50A包括至少部分延伸到內連線結構34和半導體基底32中的通孔42。通孔42電連接到內連線結構34的金屬化層。如進一步說明的，通孔42可以被沿著底部晶粒50A的背面(例如，非活動側)的半導體基底32的一部分覆蓋。

所需類型和數量的底部晶粒50A附接到每個封裝區中的中介層重佈線路結構100。儘管兩個底部晶粒50A被示為彼此相鄰放置，但是任何大於兩個的數量都可以以合適的佈置附接在每個封裝區中。如上所述，各種底部晶粒50A可以具有彼此不同的功能。例如，底部晶粒50A中的一些可以是邏輯裝置，而底部晶粒50A中的其他可以是記憶體件。此外，各種底部晶粒50A可以在同一技術節點的製程中形成，或者可以在不同技術節點的製程中形成。

根據一些實施例，底部晶粒50A與中介層重佈線路結構100的接合可以通過混合接合來實現，其中金屬對金屬直接接合(在底部晶粒50A的接合墊45和中介層重佈線路結構100的導電連接件115之間)和介電對介電接合(例如介電接合層46和介電接合層116之間的Si-O-Si和/或Si-N-Si接合)。

在一些實施例中，底部晶粒50A的介電接合層46通過介 電對介電接合而接合到中介層重佈線路結構100的介電接合層116，而不使用任何黏合劑材料(例如，晶粒附著膜)。類似地，接合墊45通過金屬對金屬接合而接合到導電連接件115，而不使用任何共晶材料(例如，焊料)。結合可以包括預結合和退火。在預鍵合期間，可以施加較小的壓力來將底部晶粒50A壓靠在中介層重佈線路結構100上。預鍵合在低溫下進行，例如室溫(例如，15℃至30℃)，預鍵合之後，介電接合層46和介電接合層116被鍵合到彼此。然後在隨後的退火步驟中提高結合強度，其中該結構在高溫下退火，例如100℃至450℃的溫度。在退火之後，鍵合(例如，熔合鍵合和/或化學鍵合)在介電接合層46和介電接合層116之間形成。例如，所述鍵合可以是介電接合層46的材料和介電接合層116的材料之間的共價鍵。

如圖所示，底部晶粒50A的接合墊45和中介層重佈線路結構100的導電連接件115彼此對齊並電連接。接合墊45和導電連接件115可以在預接合期間物理接觸，或者可以膨脹以在退火期間物理接觸。此外，在退火過程中，接合墊45的材料(例如銅)與導電連接件115的材料(例如銅)混合，從而也形成金屬對金屬的接合。因此，底部晶粒50A和中介層重佈線路結構100之間的最終結合是混合結合，包括介電對介電結合和金屬對金屬結合。

儘管用混合接合來說明，底部晶粒50A可以使用其他接合技術附接到中介層重佈線路結構100，例如使用焊球附接底部晶粒50A並在焊球周圍以及在底部晶粒50A和中介層重佈線路結構 100之間形成底部填充物。例如，電連接件(未示出)，例如微凸塊、球柵陣列(BGA)連接件、焊球、金屬柱、受控塌陷晶粒連接(C4)凸塊、化學鍍鎳-化學鍍鈀-浸金技術(ENEPIG)形成的凸塊等可用於將中介層重佈線路結構100的導電連接件115電耦合到底部晶粒50A的接合墊45。在一些實施例中，可以使用例如取放工具將底部晶粒50A放置在中介層重佈線路結構100上。由可回流的導電材料(例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合)形成的電連接件可以通過最初形成一層焊料經過諸如蒸發、電鍍、印刷、焊料轉移、球放置等方法。一旦在結構上形成了焊料層，就可以進行回流以將電連接件成形為期望的凸塊形狀。將底部晶粒50A附接到中介層重佈線路結構100可以包括將底部晶粒50A放置在中介層重佈線路結構100上並且回流焊電連接件。

此外，關於這些實施例(未具體示出)，可以在導電連接件115和接合墊45周圍以及在中介層重佈線路結構100和底部晶粒50A之間形成底部填充物。底部填充物可以減小應力並保護由導電連接件115的回焊產生的接頭。底部填充物可以由諸如模塑料、環氧樹脂等的底部填充材料形成。底部填充物可以在底部晶粒50A附接到中介層重佈線路結構100之後通過毛細流動製程形成，或者可以在底部晶粒50A附接到中介層重佈線路結構100之前通過合適的沉積方法形成。底部填充物可以以液體或半液體形式應用，然後固化。

此外，在一些實施例(未具體說明)中，可以使用結合技術的混合，其中一些底部晶粒50A可以通過焊料結合附接到中介層重佈線路結構100，而底部晶粒50A的其他部分可以通過直接鍵合附接到中介層重佈線路結構100。

在圖5中，在各種元件上和周圍形成包封體122，並且在底部晶粒50A的半導體基底32上執行減薄製程。在形成之後，包封體122密封底部晶粒50A的上表面和側壁。包封體122進一步形成在底部晶粒50A之間的間隙區中。包封體122可以是模塑料、環氧樹脂、樹脂等。包封體122可以通過壓縮模製、傳遞模製等來施加，並且可以形成在該結構之上，使得底部晶粒50A被掩埋或覆蓋。作為另外的示例，包封體122可以包括氮化物(例如，氮化矽)和/或氧化物(例如，氧化矽)並且可以使用旋塗、FCVD、PECVD、LPCVD、ALD或任何合適的製程來沉積。包封體122可以液體或半液體形式施加，然後隨後固化。包封體122可選地被減薄以暴露底部晶粒50A。減薄製程可以是研磨製程、化學機械拋光(CMP)、回蝕、其組合等，並且可以去除底部晶粒50A的部分。在減薄製程之後，包封體122的頂表面和底部晶粒50A是共面的(在製程變化內)。執行減薄直到已去除所需量的包封體122和底部晶粒50A。根據一些實施例，可以在不暴露底部晶粒50A的通孔42的情況下停止減薄。

在一些實施例(未具體示出)中，在形成包封體122之前，可以在底部晶粒50A上方和之間形成襯墊層。襯墊層可以是 沿著底部晶粒50A的上表面和側壁延伸的保形層，以及沿著介電接合層116的上表面，並且可以用作防潮層。襯墊層由對底部晶粒50A的側壁具有良好黏附性的介電材料形成。例如，襯墊層可以由超低k(extra low-k，ELK)材料形成，包括氮化物(例如氮化矽)和/或氧化物(例如氧化矽)。襯墊層的沉積可包括保形沉積製程，例如ALD、CVD或任何合適的製程。然後包封體122可以形成在襯墊層之上，如上所述。然後，減薄製程可以從底部晶粒50A的頂表面(例如，背面)去除襯墊層和包封體122的部分。

在圖6中，可以對底部晶粒50A的包封體122和半導體基底32執行一個或多個去除製程以暴露通孔42，如果它們尚未暴露的話。去除製程可以包括平坦化製程，例如化學機械拋光(CMP)、研磨製程、回蝕、其組合等。在一些實施例中，執行去除製程以減薄底部晶粒50A的半導體基底32並暴露通孔42。在暴露通孔42之後，包封體122的頂表面、半導體基底32和通孔42是共面的(在製程變化內)。

可選地，去除製程還包括蝕刻半導體基底32並在蝕刻的半導體基底32上方形成介電層130。介電層130可以用作阻擋層並且有助於將相鄰的通孔42彼此電隔離，從而避免短路。作為形成介電層130的示例，可以使底部晶粒50A的半導體基底32凹陷以暴露通孔42的側壁部分。凹陷可以通過諸如乾法蝕刻的蝕刻製程進行。然後可以在凹槽中形成介電層130。介電層130可以是一層或多層並且包括諸如低溫聚酰亞胺材料的介電材料和諸如氧化 矽的氧化物，任何其他合適的介電材料例如PBO、包封體、其組合等也可以使用。可以執行平坦化製程，例如CMP、研磨或回蝕，以去除底部晶粒50A的半導體基底32上方的介電層130的多餘部分。介電層130的其餘部分被包封體122橫向包圍。包封體122、介電層130和通孔42的頂表面是共面的(在製程變化內)。

如圖所示，在一些實施例中，接合墊135和介電接合層136形成在底部晶粒50A、包封體122和介電層130(如果存在)之上。介電接合層136可以是單個同質層或兩個或更多個層的複合物，包括例如氧化物和/或氮化物，例如氧化矽(SiO)、氮氧化矽(SiON)、氮化矽(SiN))等，或任何合適的材料。可以使用ALD、CVD、可流動化學氣相沉積(FCVD)、旋塗等來形成介電接合層136。然後將介電接合層136圖案化以形成開口，該開口填充有導電材料以形成接合墊135，例如，類似於上文結合晶粒連接件37、接合墊45和/或導電連接件115的描述。

在圖7中，頂部晶粒50B可以附接到底部晶粒50A，以前側(例如，有源側)面向底部晶粒50A的背面。應當注意，頂部晶粒50B可以附接到可能未具體示出的結構的其他封裝區(例如，在晶圓級)。如上文所闡述，頂部晶粒50B可以與上文結合單片積體電路晶粒30(參見圖1、2)和底部晶粒50A(參見圖3)描述的相似或相同。另外，雖然圖示為與底部晶粒50A不同，但頂部晶粒50B可以與底部晶粒50A相同或不同。在一些實施例中，介電接合層146和接合墊145首先形成在頂部晶粒50B的前側上 並且分別直接接合到介電接合層136和接合墊135。頂部晶粒50B可以直接接合到底部晶粒50A，類似於上文結合將底部晶粒50A附接到中介層重佈線路結構100所描述的。例如，混合接合、熔合接合、介電接合、金屬接合等可用於直接將底部晶粒50A的介電接合層136和接合墊135接合到頂部晶粒50B的介電接合層146和接合墊145，而無需使用黏合劑或焊料。類似於積體電路晶粒30和底部晶粒50A，頂部晶粒50B也可以包括至少部分地延伸到內連線結構34和/或半導體基底32中的通孔42。通孔42電連接到內連線結構34的金屬化層一個或多個層。如進一步所示，通孔42可以被半導體基底32的一部分覆蓋。在一些實施例中(參見例如圖15和17)，頂部的一些或全部晶粒50B不包括沿著頂部晶粒50B的背面(例如，無源側)延伸穿過對應半導體基底32的通孔42。

所需類型和數量的頂部晶粒50B附接到每個封裝區中的底部晶粒50A。儘管兩個頂部晶粒50B被示為彼此相鄰放置並且位於對應的底部晶粒50A上方，但是任何大於兩個的數量都可以以合適的佈置附接在每個封裝區中。此外，在一些實施例中，頂部晶粒50B之一可以附接在多於一個對應的底部晶粒50A之上。如上所述，各種頂部晶粒50B可以具有彼此不同的功能。例如，一些頂部晶粒50B可以是邏輯裝置，而其它的頂部晶粒50B可以是記憶體件。類似地，一些頂部晶粒50B和對應的底部晶粒50A可以形成單獨的晶粒堆疊。因此，一些晶粒堆疊可能具有與其他 不同的功能，例如形成邏輯裝置而其他晶粒堆疊形成記憶體裝置。例如，一些晶粒堆疊可以包括頂部晶粒50B和底部晶粒50A，使得一個是記憶體件而另一個是邏輯裝置。此外，一些晶粒堆疊可以包括頂部晶粒50B和底部晶粒50A，使得一個是積體電路晶粒(例如，邏輯裝置或記憶體裝置)而另一個是重佈線路結構。應當理解，可以使用底部晶粒50A和頂部晶粒50B的任何合適的組合。此外，頂部晶粒50B和底部晶粒50A可以具有相同或不同的尺寸和形狀，並且各個頂部晶粒50B可以是在同一技術節點的製程中形成的，或者可以是在不同技術節點的製程中形成的。

儘管以混合接合來說明，與上文結合將底部晶粒50A附接至中介層重佈線路結構100所描述的類似，頂部晶粒50B可使用其他接合技術附接至底部晶粒50A，例如使用以下方式附接頂部晶粒50B焊球並在焊球周圍以及在頂部晶粒50B和底部晶粒50A之間形成底部填充物。例如，形成的電連接件(未示出)，例如微凸塊、球柵陣列(BGA)連接件、焊球、金屬柱、可控塌陷晶粒連接(C4)凸塊、化學鍍鎳-化學鍍鈀浸金技術(ENEPIG)凸塊等可用於將與底部晶粒50A相鄰的接合墊135電耦合到頂部晶粒50B的接合墊145。在一些實施例中，可以使用例如取放工具將頂部晶粒50B放置在底部晶粒50A上。電連接件可由可流動的導電材料形成，例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合，可通過形成焊料層來通過蒸發、電鍍、印刷、焊料轉移、植球等方法。在一些實施例中，焊料層可以沉積在接合墊135或 接合墊145上，焊料可以回焊以將電連接件成形為期望的形狀，頂部晶粒50B可以放置在底部晶粒50A上，並且可以回焊電連接件以將頂部晶粒50B附接到底部晶粒50A。

此外，關於這些實施例(未具體示出)，可以在接合墊135、145周圍以及頂部晶粒50B和底部晶粒50A之間形成底部填充物。底部填充物可以減少應力並保護因導電材料回流而產生的接頭。底部填充物可以由諸如模塑料、環氧樹脂等的底部填充材料形成。底部填充物可以在頂部晶粒50B附接到底部晶粒50A之後通過毛細流動製程形成，或者可以在頂部晶粒50B附接到底部晶粒50A之前通過合適的沉積方法形成。底部填充膠可以液體或半液體形式應用，然後固化。

在圖8中，在各種部件上和周圍形成包封體152，並且在頂部晶粒50B的半導體基底32上執行減薄製程。在形成之後，包封體152密封頂部晶粒50B的上表面和側壁。包封體152進一步形成在頂部晶粒50B之間的間隙區中。例如，包封體152可以是模塑料、環氧樹脂、樹脂等。包封體152可以通過壓縮模塑、傳遞模塑等來施加，並且可以形成在該結構之上，使得頂部晶粒50B被掩埋或覆蓋。作為另外的示例，包封體152可以包括氮化物(例如，氮化矽)和/或氧化物(例如，氧化矽)並且可以使用旋塗、FCVD、PECVD、LPCVD、ALD或任何合適的製程來沉積。包封體152可以液體或半液體形式施加，然後隨後固化。包封體152可選地被減薄以暴露頂部晶粒50B。減薄製程可以是研磨製程、 化學機械拋光(CMP)、回蝕、其組合等。在減薄製程之後，包封體152的頂表面和頂部晶粒50B是共面的(在製程變化範圍內)。進行減薄直到已經去除了所需量的包封體152和頂部晶粒50B。

在一些實施例(未具體示出)中，在形成包封體152之前，可以在底部晶粒50A之上和之間形成襯墊層。襯墊層可以是沿著頂部晶粒50B的上表面和側壁延伸的保形層，以及沿著介電接合層136的上表面，並且可以用作防潮層。襯墊層由對頂部晶粒50B的側壁具有良好黏附性的介電材料形成。例如，襯墊層可以由超低k(ELK)材料形成，包括氮化物(例如氮化矽)和/或氧化物(例如氧化矽)。襯墊層的沉積可包括保形沉積製程，例如ALD、CVD或任何合適的製程。包封體152可以形成在襯墊層之上，如上所述。然後，減薄製程可以從頂部晶粒50B的頂部表面(例如，背面)去除襯墊層和包封體152的部分。

如進一步說明的，可以對頂部晶粒50B的包封體152和半導體基底32執行一個或多個去除製程以暴露通孔42，如果它們尚未暴露的話。去除製程可以包括平坦化製程，例如化學機械拋光(CMP)、研磨製程、回蝕、其組合等。在一些實施例中，執行去除製程以減薄頂部晶粒50B的半導體基底32並暴露通孔42。在暴露通孔42之後，包封體152的頂表面、半導體基底32和通孔42是共面的(在製程變化內)。

在一些實施例(未具體示出)中，去除製程進一步包括蝕刻半導體基底32以導致通孔42突出於半導體基底32的頂表面 之上，例如，類似於上文結合所描述的半導體基底32的底部晶粒50A(見圖6)。然後可以在半導體基底32上方形成介電層，並且可以執行平坦化製程以使介電層與通孔42齊平。介電層可以用作通孔42的隔離層和/或用於半導體基底32和通孔42的鈍化層。

在圖9中，載體重佈線路結構200通過直接接合附接到頂部晶粒50B。可選地，在附接載體重佈線路結構200之前，可以在頂部晶粒50B和包封體152上方形成介電接合層166和接合墊165。類似地，載體重佈線路結構200可以包括介電接合層216和導電連接件215。在一些實施例中，載體重佈線路結構200直接接合到頂部晶粒50B，類似於上文結合將頂部晶粒50B附接到底部晶粒50A和/或將底部晶粒50A附接到中介層重佈線路結構100所描述的那樣。例如，混合鍵合、熔合鍵合、介電鍵合、金屬鍵合等可用於將頂部晶粒50B的介電接合層166和接合墊165直接鍵合到載體重佈線路結構200的介電接合層216和對應的導電連接件215在不使用黏合劑或焊料的情況下。如圖所示，頂部晶粒50B的通孔42將內連線結構34的金屬化層電連接到載體重佈線路結構200。

在將載體重佈線路結構200附接到頂部晶粒50B之前，可以在晶圓級形成載體重佈線路結構200。載體重佈線路結構200可以與上文形成中介層重佈線路結構100的描述類似地形成。例如，載體重佈線路結構200可以包括形成在載體基底202上方的內連線結構210。此外，介電膜204可以插入載體基底202和內連 線結構210之間。在一些實施例中，黏合層(未具體示出)可以插入載體基底202和介電膜204之間。此外，蝕刻停止層(未具體示出)可以插入介電膜204和內連線結構210之間。

特別地，內連線結構210的介電層212、導電特徵211(例如，導電線)和導電特徵213(例如，導電通孔)可以與上述關於介電層112和導電特徵的描述類似地形成，參考內連線結構110的111、113。導電特徵211可以包括提供晶粒間通信的導電軌，例如頂部晶粒50B之間的電通信。導電特徵211可以具有與介電膜204(和/或蝕刻停止層，如果存在的話)物理接觸的整個表面。介電接合層216和導電連接件215可以形成在內連線結構210之上，類似於上文介電接合層116和導電連接件115形成在內連線結構110之上的描述。在一些實施例中，介電層212可以是氧化物(例如，氧化矽)，並且介電接合層216可以是氮化物(例如，氮化矽)。

在一些實施例中(未具體示出)，載體重佈線路結構200可以直接接合到頂部晶粒50B而不在頂部晶粒50B上方形成介電接合層166和接合墊165。例如，半導體基底32和頂部晶粒50B的通孔42可以分別與載體重佈線路結構200的介電接合層216和對應的導電連接件215直接接合。該製程可以類似地執行上述將底部晶粒50A附接到中介層重佈線路結構100的結合。因此，通孔42和對應的導電連接件215可以形成金屬對金屬的接合，並且半導體基底32可以接合到介電，例如，可以在半導體基底32上 形成薄的原生氧化物，並與介電接合層216結合。因此，薄的氮化矽和/或氧化矽層(例如Si-N-Si和/或Si-O-Si鍵)可以沿著半導體基底32和介電接合層216設置並插入在它們之間。在一些實施例中，包封體152也可以形成與介電接合層216的介電對介電結合。

在圖10中，載體基底102從中介層重佈線路結構100移除，並且開口230形成穿過中介層重佈線路結構100以暴露底部晶粒50A的金屬墊35B。在一些具有介於載體基底102和介電膜104之間的黏合層的實施例中，可以通過將諸如激光或紫外(UV)光的光投射到黏合層上來執行剝離製程，使得黏合層在光的熱量下分解，從而允許去除載體基底102。應當注意，可以使用任何合適的方法去除載體基底102。如果存在，也可以去除黏合層，從而暴露介電膜104。

在去除載體基底102之後，在介電膜104上方形成介電層106。然後圖案化介電層106以形成暴露底部晶粒50A的金屬墊35B的部分的開口230。在一些實施例中，圖案化可包括當介電層106為感光材料時將介電層106暴露於光。在一些實施例中，可以使用異向性蝕刻來形成開口230。如果介電層106是光敏材料，則可以在曝光之後對介電層106進行顯影。蝕刻製程可包括通過介電層106、介電膜104、蝕刻停止層(如果存在)、介電層112、介電接合層116和介電層38的一個或多個蝕刻製程以暴露金屬底部晶粒50A的金屬墊35B。在一些實施例中，介電層106 可以是光致抗蝕劑(未具體說明)，其可用於圖案化以形成開口230。應注意，可使用任何合適的製程來執行圖案化。

在圖11中，外部連接件240通過中介層重佈線路結構100並部分地通過底部晶粒50A形成在開口230內。外部連接件240可以延伸穿過中介層重佈線路結構100的介電層112，而外部連接件240沒有與內連線結構110的導電特徵111、113直接電連接。外部連接件240可以是球柵陣列(BGA)連接件、焊球、金屬柱、可控塌陷晶粒連接(C4)凸塊、微凸塊、化學鍍鎳-化學鍍鈀浸金技術(ENEPIG)形成的凸塊等。外部連接件240可以由諸如銅的導電材料形成，但是也可以使用諸如鎳、金或金屬合金、其組合等的其他導電材料。

在一些實施例(未具體示出)中，在凸塊下金屬層(under-bump metallurgy layer，UBML)上方形成外部連接件240之前，在開口230中形成UBML。UBML可以具有在介電層106上並且沿著介電層106延伸的線路部分以及延伸穿過開口230的通路部分以將UBML物理和電耦合到底部晶粒50A的金屬墊35B。例如，在介電層106上方和開口230中形成種子層。在一些實施例中，種子層是金屬層，其可以是單層或包括由以下材料形成的多個子層的複合層不同的材料。在一些實施例中，種子層包括鈦層和鈦層上方的銅層。可以使用例如PVD等形成種子層。然後在種子層上形成和圖案化光致抗蝕劑。光致抗蝕劑可以通過旋塗等形成並且可以曝光以進行圖案化。光刻膠的圖案對應於 UBML。圖案化形成穿過光致抗蝕劑的開口以暴露種子層。然後在光刻膠的開口中和種子層的暴露部分上形成導電材料。導電材料可以是諸如銅、鈦、鎢、鋁等的金屬，其可以通過電鍍形成，例如化學鍍或從種子層電鍍等。可以通過任何可接受的灰化或剝離製程去除光致抗蝕劑，例如使用氧等離子體等。一旦去除光致抗蝕劑，就去除種子層的暴露部分，例如通過使用可接受的蝕刻製程，例如通過濕式或乾式蝕刻。種子層的剩餘部分和導電材料形成UBML。

另外，外部連接件240可以使用諸如電鍍的製程形成，通過該製程，電流流過金屬墊35B的導電部分，外部連接件240期望形成在該導電部分上。例如，金屬墊35B可以浸入或浸沒在溶液中。溶液和電流將導電材料(例如，銅)沉積在開口230內以填充和/或過度填充開口230，從而形成外部連接件240。開口230外部的過量導電材料(和光刻膠)可以使用例如灰化製程、化學機械拋光(CMP)製程、蝕刻製程、其組合等去除。在一些實施例(未具體說明)中，介電襯墊可用於在形成外部連接件240之前的開口230中。此外，可執行蝕刻製程以移除介電襯墊的部分以暴露金屬墊35B.然後可以在開口230中和暴露的金屬墊35B上方形成外部連接件240。

然而，本領域技術人員可以理解上述形成外部連接件240的製程僅僅是這樣的一種描述，並不意味著將實施例限制於上述製程。相反地，所描述的過程旨在僅是說明性的，因為可以使用 用於形成外部連接件240的任何合適的過程。所有合適的過程完全包括在本實施例的範圍內。

儘管沒有具體說明，但載體重佈線路結構200的載體基底202可以被減薄和單片化以形成單獨的積體電路封裝。然後可以將單片化積體電路封裝進行進一步處理，例如使用外部連接件240將其附接到封裝基底(未具體示出)。

圖12-13示出了根據一些實施例的積體電路封裝。這些積體電路封裝可以與上述類似地形成，具有以下闡述特定差異。

在圖12中，所示的積體電路封裝可以形成有中介層重佈線路結構100(類似於上文所述)並且沒有形成載體重佈線路結構200。因此，可以形成頂部晶粒50B'而沒有延伸穿過半導體基底32的貫穿通孔42，並且也沒有將內連線結構34的金屬化層電連接到載體重佈線路結構200的內連線結構210的導電特徵211、213。在一些實施例中，類似於圖8的結構(例如，用頂部晶粒50B'代替頂部晶粒50B)可以附接到圖12所示的載體基底202。

例如，在附接載體基底202之前，介電膜204、介電層212中的一個或多個以及介電接合層216可以設置在載體基底202上方。此外，介電接合層166(例如(包括一層或多層)可以設置在頂部晶粒50B'的半導體基底32和圍繞頂部晶粒50B'的包封體152之上。沿著載體基底202的介電接合層166和介電接合層216可以接合在一起以便將載體基底202附接到頂部晶粒50B'。在一些實施例中，介電接合層166的最外層是有助於將載體基底202 附接到頂部晶粒50B'的黏合層。在附接之後，載體基底202可以在進行進一步處理之前被減薄和分割，例如使用外部連接件240附接到封裝基底(未具體示出)。在一些實施例(未具體示出)中，單個氧化物層(例如，介電膜204)可以插入在載體基底202和介電接合層216之間，並且另一個單一氧化物層(例如，介電接合層166)可以插入在頂部晶粒50B'和介電接合層216之間。

在圖13中，所示的積體電路封裝可以形成有載體重佈線路結構200(與上述類似)並且沒有中介層重佈線路結構100。因此，底部晶粒50A'可以在沒有接合墊45和焊盤的情況下形成。晶粒連接件37不會延伸穿過介電層38，也不會將金屬墊35B電連接到中介層重佈線路結構100。在一些實施例中，底部晶粒50A'可以附接到載體基底102以形成類似於圖4的結構，儘管沒有中介層重佈線路結構100。

例如，雖然僅圖示了介電層106，但是在附著中介層重佈線路結構100之前，可以將介電膜104、介電層112和/或介電接合層116設置在載體基底102上方。介電層38和介電接合層116(未具體示出)可以結合在一起以便將載體基底102附接到底部晶粒50A'。在一些實施例(未具體說明)中，黏合層可有助於將載體基底102附接到底部晶粒50A'。

在將底部晶粒50A'附接到載體基底102之後，該結構可以經歷如上面結合圖5至圖9所述的類似處理步驟，例如，將底部晶粒50A'封裝在包封體122中，以附接底部晶粒50A'。頂部晶 粒50B，以將頂部晶粒50B封裝在包封體152中，並附接載體重佈線路結構200。此外，該結構可以進一步經歷如上文結合圖10至圖11描述的類似處理步驟以形成外部連接件240'。例如，可以去除載體基底102(以及介電膜104、介電層112和/或黏合劑，無論存在哪一個)，可以沿著底部晶粒50A'和包封體122形成介電層106，並且開口(未具體示出)可以以與上面結合圖案化開口230(見圖10)所述的類似方式來圖案化。此外，外部連接件240'可以以與上面結合在開口230中形成外部連接件240所描述的類似方式形成在開口中(參見圖11)。在附接載體重佈線路結構200之後，載體基底202可以在進行進一步處理之前被減薄和分割，例如使用外部連接件240附接至封裝基底(未具體示出)。

圖14-17示出了根據一些實施例的上述積體電路封裝的平面示意圖。每張圖包括將底部晶粒50A彼此電連接的中介層重佈線路結構100的內連線結構110的示意圖以及將頂部晶粒50B彼此電連接的載體重佈線路結構200的內連線結構210的示意圖。電連接被圖示為直的，但它們可以包括所有三個維度的電路。此外，每個電連接可以延伸超出對應積體電路裝置50的佔位面積和中間區。應當注意，所示出的三個或四個底部晶粒50A和三個或四個頂部晶粒50B可以僅代表每個積體電路封裝中它們各自的積體電路裝置50的一部分。此外，根據一些實施例，圖中的每對平面示意圖可以圖示同一積體電路封裝中對應的底部晶粒50A和頂部晶粒50B，或者根據各種實施例，圖中的每對平面示意圖可 以圖示在同一積體電路封裝中不對應的底部晶粒50A和頂部晶粒50B。

儘管內連線結構110的兩個導電特徵111被示出用於相鄰底部晶粒50A之間的每個電連接，並且內連線結構210的兩個導電特徵211被示出用於相鄰頂部晶粒50B之間的每個電連接，但是可以使用任何數量的導電特徵111和導電特徵211。此外，在圖示中省略了到底部晶粒50A和頂部晶粒50B的電連接的細節以強調這些實施例的其他特徵。此外，雖然沒有具體說明，但中介層重佈線路結構100的一些導電特徵(例如，導電特徵111、113)可以與一些底部晶粒50A重疊而不電連接到其他底部晶粒50A。類似地，雖然沒有具體說明，但載體重佈線路結構200的一些導電特徵(例如，導電特徵211、213)可以與一些頂部晶粒50B重疊，而不電連接到其他頂部晶粒50B。

現在參考圖14，根據一些實施例，一些或所有底部晶粒50A和一些或所有頂部晶粒50B的平面示意圖以線性佈置示出。例如，相鄰的底部晶粒50A可以通過中介層重佈線路結構100彼此電連接，並且相鄰的頂部晶粒50B可以通過載體重佈線路結構200彼此電連接。

在圖15中，根據一些實施例，底部晶粒50A、50A'中的一些或全部以及頂部晶粒50B、50B'中的一些或全部的平面示意圖被圖示為線性佈置。例如，只有一些對底部晶粒50A可以通過中介層重佈線路結構100彼此電連接，而一些對底部晶粒50A可能 不通過中介層重佈線路結構100相互電連接。具體而言，底部晶粒50A可以通過中介層重佈線路結構100“直接”晶粒對晶粒(die-to-die)電連接，而底部晶粒50A'可能缺乏與其他底部晶粒50A、50A'的直接晶粒對晶粒電連接。應該注意的是，直接的晶粒對晶粒電連接是不包括任何中間積體電路裝置50的電連接。然而，一些或全部底部晶粒50A'可以間接連接到其他底部晶粒50A例如，通過頂部晶粒50B和載體重佈線路結構200，底部晶粒50A'被示出為不具有與其他底部晶粒50A、50A'的直接晶粒對晶粒電連接，但底部晶粒50A'可以具有到上覆的頂部晶粒的直接晶粒對晶粒電連接，例如頂部晶粒50B、50B'中的一個或多個。

類似地，只有一些對頂部晶粒50B可以通過載體重佈線路結構200彼此電連接，而一些對頂部晶粒50B可以不通過載體重佈線路結構200彼此電連接。頂部晶粒50B可以具有通過載體重佈線路結構200直接晶粒對晶粒電連接，而頂部晶粒50B'可能缺乏與其他頂部晶粒50B、50B'的直接晶粒對晶粒電連接。與上文闡述類似，直接晶粒對晶粒電連接是不包括任何中間的積體電路裝置50的電連接。然而，頂部晶粒50B'中的一些或全部可以間接連接到其他頂部晶粒50B，例如，通過底部晶粒50A和中介層重佈線路結構100，頂部晶粒50B'被圖示為不具有與其他頂部晶粒50B、50B'的直接晶粒對晶粒電連接，但頂部晶粒50B'可以具有到下面的底部晶粒的直接晶粒對晶粒電連接，例如底部晶粒50A、50A'中的一個或多個。

在圖16中，根據一些實施例，一些或所有底部晶粒50A和一些或所有頂部晶粒50B的平面示意圖以矩形佈置示出。例如，相鄰的底部晶粒50A可以通過中介層重佈線路結構100彼此電連接，並且相鄰的頂部晶粒50B可以通過載體重佈線路結構200彼此電連接。

在圖17中，根據一些實施例，一些或所有底部晶粒50A和一些或所有頂部晶粒50B的平面示意圖以矩形佈置示出。例如，只有一些對底部晶粒50A可以通過中介層重佈線路結構100彼此電連接，而一些對底部晶粒50A可能不通過中介層重佈線路結構100相互電連接。特別是例如，底部晶粒50A可以通過中介層重佈線路結構100與其他底部晶粒50A具有一些直接的晶粒對晶粒電連接，而缺少與一些其他底部晶粒50A的直接晶粒對晶粒電連接。然而，一些或全部底部晶粒50A可以間接連接到一些其他底部晶粒50A，例如，通過頂部晶粒50B和載體重佈線路結構200。

類似地，只有一些頂部晶粒對50B可以通過載體重佈線路結構200彼此電連接，而一些對頂部晶粒50B可以不通過載體重佈線路結構200彼此電連接。具體而言，頂部晶粒50B可以通過載體重佈線路結構200與其他頂部晶粒50B具有一些直接的晶粒對晶粒電連接，而缺少與其他頂部晶粒50B的直接晶粒對晶粒電連接。然而，一些或全部頂部晶粒50B可以間接連接到一些其他頂部晶粒50B，例如，通過底部晶粒50A和中介層重佈線路結 構100。

在圖18中，根據上面結合圖11闡述實施例(儘管適用於上述任何實施例)，頂部晶粒50B可以使用除了直接接合之外的接合技術附接到底部晶粒50A。特別地，頂部晶粒50B可以使用電連接件260(例如，焊球)附接並且在電連接件260周圍以及在頂部晶粒50B和底部晶粒50A之間形成底部填充物270。電連接件260，例如是微凸塊、球柵陣列(BGA)連接件、焊球、金屬柱、可控塌陷晶粒連接(C4)凸塊、化學鍍鎳-化學鍍鈀-浸金技術(ENEPIG)形成的凸塊，可以用於將與底部晶粒50A相鄰的接合墊135電耦合到頂部晶粒50B的接合墊145。在一些實施例中，可以使用例如取放工具將頂部晶粒50B放置在底部晶粒50A上。電連接件260可由可流動的導電材料形成，例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合，可形成一層通過蒸發、電鍍、印刷、焊料轉移、植球等方法進行焊料。在一些實施例中，可以在接合墊135或接合墊145上方沉積一層焊料，可以回流焊料以將電連接件260成形為期望的形狀，可以將頂部晶粒50B放置在底部晶粒50A上，並且電連接件260可以被回焊以將頂部晶粒50B附接到底部晶粒50A。

此外，可以在電連接件260周圍以及在頂部晶粒50B和底部晶粒50A之間形成底部填充物270。底部填充物270可以減少應力並保護因導電材料的回流而產生的接頭。底部填充物270可以由諸如模塑料、環氧樹脂等的底部填充材料形成。底部填充 物270可以在頂部晶粒50B附接到底部晶粒50A之後通過毛細流動製程形成，或者可以在頂部晶粒50B附接到底部晶粒50A之前通過合適的沉積方法形成。底部填充物270可以液體或半液體形式施加，然後隨後固化。在一些實施例中(未具體示出)，底部填充物270的部分可以部分或完全填充相鄰對的頂部晶粒50B之間的空間。例如，底部填充物270可以注入到那些空間中或擴散到那些空間中，例如以毛細流動的形式。

此外，包封體152可以形成在底部填充物270之上和周圍，與上述類似(例如參見圖8)。例如，包封體152可以是模塑料、環氧樹脂、樹脂等。包封體152可以通過壓縮模塑、傳遞模塑等來施加，並且可以形成在該結構之上，使得頂部晶粒50B被掩埋或覆蓋。作為另外的示例，包封體152可以包括氮化物(例如，氮化矽)和/或氧化物(例如，氧化矽)並且可以使用旋塗、FCVD、PECVD、LPCVD、ALD或任何合適的製程來沉積。包封體152可以液體或半液體形式施加，然後隨後固化。包封體152可選地被減薄以暴露頂部晶粒50B，然後該結構經歷與上面結合圖8至圖11描述的類似的處理步驟。

根據一些實施例(未具體說明)，上述中介層重佈線路結構100的任何組合可用於將相鄰或不相鄰的底部晶粒50A彼此電連接。類似地，上述載體重佈線路結構200的任何組合可用於將相鄰或不相鄰的頂部晶粒50B彼此電連接。

實施例可以實現優勢。包括上述重佈線路結構中的一個 或兩個(例如，中介層重佈線路結構100和載體重佈線路結構200)增加了整個積體電路封裝中晶粒之間的電連接性的選擇。重佈線路結構可以以類似的方式在它們各自的載體基底102、202上形成在晶圓級。此外，可以通過中介層重佈線路結構100形成外部連接件以提供到底部晶粒50A的直接電源和信號連接。因此，中介層重佈線路結構100的內連線結構110可以提供底部晶粒50A之間的電連接，從而防止或減少內連線結構110的導電特徵111、113內部和周圍的散熱問題。

在一個實施例中，一種方法，包括：將第一晶粒和第二晶粒附接到第一晶圓，所述第一晶圓包括：第一載體基底；以及第一內連線結構，包括第一介電層和設置在所述第一介電層中的第一導電特徵；將所述第一晶粒和所述第二晶粒封裝在第一包封體中；將第三晶粒附接到所述第一晶粒並且將第四晶粒附接到所述第二晶粒，所述第三晶粒電連接到所述第一晶粒，所述第四晶粒電連接到所述第二晶粒；將所述第三晶粒和所述第四晶粒封裝在第二密封劑中；將第二晶圓附接到所述第三晶粒和所述第四晶粒，所述第二晶圓包括：第二載體基底；以及第二內連線結構，包括第二介電層和設置在所述第二介電層中的第二導電特徵；移除所述第一載體基底；圖案化所述第一介電層以暴露所述第一晶粒和所述第二晶粒的導電特徵；以及通過所述第一介電層形成外部連接件，所述外部連接件電連接到所述第一晶粒和所述第二晶粒的所述導電特徵中對應的其中一個。在另一個實施例中，所述 第一內連線結構將所述第一晶粒電連接到所述第二晶粒。在另一個實施例中，所述第二內連線結構將所述第三晶粒電連接到所述第四晶粒。在另一個實施例中，所述第一晶粒電插入在所述外部連接件的第一外部連接件和所述第一內連線結構的第一導電特徵之間，並且其中所述第二晶粒電插入在所述外部連接件的第二外部連接件和所述第一內連線結構的所述第一導電特徵之間。在另一個實施例中，將所述第三晶粒和所述第四晶粒附接到所述第一晶粒和所述第二晶粒包括：執行去除工藝以暴露所述第一晶粒的第一導電通孔和所述第二晶粒的第二導電通孔；在所述第一晶粒、所述第二晶粒和所述第一包封體上方沉積第一介電接合層，在所述第一介電接合層中形成第一接合墊和第二接合墊，所述第一接合墊電連接至所述第一導電通孔，所述第二接合墊電連接至所述第二導電通孔；將所述第三晶粒的第三介電接合層和第三接合墊分別直接接合到所述第一介電接合層和所述第一接合墊；將所述第四晶粒的第四介電接合層和第四接合墊分別直接接合到所述第一介電接合層和所述第二接合墊。在另一個實施例中，更包括：將第五晶粒附接到所述第一晶圓；將第六晶粒附接到所述第五晶粒，所述第六晶粒電連接到所述第五晶粒；以及將所述第二內連線結構附接到第六晶粒，其中所述第一內連線結構將所述第二晶粒電連接到所述第五晶粒，並且其中所述第二內連線結構將所述第三晶粒電連接到所述第四晶粒。在另一個實施例中，所述第一晶粒缺乏與所述第一內連線結構的直接電連接，並且其中所 述第六晶粒缺乏與所述第二內連線結構的直接電連接。

在一個實施例中，一種半導體裝置，包括：設置在第一重分佈線結構上方的第一底部晶粒和第二底部晶粒，所述第一重分佈線結構包括：第一介電層；以及第一導電特徵，所述第一導電特徵將所述第一底部晶粒電連接到所述第二底部晶粒；第一頂部晶粒，設置在所述第一底部晶粒的第一通孔上方並且電連接到所述第一通孔；第二頂部晶粒，設置在所述第二底部晶粒的第二通孔上方並且電連接到所述第二通孔；以及第一外部連接件和第二外部連接件延伸穿過整個所述第一介電層，所述第一外部連接件與所述第一底部晶粒的第一金屬墊接觸，所述第二外部連接件與所述第二底部晶粒的第二金屬墊接觸。在另一個實施例中，所述第一導電特徵將所述第一底部晶粒的第三金屬墊電連接到所述第二底部晶粒的第四金屬墊。在另一個實施例中，所述第一導電特徵包括第一導電軌，其中所述第一導電軌包括與所述第一底部晶粒和所述第二底部晶粒相對的最下表面，並且其中整個所述最下表面物理地接觸第一介電膜。在另一個實施例中，半導體裝置還包括設置在所述第一頂部晶粒和所述第二頂部晶粒上方的第二重分佈線結構，所述第二重分佈線結構包括：第二介電層；以及第二導電特徵，所述第二導電特徵將所述第一頂部晶粒電連接到所述第二頂部晶粒。在另一個實施例中，所述第二導電特徵將所述第一頂部晶粒的第三通孔電連接到所述第二頂部晶粒的第四通孔。在另一個實施例中，所述第二導電特徵包括第二導電軌，其 中所述第二導電軌包括與所述第一頂部晶粒和所述第二頂部晶粒相對的最上表面，並且其中整個所述最上表面物理地接觸第二介電膜。在另一個實施例中，半導體裝置更包括：在所述第一底部晶粒上方的第一介電接合層；第一接合墊，設置在所述第一介電接合層中；沿著所述第二底部晶粒的第二介電接合層；第二接合墊設置在所述第二介電接合層中；第三介電接合層，位於所述第一重分佈線結構之上；第一導電連接件和第二導電連接器設置在所述第三介電接合層中，其中所述第一接合墊物理接觸所述第一導電連接件，其中所述第二接合墊物理接觸所述第二導電連接件，並且其中所述第一介電接合層和所述第二介電接合層與所述第三介電接合層物理接觸。

在一個實施例中，一種半導體裝置包括：彼此橫向位移的底部晶粒；頂部晶粒設置在所述底部晶粒上方，所述頂部晶粒彼此橫向位移；第一重分佈線結構與所述底部晶粒相鄰設置，第一對底部晶粒通過所述第一重分佈線結構具有直接的晶粒對晶粒電連接，第二對底部晶粒沒有通過所述第一重分佈線結構直接的晶粒對晶粒電連接；第二重分佈線結構設置在所述頂部晶粒上方，第一對頂部晶粒通過所述第二重分佈線結構具有直接的晶粒對晶粒電連接，第二對頂部晶粒沒有通過所述第二重分佈線結構具有直接的晶粒對晶粒電連接。在另一實施例中，所述底部晶粒的第一晶粒和所述頂部晶粒的第一晶粒電插入在所述第一重分佈線結構和所述第二重分佈線結構之間。在另一實施例中，所述第 二對底部晶粒通過所述第一對頂部晶粒彼此電連接。在另一實施例中，所述第二對頂部晶粒通過所述第一對底部晶粒彼此電連接。在另一實施例中，半導體裝置更包括延伸穿過所述第一重分佈線結構的外部連接件，所述外部連接件電連接到所述底部晶粒中的至少一個。在另一個實施例中，所述外部連接件缺乏與所述第一重分佈線結構的直接電連接。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。

32:半導體基底

34、110、210:內連線結構

35A、35B:金屬墊

106、112、114、212:介電層

42:通孔

165:接合墊

116、166、216:介電接合層

50A:底部晶粒

50B:頂部晶粒

100:中介層重佈線路結構

202:載體基底

104、204:介電膜

111、211、213:導電特徵

115、215:導電連接件

122、152:包封體

200:載體重佈線路結構

240:外部連接件

Claims (10)

1. 一種半導體裝置的形成方法，包括：將第一晶粒和第二晶粒附接到第一晶圓，所述第一晶圓包括：第一載體基底；以及第一內連線結構，包括第一介電層和設置在所述第一介電層中的第一導電特徵；將所述第一晶粒和所述第二晶粒封裝在第一包封體中；將第三晶粒附接到所述第一晶粒並且將第四晶粒附接到所述第二晶粒，所述第三晶粒電連接到所述第一晶粒，所述第四晶粒電連接到所述第二晶粒；將所述第三晶粒和所述第四晶粒封裝在第二密封劑中；將第二晶圓附接到所述第三晶粒和所述第四晶粒，所述第二晶圓包括：第二載體基底；以及第二內連線結構，包括第二介電層和設置在所述第二介電層中的第二導電特徵；移除所述第一載體基底；圖案化所述第一介電層以暴露所述第一晶粒和所述第二晶粒的導電特徵；以及通過所述第一介電層形成外部連接件，所述外部連接件電連接到所述第一晶粒和所述第二晶粒的所述導電特徵中對應的其中一個。
2. 如請求項1所述的方法，其中所述第一內連線結構將所述第一晶粒電連接到所述第二晶粒。
3. 如請求項1所述的方法，其中所述第一晶粒電插入在所述外部連接件的第一外部連接件和所述第一內連線結構的第一導電特徵之間，並且其中所述第二晶粒電插入在所述外部連接件的第二外部連接件和所述第一內連線結構的所述第一導電特徵之間。
4. 如請求項1所述的方法，其中將所述第三晶粒和所述第四晶粒附接到所述第一晶粒和所述第二晶粒包括：執行去除工藝以暴露所述第一晶粒的第一導電通孔和所述第二晶粒的第二導電通孔；在所述第一晶粒、所述第二晶粒和所述第一包封體上方沉積第一介電接合層；在所述第一介電接合層中形成第一接合墊和第二接合墊，所述第一接合墊電連接至所述第一導電通孔，所述第二接合墊電連接至所述第二導電通孔；將所述第三晶粒的第三介電接合層和第三接合墊分別直接接合到所述第一介電接合層和所述第一接合墊；將所述第四晶粒的第四介電接合層和第四接合墊分別直接接合到所述第一介電接合層和所述第二接合墊。
5. 一種半導體裝置，包括： 設置在第一重分佈線結構上方的第一底部晶粒和第二底部晶粒，所述第一重分佈線結構包括：第一介電層；以及第一導電特徵，所述第一導電特徵將所述第一底部晶粒電連接到所述第二底部晶粒；第一頂部晶粒，設置在所述第一底部晶粒的第一通孔上方並且電連接到所述第一通孔；第二頂部晶粒，設置在所述第二底部晶粒的第二通孔上方並且電連接到所述第二通孔；以及第一外部連接件和第二外部連接件延伸穿過整個所述第一介電層，所述第一外部連接件與所述第一底部晶粒的第一金屬墊接觸，所述第二外部連接件與所述第二底部晶粒的第二金屬墊接觸。
6. 如請求項5所述的半導體裝置，其中所述第一導電特徵將所述第一底部晶粒的第三金屬墊電連接到所述第二底部晶粒的第四金屬墊。
7. 如請求項5所述的半導體裝置，其中還包括設置在所述第一頂部晶粒和所述第二頂部晶粒上方的第二重分佈線結構，所述第二重分佈線結構包括：第二介電層；以及第二導電特徵，所述第二導電特徵將所述第一頂部晶粒電連接到所述第二頂部晶粒。
8. 如請求項5所述的半導體裝置，更包括： 在所述第一底部晶粒上方的第一介電接合層；第一接合墊，設置在所述第一介電接合層中；沿著所述第二底部晶粒的第二介電接合層；第二接合墊設置在所述第二介電接合層中；第三介電接合層，位於所述第一重分佈線結構之上；第一導電連接件和第二導電連接器設置在所述第三介電接合層中，其中所述第一接合墊物理接觸所述第一導電連接件，其中所述第二接合墊物理接觸所述第二導電連接件，並且其中所述第一介電接合層和所述第二介電接合層與所述第三介電接合層物理接觸。
9. 一種半導體裝置，包括：彼此橫向位移的底部晶粒；頂部晶粒設置在所述底部晶粒上方，所述頂部晶粒彼此橫向位移；第一重分佈線結構與所述底部晶粒相鄰設置，第一對底部晶粒通過所述第一重分佈線結構具有直接的晶粒對晶粒電連接，第二對底部晶粒沒有通過所述第一重分佈線結構直接的晶粒對晶粒電連接；第二重分佈線結構設置在所述頂部晶粒上方，第一對頂部晶粒通過所述第二重分佈線結構具有直接的晶粒對晶粒電連接，第二對頂部晶粒沒有通過所述第二重分佈線結構具有直接的晶粒對晶粒電連接。
10. 如請求項9所述的半導體裝置，其中所述底部晶粒的第一晶粒和所述頂部晶粒的第一晶粒電插入在所述第一重分佈線結構和所述第二重分佈線結構之間。

Images