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TWI784771B - 針對氮化鎵(GaN)增強模式電晶體效能之閘極堆疊設計(二) - Google Patents

針對氮化鎵(GaN)增強模式電晶體效能之閘極堆疊設計(二) Download PDF

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TWI784771B
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馬克 拉多沙弗傑維克
聖茲 Ｋ 加德納
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美商英特爾公司
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Abstract

所揭示的是一種用於抑制III-V電晶體裝置中電荷漏電之閘極堆疊。此等技巧特別適用於增強模式MOSHEMT，但也可用於易受電荷溢失影響之其他電晶體設計、及閘極堆疊中非期望之通道形成。在一例示性實施例中，此等技巧是落實於在一氮化鎵(GaN)通道層上方具有一III-N閘極堆疊之一電晶體中。閘極堆疊組配有一較厚屏障結構及寬能隙III-N材料，用以防止或按其他方式降低高閘極電壓下因穿隧或熱離子程序所產生之通道電荷溢失。屏障結構被組配來管理晶格失配狀況，以便提供一穩健的高效能電晶體設計。在一些狀況中，閘極堆疊與一存取區極化層搭配用於誘發通道層中之二維電子氣(2DEG)。

Description

針對氮化鎵(GaN)增強模式電晶體效能之閘極堆疊設計(二)
發明領域
本發明係有關於針對氮化鎵(GaN)增強模式電晶體效能之閘極堆疊設計。
發明背景
一金屬氧化物半導體高電子遷移率電晶體(MOSHEMT)是一種在具有不同能隙之兩個材料之間包括一異質接面當作通道的場效電晶體。一氮化鎵電晶體是此一電晶體之一實例。一增強模式(e模式) MOSHEMT可藉由將閘極對源極電壓設定至0伏特來斷開，並且可藉由使閘極電壓高於源極電壓(針對n型金屬氧化物半導體NMOS)或低於源極電壓(針對p型金屬氧化物半導體PMOS)來接通。伴隨此類電晶體會出現若干效能問題。
依據本發明之一實施例，係特地提出一種積體電路結構，其包含：包括一三五族半導體材料之一第一層；在該第一層上方之一閘極堆疊，且該閘極堆疊包括在第三層與第四層之間之一第二層，該第二層包含鋁、鎵及氮，且該等第三及第四層各包含鋁及氮；以及各包括一三五族半導體材料之一第一區域與一第二區域，且該第一區域與該第二區域藉由各別的第三區域來與至少一部分之該閘極堆疊分開，該等第三區域包括一三五族半導體材料。
較佳實施例之詳細說明
所揭示的是一種用於抑制III-V電晶體裝置中電荷漏電之閘極堆疊。如鑑於本揭露將會了解的是，此等技巧特別適用於增強模式MOSHEMT，但也可用於易受電荷溢失影響之其他電晶體設計、及閘極堆疊中非期望之通道形成。在一例示性實施例中，此等技巧是落實於在一氮化鎵(GaN)通道層上方具有一III-N閘極堆疊之一電晶體中。閘極堆疊組配有一厚晶格匹配屏障結構與較寬能隙III-N材料，用以防止或按其他方式降低高閘極電壓下之通道電荷洩漏(溢失)。在一些實施例中，閘極堆疊與一存取區極化層搭配用於誘發通道層中之二維電子氣(2DEG)。   一般概述
如前述，伴隨諸如GaN增強模式MOSHEMT之電晶體會出現若干效能問題。一種此類問題與電荷在高閘極電壓(例如＞ 1.5伏特)下自GaN通道洩漏到閘極氧化物介面內有關。此電荷洩漏降低電晶體可提供之最大電流，並且導致跨導(亦稱為gm)壓縮且效能降低。圖1a中展示易受此類洩漏影響之一GaN電晶體之一例示性閘極堆疊。如可見到地，閘極堆疊包括位在一GaN通道層上之一氮化鋁(AlN)遷移率增強層。一氮化鋁銦(AlInN)極化層乃設置於遷移率增強層上。一高k介電結構乃設置於極化層上，該結構包括一氧化鋁(Al2 O3 )介面層、及一氧化鉿(HfO2 )閘極介電層。遷移率增強層約為1 nm，並且部分誘發GaN通道層中之二維電子氣(2DEG)，但主要是降低GaN通道層中之合金誘發散射。詳言之，若AlInN極化層直接位在GaN通道層上，GaN通道層中之遷移率會降低，原因在於AlInN為兩種三族元素(Al與In)之一合金。AlInN極化層亦約為1 nm，並且主要負責誘發GaN通道層中之2DEG。Al2 O3 介面層約為1.5 nm，並且用於在HfO2 閘極介電質與下伏之AlInN極化層之間提供更好的電氣介面，從而提供更好的電晶體效能。HfO2 高k閘極介電質約為4.5 nm，並且具有高介電常數(相對於二氧化矽)，從而儘管厚度大(其抑制洩漏)，仍然具有更高電容。如從圖1a所示電荷分布可看出，電晶體之通道電荷(閘極電壓VG 減電晶體臨界電壓VT )理想上應該留在GaN / AlN介面處(指為介面A)，其針對更高閘極電壓狀況，洩漏或按其他方式溢失至AlInN / Al2 O3 介面(指為介面B)，藉此形成一第二、非期望通道。圖1b所示之電容-電壓(C-V)測量結果進一步顯露的是，針對更高的閘極電壓，C-V曲線中出現另外的駝峰，藉此指出靠近Al2 O3 / AlInN (介面B)處存在第二非期望通道，並且靠近GaN / AlN介面(介面A)處存在所欲通道。此電荷溢失及所產生之非期望通道形成在介面A處造成顯著的通道電荷減少，並且導致電晶體中跨導壓縮。從而亦損及飽和汲極電流。
因此，本揭露提供用於抑制III-V電晶體裝置電荷洩漏之一閘極堆疊結構。在一例示性實施例中，此等技巧是落實於在一GaN通道層上方具有一III-N閘極堆疊之一電晶體中。閘極堆疊組配有一較厚屏障結構及寬能隙III-N材料，用以防止或按其他方式降低高閘極電壓下因穿隧或熱離子程序所產生之通道電荷溢失。屏障結構被組配來管理晶格失配狀況，以便提供一穩健的高效能電晶體設計。在一些實施例中，閘極堆疊與一存取區極化層搭配用於誘發通道層中之二維電子氣(2DEG)。
如上述，閘極堆疊組態解決通道洩漏(本文中有時稱為溢失)及晶格失配兩問題，其並非微不足道的努力。舉例而言，並且進一步參照圖1a所示例示性對照閘極堆疊，解決溢失問題的一種可能作法是將AlN遷移率增強層自1 nm加厚至例如2 nm或3 nm。在此類狀況中，電荷溢失可藉由相對於GaN通道層具有大能隙、及大差量傳導帶(ΔEc )之更厚的AlN遷移率增強層來降低。然而，生長厚AlN (＞ 1 nm)但不使AlN遷移率增強層中應變鬆弛並進而造成新缺陷及表面粗糙極具有挑戰性。這些缺陷及表面粗糙會降低通道遷移率，因此該作法不適當。解決此溢失問題之一第二可能作法是增大AlInN極化層之厚度。然而，這會造成額外電荷量在GaN通道中累積，從而使電晶體進入空乏模式或成為「恆通」裝置。不幸的是，諸如穩壓器及射頻(RF)功率放大器等高電壓應用需用到一增強模式電晶體設計、或在閘極電壓VG 為0伏特時斷開之設計。
與此類對照作法形成對比，根據本揭露之一實施例組配之一閘極堆疊包括一屏障結構，其包括一晶格分級層及一電荷溢失降低層。根據一些實施例，此屏障結構乃設置於通道層上方，搭配諸如一遷移率增強層、一極化層、及一高k介電結構等其他層用以提供一高效能III-N電晶體。相對於先前參照圖1a所示的其他可能解決方案，閘極堆疊之各種層乃布置來促進低洩漏，並因此大幅提升通道性質，並且降低gm壓縮及提升電力效率。特別的是，晶格分級層乃合夾於遷移率增強層與電荷溢失降低層之間以提供屏障結構。另外，極化層之一相異部分乃設置於電晶體之存取區中，以在那些存取區中建立2DEG。請注意，存取區大致意指為介於閘極與源極之間的區域、及介於閘極與汲極之間的區域。
晶格分級層有若干用途。一種此類用途在於其在遷移率增強層與電荷溢失降低層之間插入晶格分級步階，以使得電荷溢失降低層未使缺陷鬆弛或按其他方式建立新缺陷。另外，為了不新增另外的通道電荷而組配晶格分級層。舉例來說，在一項例示性實施例中，晶格分級層為一層氮化鋁鎵(AlGaN)，其具有在約5%至15%的範圍內之一鋁濃度、及自約1 nm至3 nm (例如約2 nm)之一厚度。請注意，該厚度意指為遷移率增強層與電荷溢失降低層之間的距離。再者，請注意，較低鋁含量防止或按其他方式減少另外的通道電荷。
電荷溢失降低層位在晶格分級層之頂端上，並且在一些實施例中，為所具厚度約1 nm之一層AlN。在一些此類狀況中，閘極堆疊更包括AlN之一AlN遷移率增強層，其亦具有約1 nm之一厚度。所以，在一項特定之此類例示性實施例中，閘極堆疊包括位在通道層上之一AlN遷移率增強層(約1 nm厚)、位在AlN遷移率增強層上之一AlGaN晶格分級層(約2 nm厚)、及位在AlGaN晶格分級層上之一AlN電荷溢失降低層(約1 nm厚)。如將會了解的是，根據一實施例，此三層組態共同提供充分晶格匹配之一厚屏障結構，以便同時避免缺陷，並且在更高閘極電壓VG下提供電荷約束。
如前述，極化層至少部分設置於源極與閘極之間、及汲極與閘極之間的存取區，並且因此有助於在存取區中建立2DEG。在一項例示性實施例中，存取區極化層是一層AlInN，其具有在約5 nm至25 nm 的範圍內(例如約8 nm)之一厚度。在一種此類狀況中，鋁濃度之範圍舉例而言，是80%至85% (例如約82%)。在另一例示性實施例中，存取區極化層是一層AlGaN，其具有在約5 nm至25 nm (例如約8 nm) 的範圍內之一厚度。在一種此類狀況中，鋁濃度之範圍舉例而言，是20%至40% (例如約30%)。在任一狀況中，請注意，存取區極化層中之鋁濃度高於晶格分級層中之鋁濃度。如將會了解的是，鑑於本揭露，存取區具有長度LSG (針對介於源極與閘極之間的長度)及長度LGD (針對介於閘極與汲極之間的長度)，其可被組配來承受崩潰電壓，但不損及裝置之導通電阻。再者，請注意，這些距離LSG 及LGD 不一定要對稱。舉例來說，LSG 可比LGD 更短，反之亦然。許多組態將會顯而易見。
不同實施例之閘極介電結構亦可不同。在一些狀況中，該結構包括具有一層所欲閘極介電材料及一層介面材料之一多層組態，用以在該層所欲閘極介電材料與下伏之電荷溢失降低層之間提供更好的電氣介面。舉例來說，在一項特定例示性狀況中，閘極介電結構包括所具有之一厚度為約1 nm至3 nm (例如1.5 nm)之一層Al2 O3 、及所具有之一厚度為約2 nm至8 nm (例如4.5 nm)之一HfO2 閘極介電層。在一種此類狀況中，Al2 O3 乃用於在一下伏之AlN電荷溢失降低層與HfO2 閘極介電層之間提供更好的電氣介面。如將會了解的是，可使用任意數量的閘極介電結構。
此閘極堆疊可在任意數量的不同基材上生長，其上可施作GaN及其他III-V電晶體，諸如碳化矽(SiC)、藍寶石、及矽基材，無論形式是否為塊體基材(例如300 mm矽基材)或多層基材(例如絕緣體上半導體基材)。如將會進一步了解的是，鑑於本揭露，閘極堆疊可使用任意數量的技巧來形成。在一些實施例中，閘極堆疊是藉由包括使用緩衝工程技巧在一基材上沉積毯覆膜再進行各種圖型化之一程序、以及進一步沉積程序來形成。在其他實施例中，閘極堆疊是藉由包括使用所謂的側向磊晶過度生長技巧在島體或溝槽中進行III-N材料生長之一程序來形成。如將會了解的是，有許多適合的基材與形成程序可使用。
三族氮化物半導體材料(或III-N材料或單純的III-N)於本文中使用時，包括一或多種三族元素(例如鋁、鎵、銦、硼、鉈)與氮之一化合物。因此，III-N材料於本文中使用時，包括，但不限於氮化鎵(GaN)、氮化銦(InN)、氮化鋁(AlN)、氮化鋁銦(AlInN)、氮化鋁鎵(AlGaN)、氮化銦鎵(InGaN)、以及氮化鋁銦鎵(AlInGaN)，以上略舉數例III-N材料。依照一更包容的方式，請注意，一三五族材料於本文中使用時，包括至少一種三族元素(例如鋁、鎵、銦、硼、鉈)及至少一種五族元素(例如氮、磷、砷、銻、鉍)，諸如氮化鎵(GaN)、砷化鎵(GaAs)、氮化銦鎵(InGaN)、以及砷化銦鎵(InGaAs)，以上略舉一些實例。有許多三五族材料系統可在本揭露之各項實施例中使用。
可使用諸如可展示裝置之各種層及結構之掃描電子顯微術(SEM)或透射電子顯微術(TEM)等工具，在一積體電路之截面中偵檢到使用本文中所提供之技巧及結構。亦可使用諸如組成映射、x射線結晶學或或繞射(XRD)、二次離子質譜法(SIMS)、飛行時間SIMS (ToF-SIMS)、原子微探成像、局部電極原子微探(LEAP)技巧、3D斷層掃描、高解析度物理或化學分析等方法，以上略舉一些適合的例示性分析工具。在一些實施例中，舉例來說，一SEM可指出一晶格匹配多層屏障結構(例如合夾於兩個AlN層之間的一AlGaN層)與一存取區極化層之一組合。許多組態及變例鑑於本揭露將會顯而易見。   架構
圖2a為一積體電路結構的一截面圖，其具有根據本揭露之一實施例組配之一閘極堆疊。如可見到地，積體電路結構包括一III-V電晶體，其具有一通道層、大致以一虛線框描繪之一閘極堆疊、以及藉由存取區與閘極堆疊分開之源極/汲極區域。電晶體可以是任何類型的NMOS或PMOS電晶體，但在一項例示性實施例中，其為一NMOS增強模式MOSHEMT。依照一更一般概念，電晶體可以是任何增強模式金屬氧化物半導體場效電晶體(MOSFET)，其使用介於兩個三五族半導材料之間的一異質接面使電子侷限於一通道。在任何此類增強模式電晶體中，橫跨閘極介電質之一電壓降在源極與汲極區域之間誘發一傳導通道或2DEG。增強模式意指為利用增大閘極介電場使傳導性增大，其進而將載子加入通道。載子可以是電子(針對NMOS裝置)或電洞(針對PMOS裝置)。
閘極堆疊是在III-V通道層上形成，並且包括一III-V遷移率增強層、位在該遷移率增強層上之一III-V晶格分級層、位在該晶格分級層上之一III-V電荷溢失降低層、位在該電荷溢失降低層上之一高k介電結構、位在該高k介電結構上之一功函數調整結構、以及位在該功函數調整結構上之一閘極電極。如將會了解的是，鑑於本揭露，遷移率增強層、晶格分級層、及電荷溢失降低層之組合有效形成被組配來在高閘極電壓下抑制溢失(對閘極介電介面之通道洩漏)之一晶格匹配屏障結構。前文關於這些層之組成與厚度的論述在這裡一樣適用。
III-V極化層乃設置於電晶體之存取區中，以在那些存取區中建立2DEG，如大致在通道層中以水平虛線繪示者。在此例示性狀況中，請注意，距離LSG 與LGD 不對稱，原因在於LGD 大於LSG 。在其他實施例中，LSG 大於LGD ，而在其他實施例中，LGD 等於LSG 。依照一更一般概念，LSG 與LGD 可為對稱或不對稱，並且範圍舉例為20 nm至150 nm。前文關於電晶體結構之存取區部分中所部署之此極化層之組成與厚度的論述在這裡一樣適用。
如前述，閘極介電結構在不同的實施例可以不同，但在一些狀況中，包括具有一層所欲閘極介電材料與一層介面材料之一多層組態，如前述。介面材料層在電荷溢失降低層與閘極介電層之所欲材料之間提供一更好的電氣介面，並且可從而調整成適合一給定之所欲介電材料及下伏之III-V材料。所欲介電材料可具有任何適合的介電常數，但在一些實施例中，其為一高k介電材料，諸如適用於一三五族電晶體組態之一高k閘極介電質者。一般而言，一高k介電材料包括比二氧化矽具有一更大介電常數(大於3.9之一k值)之材料。例示性高k介電材料舉例來說，包括氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鉭矽、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化矽、氧化鉛鈧鉭、以及鈮酸鉛鋅，以上略舉一些實例。在一些實施例中，可在所欲介電材料層上實行一退火程序以改善其品質。介面材料層與所欲介電材料層之厚度可隨不同實施例而變，但在一些狀況中，範圍是1 nm至5 nm (例如2 nm至4 nm)及1 nm至25 nm (例如4 nm至20 nm)。再者，請注意，閘極介電結構可在存取區極化層上方朝向源極/汲極區域延伸(兩側、或僅源極側、或僅汲極側)。
功函數調整結構亦可隨不同實施例而變，並且一般而言，被組配來在閘極電極與該層所欲閘極介電材料之間提供一更好的介面，藉此降低接觸電阻，並且更有助於使通道空乏。其他實施例可不包括功函數調整結構。功函數調整結構舉例而言，可包括例如一或多個金屬層。摻雜可用於進一步提升任何此類層之傳導性。這一或多層舉例而言，可包括鋁、鎳、鉑、鉭、鈦、鈦鋁、氮化鉭、氮化鈦、鈦鋁、及氮化鋁層、或以上之任何組合，例如一多堆疊組態中之材料，以上略舉數例。在一些實施例中，功函數調整結構之總厚度範圍是10 nm至25 nm (例如1 nm至5 nm氮化鈦層、及位在該氮化鈦層之頂端上之一10 nm至20 nm鎳層)。
請注意，功函數調整結構之組成可部分取決於閘極電極材料。閘極電極可以是任何適合的金屬，諸如鎢、金、鋁、鈦、氮化鈦、銅、及以上之合金，以上略舉數例。閘極電極之厚度舉例而言，範圍可以是50 nm至250 nm。再者，請注意，源極與汲極接點可用類似材料來施作，並從而調整尺寸。在其他實施例中沒有源極/汲極接點，諸如連至電晶體之互連是藉由直接連接至源極/汲極區域之表面來施作的狀況。
如將會了解的是，III-V源極與汲極區域可用任何適合的III-V材料來實施，並且可為n型摻雜或p型摻雜。例示性源極/汲極材料舉例來說，包括GaN、InN、AlN、AlInN、AlGaN、InGaN、及AlInGaN、GaAs、InGaN、以及InGaAs，以上略舉數例。例示性摻質舉例來說，包括矽、鍺(SiGe)、矽鍺、及硼。摻質之濃度位準及源極/汲極材料之特定組成可因諸如所欲傳導性、通道層之組成、閘極堆疊與存取區極化層之組成、以及所使用之生長程序等因素而定。同樣地，可針對藉以形成總體結構之一給定應用及/或一組程序，視所期望者來組配源極/汲極區域之尺寸。本揭露非意欲受限於任何特定源極/汲極組態。
圖2b為一積體電路結構的一截面圖，其具有根據本揭露之另一實施例組配之一閘極堆疊。雖然所示為用以提供各種例示性組態及實施例之特定材料，此特定性非意欲使本揭露受限於所示特定例示性材料。許多其他實施例與組態及變例鑑於本揭露將會顯而易見。如可見到地，在圖2b之例示性狀況中，積體電路結構包括一III-N電晶體，其具有一GaN通道層、大致以一虛線框描繪之一閘極堆疊、以及藉由AlInN存取區與閘極堆疊分開之n型摻雜III-N源極/汲極區域(例如N+摻雜之GaN或InGaN)。電晶體為一NMOS增強模式MOSHEMT。
閘極堆疊是在GaN通道層上形成，並且包括：一AlN遷移率增強層，其具有在0.5 nm至2 nm (例如1 nm) 的範圍內之一厚度；一AlGaN晶格分級層，其位在該遷移率增強層上，並且具有在1 nm至5 nm (例如2 nm) 的範圍內之一厚度、及小於約15% (例如5%至10%)之一鋁濃度；一AlN電荷溢失降低層，其位在該晶格分級層上，並且具有在0.5 nm至2 nm (例如1 nm) 的範圍內之一厚度；一高k介電雙層結構，其包括位在該電荷溢失降低層上、並且具有在1 nm至4 nm (例如2 nm) 的範圍內之一厚度的一第一Al2 O3 層、以及位在Al2 O3 層上、並且具有在4 nm至20 nm (例如10 nm至15 nm) 的範圍內之一厚度的一第二HfO2 層；一雙層功函數調整結構，其包括位在HfO2 層上、並且具有在0.5 nm至5 nm (例如3 nm) 的範圍內之一厚度的一第一氮化鈦(TiN)層、以及位在TiN層上、並且具有在10 nm至20 nm (例如10 nm至15 nm) 的範圍內之一厚度的一第二鎳或鉑層；以及位在鎳/鉑層上之一鎢(W)閘極電極。許多其他閘極堆疊組態將會顯而易見。
AlInN極化層乃設置於電晶體之存取區中以在那些存取區中建立2DEG，具有在80%至85% (例如82%至83%)的範圍內之一鋁濃度。這項例示性實施例之存取極化層具有在5 nm至25 nm的範圍內之厚度(例如8 nm，意指為垂直厚度，如圖中所示)。替代地，存取極化層可以是尺寸經過類似調整、但具有在20%至40% (例如30%)的範圍內之一鋁濃度的AlGaN。在任一狀況中，請注意，根據此特定例示性實施例，該鋁濃度大於具有小於15%之一鋁濃度的AlGaN晶格匹配層之鋁濃度。再者，請注意，在這項例示性實施例中，存取極化層位在AlN電荷溢失降低層上。然而，在其他例示性實施例中，存取極化層可位在AlGaN晶格分級層或AlN遷移率增強層上。
這項實例之源極/汲極區域包含n型摻雜之GaN或InGaN。在此一實施例中，源極/汲極區域是用矽或鍺或SiGe以1×1018 至1×1021 原子/cm3 (例如5×1019 至3×1020 原子/cm3 ) 的範圍內之一摻質濃度來n型摻雜。在一項特定例示性狀況中，LSG 約為40 nm且LGD 約為90 nm。然而，請注意，如前述，源極/汲極區域可改變尺寸及離閘極之距離，並且再者，請注意，並不是實施例在源極/汲極區域上具有接點結構。再者，請注意，雖然所示為與閘極電極在相同位準具有源極/汲極接點之電晶體結構，在其他實施例中，兩者的高度不一定需要相同。在任何此類狀況中，可沉積一填料絕緣材料以填充結構之開放空間(諸如閘極電極與源極/汲極區域之間存取區上面之空間)，然後將其平坦化以促進後續處理，諸如互連形成。
圖2c繪示圖1a所示閘極堆疊之通道電阻相對於增大遷移率增強層之厚度的關係，並且繪示根據本揭露之一實施例組配之一閘極堆疊之通道電阻。注意單獨增大AlN遷移率增強層之厚度如何使電晶體效能因增大通道電阻(如圖中圓圈所示)而衰減。相比之下，根據本揭露之一實施例所組配之一閘極堆疊針對AlN遷移率增強層提供一2 nm有效厚度(藉由在閘極堆疊中具有兩個AlN層來提供)，並且提供與具有一1 nm厚度之一AlN遷移率增強層相當之一通道電阻。   毯覆沉積形成方法
圖3a至3f共同繪示用於製備一積體電路結構的一例示性程序，該積體電路結構具有根據本揭露之一實施例組配之一閘極堆疊。
如參照圖3a可見者，此程序大致包括在一基材上毯覆沉積各種層，包括組成一III-V材料堆疊之諸層、及組成一緩衝結構之諸層，用以使該基材與該III-V材料堆疊介接。如將會了解的是，各層302至314可使用標準處理採用一毯覆方式循序設置於基材300上方，諸如化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)等處理、及其各種衍生版，以上略舉數例。
該III-V材料堆疊可在任意數量的不同基材上生長，其上可施作GaN及其他III-V電晶體，諸如碳化矽(SiC)、藍寶石、及矽基材，無論形式是否為塊體基材(例如300 mm矽基材)或多層基材(例如絕緣體上半導體基材)。有許多基材組態可使用。
緩衝結構大致運用標準缺陷及應變工程技巧來使III-V材料堆疊與基材300之介接更好，使得通道層306可達到一所欲裝置品質。如此，緩衝結構可包括任何適合的III-V材料，並且在一些狀況中，可包括III-N材料。在這項例示性實施例中，緩衝結構包括一任選成核層302及一過渡層304。舉例來說，當一非III-V材料基材(舉例如一矽基材)上或上面形成III-V堆疊時，可包括成核層302。在有成核層之實施例中，可包括成核層302，舉例而言，用以改善生長條件，及/或防止通道層306採用一不期望方式與基材材料起反應。在一些此類實施例中，舉例而言，成核層302若存在，可包括一III-V或III-N材料，諸如AlN或一低溫GaN層(例如在攝氏700至950度範圍內之一溫度下磊晶生長)。在一些實施例中，該成核層若存在，可具有任何適合的厚度(在Y方向之尺寸)，諸如10 nm至2微米(例如200 nm至1微米)之一厚度，或可具有如鑑於本揭露將會顯而易見之任何其他適合的厚度。過渡層302亦可隨著不同實施例而變，端視諸如下伏之基材300、通道層306、及是否存在一成核層302等因素而定。舉例來說，在基材300為一矽基材或層的狀況中，通道層306為GaN，並且成核層302為AlN，過渡層可以是AlGaN或InGaN。在一些實施例中，過渡層304可包括諸層交錯之III-V材料(例如AlGaN與InGaN)、或一分級III-V層，其使過渡層304之一或多種組分自與基材300相容之一第一層級過渡至與通道層306相容之一第二層級。有任意數量的緩衝技巧可用以使一個材料系統與晶格常數互異之另一材料系統介接。在一些實施例中，總體緩衝結構可具有在50 nm與5微米範圍內之一厚度(在Y方向之尺寸)，或任何其他適合的厚度，如鑑於本揭露將會顯而易見者。
基材300上一旦形成緩衝結構，方法接續進行：沉積通道層306 (例如具有自20 nm至200 nm之一厚度之GaN層)；沉積遷移率增強層308 (例如約1 nm之AlN層)；沉積晶格分級層310 (例如約2 nm及所具有之一鋁濃度小於15%的AlGaN)；沉積電荷溢失降低層312 (例如約1 nm之AlN層)；以及沉積存取區極化層314 (例如約8 nm且具有82%範圍之一鋁濃度的AlInN層)。將會了解的是其他實施例及變例。
圖3b展示所產生之結構在源極凹口313a與汲極凹口313b已遭受蝕刻之後的情況。可使用任何適合的圖型化與蝕刻程序，包括濕蝕刻、乾蝕刻、或兩者之一組合。定向蝕刻容許較直的側壁，用以如所示在區域313a與313b之間提供一突丘。圖3c展示所產生之結構在源極/汲極區域316a與316b已形成之後的情況。如將會了解的是，源極/汲極區域316a與316b可利用沉積、生長、及再生長所欲源極/汲極區域材料，藉由圖型化/遮罩/微影/蝕刻之任何組合來形成。另外，源極/汲極區域316a與316b可使用任何適合的摻雜技巧，採用一n型或p型方式來摻雜。在一例示性實施例中，該方法包括磊晶生長採用一n型方式所摻雜之GaN或InGaN之源極/汲極區域316a與316b (例如利用Si、Se、及/或Te來摻雜，摻雜量為每立方公分2E20左右)。在一些實施例中，源極/汲極區域316a與316b之一者或兩者具有包括多種材料之一多層結構。在一些實施例中，源極/汲極區域316a與316b之一者或兩者可以或可不包括將此區域之一者或兩者之至少一部分中一或多種材料之含量分級(例如增加及/或減少)。
圖3d展示所產生之結構在閘極凹口315已遭受蝕刻之後的情況。可使用任何適合的蝕刻劑。舉例而言，在一項實施例中，凹口315是使用六氟化硫(SF6 )蝕刻或諸如氬/氯(Ar/Cl2 )電漿蝕刻之氯為基之蝕刻，藉由一定向乾蝕刻來形成。鑑於針對一給定組態要遭受蝕刻之各種材料，將辨識許多適合的蝕刻策略。遮罩可用於改善蝕刻之選擇性。
圖3e展示所產生之結構在使用標準沉積進行高k閘極介電質與金屬閘極形成之後的情況。如可見到地，已在電荷溢失降低層312上設置一高k閘極介電結構318。結構318舉例而言，可包括例如約1.5 nm之一Al2 O3 介面層、以及約4.5 nm之一HfO2 高k閘極介電質，如前述。亦提供功函數調整結構320，其舉例而言，可包括例如具有一約3 nm厚度之一TiN雙層結構、以及其上具有一約10 nm至15 nm厚度之一層鎳或鉑。閘極電極322舉例而言，可以是鎢(W)並且具有一約50 nm厚度。圖3e'展示一替代實施例，其中高k閘極介電結構318延伸到閘極溝槽315外及存取區極化層314上，如所示。
圖3f展示所產生之結構在已形成並且平坦化源極/汲極接點324a至324b及層間介電(ILD)層326之後的情況。如前述，一些實施例可不包括源極/汲極接點324a至324b。在一些此類狀況中，ILD 326可能在源極/汲極區域316a至316b上方延伸，並且起於一上互連層(圖未示)之一導體可透過ILD 326中之一溝槽直接耦合至源極/汲極區域316a至316b。許多此類變例及其他組態將會顯而易見。   側向磊晶過度生長形成方法
圖4a至4e共同繪示用於製備一積體電路結構的一例示性程序，該積體電路結構具有根據本揭露之另一實施例組配之一閘極堆疊。這項例示性實施例使用III-V材料之磊晶側向過度生長來建立通道層406。此一形成技巧消除對於一緩衝結構之需求。
本方法包括提供一基材400，其上沉積有一層較厚的淺溝槽隔離(STI)材料，諸如二氧化矽或氮化矽。STI層401之厚度舉例而言，可以是30 nm至500 nm。接著蝕刻STI層401以提供若干溝槽，可自該等溝槽生長III-V材料。溝槽之間隔可取決於所欲III-V生長圖型來設定。一般而言，緊密的溝槽容許鄰近溝槽中生長之III-V在形成通道層406 (如圖4a所示)時合併，其中進一步隔開之溝槽防止鄰近溝槽中生長之III-V在形成通道層406 (如圖4a'所示)時合併。當STI層401中形成溝槽之後，本方法接續用III-V材料填充溝槽，電晶體通道406將會形成自該等溝槽。通道層406之生長可使用任意數量的沉積技巧來進行，舉例而言，包括金屬有機化學氣相沉積(MOCVD)、分子束磊晶(MBE)化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)。根據一實施例，基材400為一塊體矽基材或一矽層，STI層401為一層50 nm厚之二氧化矽，並且通道層406為約100 nm (如自溝槽底端測量)之GaN層。側向過度生長方法容許所生長之GaN內可能存在之缺陷隨著GaN在STI層401上方形成而跟著撓曲，在溝槽外側留下一小面化之GaN其餘部分。
包含通道層406之GaN或其他III-V半導體材料之過度生長條件可用於改變所產生之磊晶生長結構之性質。在一些實施例中，通道層之過度生長區域、或蓋體之小面化舉例而言，受用於沉積材料之V/III比率、及生長溫度與壓力所控制。一般而言，如增大沉積溫度與降低壓力，增大V/III比率有利於矩形小面形成。同樣地，一般而言，更低的V/III比率、更低的溫度、及更高的壓力有利於三角形小面形成。另外，STI層401中溝槽相對基材400之下伏晶體方位的方向可針對所產生之過度生長區域導致不同小面。在一項特定實施例中，舉例而言，針對一＜100＞矽基材400及GaN層406，沿著＜110＞方向之一溝槽方位有利於三角形小面。在另一例示性實施例中，針對一＜100＞矽基材400及GaN層406，沿著＜100＞方向之溝槽方位有利於矩形小面。在另一例示性實施例中，針對一＜111＞矽基材400及GaN層406，沿著＜112＞方向之溝槽方位有利於三角形小面。
在任何狀況中，通道層406之過度生長區域一旦形成，該等層之其餘部分可使用標準沉積來沉積。在所示實施例中，本方法接續進行：沉積遷移率增強層(MEL) 408 (例如約1 nm之AlN層)；沉積晶格分級層(LGL) 410 (例如約2 nm且所具有之一鋁濃度小於15%之AlGaN)；沉積電荷溢失降低層(CPRL) 312 (例如約1 nm之AlN層)；以及沉積存取區極化層414 (例如約8 nm且所具有之一鋁濃度約82%之一AlInN層、或約8 nm且所具有之一鋁濃度約30%之一AlGaN層)。將會了解的是其他實施例及變例。
圖4b展示所產生之結構在已形成源極/汲極區域416a與416b之後的情況，其可包括所欲源極/汲極材料之一凹陷與後續生長或其他沉積，如參照圖3b至3c所述。相關論述在這裡一樣適用。圖4c展示所產生之結構在閘極凹口315已遭受蝕刻之後的情況。可使用任何適合的蝕刻劑。舉例而言，在一項實施例中，形成閘極凹口415，正如閘極凹口315，其可採用一類似方式來完成。
圖4d展示所產生之結構在使用如前文參照圖3e至3e'所述之標準沉積，進行高k閘極介電質與金屬閘極形成之後的情況。如可見到地，已在電荷溢失降低層412上設置一高k閘極介電結構(HKDS) 418。如將會了解的是，正如結構318，可採用一類似方式來組配結構418。如將會了解的是，亦提供一功函數調整結構(WFTS) 420，其正如結構320，可採用一類似方式來組配。閘極電極422舉例而言，可以是鎢(W)並且具有一約50 nm厚度。圖4d'展示一替代實施例，其中高k閘極介電結構418延伸到閘極溝槽415外及存取區極化層414上，如所示。
圖4e展示所產生之結構在已形成並且平坦化源極/汲極接點424a至424b及ILD層426之後的情況。如前述，一些實施例可不包括源極/汲極接點424a至424b。在一些此類狀況中，ILD 426可能在源極/汲極區域416a至416b上方延伸，並且起於一上互連層(圖未示)之一導體可透過ILD 326中之一溝槽直接耦合至源極/汲極區域416a至416b。許多此類變例及其他組態鑑於本揭露將會顯而易見。
本文中所提供之結構及形成方法可用於實施許多高效能積體電路，諸如針對高頻及/或高功率應用(諸如穩壓器及射頻(RF)功率放大器)之系統晶片(SOC)及晶片組組態。   例示性系統
圖5根據本揭露之一些實施例，為實施成具有如本文中所揭示積體電路結構其中一或多者之一例示性運算系統。如可見到地，運算系統1000安放一主機板1002。主機板1002可包括若干組件，包括，但不限於一處理器1004及至少一個通訊晶片1006，其各可實體及電氣耦合至主機板1002，或按其他方式整合於其中。如將會了解的是，主機板1002舉例而言，可以是任何印刷電路板，無論是一主板、安裝於一主板上之一子板、或系統1000之唯一板材等。
運算系統1000取決於其應用，可包括可以或可不實體及電氣耦合至主機板1002之一或多個其他組件。這些其他組件可包括但不限於依電性記憶體(例如DRAM)、非依電性記憶體(例如ROM)、一圖形處理器、一數位信號處理器、一密碼處理器、一晶片組、一天線、一顯示器、一觸控螢幕顯示器、一觸控螢幕控制器、一電池、一音訊編解碼器、一視訊編解碼器、一功率放大器、一全球定位系統(GPS)裝置、一羅盤、一加速計、一陀螺儀、一揚聲器、一相機、及一大量儲存裝置(諸如硬碟機、光碟(CD)、數位多樣化光碟(DVD)等等)。運算系統1000中所包括之組件中任何一者可包括根據一例示性實施例所組配之一或多個積體電路結構或裝置(例如根據一些實施例，搭配存取區極化層在通道層與閘極介電結構之間組配有一晶格匹配屏障結構之III-V電晶體)。在一些實施例中，多種功能可整合到一或多個晶片內(例如，舉例來說，請注意，通訊晶片1006可以是處理器1004之部分或按其他方式整合於其內)。
通訊晶片1006實現無線通訊，可以轉移資料至及自運算裝置1000。「無線」一詞及其派生詞可用於說明電路、裝置、系統、方法、技巧、通訊通道等，其可透過使用經調變電磁輻射穿過一非固體介質來傳送資料。該用語非意味著相關裝置不含有任何導線，但在一些實施例中，此等相關裝置可能不含有任何導線。通訊晶片1006可實施一些無線標準或協定中任何一者，包括但不限於Wi-Fi (IEEE 802.11糸列)、WiMAX (IEEE 802.16系列)、IEEE 802.20，長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生標準、及任何其他指定為3G、4G、5G、及更先進世代之無線協定。運算系統1000可包括複數個通訊晶片1006。舉例來說，一第一通訊晶片1006可專屬於諸如Wi-Fi及藍牙等更短距無線通訊，而一第二通訊晶片1006可專屬於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他協定等更長距無線通訊。在一些實施例中，通訊晶片1006可包括具有一閘極堆疊及一存取區極化層之一或多個電晶體，如本文中按不同方式所述。
運算系統1000之處理器1004包括封裝於處理器1004內之一積體電路晶粒。在一些實施例中，處理器之積體電路晶粒包括以一或多個積體電路結構或裝置所實施之板面電路系統，如本文中按不同方式所述。「處理器」一詞可意指為舉例來說，處理來自暫存器及/或記憶體之電子資料以將該電子資料轉換成其他電子資料的任何裝置或一裝置之部分，該其他電子資料可儲存在暫存器及/或記憶體中。
通訊晶片1006亦可包括封裝於通訊晶片1006內之一積體電路。根據一些此類例示性實施例，通訊晶片之積體電路晶粒包括一或多個積體電路結構或裝置，如本文中按不同方式所述。如鑑於本揭露將會了解的是，請注意，多標準無線能力可直接整合到處理器1004內(例如任何晶片1006之功能乃整合到處理器1004內，而不是具有分離的通訊晶片)。再者，請注意，處理器1004可以是具有此類無線能力之一晶片組。簡言之，可使用任意數量的處理器1004及/或通訊晶片1006。同樣地，任何一個晶片或晶片組可具有整合於其中之多種功能。
在各種實作態樣中，運算系統1000可以是一膝上型電腦、一迷你筆記型電腦、一筆記型電腦、一智慧型手機、一平板電腦、一個人數位助理器(PDA)、一超行動PC、一行動電話、一桌上型電腦、一伺服器、一列印機、一掃描器、一監視器、一機上盒、一娛樂控制單元、一數位相機、一可攜式音樂播放器、一數位錄影機、或處理資料、或運用使用所揭示技巧來形成之一或多個積體電路結構或裝置之任何其他電子裝置，如本文中按不同方式所述。   進一步例示性實施例
以下實例涉及進一步實施例，許多排列及組態經此將會顯而易見。
實例1是一種積體電路電晶體結構，其包含有：包括一三五族半導體之一通道層；位於該通道層上方、並且在第一與第二層氮化鋁(AlN)之間包括一層氮化鋁鎵(AlGaN)之一閘極堆疊；各包括一三五族半導體、並且藉由各別存取區與該閘極堆疊分開之源極與汲極區域；以及位在該存取區中之極化材料，該極化材料包括一三五族半導體。
實例2包括實例1之標的內容，其中該通道層為氮化鎵(GaN)。
實例3包括實例1或2之標的內容，並且更包括下伏於該通道層之一基材。
實例4包括實例3之標的內容，其中該基材為一塊體矽基材。也可使用其他基材材料及組態，諸如多層基材及絕緣體上半導體基材。也可使用III-V基材。
實例5包括如前述實例中任何一者之標的內容，其中該閘極堆疊更包括一閘極介電結構。
實例6包括實例5之標的內容，其中該閘極介電結構為包括一層介面材料與一層高k介電材料之一多層結構。
實例7包括實例6之標的內容，其中該層介面材料為或按其他方式包括一三五族半導體氧化物。
實例8包括實例6之標的內容，其中該層介面材料包含氧化鋁(Al2 O3 )，並且該高k介電質包含氧化鉿。
實例9包括如前述實例中任何一者之標的內容，其中該閘極堆疊更包括一功函數調整結構。
實例10包括實例9之標的內容，其中該功函數調整結構為一多層結構。
實例11包括如前述實例中任何一者之標的內容，其中該閘極堆疊更包括一閘極電極。請注意，該閘極電極亦可以是一多層結構，諸如一或多個接觸電阻降低層及一或多層元素金屬。再者，請注意，在一些狀況中，該閘極電極為包括一或多個功函數調整層之一多層結構。
實例12包括如前述實例中任何一者之標的內容，其中介於該等第一與第二層AlN之間的該層AlGaN具有在5%至15%的範圍內之一鋁濃度。
實例13包括如前述實例中任何一者之標的內容，其中介於該等第一與第二層AlN之間的該層AlGaN具有在約1 nm至3 nm的範圍內之一厚度，並且該等第一與第二層AlN各具有在0.5 nm至2 nm的範圍內之一厚度。
實例14包括如前述實例中任何一者之標的內容，其中該等源極與汲極區域包括氮化鎵(GaN)或氮化銦鎵(InGaN)。
實例15包括如前述實例中任何一者之標的內容，其中該等源極與汲極區域為n型摻雜。
實例16包括如前述實例中任何一者之標的內容，其中該電晶體結構包含一增強模式金屬氧化物半導體高電子遷移率電晶體(MOSHEMT)。
實例17包括實例16之標的內容，其中該增強模式MOSHEMT為一NMOS電晶體。
實例18包括如前述實例中任何一者之標的內容，其中該等存取區中之該極化材料包括鋁與氮。
實例19包括如前述實例中任何一者之標的內容，其中該等存取區中之該極化材料包括氮化鋁銦(AlInN)，並且具有在80%至85%的範圍內之一鋁濃度。
實例20包括實例1至18中任何一者之標的內容，其中該等存取區中之該極化材料包括氮化鋁鎵(AlGaN)，並且具有在20%至40%的範圍內之一鋁濃度。
實例21包括如前述實例中任何一者之標的內容，其中該等存取區中之該極化材料所具有之一鋁濃度比介於該等第一與第二層AlN之間的該AlGaN層之鋁濃度更大。
實例22包括如前述實例中任何一者之標的內容，其中該等存取區中之該極化材料具有在5 nm至25 nm的範圍內之一垂直厚度。垂直厚度非意欲使該結構受限於一特定方位，而只是用以表達該極化層在與該AlGaN層(或另一下伏層或上覆層)有效垂直之一方向的厚度。
實例23是一種系統晶片(SOC)，其包含如前述實例中任何一者之積體電路電晶體結構。
實例24是一種射頻(RF)電路，其包含如前述實例中任何一者之積體電路電晶體結構。
實例25是一種行動運算系統，其包含如前述實例中任何一者之積體電路電晶體結構。例示性行動運算系統舉例來說，包括一智慧型手機、一平板電腦、以及一膝上型電腦，以上略舉數例。如將會了解的是，其他系統可同等地運用此一積體電路結構(例如一遊戲控制器、機上盒、桌上型電腦、測量設備、無線電設備、接收器電路系統、傳送電路系統等)。
實例26包括一種積體電路電晶體結構，其包含：包括氮化鎵(GaN)之一通道層；一閘極堆疊，其位在該通道層上方，並且包括在晶格分級層上組配有一電荷溢失降低層之一屏障結構，該等電荷溢失降低層及晶格分級層各包括一不同的三族氮化物半導體；各包括一三五族半導體、並且藉由各別存取區與該閘極堆疊分開之源極與汲極區域；以及位在該存取區中之極化材料，該極化材料包括一三五族半導體。
實例27包括實例26之標的內容，並且更包括下伏於該通道層之一塊體矽基材。
實例28包括實例26或27之標的內容，其中該閘極堆疊更包括一閘極介電結構。
實例29包括實例28之標的內容，其中該閘極介電結構為包括一層介面材料與一層高k介電材料之一多層結構。
實例30包括實例26至29中任何一者之標的內容，其中該閘極堆疊更包括一功函數調整結構。
實例31包括實例30之標的內容，其中該功函數調整結構為一多層結構。
實例32包括實例26至31中任何一者之標的內容，其中該閘極堆疊更包括一閘極電極。回顧該閘極電極可以是一多層結構，並且可包括功函數調整。
實例33包括實例26至32中任何一者之標的內容，其中該晶格分級層包含氮化鋁鎵(AlGaN)，並且該電荷溢失降低層包含氮化鋁(AlN)。
實例34包括實例33之標的內容，其中該晶格分級層具有在約1 nm至3 nm的範圍內之一厚度、及在5%至15%的範圍內之一鋁濃度，並且該電荷溢失降低層具有在0.5 nm至2 nm的範圍內之一厚度。
實例35包括實例26至34中任何一者之標的內容，其中該等源極與汲極區域為n型摻雜，並且包括氮化鎵(GaN)或氮化銦鎵(InGaN)。
實例36包括實例26至35中任何一者之標的內容，其中該等存取區中之該極化材料包括鋁與氮。
實例37包括實例26至36中任何一者之標的內容，其中該等存取區中之該極化材料包括氮化鋁銦(AlInN)，並且具有在80%至85%的範圍內之一鋁濃度。
實例38包括實例26至36中任何一者之標的內容，其中該等存取區中之該極化材料包括氮化鋁鎵(AlGaN)，並且具有在20%至40%的範圍內之一鋁濃度。
實例39包括實例26至38中任何一者之標的內容，其中該晶格分級層包括鋁，並且該等存取區中之該極化材料具有比該晶格分級層之鋁濃度更大之一鋁濃度。
實例40是一種系統晶片，其包含如實例26至39中任何一者之積體電路電晶體結構。
實例41是一種射頻(RF)電路，其包含如實例26至40中任何一者之積體電路電晶體結構。
實例42是一種行動運算系統，其包含實例26至41中任何一者之積體電路電晶體結構。
實例43是一種用於形成一積體電路電晶體結構之方法，該方法包含：在一基材上形成一通道層，該通道層包含氮化鎵(GaN)、或一些其他III-V或III-N化合物；在該通道層上方形成一閘極堆疊，該閘極堆疊在第一與第二層氮化鋁(AlN)之間包括一層氮化鋁鎵(AlGaN)；形成各包括一三五族半導體、並且藉由各別存取區與該閘極堆疊分開之源極與汲極區域；以及在該存取區中形成極化材料，該極化材料包括一三五族半導體。
實例44包括實例43之標的內容，其中該基材為一塊體矽基材。
實例45包括實例43或44之標的內容，其中該閘極堆疊更包括一閘極介電結構及一功函數調整結構其中至少一者。
實例46包括實例45之標的內容，其中該閘極介電結構與該功函數調整結構其中至少一者為一多層結構。
實例47包括實例43至46中任何一者之標的內容，其中該閘極堆疊更包括一閘極電極。
實例48包括實例43至47中任何一者之標的內容，其中介於該等第一與第二層AlN之間的該層AlGaN具有在5%至15%的範圍內之一鋁濃度。
實例49包括實例43至48中任何一者之標的內容，其中介於該等第一與第二層AlN之間的該層AlGaN具有在約1 nm至3 nm的範圍內之一厚度，並且該等第一與第二層AlN各具有在0.5 nm至2 nm的範圍內之一厚度。
實例50包括實例43至49中任何一者之標的內容，其中該等源極與汲極區域為n型摻雜，並且包括氮化鎵(GaN)或氮化銦鎵(InGaN)。
實例51包括實例43至50中任何一者之標的內容，其中該等存取區中之該三五族半導體極化材料包括鋁與氮。
實例52包括實例43至51中任何一者之標的內容，其中該等存取區中之該極化材料包括氮化鋁銦(AlInN)，並且具有在80%至85%的範圍內之一鋁濃度。
實例53包括實例43至51中任何一者之標的內容，其中該等存取區中之該極化材料包括氮化鋁鎵(AlGaN)，並且具有在20%至40%的範圍內之一鋁濃度。
實例54包括實例43至53中任何一者之標的內容，其中該等存取區中之該極化材料所具有之一鋁濃度比介於該等第一與第二層AlN之間的該AlGaN層之鋁濃度更大。
實例55包括實例43至54中任何一者之標的內容，其中該等存取區中之該極化材料具有在5 nm至25 nm的範圍內之一垂直厚度。
實例56是一種藉由實例43至55中任何一者之方法所形成之系統晶片。
實例57是一種藉由實例43至56中任何一者之方法所形成之射頻(RF)電路。
實例58是一種藉由實例43至57中任何一者之方法所形成之行動運算系統。
前述對於例示性實施例之說明已為了例示及描述而介紹。其非意欲徹底囊括全部態樣，或將本揭露限定於所揭示的精確形式。鑑於本揭露，許多修改及變化是有可能的。本揭露之範疇意欲不受此詳細說明限制，而是意欲受限於其隨附之申請專利範圍。未來對本申請書主張優先權所提出之申請案可按一不同方式主張所揭示之標的內容，而且大致可包括如按不同方式或按其他方式在本文中示範之一或多個限制之任何集合。
300、400:基材302:成核層304:過渡層306、406:通道層308、408:遷移率增強層310、410:晶格分級層312、412:電荷溢失降低層313a:源極凹口313b:汲極凹口314、414:存取區極化層315:閘極凹口316a、316b、416a、416b:源極/汲極區域318、418:高k閘極介電結構320、420:功函數調整結構322、422:閘極電極324a、324b、424a、424b:源極/汲極接點326:ILD401:STI層415:閘極溝槽426:ILD層1000:運算系統1002:主機板1004:處理器1006:通訊晶片
圖1a繪示易受電荷自氮化鎵(GaN)通道洩漏到閘極氧化物介面內影響之一例示性閘極堆疊組態。
圖1b繪示圖1a中所示閘極堆疊之一電容-電壓(C-V)測量結果，並且顯露因通道電荷洩漏所產生之一第二非期望通道。
圖2a為一積體電路結構的一截面圖，其具有根據本揭露之一實施例組配之一閘極堆疊。
圖2b為一積體電路結構的一截面圖，其具有根據本揭露之另一實施例組配之一閘極堆疊。
圖2c繪示圖1a所示閘極堆疊之通道電阻相對於增大遷移率增強層之厚度的關係，並且繪示根據本揭露之一實施例組配之一閘極堆疊之通道電阻。
圖3a至3f共同繪示用於製備一積體電路結構的一例示性程序，該積體電路結構具有根據本揭露之一實施例組配之一閘極堆疊。
圖4a至4e共同繪示用於製備一積體電路結構的一例示性程序，該積體電路結構具有根據本揭露之另一實施例組配之一閘極堆疊。
圖5根據本揭露之一些實施例，為實施成具有如本文中所揭示積體電路結構其中一或多者之一例示性運算系統。
搭配本文中所述之圖式，藉由閱讀以下的[實施方式]，將會更加瞭解本文實施例之這些及其他特徵。在圖式中，各種圖式中所示的各等同或幾乎等同組件可藉由一相似符號來代表。為求清楚，並非每個組件都可在每張圖式中標示。再者，如將會了解的是，此等圖式不必然按照比例繪示，或意欲將所述實施例限制於所示特定組態。舉例來說，鑑於製作程序之真實世界限制，儘管有些圖式大致表明直線、直角、以及平滑曲面，所揭示技巧之一實際實作態樣可能具有較不完美的直線與直角，而且有些特徵可具有表面拓樸型態或按其他方式為非平滑。簡言之，此等圖式只是為了展示例示性結構而提供。

Claims (21)

  1. 一種積體電路結構，其包含： 包括一三五族半導體材料之一第一層； 在該第一層上方之一閘極堆疊，且該閘極堆疊包括在第三層與第四層之間之一第二層，該第二層包含鋁、鎵及氮，且該等第三及第四層各包含鋁及氮；以及 各包括一三五族半導體材料之一第一區域與一第二區域，且該第一區域與該第二區域藉由各別的第三區域來與至少一部分之該閘極堆疊分開，該等第三區域包括一三五族半導體材料。
  2. 如請求項1之積體電路結構，其中該第一層為氮化鎵(GaN)。
  3. 如請求項1之積體電路結構，其中該閘極堆疊更包括： 一閘極電極；以及 一閘極介電結構，其中該閘極介電結構為包括一層介面材料與一層高k介電材料之一多層結構，其中該層介面材料為一三五族半導體氧化物。
  4. 如請求項1之積體電路結構，其中該第二層具有在5%至15%的範圍內之一鋁濃度。
  5. 如請求項1之積體電路結構，其中該第一區域與該第二區域為n型摻雜，且包括氮以及鎵及銦中之一或兩者。
  6. 如請求項1之積體電路結構，其中該等第三區域之該三五族半導體材料包括鋁與氮。
  7. 如請求項1之積體電路結構，其中該等第三區域之該三五族半導體材料所具有之一鋁濃度係大於該第二層之鋁濃度。
  8. 如請求項1之積體電路結構，其中該閘極堆疊包括直接地在該第三層上之一層高k介電材料。
  9. 一種系統晶片，其包含如請求項1之積體電路結構。
  10. 一種行動運算系統，其包含如請求項1之積體電路結構。
  11. 一種積體電路結構，其包含： 一介電結構； 包括鎵及氮之一第一層，該第一層在該介電結構之一頂表面及至少一側壁表面上； 在該第一層上方之一閘極堆疊，該閘極堆疊包括經組配具有一電荷溢失降低層在一晶格分級層上之一屏障結構，該電荷溢失降低層包含一第一三族氮化物半導體化合物，且該晶格分級層包含不同於該第一三族氮化物半導體化合物之一第二三族氮化物半導體化合物，其中該晶格分級層包括鋁；以及 各包括一三五族半導體材料之一第一區域與一第二區域，且該第一區域與該第二區域藉由各別的第三區域來與至少一部分之該閘極堆疊分開，其中該第一區域與該第二區域為n型摻雜，且包括氮以及銦及鎵中之一或兩者，且其中該等第三區域包括一三五族半導體材料，其具有一鋁濃度係大於該晶格分級層之鋁濃度。
  12. 如請求項11之積體電路結構，其中該閘極堆疊更包括一閘極電極及一功函數調整結構，其中該功函數調整結構為一多層結構。
  13. 如請求項11之積體電路結構，其中該電荷溢失降低層之該第一三族氮化物半導體化合物包含鋁及氮，且該晶格分級層之該第二三族氮化物半導體化合物包含鋁、鎵及氮並具有在5%至15%的範圍內之一鋁濃度，並且其中該晶格分級層具有在1 nm至3 nm的範圍內之一厚度，以及該電荷溢失降低層具有在0.5 nm至2 nm的範圍內之一厚度。
  14. 如請求項11之積體電路結構，其中該等第三區域中之該三五族半導體材料包括鋁、銦及氮，並且具有在80%至85%的範圍內之一鋁濃度。
  15. 如請求項11之積體電路結構，其中該等第三區域中之該三五族半導體材料包括鋁、鎵及氮，並且具有在20%至40%的範圍內之一鋁濃度。
  16. 如請求項11之積體電路結構，其中該閘極堆疊包括直接地在該電荷溢失降低層上之一層高k介電材料。
  17. 如請求項11之積體電路結構，其中該電荷溢失降低層之該第一三族氮化物半導體化合物實質上由鋁及氮所構成，且該晶格分級層之該第二三族氮化物半導體化合物實質上由鋁、鎵及氮所構成。
  18. 一種積體電路結構，其包含： 包括一第一三五族半導體材料之一第一層； 在該第一層上方之一閘極堆疊，且該閘極堆疊包括在第三層與第四層之間且與該第三層及該第四層接觸之一第二層，該第二層包含一第二三五族半導體材料，且該等第三及第四層各包含一第三三五族半導體材料； 各自在該第一層上方且包括一第四三五族半導體材料之一源極區及一汲極區；以及 介於該源極區與該閘極堆疊之間的一第一區域，以用於藉由一第一距離來將該源極區與該閘極堆疊分開，及介於該汲極區與該閘極堆疊之間的一第二區域，以用於藉由一第二距離來將該汲極區與該閘極堆疊分開，該等第一及第二區域包括一第五三五族半導體材料，其中該第二距離係大於該第一距離。
  19. 如請求項18之積體電路結構，其中該第一三五族半導體材料實質上由鎵及氮所構成： 該第二三五族半導體材料實質上由鋁、鎵及氮所構成； 該第三三五族半導體材料實質上由鋁及氮所構成； 該第四三五族半導體材料包含鎵、氮及一n型摻質；以及 該第五三五族半導體材料實質上由鋁、銦及氮所構成。
  20. 如請求項18之積體電路結構，其中該第一三五族半導體材料實質上由鎵及氮所構成； 該第二三五族半導體材料包括小於15%之一鋁濃度，且該第二層具有在1 nm至3 nm的範圍內之一厚度；以及 該等第三及第四層各具有在0.5 nm至2 nm的範圍內之一厚度。
  21. 一種積體電路結構，其包含： 包括一第一三五族半導體材料之一第一層，其中該第一三五族半導體材料實質上由鎵及氮所構成； 在該第一層上方之一閘極堆疊，且該閘極堆疊包括在第三層與第四層之間之一第二層，該第二層包含一第二三五族半導體材料，且該等第三及第四層各包含一第三三五族半導體材料，其中該第二三五族半導體材料實質上由鋁、鎵及氮所構成，且其中該第三三五族半導體材料實質上由鋁及氮所構成； 各自在該第一層上方且包括一第四三五族半導體材料之一源極區及一汲極區，其中該第四三五族半導體材料包含鎵、氮及一n型摻質；以及 介於該源極區與該閘極堆疊之間的一第一區域，以用於藉由一第一距離來將該源極區與該閘極堆疊分開，及介於該汲極區與該閘極堆疊之間的一第二區域，以用於藉由一第二距離來將該汲極區與該閘極堆疊分開，該等第一及第二區域包括一第五三五族半導體材料，其中該第二距離係大於該第一距離，且其中該第五三五族半導體材料實質上由鋁、銦及氮所構成。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10804386B2 (en) 2016-07-01 2020-10-13 Intel Corporation Gate stack design for GaN e-mode transistor performance
US11127590B2 (en) * 2016-12-05 2021-09-21 The Regents Of The University Of California Method for ALD deposition on inert surfaces via Al2O3 nanoparticles
WO2019132887A1 (en) * 2017-12-27 2019-07-04 Intel Corporation Reduced electric field by thickening dielectric on the drain side
US11489061B2 (en) * 2018-09-24 2022-11-01 Intel Corporation Integrated programmable gate radio frequency (RF) switch
US11610971B2 (en) * 2018-12-17 2023-03-21 Intel Corporation Cap layer on a polarization layer to preserve channel sheet resistance
US11588037B2 (en) * 2019-03-01 2023-02-21 Intel Corporation Planar transistors with wrap-around gates and wrap-around source and drain contacts
US11587924B2 (en) * 2019-03-22 2023-02-21 Intel Corporation Integration of passive components in III-N devices
CN111834435B (zh) 2019-04-15 2025-03-25 联华电子股份有限公司 高电子迁移率晶体管
US12027613B2 (en) * 2019-05-22 2024-07-02 Intel Corporation III-N transistor arrangements for reducing nonlinearity of off-state capacitance
CN112133739B (zh) 2019-06-25 2024-05-07 联华电子股份有限公司 高电子迁移率晶体管和调整二维电子气体电子密度的方法
TWI811394B (zh) * 2019-07-09 2023-08-11 聯華電子股份有限公司 高電子遷移率電晶體及其製作方法
CN112216736B (zh) 2019-07-10 2024-04-30 联华电子股份有限公司 高电子移动率晶体管与其制作方法
CN112768446B (zh) * 2019-10-21 2024-12-31 珠海零边界集成电路有限公司 一种集成芯片及其制备方法
WO2021142823A1 (zh) * 2020-01-19 2021-07-22 中国科学院半导体研究所 GaN基常关型高电子迁移率晶体管及制备方法
CN111490100B (zh) * 2020-04-16 2024-04-05 英诺赛科（珠海）科技有限公司 半导体装置及其制造方法
US12396197B2 (en) * 2020-05-29 2025-08-19 Sony Semiconductor Solutions Corporation Semiconductor device
US20240030332A1 (en) * 2020-09-01 2024-01-25 Sony Group Corporation Semiconductor device, semiconductor module, and wireless communication apparatus
CN114256346A (zh) * 2020-09-21 2022-03-29 上海华力集成电路制造有限公司 一种fdsoi器件结构及其制备方法
US12402348B2 (en) * 2021-05-20 2025-08-26 Wolfspeed, Inc. Field effect transistor with selective channel layer doping
CN115692492B (zh) * 2021-07-22 2025-10-31 华为技术有限公司 晶体管、功率放大器及电子设备
WO2023010252A1 (en) * 2021-08-02 2023-02-09 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US12439627B2 (en) * 2021-12-21 2025-10-07 Intel Corporation Gate structures to enable lower subthreshold slope in gallium nitride-based transistors

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201535715A (zh) * 2013-12-26 2015-09-16 英特爾股份有限公司 使用ＩｎＡｌＮ及ＡｌＧａＮ雙層封頂堆疊之矽基板上的低薄膜電阻ＧａＮ通道
TW201611278A (zh) * 2011-12-23 2016-03-16 英特爾公司 用於閘極凹入式電晶體的三族氮化物材料結構（二）

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100485984C (zh) * 1997-01-09 2009-05-06 日亚化学工业株式会社 氮化物半导体元器件
US6849882B2 (en) * 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
US7045404B2 (en) * 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
US7238560B2 (en) * 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US7655962B2 (en) * 2007-02-23 2010-02-02 Sensor Electronic Technology, Inc. Enhancement mode insulated gate heterostructure field-effect transistor with electrically isolated RF-enhanced source contact
WO2008151138A1 (en) * 2007-06-01 2008-12-11 The Regents Of The University Of California P-gan/algan/aln/gan enhancement-mode field effect transistor
US7795642B2 (en) * 2007-09-14 2010-09-14 Transphorm, Inc. III-nitride devices with recessed gates
CN101399284B (zh) * 2007-09-26 2010-06-02 中国科学院半导体研究所 氮化镓基高电子迁移率晶体管结构
JP5100413B2 (ja) * 2008-01-24 2012-12-19 株式会社東芝 半導体装置およびその製造方法
US8519438B2 (en) * 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
TWI514567B (zh) * 2009-04-08 2015-12-21 高效電源轉換公司 逆擴散抑制結構
US8659030B2 (en) 2011-02-28 2014-02-25 International Rectifier Corporation III-nitride heterojunction devices having a multilayer spacer
CN102427084B (zh) * 2011-12-06 2013-08-07 中国科学院半导体研究所 氮化镓基高电子迁移率晶体管及制作方法
US9583608B2 (en) * 2012-08-03 2017-02-28 Panasonic Intellectual Property Management Co., Ltd. Nitride semiconductor device and method for manufacturing nitride semiconductor device
TWI500157B (zh) * 2012-08-09 2015-09-11 Univ Nat Central 場效電晶體裝置及其製造方法
US8907378B2 (en) * 2013-03-15 2014-12-09 Mitsubishi Electric Research Laboratories, Inc. High electron mobility transistor with multiple channels
JP6214978B2 (ja) * 2013-09-17 2017-10-18 株式会社東芝 半導体装置
CN103904112B (zh) * 2014-01-20 2017-01-04 西安电子科技大学 耗尽型绝缘栅AlGaN/GaN器件结构及其制作方法
CN103745990B (zh) * 2014-01-22 2016-03-02 西安电子科技大学 耗尽型AlGaN/GaN MISHEMT高压器件及其制作方法
US9627530B2 (en) * 2014-08-05 2017-04-18 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
JP6341077B2 (ja) * 2014-12-09 2018-06-13 豊田合成株式会社 半導体装置の製造方法
US10804386B2 (en) 2016-07-01 2020-10-13 Intel Corporation Gate stack design for GaN e-mode transistor performance

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201611278A (zh) * 2011-12-23 2016-03-16 英特爾公司 用於閘極凹入式電晶體的三族氮化物材料結構（二）
TW201535715A (zh) * 2013-12-26 2015-09-16 英特爾股份有限公司 使用ＩｎＡｌＮ及ＡｌＧａＮ雙層封頂堆疊之矽基板上的低薄膜電阻ＧａＮ通道

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