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TW201611278A - 用於閘極凹入式電晶體的三族氮化物材料結構（二） - Google Patents

用於閘極凹入式電晶體的三族氮化物材料結構（二） Download PDF

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Abstract

具有凹入式閘極之三族氮化物電晶體。一磊晶堆疊包含一摻雜的三族氮化物源/汲極層和一配置在該源/汲極層與三族氮化物通道層之間的三族氮化物蝕刻終止層。一蝕刻程序，例如，利用光化學氧化反應，在蝕刻終止層上面選擇性地蝕刻該源極/汲極層。一閘極被配置在該蝕刻終止層上面以形成一凹入式閘極三族氮化物HEMT。該蝕刻終止層之至少一部分可以被氧化，並在該氧化的蝕刻終止層上方帶著閘極以形成包含三族氮氧化物之閘極凹入式三族氮化物MOS-HEMT。

Description

用於閘極凹入式電晶體的三族氮化物材料結構(二) 發明領域
本發明的實施方案通常是與微電子器件及其等之製造有關，尤其是與GaN閘極凹入式電晶體相關。
發明背景
許多正在進行調查研究的III-V族電晶體是最終要取代矽電晶體技術的選項。對許多III-V族材料系統來說，金屬-氧化物-半導體(MOS)高電子遷移率電晶體(HEMT)架構相當具有吸引力。這種器件，閘極凹入和源極/汲極再成長是兩種現行的代表性製造選擇。就閘極凹入技術而言，起始材料包含一完整的，重摻雜(例如，N+)源極/汲極層也在列之磊晶半導體堆疊。然後蝕刻磊晶堆疊包含源極/汲極層的部分以形成一凹槽，閘極電極或閘極堆疊(包含一閘極絕緣體)被置入其內靠近磊晶堆疊之通道層。反之，就源極/汲極再成長技術而言，是先將閘極電極或閘極堆疊或假閘極(最終要被取代閘極電極所取代)置於包含沒有重摻雜的源極/汲極層之起始材料上。閘極形成後，再於閘極電極周圍磊晶成長出重摻雜的源極/汲極層。
一個有前景的III-V族電晶體技術是以第三族氮化物(III-N)為基礎，通常稱作GaN基器件。雖然GaNMOS-HEMTs理論上可以採用閘極凹入或源極/汲極再成長技術中的一種來形成，但實際上，在GaN基材料堆疊中，閘極凹入操作相當困難，因為GaN有很強的化學鍵結，所以普通的濕式蝕刻溶液並不可行，而已知的乾式蝕刻終止化學則沒有被認為是可靠的。閘極凹入式MOS-HEMTs的優點有，超比例的閘極至源極和閘極至汲極距離，使最低的電晶體電阻、入口電阻成為可能，因此具有高跨導和高fT/fMax。基於這些原因，現今的閘極凹入式GaN器件係取材於定時的乾式蝕刻。這種作法需要對製程參數做精準控制，而且磊晶層厚度必提前準確地知道。這對可製造性和可靠性有負面影響，因為輕微的過度蝕刻就會對GaN通道造成損害(例如，薄層電荷(sheet charge)、載子移動率、介面陷阱能態(interface trap state)等的損失)，而且在蝕刻之下也會對器件參數產生不利的影響(例如，跨導不佳、導通電阻(Ron)高等等)。
由於閘極凹入法中的實際困難，絕大多數最先進的GaN HEMT和MOS-HEMT研究都聚焦在源極和汲極之再成長這種閘極堆疊的後形成處理。然而，N+ GaN源極和汲極區域的再成長也有許多技術上的難題。例如，N+ GaN的金屬有機氣相磊晶(MOVPE)成長溫度超過1000℃。這麼高的溫度使得高-k值閘極介電層不能在源極/汲極再成長之前形成，因為有許多利用原子層沈積法(ALD)形成的閘極介電 層，如HfO2，會結晶，要不就降解。同樣地，需要有特定功函數的許多金屬閘極電極材料在這樣高的溫度下也會擴散和降解。而N+ GaN的分子束磊晶(MBE)成長溫度雖然低於1000℃，但是因為MBE是一種直視性(line-of-sight)沈積技術，所以“陰影”效應會導致器件性能不盡理想(例如，高電阻)且不一致。因此，這些難題通常需要採用更複雜的取代電極製程來改變在GaN基器件的源極/汲極再成長技術。
採用N+重摻雜III-N層作為接觸層以形成對源極/汲極金屬之低阻值歐姆接觸的凹入式閘極GaN MOS-HEMTs是一種有吸引力的器件架構，適合於製造自我對齊的閘極結構和超比例隔片介電層，使得從源極和汲極至通道能夠有超低入口電阻。實現低入口電阻的能力和將閘極長度按比例縮小至深次微米狀態的能力對於獲得低RON是很重要的。此外，作為閘極的最後製程，凹入式閘極技術提供包括讓許許多多溫敏性的高-k值及金屬閘極溶液能夠適用的多種優勢。隨著凹入式閘極技術能夠按比例縮小閘極介電層厚度的好處，積極地讓凹入式閘極GaN基MOS-HEMT架構變得極為有利。可用於閘極凹入技術的磊晶堆疊材料因而變得具有優勢。
依據本發明之一實施例，係特地提出一種三族氮化物(III-N)電晶體，包括：一配置在一基板上方之III-N半導體通道層；一配置在該通道層上方之III-N半導體障壁 層，該障壁層具有大於該通道層之能帶隙；一配置在該障壁層上方之III-N半導體蝕刻終止層，該蝕刻終止層含有該障壁層所缺少的一原子種類；一配置在該蝕刻終止層之一第一部分上方的閘極；和配置在該閘極對面之III-N半導體源極和汲極區，該源極和汲極區各自具有配置在該蝕刻終止層之第二部分上方的重n-摻雜III-N半導體層。
100‧‧‧電晶體
102‧‧‧緩衝層
104‧‧‧通道層
105‧‧‧MOS-電晶體
106‧‧‧電荷感應層及/或頂部障壁層
108‧‧‧蝕刻終止層
110‧‧‧源極/汲極過渡層
112‧‧‧源極/汲極層
114‧‧‧歐姆接觸金屬
120‧‧‧閘極電極
121‧‧‧III-N氧化層
130‧‧‧介電層
135‧‧‧源極
145‧‧‧汲極
170‧‧‧磊晶堆疊
200‧‧‧方法
201-260‧‧‧操作
315‧‧‧凹槽
317‧‧‧蝕刻前線
408‧‧‧高能帶隙、高功函數區
410‧‧‧低能帶隙、低功函數區
500‧‧‧基板
700‧‧‧行動計算平台
710‧‧‧SoC
711‧‧‧控制器
713‧‧‧電池
715‧‧‧電源管理積體電路(PMIC)
720‧‧‧放大視圖
725‧‧‧RF積體電路(RFIC)
730、731‧‧‧中央處理器核心
Eg‧‧‧能帶隙能量
Wf‧‧‧功函數空間
本發明的實施方案係通過實施例來做說明，但並非做為限制，而且當連同圖式一起參考以下的詳細說明時，將可以更充分地理解本發明：圖1A係依據一實施方案，例示說明貫穿一具有複合式閘極介電層的三族氮化物MOS電晶體之斷面側視圖；圖1B係依據一實施方案，例示說明貫穿一具有三族氮化物閘極氧化層的三族氮化物MOS電晶體之斷面側視圖；圖2係依據一實施方案之製造圖1A的III-N MOS電晶體之方法流程圖；圖3A、3B、3C、3D、3E和3F係依據一實施方案，例示說明貫穿一施行過圖2的方法中之某些操作後的III-N MOS電晶體之斷面側視圖；圖4A係依據實施方案，描繪一蝕刻終止層之能帶隙與電子親和力的圖表；圖4B係依據一實施方案，將與光化學氧反應相 關的參數進行對照的列表；圖5係依據本發明之一實施方案的行動計算平台之SOC實現的功能方塊圖；圖6係依據一實施方案之，進一步呈現圖5所示行動計算平台的構件之功能方塊圖。
較佳實施例之詳細說明
以下的說明內容將揭示許多細節，然而，對本領域的技術人員而言，很明顯地，沒有這些具體的細節，本發明依然可以實施。在某些例子裡，眾所周知的方法和裝置係以方塊圖的形式呈現，而不是詳細說明，以免模糊了本發明的重點。本說明書通篇引用到的“實施方案”意指與該實施方案有關之特定的作用、結構、功能，或特性，係包括在本發明的至少一個具體實施方案中。因此，在本說明書通篇的許多地方出現“一實施方案中”的術語，指的未必是本發明的同一個實施方案。此外，特定的作用、結構、功能，或特性可以在一或多個實施方案中以任何一種合適的方式加以結合。例如，一第一實施方案可以結合一第二實施方案，這兩個實施方案也根本不會互相排斥。
術語“連接”與“接觸”及它們的衍生詞可以在此用來描述構件之間的結構關係。必須理解的是，這些術語並無意做為各自的同意詞。反之，在特定的實施方案中，“接觸”可以用來表示兩個或多個元件相互形成直接的物理性或電性接觸。“連接”則是用來表示兩個或多個 元件相互或形成直接或形成間接的(在它們之間有其它的中介元件)物理性或電性接觸，且/或兩個或多個元件相互協作或相互作用(例如，一種因果關係)。
說明書中所使用的術語“上方”、“下方”、“之間”以及“之上”指的是一金屬層相關於其它層的相對位置。就此，例如，配置在另一層的上方或下方之一層可能直接接觸該另一層，或者可能有一或多個中間層。此外，置於二層之間的一層可能直接接觸該二層，或者可能有一或多個中間層。反之，在一第二層“之上”的第一層係與該第二層直接接觸。
此處所記載的是具有凹入式閘極架構的III-V電晶體及製造方法。起始材料具有磊晶堆疊，包含一摻雜的III-N半導體源極/汲極層，和配置在該源極/汲極層與一III-N半導體通道層之間的III-N半導體蝕刻終止層。一濕式光化學蝕刻程序如，一使用光化學氧化反應，對蝕刻終止層上方之源極/汲極層具有選擇性的程序，能夠貫穿磊晶堆疊並定著在蝕刻終止層地形成一凹槽。實施方案中，蝕刻終止層係非-犧牲性的，而且一閘極電極形成在該蝕刻終止層上方以形成一閘極凹入式III-N HEMT。另一實施方案中，蝕刻終止層至少有一部分被氧化，且一閘極電極形成在該氧化的蝕刻終止層上方以形成一具有III-N氧化層之閘極凹入式III-N MOSFET。另一實施方案中，一高k值介電層形成在該III-N氧化層上方，且一閘極電極形成在該高k值介電層上方以作為一具有複合式閘極介電層堆疊之閘極凹入 式III-N MOSFET。
圖1A係依據一實施方案，例示說明貫穿一具有複合式閘極介電層的閘極凹入式III-N MOS電晶體100之斷面側視圖。一般來說，電晶體100係一多數載子、閘極電壓控制元件(例如，FET)，通常指的是高電子遷移率電晶體(HEMT)，而為了清楚起見，雖然描繪成平面式，但是已知的技術當然也可以應用於實現一非平面電晶體。電晶體100配置在設置於未示出的支撐或施體基板上之緩衝層102上。在這樣的實施方案中，緩衝層102係成長在支撐基板上之III-N半導體器件堆疊170的底(第一)層，或是轉移至施體基板上之III-N半導體器件堆疊170的底層。特定實施方案中，緩衝層102係配置在(001)矽支撐基板上的GaN，該基板對於形成矽電晶體為優選定向，因此對於III-N電晶體100要和平面或非平面矽CMOS電晶體做單片積層的技術而言，是較理想的實施方案。在替代的實施方案中，支撐基板也可以用矽以外的材料，例如，支撐基板可以是GaN(在這種情形下就不需要緩衝層102了)、碳(SiC)和藍寶石。
功能上，半導體器件堆疊170劃分成通道層104、電荷感應層及/或頂部障壁層106、蝕刻終止層108、源極/汲極過渡層110，和源極/汲極層112。在實施方案示例中，通道層104實質上為單晶質，而雖然在此稱為“單晶”，本領域的普通技術人士應能理解，作為一未盡完善的磊晶成長製程的人為產物，低度的晶體缺陷依然是可能存在的。在通道層104內，有一包含一或多個第III族元素和氮之第一 半導體材料的結晶排列(亦即，III-N半導體)。通常，III-氮化物半導體在通道層104中應該具有相對較高的載子移動率，因此實施方案中，為了獲得最小的雜質散射，通道層104需要是一實質上無摻雜的III-氮化物材料(亦即，雜質濃度最小化)。如同所示，電晶體100並不具有因雜質的摻雜物梯度而形成之接面以避免和摻雜物擴散、散射，以及崩潰電壓退化相關的缺陷。
第一實施方案示例中，通道層104為GaN。第二實施方案示例中，通道層104為氮化銦(InN)。第三實施方案示例中，通道層104為GaN的三元合金，例如氮化鋁鎵(AlxGa1-xN)。第四實施方案示例中，通道層104為InN的三元合金，例如氮化鋁銦(AlxIn1-xN)。其它實施方案中，通道層104為包含至少一種第三族元素及氮的四元合金，例如InxAlyGal-x-yN。依據實施方案，通道層104的厚度介於5nm至20nm。
如圖1A所示，在至少該通道層104之頂側為一頂部障壁層106。頂部障壁層106是要通過一薄層電荷，通常指的是感應通道層104內之二維電子氣(2DEG)，可控地供應載子。雖然頂部障壁層106可以作為薄層電荷的唯一來源，但是為了可能降低的合金散射及通道層104中較高的移動率，也可以在通道層104和頂部障壁層108之間配置一獨立的電荷感應層(未圖示出)。也可以在通道層104的下方配置一底部障壁層(未圖示出)，以便在縱向通道長度(LG)按比例縮小時，為短通道效應(SCE)的控制提供通道電荷侷限。不 過，底部障壁層並未包括在實施方案示例中，因為其存在可能反而對通道層104的性質和組成造成影響，而且對於本發明的實施方案來說並不怎麼重要。
通常，任一種III-N材料都可以用於頂部障壁層106，惟取決於被選作為通道層104的III-N材料，要讓頂部障壁層106的能帶隙大於通道層104。較佳地，頂部障壁層106實質上為單晶的(亦即，所具有的厚度低於該給定組成的臨界厚度)，晶格和使用在通道層104中的III-N材料匹配。實施方案示例中，頂部障壁層106用的是第二III-N材料，其具有和通道層104的材料相同的結晶性以形成一異質界面(heterointerface)。在通道層104為GaN的實施方案示例中，頂部障壁層106為本質Al1-x-yInxGayN(x,y<1)。其它實施方案中，頂部障壁層106為本質AlxIn1-xN，儘管實際上難以從GaN(作為通道層104)成長過渡到沒有Ga的薄膜。一頂部障壁層106為Al1-x-yInxGayN的實施例中，x+y小於0.25。其它實施方案中，頂部障壁層106為AlxGa1-xN，或InzGa1-zN。頂部障壁層106可以進一步包含任一種III-氮化物的多層堆疊，例如，AlxIn1-xN/AlN堆疊，堆疊的AlN層和通道層104相鄰(作為電荷感應層，相對於具有和通道層104相鄰的AlxIn1-xN，移動率提高)。取決於實施方案，頂部障壁層106的厚度介於1nm到5nm的範圍
源極/汲極過渡層110在功能上是對源極/汲極層112的過渡區。組成上，源極/汲極過渡層110為一III-N半導體材料，並且可以形成組分梯度。即使某些實施方案中可 能有輕度的n-型摻雜，但是作為過渡層，要有最小的(本質的)摻雜程度。如同說明書其它地方所進一步闡述的，要在源極/汲極過渡層110和蝕刻終止層108之間實現化學蝕刻選擇性，因此源極/汲極過渡層110的組成被限制在，將會在選擇性凹入蝕刻程序中被蝕刻的範圍。實施方案示例中，源極/汲極過渡層110為GaN，並且刻意的做了摻雜處理。
源極/汲極層112是要為源極135和汲極145的每一個提供低接觸電阻給歐姆接觸金屬114。因此，源極/汲極層112係以例如，本技術領域已知之用於III-N半導體的任一種n-型雜質做了重度的雜質摻雜，包括，但不限於矽(Si)。儘管其它低能帶隙的III-N材料如，InxGa1-xN及InN也可以用來形成低電阻接觸，但是實施方案示例中，源極/汲極層112為GaN(n-型)。在源極/汲極層112要徹底地施行乾式電漿蝕刻，而且乾式蝕刻在蝕刻的凹入深度達到源極/汲極過渡層110的範圍內時終止，以致於源極/汲極層112不需要有可被用以清除源極/汲極過渡層112之凹入蝕刻程序所蝕刻的組成的場合，用於源極/汲極層112之III-N材料的選擇尤其不受限制。
蝕刻終止層108配置在頂部障壁層106上方以及源極/汲極過渡層112下方。如說明書其它地方所進一步闡述的，堆疊170範圍內之蝕刻終止層的夾雜物讓III-N閘極凹槽製造技術可以獲得良好的控制。在進一步的實施方案中，蝕刻終止層進一步被用以在通道層104上方形成一高品質介面氧化物層，以便在源極和汲極之間實現低RON，同時 為高射頻功率輸出實現低拐點電壓(knee-voltage)。
通常，蝕刻終止層108需要有至少不同於源極/汲極過渡層110的組成或雜質，並且可以進一步不同於源極/汲極層112，以及頂部障壁層106。蝕刻終止層具有不同於頂部障壁層106的組成可能是有利的，以免蝕刻終止層的厚度反而會影響或改變通道層104中薄層電荷的量，並進一步使頂部障壁層免於在其組成上受到額外的功能限制。因此在實施方案中，蝕刻終止層108包含障壁層106中所缺少的一原子種類。更確切地說，組成中含有雜質摻雜物，是至少能夠讓電子親和力或蝕刻終止層108的能帶隙中之一者足夠大，使得能夠蝕刻源極/汲極過渡層110的光化學蝕刻程序，或者完全無法蝕刻該蝕刻終止層108，或是在比源極/汲極過渡層110至少慢一個數量級的速率下進行蝕刻
圖4A係定性地描繪在一能帶隙能量(Eg)和功函數空間(Wf)的範圍內之不同區域的圖表，其中Wf=Eaff+(Ec-Ef)，Ec=導帶邊緣，Ef=費米能階。如圖所示，蝕刻終止層最理想的是在高能帶隙、高功函數區408，而可蝕刻的源極/汲極層(例如，源極/汲極過渡層)則限於低能帶隙、低功函數區410。408區和410區的相對尺寸以及它們在所示空間內的相對位置，是具體蝕刻製程條件的函數。
第一實施方案中，蝕刻終止層108是一種陡然地delta p-摻雜的，或者均勻地p-摻雜的III-N半導體層。實施方案中，p-型摻雜物為Mg，不過也可以利用本技術領域中已知的其它p-型摻雜物(例如，Be)。實施方案示例中，蝕刻 終止層108為p-摻雜GaN(p-GaN)。其它實施方案中，蝕刻終止層108係GaN與InN或AlN的p-摻雜合金。無論蝕刻終止層108是GaN，或GaN與InN及/或AlN的合金，p-摻雜濃度都可以在每立方公分1e15至1e18的範圍。對於這樣的實施方案，蝕刻終止層的厚度只有1-5nm，較佳的是小於4nm，使得載子能夠有效地通過蝕刻終止層108係配置在源極135和汲極145下方的區域進行穿隧，在此同時，蝕刻終止層108在電晶體100的這些區域為非犧牲性的。
第二實施方案中，蝕刻終止層108為含銦之III-N半導體層，例如InxAlyN或InxGayN。如同本說明書其它地方所記載的，可以作為選擇性凹槽蝕刻程序之基礎的所有的半導體料中，InN具有最高的電子親和性。其它實施方案中，含銦之III-N蝕刻終止層108是p-摻雜的，以使蝕刻終止層108更遠離410區(圖4A)。p-摻雜對於InxGayN特別有利，因為相對較小的能帶隙將使其更易於接受本說明書其它地方所記載之光化學蝕刻程序，同時p-摻雜將使Ec-Ef增加，從而也使WF增加，增進作為蝕刻終止層的有效性。對於含銦實施方案而言，為了對載子穿隧通過源極/汲極區域中受到蝕刻終止層感應而產生之任何能帶隙差距有所改善，蝕刻終止層108再度具有僅1-5nm，較佳為小於4nm的厚度
第三實施方案中，蝕刻終止層108係一寬能帶隙III-N半導體(亦即，能帶隙明顯比可蝕刻之源極/汲極層(例如，源極/汲極過渡層110)的能帶隙寬)。通常，蝕刻終止層108的能帶隙要超過光化學蝕刻程序中所採用的雷射照射 能量的量子。在源極/汲極過渡層為GaN，具有大約3.4eV的能帶隙之實施方案示例中，蝕刻終止層108最好具有高於3.4eV的能帶隙，Al0.8In0.2N的實施例能帶隙為5.5eV，而AlN的實施例則約為6.2eV。Al0.8In0.2N的優點是和GaN幾近晶格匹配。對於寬能帶隙實施方案而言，為了讓載子穿隧通過在源極/汲極區域受到蝕刻終止層108感應而產生之任何能帶隙差距，蝕刻終止層108要小於5nm，而且最好是厚度僅有1-3nm(這可能比含銦蝕刻終止層實施方案更顯著)。
第四實施方案中，蝕刻終止層108含有GaN、InN和AlN的單體合金(single alloy)。其它實施態樣中，單體合金最好是如前所述的p-摻雜型，以便進一步壓制凹入蝕刻製程，改善蝕刻選擇性。由於特殊的蝕刻終止層組成係取決於具體的凹入蝕刻製程條件，所以合金組成的最佳化交給具有本技術領域中具有普通技能的人士。對於合金實施方案，蝕刻終止層108也同樣具有僅1-5nm的厚度，而且最好小於4nm。
第五實施方案中，蝕刻終止層108係一多層的堆疊，包括前述材料層(亦即，蝕刻終止層108的實施方案1-4)中之至少二層。對於多層的實施方案，蝕刻終止層108宜具有僅1-7nm的厚度，較佳為小於5nm。
如進一步示於圖1A的，蝕刻終止層108上方，閘極電極120下方配置著III-N氧化物層120。如果120成長(熱力式或通過電漿氧化)而層110及112卻未加遮罩，III-N氧化層121將也會沿著110和112的側壁(同樣也會在112的頂面) 形成。III-N氧化層121形成在側壁上對於通過受控制的和對稱的量，形成將閘極電極從源極汲極層112分離之自我對齊的隔片是有利的。
通常，III-N氧化物層120(及121)是蝕刻終止層108的氧化物，因此III-N氧化物層120的確切組成是蝕刻終止層108的組成的函數。例如，一蝕刻終止層108是p-GaN之特別有利的實施方案中，III-N氧化物層120含有MgGaON。另一蝕刻終止層是多層(亦即，前述之第五實施方案)的實施方案示例中，只有該多層的蝕刻終止層之最上層被氧化(例如，AlxMgyGazON/p-GaN/A1N)。由於是III-N層被氧化而生成之氧化物層，所以III-N氧化物層120可以視為是一種“原生的”氧化物層，但是，III-N氧化物層120並不同於在標準溫度和壓力下，於大氣中的製造環境自發形成的氧化物層，差別在於III-N氧化物層120的厚度或性質(例如，介面補獲電荷密度(interface trap density))至少有一者大於自發形成的薄膜。
實施方案示例中，蝕刻終止層108並未完全氧化(亦即，蝕刻終止層108殘留在III-N氧化物層120和障壁層106之間)。由於剛沈積(as-deposited)的磊晶層厚度、凹入蝕刻，和蝕刻終止層氧化程序的不均勻性，所以這點會確保障壁層106在某些位置並未被氧化(可能會因為薄層電荷的變動而影響Vt)。在特殊實施方案中，III-N氧化物層120的厚度為4-6nm，這將消耗1-2nm的蝕刻終止層108。
III-N(例如GaN)的某些氧化物非常穩定，並且可 以和GaN形成極高質量的介面，呈現低介面捕獲電荷密度(例如，Dit為~1e10/cm2-eV)。就其本身而論，III-N氧化物對於MOS-電晶體100是良好的閘極氧化物。只是GaON的能帶隙能量相對較低，約為4.4eV。氧化鎂具有7.3eV的有利的大能帶隙，以及普通高的介電常數(k)9.8。就此，本發明的實施方案如果蝕刻終止層是p-GaN，那麼氧化層(MgGaON)對於MOS-電晶體100而言，預計會是極好的氧化物層。同樣，氧化鋁的能帶隙~9eV且k-值為9，也是很有用的。氧化物中結合氮也是已知用來改善氧化物的性質和可靠性的，因此對於MOS-電晶體100而言，AlxMgyGazON是極好的氧化物。
圖1A所示的實施方案中，在III-N氧化物層120上配置了非原生(非-III-N)的介電層130，形成複合的閘極介電層堆疊。實施方案示例中，非原生介電層130比III-N氧化物層120有較高的介電常數。在具體實施方案中，非原生介電層130係高-k介電層，例如，但不限於，HfO2、ZrO2、HfOSiO、TaSiO、AlSiO、AlSiO、HfON、ZrSiON、HfSiON。藉著外加高-k閘極介電層，III-N氧化物層可以實現高質量的介面性能，以及超低的閘極漏電流。
圖1A的複合介電層雖然例示蝕刻終止層108的多種功能(例如，作為特別有用之III-N氧化物的種子層)，不過，可以理解的是，MOS-HEMT電晶體也可以單獨使用III-N氧化物而不添加高-k非原生介電層。還有幾個實施方案(例如，由圖1B中的MOS-電晶體105做說明)中，非原生 介電層130可以不插入1-2nm的III-N氧化物層而直接配置在蝕刻終止層108上。
配置在閘極電極上方(例如，在非原生介電層130之上)的是在源極135和汲極145之間的凹槽內之閘極電極120。通常，III-N器件領域已知的任何閘極材料都可以採用。一實施方案示例中，閘極電極120包含配置在非原生介電層130上之功函數金屬和配置在該功函數金屬上方的填充金屬，不過本發明的實施方案並不受閘極電極組成所限。
圖2係依據一實施方案之製造圖1A的III-N MOS電晶體之方法200的流程圖。圖3A、3B、3C、3D、3E和3F係依據一實施方案，例示說明貫穿一施行過方法200中之某些操作後的III-N MOS電晶體之斷面側視圖。
參考圖2，方法200始於操作201，取得具有完整的磊晶堆疊(例如，圖3A中所示之磊晶堆疊170)之起始材料，層102、104、106、108、110及112實質上即本說明書其它地方所描述的。方法200中，整個磊晶堆疊170都沒有實施源極/汲極再成長。
在操作205，歐姆金屬被沈積在源極/汲極半導體層112之上並且被圖案化以形成，例如，圖3B中所示之歐姆金屬接觸114。因為本發明在這方面並無限制，所以任何一種傳統的歐姆金屬都可以使用。
接續圖2，在操作210中，凹槽係使用標準技術(例如，遮罩和曝露)加以圖案化，然後再利用可以應用於III-N源極/汲極層之特定組成的乾式(電漿)蝕刻製程進行 蝕刻進入重n-摻雜的III-N源極/汲極層。例如，有多種已知之供示例的n-GaN源極/汲極層112使用的電漿蝕刻製程。一特定實施方案中，乾式蝕刻是一種定時製程，目標是要在蝕刻前線達到蝕刻終止層108的上表面上方約50nm之凹槽底部時終止蝕刻的進行。理想的情況是，過渡層比40-50nm稍厚些，使得後續在操作210僅有源極/汲極過渡層110的某些部分會留存在蝕刻終止層108上方。
接續乾式蝕刻，在操作220，凹槽蝕刻前線以濕式蝕刻程序推進，使III-N材料發生光化學氧化反應穿過留存下來的源極/汲極層直到露出更能耐受光化學氧化反應的蝕刻終止層。參考圖3C，凹槽315大致上是在蝕刻前線317曝露出蝕刻終止層108時完成。實施方案示例中，濕式蝕刻操作200導致蝕刻前線曝露於如H3PO4的電解質，並同時以波長和光子能大致等於要蝕刻的材料(例如，源極/汲極過渡層為GaN之實施方案示例的GaN)之能帶隙的雷射光照射III-N表面。由於電解質和III-N半導體(GaN)之間的功函數差，垂直於III-N半導體表面之內建電場將會掃瞄朝向III-N半導體表面的所有電洞(h+)以及朝向III-N半導體內部的電子。這些電洞和電子是因為GaN半導體內吸收了雷射光子而產生的。電洞對於以下將GaN轉變成Ga2O3和N2的化學氧化反應是必需的：2GaN+3H2O+6H+→Ga2O3+N2+6H+ (Eq.1)
Ga2O3係易溶於如H3PO4或HCl的酸中之氧化物，所以只要有光化學氧化反應，蝕刻前線就可以繼續推進。
重要的是，垂直於半導體表面的內建電場指向從半導體到電解質的方向。這意味著電解質的功函數必須大於III-N半導體的功函數。如圖4B的列表所示，列出了與說明書中所記載之某些實施方案相關的各種半導體的功函數(WF)。當WF差(ΔWF)為正數，半導體會被光化學氧化。示於圖4B的數值是對示例的H3PO4電解質做出來的，顯示只有n+摻雜的GaN可以被光化學氧化，並且在H3PO4中蝕刻。未摻雜的i-GaN、p-GaN和InN在這些條件下將不會發生蝕刻
特別是，蝕刻終止層108之帶隙能量遠大於GaN(例如，AlN、AlInN)的實施方案中，蝕刻終止層108將不會進行氧化反應，因為雷射的光子能量必須至少和半導體的能帶隙一樣大，以便在III-N半導體中生成電洞和電子(電洞對於Eq.1所示之氧化程序是必需的)。因此，蝕刻終止層108在操作220將不會出現蝕刻現象。
凹槽形成後，方法200繼續進操作230，在此，蝕刻終止層108至少有一部分被氧化而形成圖3D中所示之III-N氧化層120。實施方案示例中，係利用任一種傳統的熱爐、快速熱退火，或者雷射退火來實行熱氧化。熱氧化將比在大氣的製造條件(亦即，標準的溫度和壓力)下能夠形成更厚且更緻密，更高品質的III-N氧化物。替代實施方案中，實行的是蝕刻終止層的電漿氧化。GaN的電漿氧化物也被認為具有高品質和密度，並且和GaN形成質量良好的界面。
參見圖2，在操作240中使用傳統技術(例如，原子層沈積法(ALD))沈積一高-k介電層，而在操作250，閘 極電極被形成於凹槽內，如圖3E和3F進一步所示，閘極電極120形成在凹槽315內。方法200繼續以傳統的製法流程完成器件操作250。
圖5係依據本發明之實施方案的行動計算平台之SoC實現的功能方塊圖。行動計算平台700可以是任一種行動裝置，配置成供每個電子資料顯示器、電子資料處理，以及無顯電子資料傳輸之用。例如，行動計算平台700可以是任一種平板電腦、智能手機、膝上型電腦等等，並且包括顯示面板，即實施方案示例中能夠接收用戶輸入的觸控面板(例如，電容式、電感式、電阻式等等)、SoC 710、電池713。如同所示，SoC 710的整合程度越高，行動計算平台700中的形狀因數就有越多可以供電池713占用而使充電與充電之間獲得最長的操作夀命，或者供記憶體(未圖示出)，例如固體狀態驅動器占用而獲得最大的功能性。
SoC 710在放大視圖720中進一步闡明。取決於實施方案，SoC 710被製成包括基板500(亦即，晶片)的一部分，其上有二或多個電源管理積體電路(PMIC)715，包含RF發射器及/或接收器之RF積體電路(RFIC)725、控制器711，及一或多個中央處理器核心(central processor core)730、731。RFIC 725可以實現許多無線標準或協定中的任一種，包括但不限於WiFi(1EEE 802.11 family)、WiMAX(IEEE 802.16 family)、IEEE 802.20、長程演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其派生物，以及其他任一 種指定為3G、4G、5G，和超出這個以外的無線協定。平台725可以包括多數個通信晶片。例如，第一通信晶片可以用於較短程的無線通信，像是Wi-Fi和藍芽，而第二通信晶片可以用於較長程的無線通信，像是GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO，及其它。
如同熟習此項技藝者所能理解的，這些功能上有區別的電路模組當中，除了PMIC 715和RFIC 725通常分別採用LDMOS和III-V HBT技術之外，一般會採用專門的CMOS。但是本發明之實施方案中，PMIC 715和RFIC 725卻是採用此處所述之III-N電晶體(例如，III-N電晶體100或105)。其它實施方案中，如果矽CMOS技術係單晶式地與PMIC 715及/或RFIC 725整合至(矽)基板500上，則PMIC 715和RFIC 725將採用此處所述之III-N電晶體，與一或多個控制器711和處理器核心730、731整合。應理解，在PMIC 715及/或RFIC 725內部，此處所記載之有高電壓、高頻率能力的III-N電晶體，在應用上未必要排除CMOS，相反地，矽CMOS也可進一步包括在每一個PMIC 715及RFIC 725內。
此處所載之III-N電晶體可以具體應用到存在高電壓擺動的場合(例如，在PMIC 715內部有7-10V電池功率調節、DC-to-DC轉換等)。如同所示，實施方案示例中，PMIC 715具有耦接至電池713的輸入，並具有一供應電源給SoC 710中之所有其它功能模組的輸出。在進一步的實施方案中，附加的ICs裝備在行動計算平台700內部，但是與SoC 710隔開，PMIC 715的輸出進一步提供電源給和SoC隔開的 所有這些附加的ICs。由於降低的有效ON電阻(例如，通過對稱的Lgd/Lgs)和低入口電阻(例如，存在於通道層107內部的隔片區之2DEG 111)，此處所記載之III-N電晶體的特定實施方案使PMIC能夠在更高頻率(例如，50x那些在LDMOS實現中可能高頻率)下運轉。某些這樣的實施方案中，PMIC內部的感應元件(例如，升降壓型轉換器等)可以縮成小很多的尺寸。像這樣的感應元件在PMIC中占60-70%的晶片面積，在此所記載之在III-N電晶體中實現的PMIC的實施方案，提供一個超越其它PMIC架構的顯著收縮。
為進一步說明，實施方案示例中，RFIC 715具有耦接至天線的輸出，而且可以進一步有耦接至SoC 710上之通信模組，例如RF類比和數位基頻模組，的輸入。或者，此種通信模組可以裝配在IC晶片外脫離SoC 710，並連接到SoC內以供傳輸。取決於所使用的III-N材料，在此所記載之III-N電晶體(例如200或201)可以進一步提供需要從具有至少10倍於載波頻率(例如，為3G或GMS移動通訊設計，在RFIC 715中為1.9GHz)之Ft的功率放大器電晶體取得之大功率附加效率(PAE)。
圖6係依據本發明之一實現，進一步呈現行動計算平台700的功能方塊圖。行動計算平台700收容著板1002。板1002可以包括若干構件，包括但不限於處理器1004及至少一通信晶片1006。處理器1004物理性且電性地耦接至板1002。在進一步的實現中，通信晶片1006是處理器1004的一部分。
取決於其應用，計算裝置1000可以包括其它可以或不可以物理性且電性地耦接至板1002的構件。這些其它構件包括，但不限於，依電性記憶體(例如，DRAM)、非依電性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、聲頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、相機，及大量存儲裝置(例如硬磁碟驅動機、光碟(CD)、數位光碟(DVD)，等等)。
通信晶片106使得送至或來自計算裝置1000的資料傳輸能夠進行無線通信。術語“無線”及其派生詞可以用來描述電路、裝置、系統、方法、技術、通信通道等等，能夠藉由使用通過非固態介質的調變電磁放射來傳遞資料。該術語並不意味相關裝置不包含任何電線，即使某些實施方案中這些裝置可能不包含。通信晶片1006可以執行許多無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11 family)、WiMAX(IEEE 802.16 family)、IEEE 802.20、長程演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽，其派生物，以及其他任一種指定為3G、4G、5G，和超出這個以外的無線協定。計算裝置1000可以包括若干個通信晶片1006。例如，第一通信晶片1006可以用於較短程的無線通信，像是Wi-Fi和藍芽，而第二通信晶片1006可以用於較長程的無線通信，像是GPS、EDGE、GPRS、CDMA、WiMAX、 LTE、Ev-DO，及其它。
計算裝置1000的處理器1004包括封裝在處理器1004內部的積體電路晶粒。在本發明的某些實現中，處理器之積體電路晶粒包括一或多個器件，例如閘極凹入式III-N電晶體，像是電晶體100。術語“處理器”可以指任一種裝置或裝置的一部分，用於對來自暫存器及/或記憶體的電子資料進行處理，將那個電子資料轉變成其他可以儲存在暫存器及/或記憶體的電子資料。
通信晶片1006亦包括封裝在該通信晶片1006中之積體電路晶粒。根據本發明之另一實現，通信晶片的積體電路晶粒包括一或多個器件，例如閘極凹入式III-N電晶體，像電晶體100。
在進一步的實現中，另一個容設在計算裝置1000內部的構件可以含有一積體電路晶粒，其包括一或多個器件，例如閘極凹入式III-N電晶體，像是電晶體100。
在不同的實現中，計算裝置1000可以是膝上型電腦、隨身型易網機、筆記型電腦、超筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超級行動電腦、行動電話、桌上型電腦、伺服器、列印機、掃描器、監視器、機頂盒、娛樂控制器、數位相機、可攜式音樂播放器，或數位錄放影機。在更進一步的實現中，計算裝置1000可以是其他任一種處理資料的電子裝置。
以上說明是做為例示而非限制。舉例而言，當圖式之流程圖呈現本發明某些實施方案中所實行的特殊順序 的操作時，應當理解為這樣的順序並不是必需的(例如，替代性實施方案可以用不同的順序、結合某些操作、重複某些操作等等的方式執行操作)。此外，對於閱讀過並了解以上說明之熟習此項技藝者而言，其它許多實施方案都將是顯而易見的。雖然本發明係參考具體實施方案示例做說明的，但是本發明並不限於所記載的實施方案，而可以在所附申請專利範圍的精神和範圍內進行修改或變動。本發明的範圍應當以所附申請專利範圍來決定，而且申請專利範圍應當被賦予之完整的等效範圍。
100‧‧‧電晶體
102‧‧‧緩衝層
104‧‧‧通道層
106‧‧‧電荷感應層及/或頂部障壁層
108‧‧‧蝕刻終止層
110‧‧‧源極/汲極過渡層
112‧‧‧源極/汲極層
114‧‧‧歐姆接觸金屬
120‧‧‧閘極
130‧‧‧介電層
135‧‧‧源極
145‧‧‧汲極
170‧‧‧磊晶堆疊

Claims (14)

  1. 一種三族氮化物(III-N)電晶體，包含：配置在一基板上方之一III-N半導體通道層；配置在該通道層上方之一III-N半導體障壁層，該障壁層具有一能帶隙，其大於該通道層之能帶隙；配置在該障壁層上方之一III-N半導體材料層；該III-N半導體材料層的一氧化層，配置在該III-N半導體材料層之一第一部分上；配置於該III-N半導體材料層之該氧化層上的一高介電值(high-k)閘極介電層；配置於該高介電值閘極介電層上的一閘極電極；及配置在該閘極電極的相對側上之III-N半導體源極區和汲極區，該源極區和汲極區直接地配置在該III-N半導體材料層之第二部分上。
  2. 如申請專利範圍第1項之III-N電晶體，其中該III-N半導體材料層包含該障壁層所缺少的一原子種類。
  3. 如申請專利範圍第2項之III-N電晶體，其中該原子種類係一p型摻物、In或Al其中至少一者。
  4. 如申請專利範圍第3項之III-N電晶體，其中該III-N半導體材料層為均勻地或以delta p摻雜成介於1e15至1e18cm-3且包含Ga。
  5. 如申請專利範圍第4項之III-N電晶體，其中該III-N半導體材料層主要係由p型GaN所組成，其中該障壁層包含 Al，且其中該通道層包含GaN。
  6. 如申請專利範圍第3項之III-N電晶體，其中該III-N半導體材料層包含In並且進一步包含選自於由一p型摻雜物和Al所組成的族群中至少一者。
  7. 如申請專利範圍第3項之III-N電晶體，其中該III-N半導體材料層為p型摻雜，包含Ga，包含In，且包含Al。
  8. 如申請專利範圍第7項之III-N電晶體，其中該III-N半導體材料層含有一GaN、InN和AlN的單體合金層。
  9. 一種形成三族氮化物(III-N)電晶體之方法，該方法包含：在一第一III-N半導體材料層中蝕刻一凹槽，該第一III-N半導體材料層直接地形成在不同於該第一III-N半導體材料層的一第二III-N半導體材料層上，其中該蝕刻終止且暴露在該凹槽的底部處之該第二III-N半導體材料層的一第一部份，且其中該第二III-N半導體材料層係形成於一III-N半導體障壁層的上方，該III-N半導體障壁層形成在一III-N半導體通道層上方，該III-N半導體通道層形成於一基板的上方；氧化經暴露之該第二III-N半導體材料層的該第一部份的至少一部份厚度以在該凹槽的底部處形成該第二III-N半導體材料層的一氧化層；在該第二III-N半導體材料層的該氧化層上形成一高介電值(high-k)閘極介電層；在該高介電值閘極介電層上形成一閘極電極；及 在該第一III-N半導體材料層內於該閘極電極的相對側上形成III-N半導體源極區和汲極區。
  10. 如申請專利範圍第9項之方法，其中氧化經暴露之該第二III-N半導體材料層的該第一部份包含使用一電漿氧化程序或一熱氧化程序。
  11. 如申請專利範圍第9項之方法，其中蝕刻該凹槽包含沿著該凹槽的一蝕刻前線光化學地氧化該第一III-N半導體材料層以形成一III-N氧化物；以及濕式化學蝕刻該III-N氧化物。
  12. 如申請專利範圍第11項之方法，其中光化學地氧化該第一III-N半導體材料層進一步包含以被該第一III-N半導體材料層吸收之一量子的雷射能照射該蝕刻前線，同時使該蝕刻前線沈浸在具有功函數大於該第一III-N半導體材料層之功函數的一電解質中。
  13. 如申請專利範圍第12項之方法，其中該第二III-N半導體材料層具有超過該雷射能的量子之一能帶隙，或具有大於該電解質的功函數之一功函數。
  14. 如申請專利範圍第12項之方法，其中該濕式蝕刻劑係為該電解質，且包含H3PO4，其中該第一III-N半導體材料層為n型GaN，且其中該第二III-N半導體材料層含有一p型摻雜物、In或Al其中至少一者。
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