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TW201817007A - 在ｉｉｉ－ｎ族材料結構的半極性面上形成肖特基二極體之技術 - Google Patents

在ｉｉｉ－ｎ族材料結構的半極性面上形成肖特基二極體之技術 Download PDF

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TW201817007A
TW201817007A TW106127642A TW106127642A TW201817007A TW 201817007 A TW201817007 A TW 201817007A TW 106127642 A TW106127642 A TW 106127642A TW 106127642 A TW106127642 A TW 106127642A TW 201817007 A TW201817007 A TW 201817007A
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sti
gate
substrate
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TW106127642A
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馬可 拉多撒福傑維克
山薩塔克 達斯古塔
漢威 陳
保羅 費雪
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美商英特爾股份有限公司
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Abstract

揭露了用於形成III族氮化物(III-N)材料結構的半極性平面上的肖特基二極體之技術。可以使用橫向磊晶過度生長(LEO)方案來形成其上可以形成肖特基二極體的III-N族材料結構。例如，用於形成III-N結構的LEO方案可以包含在半導體基板上形成淺溝槽隔離(STI)材料、將在該STI中的開口圖案化，並且在半導體基板上生長III-N材料以形成延伸穿過STI開口且在其之上的結構。可以僅使用單一STI開口來形成III-N結構，其中這樣的III-N結構具有STI層的頂面上的三角棱柱狀之形狀。進一步的處理可包含在III-N結構的半極性平面(或側壁)上形成閘極(例如，肖特基閘極)與連接在一起的源極/汲極區域，以形成雙端肖特基二極體。

Description

在III-N族材料結構的半極性面上形成肖特基二極體之技術
本發明係關於一種在III-N族材料結構的半極性平面上形成肖特基二極體之技術。
在無線通訊和電源管理的領域中，可以使用固態裝置實現各種部件。例如，在射頻(RF)通訊中，RF前端是用於天線和數位基頻系統之間電路的通用詞。該RF前端可包含多個部件，諸如功率放大器、低雜訊放大器，和電壓調節器。這種RF前端部件可以包含一或多個半導體裝置，如二極體和電晶體。二極體是雙端裝置，通常使得電流只在一個方向流動。半導體二極體有多種類型，如點接觸二極體、穿隧二極體、PIN二極體和接面二極體。接面二極體包含p-n二極體和肖特基二極體。p-n二極體是由p型半導體(具有大於電子濃度的電洞濃度)與n型 半導體(具有大於電洞濃度的電子濃度)的接面形成，因此命名為p-n二極體。肖特基二極體(也被稱為熱載子二極體)係藉由半導體與金屬或金屬合金的接面形成。
還存在多種不同的半導體電晶體裝置，如場效電晶體(FET)。FET是一種半導體裝置，其包含三個端子：閘極、源極和汲極。FET使用由閘極施加的電場來控制電荷載子(例如，電子或電洞)從源極流到汲極流經的通道的導電性。在電荷載子是電子的情況下，將FET稱為n通道裝置，並且在電荷載子是電洞的情況下，將FET稱為p通道裝置。一些FET具有稱為本體或基板的第四個端子，其可以被用於偏置電晶體。金屬氧化物半導體FET(MOSFET)在電晶體的閘極和本體之間配置有絕緣體，並且MOSFET通常用於放大或切換電子訊號。在某些情況下，例如，MOSFET包含位於閘極任一側的側壁間隔件(或所謂的閘極間隔件)，其可以幫助確定通道長度，並可幫助更換閘極程序。互補MOS(CMOS)結構使用p通道MOSFET(PMOS)和n通道MOSFET(NMOS)的組合，以實現邏輯閘和其它數位電路。
100‧‧‧方法
210‧‧‧基板
220‧‧‧淺溝槽隔離(STI)層
221‧‧‧開口
222‧‧‧開口
225‧‧‧頂面
230‧‧‧成核層
241‧‧‧第一III-N結構
242‧‧‧第二III-N結構
242'‧‧‧三角棱柱狀結構
242"‧‧‧三角棱柱狀結構
243‧‧‧第三III-N結構
245‧‧‧半極性平面
246‧‧‧極性平面
248‧‧‧平面間角度
250‧‧‧極化電荷感應層
251‧‧‧極化層
252‧‧‧極化層
255‧‧‧二維電子氣體(2DEG)組態
310‧‧‧基板
320‧‧‧STI層
330‧‧‧STI層
341‧‧‧III-N結構
350‧‧‧極化層
355‧‧‧2DEG組態
360‧‧‧閘極
362‧‧‧閘極接點
370‧‧‧接點
371‧‧‧接點
372‧‧‧接點
470‧‧‧替換S/D層
501A‧‧‧肖特基二極體
501B‧‧‧肖特基二極體
502‧‧‧電晶體
560‧‧‧S/D區域
570‧‧‧S/D接點
571‧‧‧S/D接點
580‧‧‧通道區域
590‧‧‧閘極
601‧‧‧肖特基二極體
602‧‧‧肖特基二極體
603‧‧‧肖特基二極體
700‧‧‧射頻(RF)電路
710‧‧‧核心電路部分
720‧‧‧靜電放電(ESD)保護電路部分
725‧‧‧肖特基二極體
730‧‧‧電源電壓(Vdd)
740‧‧‧訊號腳位
750‧‧‧接地
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
圖1顯示根據本發明的一些實施例形成包含形成在III-N族結構的一或多個半極性平面上的肖特基二極體的積體電路(IC)的方法。
圖2A至2D顯示根據本發明的實施例的當實現 圖1的方法時形成的範例IC結構，其包含形成多個III-N結構以及形成在該III-N結構上的極化層。注意，圖2A至2D是基板上的STI層的堆疊的剖視圖，和在其上形成的特徵。
圖2C'和2C"是根據一些實施例的圖2C的第二III-N結構的頂部的放大圖，顯示該第二III-N結構的頂部的替代形狀。
圖2D'是根據實施例的第三III-N結構和極化層的一部分的部分的放大圖，其顯示多層極化層。
圖3A-B顯示根據本發明的實施例的當實現圖1的方法來完成形成肖特基二極體裝置形成的範例IC結構的透視圖。請注意，圖3A的結構從類似於圖2D所示的結構繼續，以協助顯示圖1的方法的實施例。
圖4A至4D顯示根據本發明的另一實施例的當實現圖1的方法來完成形成肖特基二極體裝置形成的範例IC結構的透視圖。請注意，圖4A的結構從圖3A所示的結構繼續，以協助顯示圖1的方法的實施例。
圖5A至5B顯示根據本發明的一些實施例的包含形成在III-N結構和III-N電晶體的半極性平面上的肖特基二極體的範例IC結構的剖視圖。注意，圖5A至5B為基板上的STI層的堆疊的剖視圖，和在其上形成的特徵。
圖6顯示根據本發明的實施例的包含形成在III-N結構的半極性平面上的三個肖特基二極體的範例IC結構的俯視圖，其中所述三個肖特基二極體並聯地電連接。
圖7顯示根據本發明的實施例的包含核心電路部分和靜電放電(ESD)保護電路部分的範例射頻(RF)電路。
圖8顯示根據本發明的一些實施例的利用本文所揭露的IC結構和/或技術實現的計算系統例子。
藉由閱讀以下的詳細描述，結合本文所描述的附圖，將更容易理解現有實施例的這些和其它特徵。在附圖中，各圖中顯示的每個相同或幾乎相同的部件可以由相同的數字表示。為了清楚起見，並非每個部件都可以標註在每個附圖中。此外，如將理解的，附圖不一定按比例繪製或意於將所描述的實施例限制於所示的具體組態。例如，雖然一些附圖通常指示直線、直角和光滑表面，所揭露技術的實際實現可以具有不完美的直線和直角，並且鑑於製造程序的現實世界限制，一些特徵可能具有表面形貌或不平滑。更進一步地，在附圖中的一些特徵可以包含圖案化和/或陰影填充，這主要是提供來幫助在視覺上區分不同的特徵。簡而言之，附圖只是為了顯示範例結構。
【發明內容】及【實施方式】
揭露了用於形成III族氮化物(III-N)材料結構的半極性平面上的肖特基二極體之技術。將因本發明顯而易見的，在一些實施例中，可以使用橫向磊晶過度生長(LEO)方案來形成其上可以形成肖特基二極體的III-N族材料結構。在一些這樣的實施例中，例如，用於形成III-N 結構(例如，GaN結構)的LEO方案可以包含在半導體基板(例如，矽(Si)基板)上形成淺溝槽隔離(STI)材料，在STI中圖案化出開口，並且在半導體基板上生長III-N材料以形成延伸穿過STI開口且在其之上的結構。在一些實施例中，該技術可以包含僅使用單一STI開口來形成III-N結構，其中這樣的III-N結構具有STI層的頂面上的三角棱柱狀之形狀。在其它實施例中，該技術可包含使用多個相鄰STI開口形成合併的III-N結構，其中從所述多個相鄰STI開口生長的III-N材料合併在一起，以及其中這樣的合併的結構具有STI層的頂面上的梯形棱柱狀之形狀。該處理可以用類似於用於製造III-N電晶體的處理的方式繼續；然而，根據一些實施例，源極和汲極(S/D)區域連接在一起以形成雙端肖特基二極體(相對於三端電晶體)。所述技術使得S/D區域和閘極(例如，肖特基閘極)可在III-N結構的半極性平面上被形成。換句話說，且將因本發明顯而易見的，肖特基二極體可以形成在使用LEO處理形成的III-N結構的側壁上而不僅僅是將肖特基二極體形成為III-N結構的頂部上(或極性平面上)的平面結構。許多變異和組態將因本發明顯而易見。
總體概述
在RF應用的情境中，多個不同的半導體裝置被用來形成所包含的電路。例如，靜電放電(ESD)保護電路通常使用接近核心電路的兩個二極體。在RF應用的情 況下，例如，核心電路可以包含一或多個功率放大電晶體或低雜訊放大器電晶體。因此，對於這些RF電路希望能夠形成靠近電晶體的二極體，尤其是用於縮放目的。由於III-N材料對於這種應用的有益性質，III-氮化物族(III-N)半導體電晶體最近已經被用於RF應用。用於形成包括III-N材料電晶體的RF電路之二極體(更具體地，肖特基二極體)的一種方法，係將平面III-N電晶體(例如，氮化鎵(GaN)電晶體)的源極和汲極合併在一起或電連接。然而，希望以其它技術形成肖特基二極體，特別是在RF應用電路的情境中，諸如，例如，用於與非平面III-N電晶體裝置協同整合。
因此並且根據本發明的一或多個實施例，提供了用於在III-N族材料結構的半極性平面上形成肖特基二極體的技術。如本文所用，III-N族材料或III-N材料(或III-N)包含一或多個III族元素(例如，鋁、鎵、銦、硼、鉈)與氮的化合物。因此，本文所用的III-N材料包含但不限於氮化鎵(GaN)、氮化銦(InN)、氮化鋁(AlN)、氮化鋁銦(AlInN)、氮化鋁鎵(AlGaN)、氮化銦鎵(InGaN)和氮化鋁銦鎵(AlInGaN)。如將因本發明顯而易見的，在一些實施例中，橫向磊晶過度生長(LEO)方案可以被用於形成III-N族材料結構，肖特基二極體可接著形成在其上。在一些這樣的實施例中，例如，用於形成III-N結構(例如，GaN結構)的LEO方案可以包含在半導體基板(例如，矽(Si)基板)上形成淺溝槽隔 離(STI)材料、將該STI中的開口圖案化，並且在半導體基板上生長III-N材料，以形成延伸穿過STI開口且在其上的結構。在一些實施例中，該技術可以包含僅使用單一STI開口來形成III-N結構，其中這樣的III-N結構在STI層的頂面上具有三角棱柱狀之形狀。在其它實施例中，該技術可以包含使用多個相鄰STI開口來形成合併的III-N結構，其中從所述多個相鄰STI開口生長的III-N材料合併在一起，並且其中這樣的合併結構在STI層的頂面上具有梯形棱柱狀之形狀。如將在本文中更詳細描述的，當使用LEO處理從相鄰STI開口生長，III-N材料是否將合併在一起可以基於處理條件來控制，如STI開口的尺寸和/或相鄰STI開口之間的空間。
一旦III-N結構係使用LEO處理來形成，相對於III-N的材料具有較高帶隙的極化電荷感應層(例如，AlGaN層)能夠在III-N結構的半極性平面上形成以建立二維電子氣體(2DEG)組態。接著，源極和汲極(S/D)區域和閘極(例如，肖特基閘極)可以被形成，其中該S/D區域可以被電連接在一起，並且用於兩端肖特基二極體裝置的一個端子，而閘極可以用於另一端子。在一些實施例中，可以使用極化電荷感應層來形成S/D區域。在其它實施例中，極化電荷感應層可以從那些S/D區域中移除，並用再生長的n型III-N材料(例如，n型InGaN)取代，使得極化電荷感應層只存在於閘極之下且不存在於S/D區域之下。在任何情況下，本文提供的技術使得S/D區域和閘極 將在III-N結構的半極性平面上形成。換言之且將因本發明顯而易見的，肖特基二極體可以在使用LEO處理形成的III-N結構(其中這樣的III-N結構可以被認為是島結構)的側壁上形成，而不是將肖特基二極體形成為平面結構。
在一些實施例中，使用LEO形成的III-N結構的半極性平面可以藉由那些半極性平面的米勒-布拉菲(Miller-Bravais)指數來定義，其中這樣的米勒-布拉菲指數包含但不限於{11-22}、{10-11}、{10-13}、{10-1-3}、{1-101}和{10-1-1}。請注意，如本領域中已知的，(hkil)的使用表示由四個整數h、k、i和l表示的米勒-布拉菲系統中的晶格平面的系列，並且，{hkil}的使用表示藉由晶格的對稱性相等於(hkil)的所有平面的集合。米勒-布拉菲指數系統可用於六角形點陣系統，諸如用於GaN材料的結構。在一些實施例中，半極性平面可基於相對於極性c平面(例如，具有(0001)的米勒-布拉菲指數)和/或相對於STI層的頂面的傾角角度來定義，例如，其中該傾角角度相對於這些平面的一或兩者可以是在10度至80度或100度至170度的範圍。例如，使用具有{11-22}和{10-13}的米勒-布拉菲指數的特定半極性平面，傾角相對於c平面的對應角度分別是58.43和32.06度，以提供幾個範例。這種III-N結構的半極性平面可以對比於III-N結構的非極性平面，其通常相對於極性c平面和/或相對於STI層的頂面是在85度至95度的範圍內。在III-N結構中的兩個這樣的非極性平面的系列是a平面及m平面，a平面包含由 {11-20}的米勒-布拉菲指數所表示的平面，m平面包含由{10-10}的米勒-布拉菲指數所表示的平面。平坦表面(例如，極性c平面表面)通常更適合用於III-N電晶體的製造，因為相對較厚的極化電荷感應層可以在這種平坦表面上被形成(例如，相較於半極性平面)，由此使得具有相對較大電荷之2DEG組態的形成。然而，半極性平面可以適合於肖特基二極體的製造。因此，如將因本發明顯而易見的，缺乏c平面表面的III-N結構(諸如那些從單一STI開口(並且通常具有三角形棱柱狀之形狀)形成的)可用於肖特基二極體的形成。
本文提供的技術和結構的使用可使用如下列的工具來檢測：電子顯微鏡，包含掃描/透射電子顯微鏡(SEM/TEM)、掃描透射電子顯微鏡(STEM)和反射電子顯微鏡(REM)；組成映射；X射線晶體學或衍射(XRD)；能量分散X射線光譜(EDS)；二次離子質譜(SIMS)；飛行時間SIMS(ToF-SIMS)；原子探針成像或斷層掃描；局部電極原子探針(LEAP)技術；3D斷層掃描；或高解析度物理或化學分析，以列舉一些合適的範例分析工具。特別地，在一些實施例中，這樣的工具可以指示包含含有III-N族材料並使用橫向磊晶過度生長(LEO)處理來形成的結構的積體電路。這樣LEO處理可以藉由在基板上形成淺溝槽隔離(STI)層、在STI層中形成一或多個開口，以及在該基板上並從一或多個開口生長該III-N材料來進行。在一些實施例中，只有一個STI開口 可以用於III-N結構的生長，並且在一些這樣的實施例中，所得結構可以類似於在STI層的頂面上方的三角棱柱狀結構，因為III-N材料僅(或主要)從基板材料，而不是從STI材料生長。在一些實施例中，多個相鄰的STI開口可以被用於III-N結構的生長，並且在一些這樣的實施例中，III-N材料可以合併在一起以形成可以類似於STI層的頂面上的梯形棱柱狀結構的所得結構。在任何這樣的實施例中，所述結構包含那些本文中各種定義的半極性平面的側壁(通常為兩個)。使用III-N結構的側壁/半極性平面，肖特基二極體裝置可如本文中各種描述地形成。
在一些實施例中，本文所述的肖特基二極體可以在RF電路內檢測。例如，靜電放電(ESD)保護電路可以用如本文所述的兩個肖特基二極體來形成，其中ESD保護電路位置靠近於用於特定RF應用的核心電路(例如，其中核心電路包含一或多個功率放大器電晶體或低雜訊放大器電晶體)。由於二極體是使用與用於包含在核心電路中的III-N族電晶體的類似LEO處理形成的，肖特基二極體的位置可以靠近於核心電路。此外，IC足跡/區域的優點可以是從使用本文中所描述的肖特基二極體來完成(例如，相較於利用傳統的p-n二極體)，因為肖特基二極體可以靠近相關的核心電路被形成作為相同RF電路的一部分。此外，優點可以是由於包含在RF核心電路的III-N電晶體和如本文所述所包含的肖特基二極體之間的類似垂直尺寸(例如，相較於利用傳統的p-n二極體)來完成。又 進一步地，例如，處理優點可以是從使用本文中描述的肖特基二極體來完成，因為二極體可在用以形成形成在同一基板/晶圓/晶粒上的III-N族電晶體的同一處理期間被形成。更進一步地，在RF應用電路的情境中使用如本文所述的肖特基二極體提供增強的性質(例如，相較於利用傳統的Si p-n二極體)，因為肖特基二極體具有相對低的正向電壓需求，它們對於高頻RF應用是特別有用的，從而致使較高的切換速度和更好的系統效率。許多組態和變異將因本發明顯而易見。
架構與方法
圖1顯示根據本發明的一些實施例形成包含形成在III-N族結構的一或多個半極性平面上的肖特基二極體的積體電路(IC)的方法100。圖2A至2D、圖3A至3B和圖4A至4D顯示一種根據一些實施例的在執行圖1的方法100時形成的範例積體電路結構。如將因本發明顯而易見的，在一些實施例中，用於肖特基二極體形成的III-N族結構可以使用橫向磊晶過度生長(LEO)處理來生長。在一些這樣的實施例中，LEO處理可以包含，例如，在基板上形成淺溝槽隔離(STI)層與將該STI層圖案化以形成開口，其使得可對於基板存取，隨後在該基板上並從在該STI層中形成的開口生長III-N材料。在一些情況下，如將在本文中更詳細地描述的，可以在形成III-N結構之前，在基板上形成成核層，使得在最終結構中，該成核層係在該III-N結構 與該基板之間。LEO處理可以被用來解決將存在於該III-N結構中的缺陷，因為該結構的III-N材料從STI開口與STI層的上方生長出，致使任何包含的缺陷彎曲或形成在STI特徵上，留下適合於半導體裝置形成(例如，形成二極體、電晶體等)的III-N層的其餘部分。在這種情況下，由於III-N材料與III-N材料從中生長出來的基板材料之間的晶格失配，可能會出現缺陷。例如，在一些實施例中，III-N結構可以形成在Si基板(諸如本體Si晶圓)上，因為Si基板通常用於半導體裝置製造。
在一些實施例中，該技術可被用於協同整合肖特基二極體(形成在III-N族結構的半極性平面上)與在同一基板上的III-N族電晶體，例如用於射頻(RF)應用。例如，兩個肖特基二極體可以如本文所述被形成為用以保護核心RF電路的靜電放電(ESD)電路，其可包含一或多個功率放大器電晶體、低雜訊放大器電晶體，和/或其它合適的裝置。因此，能夠形成緊密接近的二極體和電晶體對於各種應用是有用的(諸如可以用本文所描述的技術來完成)，例如附加ESD的核心電路之用途。一或多個二極體與在同一基板上的一或多個電晶體的這種協同整合將在本文中參考圖5和6更詳細地進行描述。在一些實施例中，本文描述的技術可以用於利於不同尺寸的半導體裝置，如具有在微米(um)範圍內和/或在奈米(nm)範圍內的臨界尺寸的裝置(例如，形成在22、14、10、7、5或3奈米程序節點，或以外的)。
圖1的方法100包含在基板上形成110淺溝槽隔離(STI)層。圖2A顯示根據實施例STI層220係形成在基板210上的範例最終結構。注意，如可以基於附圖來理解，圖2A是基板上的STI層220的堆疊的橫截面圖。在一些實施例中，如可以基於本發明來理解，STI層220可藉由一或多個沉積程序，如化學氣相沉積(CVD)、原子層沉積(ALD)、分子束磊晶(MBE)和/或任何其它合適的程序來形成110。STI層220可以包含任何合適的絕緣材料，如一或多種介電質、氧化物(例如，二氧化矽)或氮化物(例如，氮化矽)。在一些實施例中，STI材料220可以基於基板210的材料和/或基於要在基板210上/之上形成的材料來選擇。例如，提供幾個範例，在Si基板210的情況下，可以選擇STI材料220為二氧化矽或氮化矽。在一些實施例中，STI層220可具有任何合適的厚度(在Z軸方向的尺寸)，如在20奈米至2微米範圍內的厚度，例如，或將因本發明顯而易見的任何其它合適的厚度。
在一些實施例中，基板210可以包含：本體基板，其包含IV族材料，如矽(Si)、鍺(Ge)、矽鍺，或碳化矽(SiC)和/或至少一個III-V族材料和/或藍寶石和/或將因本發明顯而易見的任何其它合適的材料；絕緣體上X(XOI)結構，其中X是上述材料之一(例如，IV族和/或III-V族和/或藍寶石)，而絕緣體材料是氧化物材料或介電材料或一些其它電絕緣材料；或頂層包含上述材料之一(例如，IV族和/或III-V族和/或藍寶石)的一些其它合 適的多層結構。注意，本文所用的IV族材料包含至少一種IV族元素(例如，碳、矽、鍺、錫、鉛)，舉例說明如Si、Ge、SiGe或SiC。注意，本文所用的III-V族材料包含至少一種III族元素(例如，鋁、鎵、銦、硼、鉈)和至少一種V族元素(例如氮、磷、砷、銻、鉍)，舉例說明如氮化鎵(GaN)、砷化鎵(GaAs)、氮化銦鎵(InGaN)和砷化銦鎵(InGaAs)。在一些實施例中，如將因本發明顯而易見的，基板210可以包含由<100>、<110>或<111>的米勒指數描述的表面結晶定向。在此範例實施例中，雖然為了便於說明，基板210顯示為具有類似於其它層的厚度(在Z軸方向的尺寸)，在某些情況下，基板210可以比其它層更厚許多，如具有在50至950微米範圍內的厚度，例如，或將因本發明顯而易見的任何其它合適的厚度。在一些實施例中，基板210可以用於一或多個其它IC裝置，如各種二極體(例如，發光二極體(LED)或雷射二極體)、各種電晶體(例如，MOSFET或TFET)、各種電容器(例如，MOSCAP)、各種微機電系統(MEMS)、各種奈米機電系統(NEMS)、各種感測器，或任何其它合適的半導體或IC裝置，其取決於最終用途或目標應用。因此，在一些實施例中，如將因本發明顯而易見的，本文描述的結構可以被包含在系統單晶片(SoC)應用。
根據實施例，圖1的方法100繼續於從圖2A的結構在STI層210中形成112一或多個開口以形成圖2B的所得範例結構。如圖2B所示，多個開口(具體為四個)形成 112，其中兩組相同或類似尺寸的兩個開口形成在此範例實施例中。第一組開口為在圖2B的結構的左側所示的開口221，其中每個開口具有W1的寬度(在X方向的尺寸)，並且其中開口由具有W2的寬度(在X方向的尺寸)的STI層220的一部分隔開。在一些實施例中，一或多個相鄰的開口221可在III-N族材料的LEO處理期間使用，以形成不與其它相鄰的開口合併在一起的單一島狀結構，如將在本文中更詳細描述的，其中這樣的結構在STI層220的頂面之上具有三角棱柱狀之形狀。在一些實施例中，開口221可以包含在100nm到1微米範圍的寬度W1，例如，或將因本發明顯而易見的一些其它合適的寬度。在一些實施例中，寬度W2可以在1至5微米的範圍內，例如，或將因本發明顯而易見的一些其它合適的寬度。在一些這樣的實施例中，在相鄰開口221之間具有大於1微米的寬度W2可以幫助從開口221生長的III-N族材料不合併在一起，例如，從而保持將被用於肖特基二極體的形成的材料的單一隔離島。
第二組開口是在圖2B的結構的右側所示的開口222，其中每個開口具有W3的寬度(在X方向的尺寸)，並且其中開口係由具有W4的寬度(在X方向的尺寸)的STI層220的一部分隔開。在一些實施例中，相鄰開口222可在III-N族材料的LEO處理期間使用，以形成合併的結構，其中如將因本發明顯而易見的，從至少兩個相鄰開口生長的III-N材料合併在一起，並且這樣的合併結構在 STI層220的頂面之上具有梯形棱柱狀之形狀。在一些實施例中，開口222可以包含在100至500奈米範圍的寬度W3，例如，或將因本發明顯而易見的一些其它合適的寬度。在一些實施例中，寬度W4可以在100奈米至1微米的範圍內，例如，或將因本發明顯而易見的一些其它合適的寬度。在一些這樣的實施例中，例如，在相鄰開口222之間具有小於1微米的寬度W4可以幫助從開口222生長的III-N族材料合併在一起，其中合併在一起的III-N結構可以包含頂面平面(例如，其在極性c平面中)。例如，如將因本發明顯而易見的，使用相鄰開口(例如，開口222)形成的合併在一起的III-N結構可以被用來形成肖特基二極體和/或電晶體。注意，儘管只有兩個相鄰的開口222將在此範例實施例中被用來說明在LEO處理期間形成的合併在一起的III-N結構，任何數量的開口可以被使用，如3、4、5、6、7、8、9、10或更多。
根據一個實施例，圖1的方法100繼續於使用LEO處理從圖2B的結構中的STI開口221、222形成114一或多個III-N族結構以形成圖2C的範例所得結構。III-N結構在本文中被稱為這樣，因為它們各包含III-N族半導體材料。如圖2C中所示，三個III-N結構形成114，其包含第一III-N結構241(最左邊的結構)、第二III-N結構242(中間的結構)、和第三III-N結構3(最右邊的結構)。為了便於描述，每個結構的識別數字的最後一個數字與結構的編號相同。三個III-N結構241、242和243使用橫向磊晶過 度生長(LEO)處理來形成，由此，III-N材料係在開口221和222中穿過STI層220沉積在基板210上，使得III-N材料能夠在STI層220的頂面之上生長以形成所示的結構。在一些實施例中，III-N結構241、242和243可使用金屬有機化學氣相沉積(MOCVD)、分子束磊晶(MBE)化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)和/或如將因本發明顯而易見的任何其它合適的程序來形成。
在此範例實施例中，成核層230在沉積結構241、242和243的主要III-N材料之前被形成。因此，在此範例實施例中，III-N結構241、242和243係形成在成核層230上和基板210之上。然而，成核層230是可選的，但在其存在的實施例中(如在圖2C的實施例中)，其可以被包含用以，例如，改善生長條件和/或防止隨後沉積的III-N材料與基板材料以不希望的方式反應。在一些這樣的實施例中，例如，當成核層存在時，其可包含III-V或III-N材料，諸如AlN或低溫GaN層(例如，磊晶地在攝氏700至950度的溫度範圍內生長)。在一些實施例中，當成核層存在時，其可以具有任何合適的厚度(在Z軸方向的尺寸)，如10nm至2微米(例如，20奈米至1微米)的厚度，或將因本發明顯而易見的任何其它合適的厚度。注意，在成核層230不存在的一些實施例中，例如，III-N結構241、242和243可以直接形成在基板210上。
在一些實施例中，III-N結構241、242和243可 以包含任何合適的III-N材料，如GaN或InGaN或如將因本發明顯而易見的任何其它合適的III-N族半導體材料。如前述，如本文所使用的III-N材料包含具有氮氣的一或多個III族元素(例如，鋁、鎵和/或銦)的化合物。因此，如各種本文所用的III-N材料包含但不限於GaN、InN、AlN、AlInN、AlGaN、InGaN和AlInGaN。在一些實施例中，例如，GaN因為它的寬帶隙、高臨界崩潰電場和高電子飽和，其可特別適合於III-N結構241、242和243。例如，採用GaN作為III-N結構241、242和243的材料的實施例可以特別適合於高電壓和高頻率的應用，如在RF電路的情境中(例如，舉一些範例性裝置而言，包含肖特基二極體、功率放大器電晶體和低雜訊放大器電晶體)。在一些實施例中，III-N結構241、242和243可以具有包含複數個III-N材料的多層結構。在一些實施例中，III-N結構241、242和243可以或可以不包含在層的至少一部分的一或多種材料的漸層含量(例如，增加和/或減少)。在一些實施例中，III-N結構241、242和243可以用另一種材料來摻雜，例如，如用一或多種合適的p型或n型摻雜物。在一些實施例中，III-N結構241、242和243可以被形成為具有20奈米和2微米之間的厚度(在Z軸方向的尺寸)，或如將因本發明顯而易見的任何其它合適的厚度。注意，例如，III-N結構241、242和243的厚度可作為基板210之上、STI層210之上或成核層230(如果存在的話)之上的厚度來測量。
如可以基於本發明理解的，所有的III-N結構 241、242和243可能已經在同一時間經由LEO處理被形成。雖然顯示具有相對類似的厚度或高度的三種結構(在Z軸方向的尺寸)，本發明並不打算如此限制，並且在實踐中該結構可以不具有這樣的條件，尤其是所有三個結構係在相同的LEO處理方案期間被形成。例如，在一些這樣的情況下，結構241和242可以生長為比結構243更高或更短。還要注意的是，儘管III-N材料沒有顯示為獨立地形成在STI層220上(例如，III-N材料只在III-N材料溢出到STI層220的部分上或在其中兩個相鄰的開口之間的STI 220部分上合併在一起的STI層220上)，在某些情況下，III-N材料可以(至少部分地)在STI層220上生長。然而，在III-N結構241、242和243的形成期間，在STI層220上直接生長的這種III-N材料通常將是特別低品質和/或具有實際停留在STI材料上(例如，低黏著係數)的低可能性，使得如果需要的話，其可以很容易地被清除掉或被移除。
如可以基於本發明理解的，III-N結構241、242和243各包含半極性平面245，如將在本文更詳細地描述的，其中的一或多個可以被用來有效地形成肖特基二極體。換句話說，半極性平面245是使用LEO處理形成的III-N結構241、242和243的側壁。此外，如也將在本文更詳細描述的，III-N結構243包含可以在一些實施例中用以有效地形成電晶體的極性平面246。在一些實施例中，III-N結構241、242和243的半極性平面245可以由那些半極性平面的米勒-布拉菲指數來定義，其中這樣的米勒-布拉菲指標 包含但不限於{11-22}、{10-11}、{10-13}、{10-1-3}、{1-101}和{10-1-1}。米勒-布拉菲指數系統可用於六角形點陣系統，諸如用於GaN材料的結構。請注意，如本領域中已知的，(hkil)的使用表示由四個整數h、k、i和l表示的米勒-布拉菲系統中的晶格平面的系列，並且{hkil}的使用表示藉由晶格的對稱性相等於(hkil)的所有平面的集合。因此，為了提供範例，{10-11}包含(10-11)與其等同物。在一些實施例中，半極性平面245可基於相對於極性c平面的平面間角度(例如，具有(0001)或(000-1)的米勒-布拉菲指數)和/或相對於STI層的頂面(表示為225)來定義，例如，其中該平面間角度可以是在15至80度的範圍。例如，為了提供幾個範例，使用具有(11-22)和(10-13)的米勒-布拉菲指數的特定半極性平面，則相對於c平面的對應平面間角度分別為58.43和32.06度。此外，平面間角度248被顯示在圖2C中，其中角度係在STI層220的頂面與III-N結構243的半極性平面245之間，其中角度均大約為75度，並且因此，例如，半極性平面可以具有(10-1-2)的米勒-布拉菲指數。
需要注意的是，對於15到80度的平面間範圍的目的，平面間角度為被比較的兩個平面之間的最小角度。例如，雖然平面間角度在III-N結構243的左半極性平面245與STI層220的頂面之間也可以被認為是約為105度，大約75度的較小角度應被用來確定平面間角度是否在15至80度的範圍內。還要注意的是，雖然半極性平面245(例 如，結構241、242和243的)在本文中統稱，它們不必全部具有相同的米勒-布拉菲指數或相對於極性c平面的傾斜角(或相對於STI層的頂面的傾斜角)。例如，對於諸如具有兩個半極性平面245(每個結構的兩個側面)的241和242的III-N結構，這兩個半極性平面不必是相等的。此外，在同一基板上的從III-N結構到III-N結構的半極性平面的傾斜角可能會因變量而不同，如它們生長的STI層中的開口的尺寸、生長條件等。
III-N結構241、242和243的半極性平面245可以被對比於III-N結構的非極性平面，其通常相對於極性c平面和/或相對於STI層的頂面在85至95度的範圍內。在III-N結構中的非極性平面的兩個這樣的系列是a平面，其包含由{11-20}的米勒-布拉菲指數表示的平面，以及m平面，其包含由{10-10}的米勒-布拉菲指數表示的平面。如先前所述，平面表面(例如，極性c平面的表面)通常更適合用於III-N電晶體的製造，當相對較厚的極化電荷感應層可以在這樣的平面表面上形成(例如，相較於半極性平面)，從而使得具有相對較大的電荷的2DEG配置的形成。例如，這種平面或極性平面可以是大約平行於STI層220的頂面。然而，半極性平面可以是適合於肖特基二極體的製造。因此，將因本發明顯而易見的，缺乏平面表面(或極性c平面表面)的III-N結構，如那些從單一STI開口形成的(例如，III-N的結構241和242)，可用於肖特基二極體的形成。
如圖2C所示，使用LEO處理從在STI層220中的一個開口形成的III-N結構(在此範例實施例中的結構241和242)在STI層220的頂面上方(其中頂面被指示為225)具有三角棱柱狀之形狀。請注意，這在圖2C的橫截面圖中被顯示為三角形之形狀(三角棱柱狀之形狀可以在圖3A中更好地觀察)。然而，具有其它形狀的III-N的結構可以基於LEO處理情況而僅使用在STI層的單一開口來形成。例如，在一些實施例中，結構241和242的三角棱柱狀之形狀的頂部不必像在圖2C中所示的範例形狀來到尖銳或成角度的頂點/角落。皆為第二III-N結構242的頂部的放大圖的圖2C'和2C"顯示可在LEO處理期間從單一STI開口形成的三角棱柱狀之形狀的頂部兩個替代形狀。如圖2C'所示，替代的三角棱柱狀結構242'具有圓角的或彎曲的頂部頂點/拐角，並且如圖2C"所示，替代的三角棱柱狀結構242"具有平的或平台狀的頂部頂部頂點/拐角。例如，形狀的變化也可以發生在III-N結構的側壁的底部，因為III-N材料可在這些位置累積。使用LEO處理形成的III-N結構的形狀和尺寸的許多變化可能會發生，並且本發明不意於被限制於任何特定的形狀或尺寸，除非另有說明。
根據實施例，圖1的方法100繼續於在圖2C的III-N結構的半極性平面245上形成116極化電荷感應層250，以形成圖2D的所得範例結構。在一些實施例中，極化電荷感應層250可使用任何合適的技術來形成116，如任何前面提到的沉積程序(例如，MOCVD、MBE、CVD、 ALD、PVD)，和/或將因本發明顯而易見的任何其它合適的程序。在一些實施例中，極化電荷感應層250可以包含任何合適的材料，如一或多個III-V材料，並且在一些實施例中，更具體地，例如，一或多個III-N材料。在一些實施例中，極化電荷感應層250可以包含鋁，使得該層包含例如AlN、AlGaN、AlInN和AlInGaN中的至少一個。在此範例實施例中，極化電荷感應層250係在III-N結構241、242和243上形成，其可以被用以形成具有底層III-N結構的二維電子氣體(2DEG)組態255。因此，極化電荷感應層包含具有比底層III-N結構的材料高的帶隙的材料。例如，在一些實施例中，III-N結構241、242和243可以包含GaN，並且例如，極化電荷感應層250可包含AlN和/或AlGaN。注意，這樣致使2DEG組態的方案可被稱為極化摻雜，因此極化電荷感應層250在本文中可以被稱作極化層。也需注意，如圖2D所示，在III-N結構241、242和243中，2DEG組態255是用虛線來表示。
在一些實施例中，極化電荷感應層250可具有包含多種III-V族材料的多層結構。例如，如圖所示，圖2D'是第三III-N結構243的部分和顯示包含層251和252的多層極化層250的極化電荷感應層250的放大圖。在極化層是多層結構的這種實施例中，例如，層251可以包含AlN，而層252可以包含AlGaN。在一些實施例中，極化電荷感應層250可以或可以不包含將在該層的至少一部分中的一或多種材料的漸層含量(例如，增加和/或減少)。在一些 實施例中，極化電荷感應層250可以具有0.1至100奈米的厚度(在Z軸方向的尺寸)(例如，0.5至5奈米)，或者如將因本發明顯而易見的任何其它合適的厚度。在極化電荷感應層250具有多層結構(例如，如圖2D'所示的包含層251和252)的實施例中，最靠近底層III-N結構的層(諸如層251)可以比多層結構中的其它層(諸如層252)相對較薄。如先前所描述的，較厚的極化電荷感應層可以是能夠形成在平面上，如在圖2D中所示，諸如III-N結構243的極性平面246(相對於半極性平面245)。這種相對較厚的極化層被期望用於電晶體製造。然而，能夠用以形成在III-N結構241、242和243上的半極性平面245的極化電荷感應層250是適合於肖特基二極體製造，從而使得肖特基二極體使用在LEO處理期間從單一STI開口形成的III-N結構(諸如III-N結構241和242)來形成。
根據一些實施例，圖1的方法100可以繼續於從將要用作源極和汲極(S/D)區域的區域選擇性地移除118極化電荷感應層，並且再生長S/D區域材料(諸如n型III-N材料)。這樣的可選程序將在下面參照圖4A至4D更詳細地描述。然而，無論可選程序118是否進行(它不必是)，圖1的方法100繼續於完成120肖特基二極體形成，包含形成閘極(例如，肖特基閘極)與接合在一起(或以其它方式電連接)的S/D區域。為了便於說明，圖3A至3B和4A至4D的範例結構是從使用LEO處理的單一STI開口形成的單一III-N結構的視圖，並且更具體地，類似於本文中 所描述的III-N結構241的III-N結構341。此外，圖3A至3B和4A至4D的範例結構包含與圖2D的範例結構相似的特徵，不同之處在於該特徵被從200多重新編號到300多。例如，基板210被重新編號為基板310、STI層220重新編號為STI層330，依此類推。因此，先前關於圖2A至2D中顯示特徵的相關描述同樣適用於在圖3A中所示的特徵。此外，為了便於描述，只有一個III-N結構顯示於圖3A中，其為III-N結構341(如先前所描述，類似於III-N結構241)。如可以在圖3A看出的，正如III-N結構241在STI層的頂面上方具有三角棱柱狀之形狀，III-N結構341在STI層的頂面上方也具有三角棱柱狀之形狀。
根據實施例，繼續於圖3A，並且沒有已經執行可選的程序118，圖1的方法100包含藉由形成閘極360、源極接點370和汲極接點371，並藉由S/D連接接點372將S/D區域370和371接合在一起(與電連接)來完成120肖特基二極體形成。在這種方式中，肖特基二極體是包含閘極360的第一端子(在閘極接點362處)和在S/D連接接點372處的接合在一起的S/D接點370和371的第二端子的雙端半導體裝置。要注意的是，如可基於本發明理解的，在形成最終的裝置是肖特基二極體的實施例中，閘極360是肖特基閘極(從而形成肖特基勢壘)。特徵360、362、370、371和372的形成可以使用任何合適的技術來進行，諸如使用本文所述的沉積程序中的一或多種(例如，CVD、ALD、MBE)和/或將因本發明顯而易見的任何其它合適 的程序。需要注意的是，在一些實施例中，特徵360、362、370、371和372不需要以任何特定的順序來形成。儘管在一些實施例中，特徵370和371可以與形成特徵372同時或在其之前形成。此外，在一些實施例中，特徵360可以與形成特徵362同時或在其之前形成。許多製造變異將因本發明顯而易見的。
回想一下，在此範例實施例中，極化層350沒有從S/D區域移除，使得其呈現在圖3B的範例結構中的S/D區域370和371之下，並且更具體地，在此範例實施例中，S/D區域370和371被形成於極化層350上，該極化層350形成於III-N結構341的半極性平面上。因此，在此範例實施例中，2DEG組態355存在於S/D接點370和371之下，並作為該結構的源極和汲極區。換句話說，在此範例實施例中，當接點370是在III-N結構341的源極區上方，源極接點370限定了源極區，並且當接點371是在III-N結構341的汲極區上方，汲極接點371限定了汲極區。也可以理解的是，極化層350可以存在於閘極360(例如，肖特基閘極)之下，並且更具體地，在此實施例中，閘極360係形成在極化層350上，該極化層350形成於III-N結構341的半極性平面上。注意，在此範例實施例中，該S/D區域可以包含具體地表示為370和371的特徵，以及極化層350的部分和特徵370和371之下的III-N結構341。無論如何，如可基於本發明理解的，特徵370和371限定了(或至少有助於限定)將接合在一起的S/D區域(或以其它方式電連接)將 被用作肖特基二極體的一個端子。可以進一步理解的是，S/D區域(無論是特徵370和371和/或特徵370和371之下的部分)係相鄰於閘極360的兩個側面(儘管該S/D區域不需要直接相鄰)，並且具體地，在此實施例中，如圖3B所示，鄰近於閘極360的相對側。
在一些實施例中，S/D接點370和371與S/D連接接點372可以包含任何合適的材料，諸如導電材料，諸如金屬或金屬合金(例如，鋁、鎢、銀、鎳-鉑或鎳-鋁)。在一些實施例中，接點370、371和/或372可包含電阻還原金屬和接點插塞金屬，或者只是接點插塞，其取決於最終用途或目標應用。範例接點電阻降低金屬包含銀、鎳、鋁、鈦、金、金-鍺、鎳-鉑或鎳鋁，和/或其它這樣的電阻降低金屬或合金。接點插塞金屬可以包含，例如，鋁、銀、鎳、鉑、鈦或鎢，或其合金，儘管任何合適的導電接點金屬或合金都可以使用，其取決於最終用途或目標應用。在一些實施例中，如果需要的話，額外的層可以存在於接點區370、371和/或372中，如黏附層(例如，氮化鈦)和/或襯墊或阻擋層(例如，氮化鉭)。此外，在一些實施例中，接點370、371和/或372可以具有包含多種材料的多層結構。在一些實施例中，接點370、371和/或372可以或可以不包含一或多種特徵中的至少一部分中的一或多種材料的漸層含量(例如，增加和/或減少)。注意，在此範例實施例中，S/D接點370和371藉由合併的S/D接點372被聯結或連接在一起，其中該合併的接點主要(或完 全)是在STI層320上形成；然而，本發明並非意於被如此侷限。也請注意，如圖3B所示，S/D接點370和371不需要在S/D連接接點372處被合併或結合在一起。例如，在一些實施例中，S/D接點370和371可以從上方或以某種其它合適的方式被合併，並且在一些這樣的實施例中，S/D連接接點特徵372不需要存在。
在一些實施例中，閘極360和閘極接點362可以包含任何合適的材料，諸如多晶矽、氮化矽、碳化矽或各種合適的金屬或金屬合金，諸如，例如，鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)、氮化鈦(TiN)或氮化鉭(TaN)。回想一下，在一些實施例中，因為閘極360正用於肖特基二極體，它可以是肖特基閘極，並因此包含肖特基勢壘的特性。在一些實施例中，閘極360和/或閘極接點372可以具有包含多種材料的多層結構。在一些實施例中，閘極360和/或閘極接點372可以或可以不包含一或兩種特徵中的至少一部分中的一或多種材料的漸層含量(例如，增加和/或減少)。注意，在此範例實施例中，閘極接點362主要(或完全)形成在STI層320上；然而，本發明並非意於被如此侷限。也請注意，如圖3B所示，閘極接點362不需要與閘極360合併。例如，在一些實施例中，兩個特徵360和362可以用其它方式電連接。還值得注意的是，在一些實施例中，例如，閘極360可從上方接觸，因此不需要包含閘極接點特徵362。
根據實施例，繼續於圖3A，且有執行可選的 程序118，圖1的方法100包含形成閘極360以建立閘極區域，並且也在閘極360的任一側上建立源極和汲極區，從而形成圖4A的所得範例結構。如也可以在圖4中所見，閘極接點362也被形成在圖3A的結構上。此實施例中，可選程序118繼續於從源極和汲極區移除極化電荷感應層350，以形成圖4B的所得範例結構。極化層350的移除可以使用任何合適的技術來進行，諸如，例如，在曝光區域將極化層350蝕刻。如可在圖4B中所見，閘極360可能已經在這樣的蝕刻程序中操作為掩模，從而使得極化層350如圖所示基本上保留在閘極360下。極化層350的移除暴露在閘極360兩側的III-N結構341。此外，在此實施例中，2DEG組態355不再存在於極化層350被移除的位置；然而，它將仍然存在於，例如，閘極360下的位置。
在此實施例中，根據實施例，可選程序118繼續於在將被用於該結構的源極和汲極的位置中形成替換源極/汲極(S/D)材料470，以形成圖4C的範例結構。替換S/D層470可以使用任何合適的技術來形成，諸如本文中描述的一或多種沉積程序(例如，MOCVD、MBE、CVD、ALD、PVD)，和/或將因本發明顯而易見的任何其它合適的程序。例如，在一些實施例中，替換S/D層470可藉由例如可選的圖案化/掩蔽/微影/蝕刻的任何組合來沉積/生長/再生長替換S/D層470來形成。注意，替換S/D層470，被稱為替換材料，因為它將替換也可以用於源極和汲極的極化層350(例如，如參照圖3B討論的)。然而，這樣的替換 指定不意於是限制性的。參照圖4B的結構，替換S/D層470可以僅生長(或有效地生長)於III-N結構341的暴露表面上，使得S/D層可能不會生長或可能以低品質的方式生長在STI層320表面與特徵360和362的表面上。然而，在圖4C中，替換S/D層470的材料被顯示為只出現在III-N結構341上(例如，其僅生長或主要生長在結構341的III-N材料上)。當III-N材料不會在其它地方(例如，在320、360和/或362上)生長時，如果需要，它可以容易地被清潔或以其它方式移除。
在一些實施例中，替換S/D層470可以包含任何合適的材料，諸如III-V材料、III-N材料和/或將因本發明顯而易見的任何其它合適的材料。此外，在一些實施例中，替換S/D層470可以，例如，使用任何合適的摻雜技術用n型或p型的方式來摻雜。在範例實施例中，替換S/D層470包含銦和氮(例如，InN和/或InGaN)，並且以n型方式來摻雜(例如，使用Si、Se和/或Te)。此外，在這樣的範例實施例中，替換S/D層可以包含這樣的n型雜質摻雜，例如，以每立方公分約2E20的量。在一些實施例中，替換S/D層470可以具有包含多種材料的多層結構。在一些實施例中，替換S/D層470可以或可以不包含在層的至少一部分的一或多種材料的漸層含量(例如，增加和/或減少)。注意，儘管在此範例實施例中意於是源極和汲極區域的兩個區域包含相同的替換層470，但在其它實施例中，例如，源極區域可以包含與汲極區域不同的材料。
在替換S/D層470已經被生長以形成圖4C的範例結構之後，圖1的方法100可以繼續於完成120肖特基二極體形成，包含形成閘極360(例如，肖特基閘極)和連接的S/D以形成圖4D的所得範例結構。關於程序120的先前相關描述在這裡同樣適用，並且關於特徵370、371、372、360和362，其關於圖3B被描述。請注意，圖4D和圖3B的結構之間的主要區別在於，在圖3B的結構中，極化層350是存在於S/D接點370和371之下，由此形成具有底層III-N結構341的2DEG配置，而在圖4D的結構中，極化層350被移除，並用替換S/D層470取代，使得在此範例實施例中，極化層350不存在於S/D接點370和371之下。在圖4D的結構中，替換S/D層470可以是雜質摻雜的(例如，用合適的n型摻雜物)，以調節其電性質，特別是在2DEG配置由於在那些位置移除極化層350而丟失之處。也請注意，在圖3B和4D的兩個實施例中，極化層350保持在閘極360之下。
如可以基於本發明理解的，圖3B和4D的結構皆可以有效地被利用作肖特基二極體。如也可以理解的，本發明並非意於被限定於形成使用在LEO處理期間從單一STI開口形成的III-N結構來形成肖特基二極體。例如，在一些實施例中，本文描述的技術(例如，使用圖1的方法100)可以被用來使用在LEO處理期間從多個相鄰STI開口形成的III-N結構來形成肖特基二極體。例如，在這種實施例中，圖2D的III-N結構243可以用於形成肖特基二極體， 其中該結構的半極性平面245可用於形成裝置。在這樣的範例實施例中，特徵370、371和360也可跨越III-N結構243的頂部極性平面246，其中那些特徵係在結構243的半極性平面245兩者之上。使用III-N結構的一或多個側壁和/或半極性平面形成肖特基二極體的許多變化和組態將因本發明而顯而易見。
圖5A至5B顯示根據本發明的一些實施例包含形成在III-N結構的半極性平面和III-N電晶體上的肖特基二極體的範例IC結構的剖面圖。圖5A的範例結構結合來自圖2D和圖3B的範例結構的特徵來說明肖特基二極體如何能靠近於用於多種應用的III-N電晶體來形成。此外，圖5B的範例結構結合來自圖2D和圖4D的範例結構的特徵來說明肖特基二極體如何能靠近於用於多種應用的III-N電晶體來形成。圖5A至5B的視圖是類似於圖2D的，不同的是為了便於描述僅顯示III-N結構242和243。因此，在圖5A至5B中的特徵(例如，基板210、STI層220、成核層230，依此類推)的先前相關描述也同樣適用於圖5A至5B的結構。如可以基於本發明理解的，圖5A中的III-N結構242使用在圖3B的結構的類似技術被形成為肖特基二極體501A裝置(例如，極化層251/252存在於S/D接點370、371和III-N結構242之間)。此外，如也可以基於本發明理解的，圖5B中的III-N結構242使用在圖4D的結構的類似技術被形成為肖特基二極體501B裝置(例如，極化層250或251/252不存在於S/D接點370、371和III-N結構242之間， 但被移除，並以替換S/D層470取代)。需要注意的是，肖特基二極體501A和501B係使用先前使用單一STI開口形成的III-N結構242來形成，因此，在圖5A至5B的橫截面圖中，如這些範例實施例中所示，該III-N結構242在STI層220的頂面上具有大致三角形之形狀。
參考使用III-N結構243形成的電晶體502，其為圖5A至5B的IC結構的右側的裝置，完成電晶體裝置的處理可包含可以基於本發明理解的任何合適技術。例如，在一些實施例中，電晶體502可以藉由繼續於圖2D的結構(並且具體地使用包含層251和252的多層極化層250)來形成，移除在結構的兩側上的極化層251/252和III-N結構243的部分，並且形成(或生長或再生長)S/D區域560的材料，接著形成S/D接點570和571，並且也移除極化層252的一部分，並且形成閘極590以形成圖5A至5B的範例電晶體結構502。在一些實施例中，電晶體502的製造的一或多個部分可以在肖特基二極體501A或501B的處理期間進行。例如，在範例實施例中，當生長替換S/D層470以形成肖特基二極體501B時，相同的材料可以被同時生長用於電晶體502的S/D區域560。為了提供另一個範例，相同的金屬或金屬合金(或其它導電材料)可被用於501A/501B的閘極360(其可以是肖特基閘極)和電晶體502的閘極590兩者，並且因此，它們可以被同時處理。為了提供另一個範例，相同的金屬或金屬合金(或其它導電材料)可被用於501A/501B的S/D接點370、371和電晶體502的S/D接點 570、571兩者。因此，可以從如本文所述的利用用於多種應用的III-N電晶體來形成肖特基二極體來獲得大量處理的效率。如此，電晶體502可以被用於各種目的(例如，各種RF應用)，諸如功率放大器電晶體、低雜訊放大器電晶體，或將因本發明顯而易見的任何其它合適的目的。
在一些實施例中，電晶體502的S/D區域560可以包含任何合適的材料並使用任何合適的技術來形成，諸如，例如，如本文中參考替換S/D層470所描述的類似材料和處理技術。在一些實施例中，電晶體502的S/D接點570和571可以包含任何合適的材料並使用任何合適的技術來形成，諸如，例如，如本文中參考S/D接點370和371所描述的類似材料和處理技術。
在一些實施例中，電晶體502的閘極590可使用任何合適的技術來形成，諸如移除極化層250的一部分(例如，在圖5A至5B的範例情況中，多層極化層250的極化層252)以接著使得閘極堆疊的形成。需注意的是，如圖所示，閘極590限定了通道區域580並且在通道區域580上方。也需注意的是，在此範例情況下，極化層252的移除導致2DEG配置不存在於在閘極590之下的III-N結構243的部分。在一些實施例中，閘極堆疊可包含閘極590之下的閘極介電層(未顯示)。在一些實施例中，閘極介電層可包含二氧化矽和/或高k介電材料，或任何其它合適的閘極介電材料。範例高k介電材料包含，例如，氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化 鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭和鈮酸鉛鋅，僅舉一些範例。在一些實施例中，當使用高k材料時，例如，退火程序可以在閘極介電層上進行以提高其品質。
在一些實施例中，電晶體502的閘極590可以包含任何合適的材料，諸如，例如，本文參照閘極360描述的材料。關於閘極360的先前相關描述是同樣地與閘極590相關。在一些實施例中，例如，一或多個材料層可以在閘極介電層和閘極590之間形成，以增加兩個特徵之間的介面品質和/或改善兩個特徵之間的電特性。例如，這種中間層可包含一或多個功函數材料層。在一些實施例中，閘極介電層和/或閘極590可以包含二或多個材料層的多層結構。在一些實施例中，閘極介電層和/或閘極590可以包含在層的至少一部分的一或多種材料的漸層含量(例如，增加和/或減少)。眾多閘極堆疊組態將因本發明顯而易見的，並且本發明不意於限於任何特定的組態，除非另有說明。在一些實施例中，間隔材料(未顯示)可存在於閘極590的任一側上，並且這樣的間隔材料包含任何適合的材料，諸如，例如，介電材料、氧化物材料(例如，氧化矽)和/或氮化物材料(例如，氮化矽)。可以執行額外的合適處理，諸如後端或後段(BEOL)處理，以如所希望的形成一或多個金屬化層和/或將裝置501A/501B、502互連。
可以形成電晶體502以具有任何合適的電晶體 幾何和組態，包含但不限於場效電晶體(FET)、金屬氧化物半導體FET(MOSFET)、高電子遷移率電晶體(HEMT)、穿隧FET(TFET)、平面電晶體組態、雙閘極電晶體組態、鰭式電晶體組態(例如，鰭式FET、三閘極)，以及奈米線(或奈米帶或閘極全環繞)電晶體組態。此外，電晶體502可以是p型電晶體裝置(例如，p-MOS或p-TFET)和/或n型電晶體裝置(例如，n-MOS或n-TFET)，其取決於具體組態。例如，在範例實施例中，電晶體502是n-MOS裝置。此外，該技術可用於將本文所述的肖特基二極體與互補電晶體式裝置整合，諸如，例如，互補MOS(CMOS)或互補TFET(CTFET)裝置，或少數單一電子量子電晶體裝置。被用來與和/或形成在本文所述的肖特基二極體的相同基板上的電晶體或電晶體式裝置的眾多變化和組態將因本發明而顯而易見。
圖6顯示根據本發明的實施例的包含形成在III-N結構的半極性平面上的三個肖特基二極體的範例IC結構的俯視圖，其中所述三個肖特基二極體並聯地電連接。肖特基二極體可被並聯配置(或串聯)以實現給定電路所需的電特性，例如，如，以解決二極體組態可以處理的電流量。在此範例實施例中，三個肖特基二極體601、602和603可已使用本文描述的技術來形成，諸如使用圖1的方法100。為了說明的目的，使用方法100，如在圖6中顯示的，當執行程序120時，閘極360和S/D接點370與371可以形成在多個肖特基二極體上將它們並聯連接。在此，三個 肖特基二極體601、602和603是並聯地電連接；然而，可根據需要電連接任何數量(並聯或串聯)(例如，2、3、4、5，或更多)。
圖7顯示根據本發明的實施例的包含核心電路部分710和靜電放電(ESD)保護電路部分720的範例射頻(RF)電路700。在RF應用的情況下，ESD保護電路是很重要的，用來幫助核心電路避免靜電放電。這樣的ESD保護電路通常包含電連接到核心電路的兩個二極體，其在RF應用的情況下可能包含一或多個功率放大器(PA)電晶體、低雜訊放大器(LNA)電晶體和/或任何其它合適的裝置。因此，對於加上ESD保護電路的核心電路設計，希望能夠形成與RF電路的核心電路部分接近的二極體。圖7顯示這樣的設計包含兩個肖特基二極體725，核心電路710可以包含任何合適的裝置(例如，一或多個PA電晶體、LNA電晶體和/或其它合適的裝置)和ESD保護電路，其如圖所示電連接到核心電路以避免ESD發生。在此範例實施例中，肖特基二極體725可以使用本文不同地描述的技術和結構來形成。回想一下，本文描述的肖特基二極體可接近III-N電晶體來形成，從而使他們對於這種RF應用(例如，ESD保護電路應用)是理想的。為了完整描述的目的，RF電路也包含所指示的電源電壓(Vdd)730、訊號腳位740和接地750。許多變化、組態和應用將因本發明而顯而易見。
範例系統
圖8顯示根據本發明的一些實施例的利用本文所揭露的積體電路結構和/或技術實現的範例計算系統1000。如圖所示，計算系統1000容納主機板1002。主機板1002可包括多個部件，包括但不限於處理器1004和至少一個通訊晶片1006，處理器1004和至少一個通訊晶片1006可以被實體地和電性地耦接到主機板1002，或以其它方式整合於其中。如將理解的，主機板1002可以是，例如，任何印刷電路板，無論是主板、安裝在主板上的子板，或系統1000的唯一板等。
取決於其應用，計算系統1000可以包括可以或可以不被實體地和電性地耦接到主機板1002的一或多個其他部件。這些其他部件可以包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機和大容量儲存裝置(如硬碟、光碟(CD)、數位多功能光碟(DVD)等)。包含在計算系統1000的任何部件可以包含根據範例實施例使用所揭露的技術形成的一或多個積體電路結構或設備。在一些實施例中，多種功能可被整合到一或多個晶片(例如，舉例而言，請注意通訊晶片1006可以是處理器1004的部分或以其它方式整合到處理器 1004)。
通訊晶片1006可以致使用於資料傳送往來於計算系統1000的無線通訊。用語“無線”及其衍生詞可以用於描述電路、裝置、系統、方法、技術、通訊頻道等，其可藉由非固態媒體、藉由使用調變的電磁輻射來傳送資料。該用語不暗示相關的裝置不包含任何導線，儘管在一些實施例中它們可能沒有。通訊晶片1006可以實現任何數目的無線標準或協議，其包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽，其衍生物以及那些被指定為3G、4G、5G和之後的任何其它無線協定。計算系統1000可以包括複數個通訊晶片1006。例如，第一通訊晶片1006可專用於短範圍無線通訊，例如Wi-Fi和藍芽，並且第二通訊晶片1006可專用於長範圍無線通訊如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其他。在一些實施例中，如本文以各種方式描述的，通訊晶片1006可以包含一或多個肖特基二極體，諸如用於多種RF應用的ESD保護電路。
計算系統1000的處理器1004包含封裝在處理器1004內的積體電路晶粒。在一些實施例中，處理器的積體電路晶粒包含利用使用如本文所描述的各種揭露的技術形成的一或多個積體電路結構或裝置來實現的板載電路。用語“處理器”可以指處理，例如，來自暫存器和/或記憶 體的電子資料，以將該電子資料轉換成可儲存在暫存器和/或記憶體中的其他電子資料的任何裝置或裝置的部分。
通訊晶片1006也可以包括封裝在通訊晶片1006內的積體電路晶粒。根據一些這樣的範例實施例，通訊晶片的積體電路晶粒包含使用如本文以各種方式所描述的揭露技術形成的一或多個積體電路結構或裝置。如將因本發明而理解的，注意，多標準無線能力可以被直接整合到處理器1004(例如，其中任何晶片1006的功能被整合到處理器1004，而不是具有單獨的通訊晶片)。進一步注意到，處理器1004可以是具有這樣的無線能力的晶片組。總之，可以使用任何數目的處理器1004和/或通訊晶片1006。同樣地，任何一個晶片或晶片組可以具有整合在其中的多種功能。
在各種實現中，計算系統1000可以是膝上型電腦、小筆電、筆記型電腦、智慧手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、數位錄影機或者處理資料或採用使用如本文所描述的各種揭露的技術形成的一或多個積體電路結構或裝置的任何其它電子裝置。
進一步的範例實施例
下面的範例關於進一步的實施例，其中無數的排列和配置將是顯而易見的。
範例1是一種積體電路(IC)，包含：基板；第一結構，其包含具有第一帶隙的III族氮化物(III-N)材料，該第一結構在該基板之上和上方中的至少一者；極化電荷感應層，其在該第一結構的半極性平面上，該極化電荷感應層具有大於該第一帶隙的第二帶隙；閘極，其在該極化電荷感應層上，該閘極包含至少一種金屬；以及源極和汲極(S/D)接點，其在該閘極的兩側相鄰，其中該S/D接點彼此電連接。
範例2包含範例1的標的物，其中該基板包含矽(Si)。
範例3包含範例1至2中任一項的標的物，其中該第一結構包含氮化鎵(GaN)。
範例4包含範例1至3中任一項的標的物，其中該半極性平面具有{11-22}、{10-11}和{10-13}之一的米勒-布拉菲(Miller-Bravais)指數。
範例5包含範例1至4中任一項的標的物，其中該半極性平面相對於淺溝槽隔離層的頂面具有傾斜在10度至80度或100度至170度之範圍的角度。
範例6包含範例1至5中任一項的標的物，其中該第一結構包含兩個半極性平面，以及其中該極化電荷感應層和該閘極各自在該兩個半極性平面上方。
範例7包含範例1至6中任一項的標的物，其中該第一結構在淺溝槽隔離(STI)層的頂面上方具有三角棱柱狀之形狀。
範例8包含範例1至6中任一項的標的物，其中該第一結構在淺溝槽隔離(STI)層的頂面上方具有梯形棱柱狀之形狀。
範例9包含範例1至8中任一項的標的物，其中該極化電荷感應層在該第一結構與該S/D接點中之各者之間。
範例10包含範例1至8中任一項的標的物，其中該極化電荷感應層不存在於該第一結構與該S/D接點中之各者之間。
範例11包含範例1至10中任一項的標的物，其中該極化電荷感應層包含III-N族材料，其包含鋁(Al)。
範例12包含範例1至11中任一項的標的物，其中該極化電荷感應層具有至少兩層的多層配置，該多層配置中的每一層包含III-N族材料。
範例13包含範例1至12中任一項的標的物，進一步包含含有III-N族材料的第二結構，該第二結構在該基板之上和上方中的至少一者，其中電晶體係形成在該第二結構之上和之中的至少一者。
範例14是一種肖特基二極體，其包含範例1至13中任一項的標的物。
範例15是一種靜電放電(ESD)電路，其包含範例1至14中任一項的標的物。
範例16是一種計算系統，其包含範例1至15中任一項的標的物。
範例17是一種積體電路(IC)，其包含：基板；淺溝槽隔離(STI)層，其在該基板之上；第一結構，其包含具有第一帶隙的III族氮化物(III-N)材料，該第一結構在該STI層中的至少一開口上方；以及二極體，其在該第一結構的側壁之上和之中的至少一者，該二極體包含閘極、極化電荷感應層以及源極和汲極(S/D)接點，該閘極包含至少一種金屬，該極化電荷感應層在該閘極與該第一結構的該平面之間，具有大於該第一帶隙的第二帶隙，該源極和汲極(S/D)接點在該閘極的兩側相鄰，其中該S/D接點彼此電連接。
範例18包含範例17的標的物，其中該基板包含矽(Si)。
範例19包含範例17至18中任一項的標的物，其中該第一結構包含氮化鎵(GaN)。
範例20包含範例17至19中任一項的標的物，其中該側壁是該第一結構的半極性平面，該半極性平面具有{11-22}、{10-11}和{10-13}之一的米勒-布拉菲(Miller-Bravais)指數。
範例21包含範例17至20中任一項的標的物，其中該側壁是該第一結構的半極性平面，該半極性平面相對於該STI層的頂面具有傾斜在10度至80度或100度至170度之範圍的角度。
範例22包含範例17至21中任一項的標的物，進一步包含該第一結構和該基板之間的成核層。
範例23包含範例17至22中任一項的標的物，其中在該STI層中的該至少一個開口具有100奈米(nm)至1微米之範圍內的該STI材料的寬度。
範例24包含範例17至23中任一項的標的物，其中該第一結構係在該STI層中的唯一開口上方和之中的至少一者。
範例25包含範例17至24中任一項的標的物，其中該第一結構在該STI層的頂面上方具有三角棱柱狀之形狀。
範例26包含範例17至23中任一項的標的物，其中該第一結構在該STI層中的多個相鄰開口上方和之中的至少一者。
範例27包含範例17至23和26中任一項的標的物，其中該第一結構在該STI層的頂面上方具有梯形棱柱狀之形狀。
範例28包含範例17至27中任一項的標的物，其中該極化電荷感應層在該第一結構與該S/D接點中之各者之間。
範例29包含範例17至27中任一項的標的物，其中該極化電荷感應層不存在於該第一結構與該S/D接點中之各者之間。
範例30包含範例17至29中任一項的標的物，其中該極化電荷感應層包含III-N族材料，其包含鋁(Al)。
實施例31包含範例17至30中任一項的標的物，其中該極化電荷感應層具有至少兩層的多層配置，該多層配置中的每一層包含III-N族材料。
範例32包含範例17至31中任一項的標的物，進一步包含含有III-N族材料的第二結構，該第二結構在該基板之上和上方中的至少一者，其中電晶體係形成在該第二結構之上和之中的至少一者。
範例33包含範例17至32中任一項的標的物，其中該二極體為肖特基二極體。
範例34是一種靜電放電(ESD)電路，其包含範例17至33中任一項的標的物。
範例35是一種計算系統，其包含範例17至34中任一項的標的物。
範例36是一種形成積體電路(IC)的方法，該方法包含：在基板上形成淺溝槽隔離(STI)層；在該STI層中形成至少一開口；在該基板上且從在該STI層中的該至少一個開口生長III族氮化物(III-N)材料，以形成包含具有第一帶隙的III-N族材料的第一結構；在該第一結構的半極性平面上形成極化電荷感應層，該極化電荷感應層具有大於該第一帶隙的第二帶隙；在該極化電荷感應層上形成閘極；以及在該閘極的相鄰兩側形成源極和汲極(S/D)接點，其中該S/D接點彼此電連接。
範例37包含範例36的標的物，其中該基板包含矽(Si)。
範例38包含範例36至37中任一項的標的物，其中在該STI層中的該至少一個開口僅為一個開口。
範例39包含範例36至38中任一項的標的物，其中在該STI層中的該至少一個開口是多個相鄰開口。
範例40包含範例36至39中任一項的標的物，其中在該基板上生長III-N族材料是使用橫向磊晶過度生長(LEO)程序來執行。
範例41包含範例36至40中任一項的標的物，其中在該基板上生長III-N族材料包含首先生長包含III-N材料的成核層，接著生長III-N材料以形成該第一結構。
範例42包含範例36至41中任一項的標的物，其中該第一結構包含氮化鎵(GaN)。
範例43包含範例36至42中任一項的標的物，其中該半極性平面是在該第一結構的側壁上。
範例44包含範例36至43中任一項的標的物，其中該極化電荷感應層具有包含至少兩個材料層的多層結構。
範例45包含範例36至44中任一項的標的物，其中該極化電荷感應層含有包含鋁(Al)的III-N族材料。
範例46包含範例36至45中任一項的標的物，其中該閘極是肖特基閘極。
範例47包含範例36至46中任一項的標的物，進一步包含在S/D位置處形成S/D接點之前，從該S/D位置將該極化電荷感應層移除，以及在那些S/D位置處形成n型 摻雜的III-N材料。
範例48包含範例36至47中任一項的標的物，進一步包含從在該STI層中的至少一個其它開口形成第二結構，該第二結構包含III-N族材料，其中電晶體係形成在該第二結構之上。
前面敘述的範例實施例已經出於說明和敘述的目的而呈現。其並不意於窮盡或將本發明限制於所揭露的精確形式。根據本發明，許多修改和變化是可能的。其意圖是本發明的範圍不受詳細敘述的限制，而是由所附的申請專利範圍限制。將來提交之主張本申請優先權的申請案可以用不同的方式請求所揭露的請求標的，並且通常可以包括如本文各種揭露或另有表明的任何一組的一或多個限制。

Claims (25)

  1. 一種積體電路(IC)，包含：基板；第一結構，其包含具有第一帶隙的III族氮化物(III-N)材料，該第一結構在該基板之上和上方中的至少一者；極化電荷感應層，其在該第一結構的半極性平面上，該極化電荷感應層具有大於該第一帶隙的第二帶隙；閘極，其在該極化電荷感應層上，該閘極包含至少一種金屬；以及源極和汲極(S/D)接點，其在該閘極的兩側相鄰，其中該S/D接點彼此電連接。
  2. 如申請專利範圍第1項的IC，其中該基板包含矽(Si)。
  3. 如申請專利範圍第1項的IC，其中該第一結構包含氮化鎵(GaN)。
  4. 如申請專利範圍第1項的IC，其中該半極性平面具有{11-22}、{10-11}和{10-13}之一的米勒-布拉菲(Miller-Bravais)指數。
  5. 如申請專利範圍第1項的IC，其中該半極性平面相對於淺溝槽隔離層的頂面具有傾斜在10度至80度或100度至170度之範圍的角度。
  6. 如申請專利範圍第1項的IC，其中該第一結構包含兩個半極性平面，以及其中該極化電荷感應層和該閘極各自在該兩個半極性平面上方。
  7. 如申請專利範圍第1項的IC，其中該第一結構在淺溝槽隔離(STI)層的頂面上方具有三角棱柱狀之形狀。
  8. 如申請專利範圍第1項的IC，其中該第一結構在淺溝槽隔離(STI)層的頂面上方具有梯形棱柱狀之形狀。
  9. 如申請專利範圍第1項的IC，其中該極化電荷感應層在該第一結構與該S/D接點中之各者之間。
  10. 如申請專利範圍第1項的IC，其中該極化電荷感應層不存在於該第一結構與該S/D接點中之各者之間。
  11. 如申請專利範圍第1項的IC，其中該極化電荷感應層包含III-N族材料，其包含鋁(Al)。
  12. 如申請專利範圍第1項的IC，其中該極化電荷感應層 具有至少兩層的多層配置，該多層配置中的每一層包含III-N族材料。
  13. 如申請專利範圍第1項的IC，進一步包含含有III-N族材料的第二結構，該第二結構在該基板之上和上方中的至少一者，其中電晶體係形成在該第二結構之上和之中的至少一者。
  14. 一種肖特基二極體，其包含如申請專利範圍第1至13項中任一項的IC。
  15. 一種靜電放電(ESD)電路，其包含如申請專利範圍第1至13項中任一項的IC。
  16. 一種計算系統，其包含如申請專利範圍第1至13項中任一項的IC。
  17. 一種積體電路(IC)，其包含：基板；淺溝槽隔離(STI)層，其在該基板之上；第一結構，其包含具有第一帶隙的III族氮化物(III-N)材料，該第一結構在該STI層中的至少一開口上方；以及二極體，其在該第一結構的側壁之上和之中的至少一 者，該二極體包含閘極，其包含至少一種金屬，極化電荷感應層，其在該閘極與該第一結構的該平面之間，該極化電荷感應層具有大於該第一帶隙的第二帶隙，以及源極和汲極(S/D)接點，其在該閘極的兩側相鄰，其中該S/D接點彼此電連接。
  18. 如申請專利範圍第17項的IC，其中該側壁是該第一結構的半極性平面，該半極性平面具有{11-22}、{10-11}和{10-13}之一的米勒-布拉菲(Miller-Bravais)指數。
  19. 如申請專利範圍第17項的IC，其中該側壁是該第一結構的半極性平面，該半極性平面相對於該STI層的頂面具有傾斜在10度至80度或100度至170度之範圍的角度。
  20. 如申請專利範圍第17至19項中任一項的IC，其中該第一結構係在該STI層中的唯一開口上方和之中的至少一者。
  21. 如申請專利範圍第17至19項中任一項的IC，其中該第一結構在該STI層中的多個相鄰開口上方和之中的至少一者。
  22. 一種形成積體電路(IC)的方法，該方法包含：在基板上形成淺溝槽隔離(STI)層；在該STI層中形成至少一開口；在該基板上且從在該STI層中的該至少一個開口生長III族氮化物(III-N)材料，以形成包含具有第一帶隙的III-N族材料的第一結構；在該第一結構的半極性平面上形成極化電荷感應層，該極化電荷感應層具有大於該第一帶隙的第二帶隙；在該極化電荷感應層上形成閘極；以及在該閘極的相鄰兩側形成源極和汲極(S/D)接點，其中該S/D接點彼此電連接。
  23. 如申請專利範圍第22項的方法，其中在該基板上生長III-N族材料是使用橫向磊晶過度生長(LEO)程序來執行。
  24. 如申請專利範圍第22項的方法，進一步包含在S/D位置處形成S/D接點之前，從該S/D位置將該極化電荷感應層移除，以及在那些S/D位置處形成n型摻雜的III-N材料。
  25. 如申請專利範圍第22至24項中任一項的方法，進一步包含從在該STI層中的至少一個其它開口形成第二結構，該第二結構包含III-N族材料，其中電晶體係形成在該第二結構之上。
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