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TWI777215B - 半導體裝置及半導體記憶裝置 - Google Patents

半導體裝置及半導體記憶裝置 Download PDF

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TWI777215B
TWI777215B TW109126673A TW109126673A TWI777215B TW I777215 B TWI777215 B TW I777215B TW 109126673 A TW109126673 A TW 109126673A TW 109126673 A TW109126673 A TW 109126673A TW I777215 B TWI777215 B TW I777215B
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石丸友紀
森伸二
松尾和展
澤敬一
側瀬聡文
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日商鎧俠股份有限公司
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Abstract

本發明之實施方式係關於一種半導體裝置及半導體記憶裝置。 本發明之實施方式之半導體裝置具備：第1電極；第2電極；第1金屬區域，其設置於第1電極與第2電極之間，且包含選自由銦(In)、鎵(Ga)、鋅(Zn)、鋁(Al)、鎂(Mg)、錳(Mn)、鈦(Ti)、鎢(W)、鉬(Mo)、及錫(Sn)所組成之群中之至少一種金屬元素；第2金屬區域，其設置於第1金屬區域與第2電極之間，且包含至少一種金屬元素；半導體區域，其設置於第1金屬區域與第2金屬區域之間，且包含至少一種金屬元素及氧(O)；絕緣區域，其設置於第1金屬區域與第2金屬區域之間，且被半導體區域包圍；閘極電極，其包圍半導體區域；及閘極絕緣層，其設置於半導體區域與閘極電極之間。

Description

半導體裝置及半導體記憶裝置
實施方式係主要關於一種半導體裝置及半導體記憶裝置。
於氧化物半導體層中形成通道之氧化物半導體電晶體有著截止動作時之通道漏電流、即截止漏電流極小之優異特性。為了將氧化物半導體電晶體應用於記憶體裝置之電晶體，期望進一步減少截止漏電流，並且降低導通電阻。
實施方式提供一種能夠減少截止漏電流之半導體裝置及半導體記憶裝置。
實施方式之半導體裝置具備：第1電極；第2電極；第1金屬區域，其設置於上述第1電極與上述第2電極之間，且包含選自由銦(In)、鎵(Ga)、鋅(Zn)、鋁(Al)、鎂(Mg)、錳(Mn)、鈦(Ti)、鎢(W)、鉬(Mo)、及錫(Sn)所組成之群中之至少一種金屬元素；第2金屬區域，其設置於上述第1金屬區域與上述第2電極之間，且包含上述至少一種金屬元素；半導體區域，其設置於上述第1金屬區域與上述第2金屬區域之間，且包含上述至少一種金屬元素及氧(O)；絕緣區域，其設置於上述第1金屬區域與上述第2金屬區域之間，且被上述半導體區域包圍；閘極電極，其包圍上述半導體區域；及閘極絕緣層，其設置於上述半導體區域與上述閘極電極之間。
以下，一面參照圖式，一面對本發明之實施方式進行說明。再者，在以下之說明中，對同一或類似之構件等標註同一符號，對已說明過一次之構件等適當省略其說明。
又，於本說明書中，為了方便起見，有時使用術語「上」或「下」。「上」或「下」僅為表示圖式中之相對位置關係之術語，並非規定相對於重力之位置關係之術語。
本說明書中之半導體裝置及半導體記憶裝置之構成構件之化學組成之定性分析及定量分析例如可利用二次離子質譜分析法(Secondary Ion Mass Spectrometry：SIMS)、能量分散型X射線光譜法(Energy Dispersive X-ray Spectroscopy：EDX)、拉塞福逆散射譜法(Rutherford Back-Scattering Spectroscopy：RBS)進行。又，半導體裝置及半導體記憶裝置之構成構件之厚度、構件間距離等之測定例如可利用穿透式電子顯微鏡(Transmission Electron Microscope：TEM)進行。又，半導體裝置及半導體記憶裝置之構成構件之電阻測定例如可利用掃描擴散電阻顯微鏡法(Scanning Spreading Resistance Microscopy：SSRM)進行。
(第1實施方式) 第1實施方式之半導體裝置具備：第1電極；第2電極；第1金屬區域，其設置於第1電極與第2電極之間，且包含選自由銦(In)、鎵(Ga)、鋅(Zn)、鋁(Al)、鎂(Mg)、錳(Mn)、鈦(Ti)、鎢(W)、鉬(Mo)、及錫(Sn)所組成之群中之至少一種金屬元素；第2金屬區域，其設置於第1金屬區域與第2電極之間，且包含至少一種金屬元素；半導體區域，其設置於第1金屬區域與第2金屬區域之間，且包含至少一種金屬元素及氧(O)；絕緣區域，其設置於第1金屬區域與第2金屬區域之間，且被半導體區域包圍；閘極電極，其包圍半導體區域；及閘極絕緣層，其設置於半導體區域與閘極電極之間。
圖1、圖2係第1實施方式之半導體裝置之模式剖視圖。圖2係圖1之AA'剖視圖。於圖2中，將水平方向稱為第1方向，將深度方向稱為第2方向，將上下方向稱為第3方向。
第1實施方式之半導體裝置係電晶體100。電晶體100係在氧化物半導體中形成有通道之氧化物半導體電晶體。電晶體100中，閘極電極包圍形成有通道之氧化物半導體而設置。電晶體100係所謂環繞閘極電晶體(Surrounding Gate Transistor，SGT)。電晶體100係所謂垂直型電晶體。
電晶體100具備源極電極10、汲極電極12、源極區域14、汲極區域16、通道區域18、閘極電極20、閘極絕緣層22、核心絕緣區域24、第1層間絕緣層26、第2層間絕緣層28、第1保護絕緣層30、及第2保護絕緣層32。
源極電極10係第1電極之一例。汲極電極12係第2電極之一例。源極區域14係第1金屬區域之一例。汲極區域16係第2金屬區域之一例。通道區域18係半導體區域之一例。核心絕緣區域24係絕緣區域之一例。
源極電極10例如為金屬、或金屬化合物。源極電極10例如為鎢(W)。
汲極電極12例如為金屬、或金屬化合物。源極電極10例如為鎢(W)。
源極區域14設置於源極電極10與汲極電極12之間。源極區域14與源極電極10相接。源極區域14與源極電極10電性連接。
源極區域14係金屬。源極區域14係氧化物為半導體之金屬。源極區域14包含選自由銦(In)、鎵(Ga)、鋅(Zn)、鋁(Al)、鎂(Mg)、錳(Mn)、鈦(Ti)、鎢(W)、鉬(Mo)、及錫(Sn)所組成之群中之至少一種金屬元素。
汲極區域16設置於源極區域14與汲極電極12之間。汲極區域16與汲極電極12相接。汲極區域16與汲極電極12電性連接。
汲極區域16係金屬。汲極區域16係氧化物為半導體之金屬。汲極區域16包含選自由銦(In)、鎵(Ga)、鋅(Zn)、鋁(Al)、鎂(Mg)、錳(Mn)、鈦(Ti)、鎢(W)、鉬(Mo)、及錫(Sn)所組成之群中之至少一種金屬元素。
汲極區域16由與源極區域14相同之金屬形成。汲極區域16包含與源極區域14相同之金屬元素。
通道區域18設置於源極區域14與汲極區域16之間。通道區域18與源極區域14及汲極區域16相接。
在通道區域18中，形成有電晶體100進行導通動作時成為電流路徑之通道。通道區域18沿著自源極電極10朝向汲極電極12之方向、即第3方向延伸。電晶體100進行導通動作時，電流在通道區域18之中沿第3方向流動。
通道區域18例如為圓筒形狀。
通道區域18之自源極電極10朝向汲極電極12之方向上之長度、即通道區域18之第3方向上之長度等於源極區域14與汲極區域16之間之第3方向上之距離(圖1中之d1)。距離d1例如為20 nm以上100 nm以下。
通道區域18係氧化物半導體。通道區域18包含選自由銦(In)、鎵(Ga)、鋅(Zn)、鋁(Al)、鎂(Mg)、錳(Mn)、鈦(Ti)、鎢(W)、鉬(Mo)、及錫(Sn)所組成之群中之至少一種金屬元素、以及氧(O)。
通道區域18係形成源極區域14及汲極區域16之金屬之氧化物。通道區域18包含與源極區域14及汲極區域16相同之金屬元素。通道區域18例如為非晶形。
源極區域14及汲極區域16例如包含銦(In)、鎵(Ga)、及鋅(Zn)。通道區域18例如包含銦(In)、鎵(Ga)、鋅(Zn)、及氧(O)。
源極區域14及汲極區域16中包含之金屬元素中之銦、鎵、及鋅之總和之原子比例如為90%以上。例如，源極區域14及汲極區域16中不存在原子比大於銦、鎵、及鋅中任一種之元素。
通道區域18中包含之金屬元素中之銦、鎵、及鋅之總和之原子比例如為90%以上。通道區域18中包含之除氧以外之元素中之銦、鎵、及鋅之總和之原子比例如為90%以上。例如，通道區域18之中不存在除氧以外之元素且原子比大於銦、鎵、及鋅中任一種之元素。
閘極電極20包圍通道區域18而設置。閘極電極20設置於通道區域18之周圍。
閘極電極20例如為金屬、金屬化合物、或半導體。閘極電極20例如為鎢(W)。閘極電極20之第3方向上之長度(圖1中之d2)例如為20 nm以上100 nm以下。閘極電極20之第3方向上之長度d2為電晶體100之閘極長度。
源極區域14與汲極區域16之間之第3方向上之距離d1例如等於閘極電極20之第3方向上之長度d2。
閘極電極20例如為金屬、金屬化合物、或半導體。閘極電極20例如為鎢(W)。
閘極絕緣層22設置於通道區域18與閘極電極20之間。閘極絕緣層22包圍通道區域18而設置。
閘極絕緣層22例如為氧化物或氮氧化物。閘極絕緣層22例如為氧化矽或氧化鋁。閘極絕緣層22之厚度例如為2 nm以上10 nm以下。
核心絕緣區域24設置於源極區域14與汲極區域16之間。核心絕緣區域24被通道區域18包圍。核心絕緣區域24例如為圓柱狀。核心絕緣區域24與源極電極10隔開。核心絕緣區域24與汲極電極12隔開。
核心絕緣區域24例如為氧化物、氮化物、或氮氧化物。核心絕緣區域24例如為氧化矽、氮化矽、或氮氧化矽。
第1層間絕緣層26設置於源極電極10與閘極電極20之間。第1層間絕緣層26設置於源極區域14之周圍。
第1層間絕緣層26例如為氧化物、氮化物、或氮氧化物。第1層間絕緣層26例如為氧化矽。
第2層間絕緣層28設置於汲極電極12與閘極電極20之間。第2層間絕緣層28設置於汲極區域16之周圍。
第2層間絕緣層28例如為氧化物、氮化物、或氮氧化物。第2層間絕緣層28例如為氧化矽。
第1保護絕緣層30設置於第1層間絕緣層26與閘極電極20之間。第1保護絕緣層30設置於源極區域14之周圍。
第1保護絕緣層30例如為氧化物、氮化物、或氮氧化物。第1保護絕緣層30例如為不同於第1層間絕緣層26之材料。第1保護絕緣層30例如為氮化矽。
第2保護絕緣層32設置於第2層間絕緣層28與閘極電極20之間。第2保護絕緣層32設置於汲極區域16之周圍。
第2保護絕緣層32例如為氧化物、氮化物、或氮氧化物。第2保護絕緣層32例如為不同於第2層間絕緣層28之材料。第2保護絕緣層32例如為氮化矽。
其次，對第1實施方式之半導體裝置之製造方法之一例進行說明。
圖3～16係表示第1實施方式之半導體裝置之製造方法之模式剖視圖。圖3～16係與圖1對應之剖面。
首先，依序形成第1鎢膜40、第1氧化矽膜42、第1氮化矽膜44、多晶矽膜46、第2氮化矽膜48、及第2氧化矽膜50(圖3)。第1鎢膜40、第1氧化矽膜42、第1氮化矽膜44、多晶矽膜46、第2氮化矽膜48、及第2氧化矽膜50例如藉由化學氣相沈積法(Chemical Vapor Deposition，CVD法)形成。
其次，形成自第2氧化矽膜50之表面到達第1鎢膜40之第1開口部52(圖4)。第1開口部52例如藉由光微影法及反應性離子蝕刻法(Reactive Ion Etching，RIE法)形成。
其次，用第1金屬膜54填埋第1開口部52(圖5)。第1金屬膜54係氧化物為氧化物半導體之金屬。第1金屬膜54例如包含銦(In)、鎵(Ga)、及鋅(Zn)。
其次，去除第2氧化矽膜50之表面之金屬膜54(圖6)。例如藉由化學機械研磨法(Chemical Mechanical Polishing，CMP法)去除金屬膜54。
其次，於金屬膜54上形成第2開口部56(圖7)。第2開口部56例如藉由光微影法、及RIE法形成。
其次，用第3氧化矽膜58填埋第2開口部56(圖8)。第3氧化矽膜58例如藉由CVD法形成。
其次，去除第2氧化矽膜50之表面、及第2開口部56中之一部分第3氧化矽膜58(圖9)。例如藉由RIE法去除一部分第3氧化矽膜58。
其次，用第2金屬膜60填埋第2開口部56(圖10)。第2金屬膜60具有與第1金屬膜54相同之化學組成。以下，使第2金屬膜60包括在第1金屬膜54內進行記載。例如利用CVD法進行沈積、以及利用CMP法進行研磨來形成第2金屬膜60。
其次，於第2氧化矽膜50及第1金屬膜54之上形成第2鎢膜62(圖11)。第2鎢膜62例如藉由CVD法形成。
其次，去除多晶矽膜46(圖12)。多晶矽膜46例如藉由濕式蝕刻法去除。
其次，使去除了多晶矽膜46之區域中露出之第1金屬膜54氧化(圖13)。藉由使第1金屬膜54氧化來形成氧化物半導體區域64。氧化物半導體區域64成為通道區域18。
其次，去除第1氮化矽膜44之一部分及第2氮化矽膜48之一部分，使第1氮化矽膜44及第2氮化矽膜48薄膜化(圖14)。例如藉由濕式蝕刻法去除第1氮化矽膜44之一部分及第2氮化矽膜48之一部分。
其次，以與氧化物半導體區域64相接之方式形成第4氧化矽膜66(圖15)。第4氧化矽膜66例如藉由CVD法形成。第4氧化矽膜66成為閘極絕緣層22。
其次，以與第4氧化矽膜66相接之方式形成第3鎢膜68(圖16)。第3鎢膜68例如藉由CVD法形成。第3鎢膜68成為閘極電極20。
藉由以上之製造方法來形成圖1所示之電晶體100。
其次，對第1實施方式之半導體裝置之作用及效果進行說明。
圖17係比較例之半導體裝置之模式剖視圖。比較例之半導體裝置係電晶體900。電晶體900係在氧化物半導體中形成有通道之氧化物半導體電晶體。電晶體900係閘極電極包圍形成有通道之氧化物半導體而設置之SGT。電晶體900係所謂垂直型電晶體。
電晶體900不同於第1實施方式之電晶體100之方面在於，不具備核心絕緣區域24。又，電晶體900不同於電晶體100之方面在於，源極區域14及汲極區域16並非金屬，而是氧化物半導體。
電晶體900不具備核心絕緣區域24。因此，通道區域18之厚度較厚。因為通道區域18之厚度較厚，所以電晶體900進行截止動作時，漏電流容易在通道區域18之遠離閘極電極20之區域中流動。因此，難以減少截止漏電流。
又，電晶體900中，源極區域14及汲極區域16係氧化物半導體。因此，源極電極10與源極區域14之間之接合成為金屬-半導體接合，難以降低接觸電阻。同樣地，汲極電極12與汲極區域16之間之接合成為金屬-半導體接合，難以降低接觸電阻。因此，難以降低導通電阻。
第1實施方式之電晶體100於通道區域18之內側設置有核心絕緣區域24。因此，能夠使通道區域18之厚度變薄。因此，容易減少截止漏電流。
又，第1實施方式之電晶體100之源極區域14及汲極區域16係金屬。因此，源極電極10與源極區域14之間之接合成為金屬-金屬接合，容易降低接觸電阻。同樣地，汲極電極12與汲極區域16之間之接合成為金屬-金屬接合，容易降低接觸電阻。因此，容易降低導通電阻。
又，通道區域18由形成源極區域14及汲極區域16之金屬之氧化物所形成。因此，能夠藉由使形成源極區域14及汲極區域16之金屬氧化來形成通道區域18。因此，通道區域18與源極區域14之界面、及通道區域18與汲極區域16之界面成為缺陷較少之穩定界面。因此，界面之電阻降低且導通電阻降低。
根據第1實施方式之電晶體100，與比較例之電晶體900相比，截止漏電流得以減少，導通電阻得以降低。
圖18係第1實施方式之半導體裝置之第1變化例之模式剖視圖。第1變化例之半導體裝置係電晶體101。
電晶體101不同於第1實施方式之電晶體100之方面在於，源極區域14之一部分與閘極電極20之第3方向上之位置重疊，汲極區域16之一部分與閘極電極20之第3方向上之位置重疊。即，源極區域14與汲極區域16之間之第3方向上之距離(圖18中之d1)小於閘極電極20之第3方向上之長度(圖18中之d2)。源極區域14與汲極區域16之間之第3方向上之距離d1例如為閘極電極20之第3方向上之長度d2之0.9倍以下。
第1變化例之電晶體101中，源極區域14與閘極電極20、汲極區域16與閘極電極20重疊。由此，例如不容易因加工偏差而發生源極區域14與閘極電極20、汲極區域16與閘極電極20之偏移。因此，導通電阻穩定之電晶體得以實現。
圖19係第1實施方式之半導體裝置之第2變化例之模式剖視圖。第2變化例之半導體裝置係電晶體102。
電晶體102不同於第1實施方式之電晶體100之方面在於，源極區域14與閘極電極20之第3方向上之位置不重疊，汲極區域16與閘極電極20之第3方向上之位置不重疊。即，源極區域14與汲極區域16之間之第3方向上之距離(圖19中之d1)大於閘極電極20之第3方向上之長度(圖19中之d2)。源極區域14與汲極區域16之間之第3方向上之距離d1例如為閘極電極20之第3方向上之長度d2之1.1倍以上。
根據第2變化例之電晶體102之構造，能夠減小閘極電極20之體積。因此，尤其於閘極電極20之材料為金屬之情形時，電晶體102之應力得以緩和。因此，可靠性較高之電晶體得以實現。
如上所述，根據第1實施方式及其變化例，能夠減少截止漏電流及降低導通電阻之電晶體得以實現。
(第2實施方式) 第2實施方式之半導體裝置具備：第1電極；第2電極；第1氧化物半導體區域，其設置於第1電極與第2電極之間；第2氧化物半導體區域，其設置於第1氧化物半導體區域與第2電極之間；第3氧化物半導體區域，其設置於第1氧化物半導體區域與第2氧化物半導體區域之間，電阻高於第1氧化物半導體區域及第2氧化物半導體區域，包含第1部分及被第1部分包圍之第2部分，且隔著第1部分之第1氧化物半導體區域與第2氧化物半導體區域之間之第1距離小於隔著第2部分之第1氧化物半導體區域與第2氧化物半導體區域之間之第2距離；閘極電極，其包圍第3氧化物半導體區域；及閘極絕緣層，其設置於第3氧化物半導體區域與閘極電極之間。
圖20～22係第2實施方式之半導體裝置之模式剖視圖。圖21係圖20之BB'剖視圖。圖22係圖20之CC'剖視圖。於圖20中，將水平方向稱為第1方向，將深度方向稱為第2方向，將上下方向稱為第3方向。
第2實施方式之半導體裝置係電晶體200。電晶體200係在氧化物半導體中形成有通道之氧化物半導體電晶體。電晶體200中，閘極電極包圍形成有通道之氧化物半導體而設置。電晶體200係所謂SGT。電晶體200係所謂垂直型電晶體。
電晶體200具備源極電極10、汲極電極12、源極區域14、汲極區域16、通道區域18、閘極電極20、閘極絕緣層22、第1層間絕緣層26、及第2層間絕緣層28。通道區域18具有表面部分18a及核心部分18b。
源極電極10係第1電極之一例。汲極電極12係第2電極之一例。源極區域14係第1氧化物半導體區域之一例。汲極區域16係第2氧化物半導體區域之一例。通道區域18係第3氧化物半導體區域之一例。表面部分18a係第1部分之一例。核心部分18b係第2部分之一例。
源極電極10例如為金屬、或金屬化合物。源極電極10例如為鎢(W)。
汲極電極12例如為金屬、或金屬化合物。源極電極10例如為鎢(W)。
源極區域14設置於源極電極10與汲極電極12之間。源極區域14與源極電極10相接。源極區域14與源極電極10電性連接。
源極區域14係氧化物半導體。源極區域14包含選自由銦(In)、鎵(Ga)、鋅(Zn)、鋁(Al)、鎂(Mg)、錳(Mn)、鈦(Ti)、鎢(W)、鉬(Mo)、及錫(Sn)所組成之群中之至少一種金屬元素、以及氧(O)。源極區域14例如為非晶形。
汲極區域16設置於源極區域14與汲極電極12之間。汲極區域16與汲極電極12相接。汲極區域16與汲極電極12電性連接。
汲極區域16係氧化物半導體。汲極區域16包含選自由銦(In)、鎵(Ga)、鋅(Zn)、鋁(Al)、鎂(Mg)、錳(Mn)、鈦(Ti)、鎢(W)、鉬(Mo)、及錫(Sn)所組成之群中之至少一種金屬元素、以及氧(O)。
汲極區域16由與源極區域14相同之氧化物半導體所形成。汲極區域16包含與源極區域14相同之金屬元素。汲極區域16例如為非晶形。
通道區域18設置於源極區域14與汲極區域16之間。通道區域18與源極區域14及汲極區域16相接。
通道區域18與源極電極10隔開。通道區域18與汲極電極12隔開。
在通道區域18中，形成有電晶體200進行導通動作時成為電流路徑之通道。通道區域18沿著自源極電極10朝向汲極電極12之方向、即第3方向延伸。電晶體200進行導通動作時，電流在通道區域18之中沿第3方向流動。
通道區域18包含表面部分18a及核心部分18b。核心部分18b被表面部分18a包圍。核心部分18b之源極區域14側之一部分被源極區域14包圍。核心部分18b之汲極區域16側之一部分被汲極區域16包圍。
隔著表面部分18a之源極區域14與汲極區域16之間之第3方向上之第1距離(圖20中之d3)小於隔著核心部分18b之源極區域14與汲極區域16之間之第3方向上之第2距離(圖20中之d4)。換言之，表面部分18a之第3方向上之長度小於核心部分18b之第3方向上之長度。
第1距離d3例如為20 nm以上100 nm以下。第2距離d4例如為第1距離d3之1.2倍以上2.0倍以下。
通道區域18為氧化物半導體。通道區域18包含選自由銦(In)、鎵(Ga)、鋅(Zn)、鋁(Al)、鎂(Mg)、錳(Mn)、鈦(Ti)、鎢(W)、鉬(Mo)、及錫(Sn)所組成之群中之至少一種金屬元素、以及氧(O)。
通道區域18由與源極區域14及汲極區域16相同之氧化物半導體所形成。通道區域18包含與源極區域14及汲極區域16相同之金屬元素。通道區域18例如為非晶形。
通道區域18之電阻高於源極區域14之電阻。通道區域18之電阻高於汲極區域16之電阻。
換言之，源極區域14之電阻低於通道區域18之電阻。汲極區域16之電阻低於通道區域18之電阻。
通道區域18之載子濃度低於源極區域14之載子濃度。通道區域18之載子濃度低於汲極區域16之載子濃度。
換言之，源極區域14之載子濃度高於通道區域18之載子濃度。汲極區域16之載子濃度高於通道區域18之載子濃度。
例如，源極區域14及汲極區域16包含選自由銦(In)、矽(Si)、及錫(Sn)所組成之群中之至少一種特定元素。通道區域18包含或不包含上述特定元素。源極區域14及汲極區域16之中之上述特定元素之濃度高於通道區域18之上述特定元素之濃度。
上述特定元素作為氧化物半導體中放出電子之供體發揮功能。源極區域14及汲極區域16之上述特定元素之濃度例如為1×1017 cm-3 以上1×1021 cm-3 以下。
例如，源極區域14及汲極區域16包含氧空缺(Oxide Vacancy)。通道區域18包含或不含氧空缺。源極區域14及汲極區域16之中之氧空缺之濃度高於通道區域18之氧空缺之濃度。
氧空缺作為氧化物半導體中放出電子之供體發揮功能。
源極區域14、汲極區域16、及通道區域18例如包含銦(In)、鎵(Ga)、鋅(Zn)、及氧(O)。
源極區域14、汲極區域16、及通道區域18中包含之金屬元素中之銦、鎵、及鋅之原子比總和例如為90%以上。例如，源極區域14及汲極區域16中不存在原子比大於銦、鎵、及鋅中任一種之元素。
源極區域14、汲極區域16、及通道區域18中包含之金屬元素中之銦、鎵、及鋅之原子比總和例如為90%以上。通道區域18中包含之除氧以外之元素中之銦、鎵、及鋅之原子比總和例如為90%以上。例如，通道區域18之中不存在除氧以外之、原子比大於銦、鎵、及鋅中任一種之元素。
閘極電極20包圍通道區域18而設置。閘極電極20設置於通道區域18之周圍。
閘極電極20例如為金屬、金屬化合物、或半導體。閘極電極20例如為鎢(W)。閘極電極20之第3方向之長度(圖20中之d2)例如為20 nm以上100 nm以下。閘極電極20之第3方向之長度d2為電晶體200之閘極長度。
隔著表面部分18a之源極區域14與汲極區域16之間之第3方向之第1距離d3，例如等於閘極電極20之第3方向上之長度d2。換言之，表面部分18a之第3方向之長度等於閘極電極20之第3方向之長度d2。
閘極電極20例如為金屬、金屬化合物、或半導體。閘極電極20例如為鎢(W)。
閘極絕緣層22設置於通道區域18與閘極電極20之間。閘極絕緣層22包圍通道區域18而設置。
閘極絕緣層22例如為氧化物或氮氧化物。閘極絕緣層22例如為氧化矽或氧化鋁。閘極絕緣層22之厚度例如為2 nm以上10 nm以下。
第1層間絕緣層26設置於源極電極10與閘極電極20之間。第1層間絕緣層26設置於源極區域14之周圍。
第1層間絕緣層26例如為氧化物、氮化物、或氮氧化物。第1層間絕緣層26例如為氧化矽。
第2層間絕緣層28設置於汲極電極12與閘極電極20之間。第2層間絕緣層28設置於汲極區域16之周圍。
第2層間絕緣層28例如為氧化物、氮化物、或氮氧化物。第2層間絕緣層28例如為氧化矽。
其次，對第2實施方式之半導體裝置之製造方法之一例進行說明。
圖23～34係表示第2實施方式之半導體裝置之製造方法之模式剖視圖。圖23～34係與圖20對應之剖面。
首先，依序形成第1鎢膜40、第1氧化矽膜42、第1氮化矽膜44、多晶矽膜46、第2氮化矽膜48、及第2氧化矽膜50(圖23)。第1鎢膜40、第1氧化矽膜42、第1氮化矽膜44、多晶矽膜46、第2氮化矽膜48、及第2氧化矽膜50例如藉由CVD法形成。
其次，形成自第2氧化矽膜50之表面到達第1鎢膜40之第1開口部52(圖24)。第1開口部52例如藉由光微影法及RIE法形成。
其次，用氧化物半導體膜53填埋第1開口部52(圖25)。氧化物半導體膜53例如包含銦(In)、鎵(Ga)、及鋅(Zn)。
其次，於第2氧化矽膜50及氧化物半導體膜53之上形成第2鎢膜62(圖26)。第2鎢膜62例如藉由CVD法形成。
其次，去除第1氧化矽膜42及第2氧化矽膜50(圖27)。第1氧化矽膜42及第2氧化矽膜50例如藉由濕式蝕刻法去除。
其次，對氧化物半導體膜53之露出部進行使氧化物半導體膜53低電阻化之處理，而形成第1低電阻區域53a(圖28)。
例如藉由包含選自由銦(In)、矽(Si)、及錫(Sn)所組成之群中之至少一種特定元素之氣體氛圍中之熱處理來形成第1低電阻區域53a。藉由熱處理而將特定元素導入氧化物半導體膜53中。又，例如藉由氫氣退火來生成氧空缺，從而形成第1低電阻區域53a。
其次，去除第1氮化矽膜44及第2氮化矽膜48(圖29)。第1氮化矽膜44及第2氮化矽膜48例如藉由濕式蝕刻法去除。
其次，對氧化物半導體膜53之露出部進行使氧化物半導體膜53低電阻化之處理，而形成第2低電阻區域53b(圖30)。
例如藉由包含選自由銦(In)、矽(Si)、及錫(Sn)所組成之群中之至少一種特定元素之氣體氛圍中之熱處理來形成第2低電阻區域53b。又，例如藉由氫氣退火來生成氧空缺，從而形成第2低電阻區域53b。
其次，以覆蓋氧化物半導體膜53之露出部之方式形成第3氧化矽膜63(圖31)。氧化矽膜63例如藉由CVD法形成。
其次，去除多晶矽膜46(圖32)。多晶矽膜46例如藉由濕式蝕刻法去除。氧化物半導體膜53之一部分露出。
其次，以與氧化物半導體膜53之露出部相接之方式形成第4氧化矽膜66(圖33)。第4氧化矽膜66例如藉由CVD法形成。第4氧化矽膜66成為閘極絕緣層22。
其次，以與第4氧化矽膜66相接之方式形成第3鎢膜68(圖34)。第3鎢膜68例如藉由CVD法形成。第3鎢膜68成為閘極電極20。
藉由以上之製造方法來形成圖20所示之電晶體200。
第2實施方式之電晶體200在通道區域18之遠離閘極電極20之部分、即核心部分18b中，源極區域14與汲極區域16之間之距離(圖20中之d4)大於閘極電極20之正下方之表面部分18a之源極區域14與汲極區域16之間之距離(圖20中之d3)。因此，漏電流容易在通道區域18之遠離閘極電極20之部分中流動。因此，容易減少截止漏電流。
又，第2實施方式之電晶體200之源極區域14及汲極區域16係低電阻之氧化物半導體。因此，容易降低源極電極10與源極區域14之間之接觸電阻。同樣地，容易降低汲極電極12與汲極區域16之間之接觸電阻。因此，容易降低導通電阻。
根據第2實施方式之電晶體200，與第1實施方式之比較例之電晶體900相比，截止漏電流得以減少，導通電阻得以降低。
圖35係第2實施方式之半導體裝置之第1變化例之模式剖視圖。第1變化例之半導體裝置係電晶體291。
電晶體291不同於第2實施方式之電晶體200之方面在於，源極區域14之一部分與閘極電極20之第3方向上之位置重疊，汲極區域16之一部分與閘極電極20之第3方向上之位置重疊。即，表面部分18a之源極區域14與汲極區域16之間之距離(圖35中之d3)小於閘極電極20之第3方向上之長度(圖35中之d2)。表面部分18a之源極區域14與汲極區域16之間之距離d3例如為閘極電極20之第3方向上之長度d2之0.9倍以下。
第1變化例之電晶體291中，源極區域14與閘極電極20、汲極區域16與閘極電極20重疊。由此，例如不容易因加工偏差而發生源極區域14與閘極電極20、汲極區域16與閘極電極20之偏移。因此，導通電阻穩定之電晶體得以實現。
圖36係第2實施方式之半導體裝置之第2變化例之模式剖視圖。第2變化例之半導體裝置係電晶體292。
電晶體292不同於第2實施方式之電晶體200之方面在於，源極區域14與閘極電極20之第3方向上之位置不重疊，汲極區域16與閘極電極20之第3方向上之位置不重疊。即，表面部分18a之源極區域14與汲極區域16之間之距離(圖36中之d3)小於閘極電極20之第3方向上之長度(圖36中之d2)。表面部分18a之源極區域14與汲極區域16之間之距離d3為閘極電極20之第3方向上之長度d2之1.1倍以上。
第2變化例之電晶體292中，源極區域14與閘極電極20、汲極區域16與閘極電極20發生偏移。因此，進一步減少了截止漏電流之電晶體得以實現。
如上所述，根據第2實施方式，能夠減少截止漏電流及降低導通電阻之電晶體得以實現。
(第3實施方式) 第3實施方式之半導體裝置具備：第1電極；第2電極；環狀第1氧化物半導體區域，其設置於第1電極與第2電極之間；環狀第2氧化物半導體區域，其設置於第1氧化物半導體區域與第2電極之間；第3氧化物半導體區域，其至少一部分設置於第1氧化物半導體區域與第2氧化物半導體區域之間，且電阻高於第1氧化物半導體區域及第2氧化物半導體區域；閘極電極，其包圍第3氧化物半導體區域；閘極絕緣層，其設置於第3氧化物半導體區域與閘極電極之間；第1絕緣層，其設置於第1電極與閘極電極之間，且包含介電常數高於氧化矽之第1介電體；及第2絕緣層，其設置於第2電極與閘極電極之間，且包含介電常數高於氧化矽之第2介電體。
圖37～39係第3實施方式之半導體裝置之模式剖視圖。圖38係圖37之DD'剖視圖。圖39係圖37之DD'剖視圖。於圖37中，將水平方向稱為第1方向，將深度方向稱為第2方向，將上下方向稱為第3方向。
第3實施方式之半導體裝置係電晶體300。電晶體300係在氧化物半導體中形成有通道之氧化物半導體電晶體。電晶體300中，閘極電極包圍形成有通道之氧化物半導體而設置。電晶體300係所謂SGT。電晶體300係所謂垂直型電晶體。
電晶體300具備源極電極10、汲極電極12、源極區域14、汲極區域16、通道區域18、閘極電極20、閘極絕緣層22、核心絕緣區域24、第1高介電常數絕緣層25、第2高介電常數絕緣層27、第1層間絕緣層26、及第2層間絕緣層28。
源極電極10係第1電極之一例。汲極電極12係第2電極之一例。源極區域14係第1氧化物半導體區域之一例。汲極區域16係第2氧化物半導體區域之一例。通道區域18係第3氧化物半導體區域之一例。核心絕緣區域24係絕緣區域之一例。第1高介電常數絕緣層25係第1絕緣層之一例。第2高介電常數絕緣層27係第2絕緣層之一例。
源極電極10例如為金屬、或金屬化合物。源極電極10例如為鎢(W)。
汲極電極12例如為金屬、或金屬化合物。源極電極10例如為鎢(W)。
源極區域14設置於源極電極10與汲極電極12之間。源極區域14與源極電極10相接。源極區域14與源極電極10電性連接。
源極區域14為環狀。源極區域14在與第1方向及第2方向平行之平面內為環狀。源極區域14包圍核心絕緣區域24。源極區域14與核心絕緣區域24相接。
源極區域14係氧化物半導體。源極區域14包含選自由銦(In)、鎵(Ga)、鋅(Zn)、鋁(Al)、鎂(Mg)、錳(Mn)、鈦(Ti)、鎢(W)、鉬(Mo)、及錫(Sn)所組成之群中之至少一種金屬元素、以及氧(O)。源極區域14例如為非晶形。
汲極區域16設置於源極區域14與汲極電極12之間。汲極區域16與汲極電極12相接。汲極區域16與汲極電極12電性連接。
汲極區域16為環狀。汲極區域16在與第1方向及第2方向平行之平面內為環狀。汲極區域16包圍核心絕緣區域24。汲極區域16與核心絕緣區域24相接。
汲極區域16係氧化物半導體。汲極區域16包含選自由銦(In)、鎵(Ga)、鋅(Zn)、鋁(Al)、鎂(Mg)、錳(Mn)、鈦(Ti)、鎢(W)、鉬(Mo)、及錫(Sn)所組成之群中之至少一種金屬元素、以及氧(O)。
汲極區域16由與源極區域14相同之氧化物半導體所形成。汲極區域16包含與源極區域14相同之金屬元素。汲極區域16例如為非晶形。
通道區域18設置於源極區域14與汲極區域16之間。通道區域18與源極區域14及汲極區域16相接。
通道區域18為環狀。通道區域18在與第1方向及第2方向平行之平面內為環狀。通道區域18包圍核心絕緣區域24。通道區域18例如為圓筒形狀。
通道區域18與源極電極10隔開。通道區域18與汲極電極12隔開。
在通道區域18中，形成有電晶體300進行導通動作時成為電流路徑之通道。通道區域18沿著自源極電極10朝向汲極電極12之方向、即第3方向延伸。電晶體300進行導通動作時，電流在通道區域18之中沿第3方向流動。
通道區域18係氧化物半導體。通道區域18包含選自由銦(In)、鎵(Ga)、鋅(Zn)、鋁(Al)、鎂(Mg)、錳(Mn)、鈦(Ti)、鎢(W)、鉬(Mo)、及錫(Sn)所組成之群中之至少一種金屬元素、以及氧(O)。
通道區域18由與源極區域14及汲極區域16相同之氧化物半導體所形成。通道區域18包含與源極區域14及汲極區域16相同之金屬元素。通道區域18例如為非晶形。
通道區域18之電阻高於源極區域14之電阻。通道區域18之電阻高於汲極區域16之電阻。
換言之，源極區域14之電阻低於通道區域18之電阻。汲極區域16之電阻低於通道區域18之電阻。
通道區域18之載子濃度低於源極區域14之載子濃度。通道區域18之載子濃度低於汲極區域16之載子濃度。
換言之，源極區域14之載子濃度高於通道區域18之載子濃度。汲極區域16之載子濃度高於通道區域18之載子濃度。
源極區域14及汲極區域16包含氧空缺(Oxide Vacancy)。通道區域18包含或不包含氧空缺。源極區域14及汲極區域16之中之氧空缺之濃度高於通道區域18之氧空缺之濃度。
氧空缺作為氧化物半導體中放出電子之供體發揮功能。
源極區域14、汲極區域16、及通道區域18例如包含銦(In)、鎵(Ga)、鋅(Zn)、及氧(O)。
源極區域14及汲極區域16之氧濃度低於通道區域18之氧濃度。
源極區域14、汲極區域16、及通道區域18中包含之金屬元素中之銦、鎵、及鋅之總和之原子比例如為90%以上。例如，源極區域14及汲極區域16中不存在原子比大於銦、鎵、及鋅中任一種之元素。
源極區域14、汲極區域16、及通道區域18中包含之金屬元素中之銦、鎵、及鋅之總和之原子比例如為90%以上。通道區域18中包含之除氧以外之元素中之銦、鎵、及鋅之總和之原子比例如為90%以上。例如，通道區域18之中不存在除氧以外之元素且原子比大於銦、鎵、及鋅中任一種之元素。
閘極電極20包圍通道區域18而設置。閘極電極20設置於通道區域18之周圍。
閘極電極20例如為金屬、金屬化合物、或半導體。閘極電極20例如為鎢(W)。閘極電極20之第3方向上之長度(圖37中之d2)例如為20 nm以上100 nm以下。閘極電極20之第3方向上之長度d2為電晶體300之閘極長度。
隔著通道區域18之源極區域14與汲極區域16之間之第3方向上之第1距離d3例如小於閘極電極20之第3方向上之長度d2。換言之，通道區域18之第3方向上之長度小於閘極電極20之第3方向上之長度d2。
閘極電極20例如為金屬、金屬化合物、或半導體。閘極電極20例如為鎢(W)。
閘極絕緣層22設置於通道區域18與閘極電極20之間。閘極絕緣層22包圍通道區域18而設置。
閘極絕緣層22例如為氧化物或氮氧化物。閘極絕緣層22例如為氧化矽或氧化鋁。閘極絕緣層22之厚度例如為2 nm以上10 nm以下。
核心絕緣區域24設置於源極電極10與汲極電極12之間。核心絕緣區域24被源極區域14、汲極區域16、及通道區域18包圍。核心絕緣區域24例如為圓柱狀。例如，核心絕緣區域24與源極電極10相接。例如，核心絕緣區域24與汲極電極12相接。
核心絕緣區域24例如為氧化物、氮化物、或氮氧化物。核心絕緣區域24例如為氧化矽、氮化矽、或氮氧化矽。
第1高介電常數絕緣層25設置於源極電極10與閘極電極20之間。閘極絕緣層22夾在閘極電極20與第1高介電常數絕緣層25之間。閘極絕緣層22夾在源極電極10與第1高介電常數絕緣層25之間。
第1高介電常數絕緣層25包圍源極區域14。第1高介電常數絕緣層25與源極區域14相接。第1高介電常數絕緣層25為環狀。
第1高介電常數絕緣層25包含介電常數高於氧化矽之第1介電體。第1介電體例如為氧化物、氮化物、或氮氧化物。第1介電體例如為金屬氧化物。第1介電體例如為氧化鉿、氧化鋯、或氧化鋁。第1介電體例如為氮化矽或氮氧化矽。
第1介電體例如為具有偏離化學計量組成(stoichiometry)之組成之化合物。第1介電體例如為氧少於化學計量組成之金屬氧化物。
第2高介電常數絕緣層27設置於汲極電極12與閘極電極20之間。閘極絕緣層22夾在閘極電極20與第2高介電常數絕緣層27之間。閘極絕緣層22夾在汲極電極12與第2高介電常數絕緣層27之間。
第2高介電常數絕緣層27包圍汲極區域16。第2高介電常數絕緣層27與汲極區域16相接。第2高介電常數絕緣層27為環狀。
第2高介電常數絕緣層27包含介電常數高於氧化矽之第2介電體。第2介電體例如為氧化物、氮化物、或氮氧化物。第2介電體例如為金屬氧化物。第2介電體例如為氧化鉿、氧化鋯、或氧化鋁。第2介電體例如為氮化矽或氮氧化矽。
第2介電體例如為具有偏離化學計量組成(stoichiometry)之組成之化合物。第2介電體例如為氧少於化學計量組成之金屬氧化物。
第1介電體與第2介電體例如為同一物質。
第1層間絕緣層26設置於源極電極10與閘極電極20之間。第1層間絕緣層26設置於源極區域14及第1高介電常數絕緣層25之周圍。
第1層間絕緣層26例如為氧化物、氮化物、或氮氧化物。第1層間絕緣層26例如為氧化矽。
第2層間絕緣層28設置於汲極電極12與閘極電極20之間。第2層間絕緣層28設置於汲極區域16及第2高介電常數絕緣層27之周圍。
第2層間絕緣層28例如為氧化物、氮化物、或氮氧化物。第2層間絕緣層28例如為氧化矽。
其次，對第3實施方式之半導體裝置之製造方法之一例進行說明。
圖40～52係表示第3實施方式之半導體裝置之製造方法之模式剖視圖。圖40～52係與圖37對應之剖面。
首先，依序形成第1鎢膜40、第1氧化矽膜42、第2鎢膜43、第2氧化矽膜50、及氮化矽膜51(圖40)。第1鎢膜40、第1氧化矽膜42、第2鎢膜43、第2氧化矽膜50、及氮化矽膜51例如藉由CVD法形成。
第1鎢膜40最終成為源極電極10。第1氧化矽膜42之一部分最終成為第1層間絕緣層26。第2鎢膜43之一部分最終成為閘極電極20。第2氧化矽膜50之一部分最終成為第2層間絕緣層28。
其次，形成自氮化矽膜51之表面到達第1鎢膜40之第1開口部52(圖41)。第1開口部52例如藉由光微影法及RIE法形成。
其次，自第1開口部52之內側起對第1氧化矽膜42及第2氧化矽膜50選擇性地進行蝕刻，使其後退(圖42)。例如藉由濕式蝕刻法來使第1氧化矽膜42及第2氧化矽膜50後退。
其次，以覆蓋第1開口部52內側之方式形成第3氧化矽膜63(圖43)。第3氧化矽膜63例如藉由CVD法形成。第3氧化矽膜63之一部分最終成為閘極絕緣層22。
其次，以覆蓋第1開口部52內側之第3氧化矽膜63之方式形成例如氧化鉿膜65(圖44)。氧化鉿膜65例如藉由CVD法形成。
氧化鉿膜65之一部分最終成為第1高介電常數絕緣層25。氧化鉿膜65之另一部分最終成為第2高介電常數絕緣層27。
氧化鉿膜65例如具有氧少於氧化鉿化學計量組成之組成。氧化鉿膜65包含氧空缺。
然後，例如進行氫氣退火。藉由進行氫氣退火，氧化鉿膜65之氧空缺之量變多。藉由進行氫氣退火，氧化鉿膜65之氧濃度降低。
其次，去除第1開口部52之底部、內側、及氮化矽膜51之上之氧化鉿膜65。其次，去除第1開口部52之底部、及氮化矽膜51之上之第3氧化矽膜63(圖45)。例如採用RIE法去除氧化鉿膜65及第3氧化矽膜63。
其次，去除氮化矽膜51及氮化矽膜51側面之第3氧化矽膜63(圖46)。例如採用濕式蝕刻法及RIE法去除氮化矽膜51及氮化矽膜51側面之第3氧化矽膜63。
其次，於第1開口部52中形成氧化物半導體膜53(圖47)。氧化物半導體膜53例如藉由CVD法形成。氧化物半導體膜53例如包含銦(In)、鎵(Ga)、及鋅(Zn)。氧化物半導體膜53之一部分最終成為通道區域18。
其次，進行非氧化性氣體氛圍中之熱處理。藉由熱處理來形成第1低氧濃度區域67及第2低氧濃度區域69(圖48)。藉由熱處理，氧化物半導體膜53之氧被氧空缺較多且氧濃度較低之氧化鉿膜65吸收。氧化物半導體膜53之與氧化鉿膜65相接之區域附近成為氧空缺較多且氧濃度較低之第1低氧濃度區域67及第2低氧濃度區域69。
第1低氧濃度區域67最終成為源極區域14。第2低氧濃度區域69最終成為汲極區域16。
第1低氧濃度區域67及第2低氧濃度區域69相對於第2鎢膜43自對準地形成。其結果為，源極區域14及汲極區域16相對於閘極電極20自對準地形成。
其次，去除第1開口部52之底部、及第3氧化矽膜63上部之氧化鉿膜65(圖49)。例如採用RIE法去除氧化鉿膜65。
其次，用第4氧化矽膜66填埋第1開口部52(圖50)。第4氧化矽膜66例如藉由CVD法形成。第4氧化矽膜66之一部分最終成為核心絕緣區域24。
其次，去除第2氧化矽膜50及第3氧化矽膜63上部之第4氧化矽膜66(圖51)。例如藉由CMP法去除第4氧化矽膜66。
其次，於第2氧化矽膜50、第3氧化矽膜63、第2低氧濃度區域69、及第4氧化矽膜66之上形成第3鎢膜81(圖52)。第3鎢膜81例如藉由CVD法形成。第3鎢膜81成為汲極電極12。
藉由以上之製造方法來形成圖37所示之電晶體300。
第3實施方式之電晶體300於通道區域18之內側設置有核心絕緣區域24。因此，能夠使通道區域18之厚度變薄。因此，容易減少截止漏電流。
又，第3實施方式之電晶體300之源極區域14及汲極區域16係低電阻之氧化物半導體。因此，容易降低源極電極10與源極區域14之間之接觸電阻。同樣地，容易降低汲極電極12與汲極區域16之間之接觸電阻。因此，容易降低導通電阻。
根據第3實施方式之電晶體300，與第1實施方式之比較例之電晶體900相比，截止漏電流得以減少，導通電阻得以降低。
又，第3實施方式之電晶體300在閘極電極20兩側具備介電常數較高之第1高介電常數絕緣層25及第2高介電常數絕緣層27。因此，自閘極電極20側面朝向源極區域14及汲極區域16之邊緣電場強度增強。因此，源極區域14及汲極區域16之載子濃度升高，源極區域14及汲極區域16之電阻降低。因此，電晶體300之導通電阻降低。
隔著通道區域18之源極區域14與汲極區域16之間之第3方向上之第1距離d3較佳為小於閘極電極20之第3方向上之長度d2。換言之，較佳為源極區域14與閘極電極20、汲極區域16與閘極電極20重疊。由此，例如不容易因加工偏差而發生源極區域14與閘極電極20、汲極區域16與閘極電極20之偏移。因此，導通電阻穩定之電晶體得以實現。
圖53係第3實施方式之半導體裝置之第1變化例之模式剖視圖。第1變化例之半導體裝置係電晶體391。
電晶體391不同於第3實施方式之電晶體300之方面在於，源極區域14與核心絕緣區域24隔開，汲極區域16與核心絕緣區域24隔開。
第1變化例之電晶體391中，源極區域14與汲極區域16之第1方向上之厚度較第3實施方式之電晶體300之源極區域14與汲極區域16之第1方向上之厚度薄。因此，截止漏電流得以進一步減少。
圖54係第3實施方式之半導體裝置之第2變化例之模式剖視圖。第2變化例之半導體裝置係電晶體392。
電晶體392不同於第3實施方式之電晶體300之方面在於，不具備核心絕緣區域24。電晶體392中，源極區域14與汲極區域16之第1方向上之厚度較第1實施方式之比較例之電晶體900之源極區域14與汲極區域16之第1方向上之厚度薄。因此，截止漏電流得以減少。
圖55係第3實施方式之半導體裝置之第3變化例之模式剖視圖。第3變化例之半導體裝置係電晶體393。
電晶體393不同於第3實施方式之電晶體300之方面在於，不具備核心絕緣區域24、源極區域14、及汲極區域16。電晶體393不具備源極區域14及汲極區域16。因此，與第1實施方式之比較例之電晶體900相比，截止漏電流得以減少。
如上所述，根據第3實施方式，能夠減少截止漏電流及降低導通電阻之電晶體得以實現。
(第4實施方式) 第4實施方式之半導體記憶裝置具備：第1配線，其沿第1方向延伸；第2配線，其沿與第1方向交叉之第2方向延伸；及記憶胞；記憶胞包含：第1電極，其與第1配線電性連接；第2電極；第1金屬區域，其設置於第1電極與第2電極之間，且包含選自由銦(In)、鎵(Ga)、鋅(Zn)、鋁(Al)、鎂(Mg)、錳(Mn)、鈦(Ti)、鎢(W)、鉬(Mo)、及錫(Sn)所組成之群中之至少一種金屬元素；第2金屬區域，其設置於第1金屬區域與第2電極之間，且包含至少一種金屬元素；半導體區域，其設置於第1金屬區域與第2金屬區域之間，且包含至少一種金屬元素及氧(O)；絕緣區域，其設置於第1金屬區域與第2金屬區域之間，且被半導體區域包圍；閘極電極，其包圍半導體區域且與第2配線電性連接；閘極絕緣層，其設置於半導體區域與閘極電極之間；及電容器，其與第2電極電性連接。記憶胞具備與第1實施方式之半導體裝置之第2電極電性連接之電容器。以下，針對與第1實施方式重複之內容，省略一部分記述。
第4實施方式之半導體記憶裝置係半導體記憶體400。第4實施方式之半導體記憶裝置係動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)。半導體記憶體400將第1實施方式之電晶體100用作DRAM之記憶胞之開關電晶體。
圖56係第4實施方式之半導體記憶裝置之方塊圖。
如圖56所示，半導體記憶體400具備記憶胞陣列210、字元線驅動器電路212、列解碼器電路214、感測放大器電路215、行解碼器電路217、及控制電路221。
圖57、圖58係第4實施方式之半導體記憶裝置之記憶胞陣列之模式剖視圖。圖57係包含第1方向及第3方向之面之剖視圖，圖58係包含第2方向及第3方向之面之剖視圖。第1方向與第2方向交叉。第1方向與第2方向例如垂直。第3方向係與第1方向及第2方向垂直之方向。第3方向係例如與基板垂直之方向。
第4實施方式之記憶胞陣列210具備立體配置有記憶胞之三維構造。圖57、圖58中用虛線框起來之區域分別表示1個記憶胞。
記憶胞陣列210具備矽基板250。
記憶胞陣列210在矽基板250之上例如具備多條位元線BL及多條字元線WL。位元線BL沿第1方向伸長。字元線WL沿第2方向伸長。
位元線BL與字元線WL例如垂直交叉。於位元線BL與字元線WL之交叉區域中配置有記憶胞。記憶胞中包含第1記憶胞MC1及第2記憶胞MC2。第1記憶胞MC1及第2記憶胞MC2係記憶胞之一例。
與第1記憶胞MC1及第2記憶胞MC2連接之位元線BL為位元線BLx。位元線BLx係第1配線之一例。與第1記憶胞MC1連接之字元線WL為字元線WLx。字元線WLx係第2配線之一例。
與第2記憶胞MC2連接之字元線WL為字元線WLy。字元線WLx設置於位元線BLx之一側。字元線WLy設置於位元線BLx之另一側。
記憶胞陣列210具有多個板狀電極線PL。板狀電極線PL與各記憶胞之板狀電極72連接。
記憶胞陣列210具備層間絕緣層260以將各配線及各電極電性分離。
多條字元線WL與列解碼器電路214電性連接。多條位元線BL與感測放大器電路215電性連接。
列解碼器電路214具備根據所輸入之列位址信號來選擇字元線WL之功能。字元線驅動器電路212具備對列解碼器電路214所選擇之字元線WL施加特定電壓之功能。
行解碼器電路217具備根據所輸入之行位址信號而選擇位元線BL之功能。感測放大器電路215具備對由行解碼器電路217選擇之位元線BL施加特定電壓之功能。又，具備感測位元線BL之電位而加以放大之功能。
控制電路221具備對字元線驅動器電路212、列解碼器電路214、感測放大器電路215、行解碼器電路217、及未圖示之其他電路進行控制之功能。
字元線驅動器電路212、列解碼器電路214、感測放大器電路215、行解碼器電路217、控制電路221等電路例如包含未圖示之電晶體或配線層。電晶體例如使用矽基板250形成。
位元線BL及字元線WL例如為金屬。位元線BL及字元線WL例如為氮化鈦、鎢、或氮化鈦與鎢之積層構造。
圖59係第4實施方式之半導體記憶裝置之第1記憶胞之模式剖視圖。圖60係第4實施方式之半導體記憶裝置之第2記憶胞之模式剖視圖。
第1記憶胞MC1設置於矽基板250與位元線BLx之間。在矽基板250與第2記憶胞MC2之間設置位元線BLx。
第1記憶胞MC1設置於位元線BLx之下側。第2記憶胞MC2設置於位元線BLx之上側。
第1記憶胞MC1設置於位元線BLx之一側。第2記憶胞MC2設置於位元線BLx之另一側。
第2記憶胞MC2具有使第1記憶胞MC1上下反轉之構造。第1記憶胞MC1及第2記憶胞MC2各自具備電晶體100及電容器201。
電晶體100具備源極電極10、汲極電極12、源極區域14、汲極區域16、通道區域18、閘極電極20、閘極絕緣層22、核心絕緣區域24。
源極電極10係第1電極之一例。汲極電極12係第2電極之一例。源極區域14係第1金屬區域之一例。汲極區域16係第2金屬區域之一例。通道區域18係半導體區域之一例。核心絕緣區域24係絕緣區域之一例。
電晶體100具備與第1實施方式之電晶體100同樣之構成。
電容器201具備胞電極71、板狀電極72、及電容器絕緣膜73。胞電極71及板狀電極72例如為氮化鈦。又，電容器絕緣膜73例如具有氧化鋯、氧化鋁、氧化鋯之積層構造。
電容器201之胞電極71與汲極電極12連接。板狀電極72與板狀電極線PL連接。
源極電極10與位元線BL連接。閘極電極20與字元線WL連接。
再者，於圖57～60中，例示了位元線BL與源極電極10、及字元線WL與閘極電極20由同一材料同時形成之情況。位元線BL與源極電極10、及字元線WL與閘極電極20亦可分別由不同材料各自形成。
字元線WLx與第1記憶胞MC1之閘極電極20電性連接。又，字元線WLy與第2記憶胞MC2之閘極電極20電性連接。
根據第4實施方式，藉由將第1實施方式之電晶體100用作DRAM之開關電晶體，而實現記憶體特性提高之半導體記憶體。
(第5實施方式) 第5實施方式之半導體記憶裝置具備：第1配線，其沿第1方向延伸；第2配線，其沿與第1方向交叉之第2方向延伸；及記憶胞；記憶胞包含：第1電極，其與第1配線電性連接；第2電極；第1氧化物半導體區域，其設置於第1電極與第2電極之間；第2氧化物半導體區域，其設置於第1氧化物半導體區域與第2電極之間；第3氧化物半導體區域，其設置於第1氧化物半導體區域與第2氧化物半導體區域之間，電阻高於第1氧化物半導體區域及第2氧化物半導體區域，包含第1部分及被第1部分包圍之第2部分，且，隔著第1部分之第1氧化物半導體區域與第2氧化物半導體區域之間之第1距離，小於隔著第2部分之第1氧化物半導體區域與第2氧化物半導體區域之間之第2距離；閘極電極，其包圍第3氧化物半導體區域且與第2配線電性連接；閘極絕緣層，其設置於第3氧化物半導體區域與閘極電極之間；及電容器，其與第2電極電性連接。記憶胞具備與第2實施方式之半導體裝置之第2電極電性連接之電容器。以下，針對與第2實施方式及第3實施方式重複之內容，省略一部分記述。
第5實施方式之半導體記憶裝置係半導體記憶體。第5實施方式之半導體記憶裝置係DRAM。半導體記憶體將第2實施方式之電晶體200用作DRAM之記憶胞之開關電晶體。第5實施方式之半導體記憶裝置係將第4實施方式之半導體記憶體400之電晶體100替換成第2實施方式之電晶體200之半導體記憶體。
圖61、圖62係第5實施方式之半導體記憶裝置之記憶胞陣列之模式剖視圖。圖61係包含第1方向及第3方向之面之剖視圖，圖62係包含第2方向及第3方向之面之剖視圖。第1方向與第2方向交叉。第1方向與第2方向例如垂直。第3方向係與第1方向及第2方向垂直之方向。第3方向係例如與基板垂直之方向。
第5實施方式之記憶胞陣列310具備立體配置有記憶胞之三維構造。圖61、圖62中用虛線框起來之區域分別表示1個記憶胞。
圖63係第5實施方式之半導體記憶裝置之第1記憶胞之模式剖視圖。圖64係第5實施方式之半導體記憶裝置之第2記憶胞之模式剖視圖。
第1記憶胞MC1設置於矽基板250與位元線BLx之間。在矽基板250與第2記憶胞MC2之間設置有位元線BLx。
第1記憶胞MC1設置於位元線BLx之下側。第2記憶胞MC2設置於位元線BLx之上側。
第1記憶胞MC1設置於位元線BLx之一側。第2記憶胞MC2設置於位元線BLx之另一側。
第2記憶胞MC2具有第1記憶胞MC1經上下反轉之構造。第1記憶胞MC1及第2記憶胞MC2分別具備電晶體200及電容器201。
電晶體200具備源極電極10、汲極電極12、源極區域14、汲極區域16、通道區域18、閘極電極20、閘極絕緣層22、第1層間絕緣層26、及第2層間絕緣層28。通道區域18具有表面部分18a及核心部分18b。
源極電極10係第1電極之一例。汲極電極12係第2電極之一例。源極區域14係第1氧化物半導體區域之一例。汲極區域16係第2氧化物半導體區域之一例。通道區域18係第3氧化物半導體區域之一例。表面部分18a係第1部分之一例。核心部分18b係第2部分之一例。
電晶體200具備與第2實施方式之電晶體200同樣之構成。
電容器201具備胞電極71、板狀電極72、電容器絕緣膜73。胞電極71及板狀電極72例如為氮化鈦。又，電容器絕緣膜73例如具有氧化鋯、氧化鋁、氧化鋯之積層構造。
電容器201之胞電極71與汲極電極12連接。板狀電極72與板狀電極線PL連接。
源極電極10與位元線BL連接。閘極電極20與字元線WL連接。
再者，於圖61～64中，例示了位元線BL與源極電極10、及字元線WL與閘極電極20由同一材料同時形成之情況。位元線BL與源極電極10、及字元線WL與閘極電極20也可分別由不同材料各自形成。
字元線WLx與第1記憶胞MC1之閘極電極20電性連接。又，字元線WLy與第2記憶胞MC2之閘極電極20電性連接。
根據第5實施方式，藉由將第2實施方式之電晶體200用作DRAM之開關電晶體，記憶體特性提高之半導體記憶體得以實現。
(第6實施方式) 第6實施方式之半導體記憶裝置具備：第1配線，其沿第1方向延伸；第2配線，其沿與第1方向交叉之第2方向延伸；及記憶胞；記憶胞包含：第1電極，其與第1配線電性連接；第2電極；環狀第1氧化物半導體區域，其設置於第1電極與第2電極之間；環狀第2氧化物半導體區域，其設置於第1氧化物半導體區域與第2電極之間；第3氧化物半導體區域，其至少一部分設置於第1氧化物半導體區域與第2氧化物半導體區域之間，且電阻高於第1氧化物半導體區域及第2氧化物半導體區域；閘極電極，其包圍第3氧化物半導體區域；閘極絕緣層，其設置於第3氧化物半導體區域與閘極電極之間；第1絕緣層，其設置於第1電極與閘極電極之間，且包含介電常數高於氧化矽之第1介電體；第2絕緣層，其設置於第2電極與閘極電極之間，且包含介電常數高於氧化矽之第2介電體；及電容器，其與第2電極電性連接。記憶胞具備與第3實施方式之半導體裝置之第2電極電性連接之電容器。以下，針對與第3實施方式及第4實施方式重複之內容，省略一部分記述。
第6實施方式之半導體記憶裝置係半導體記憶體。第6實施方式之半導體記憶裝置係DRAM。半導體記憶體將第3實施方式之電晶體300用作DRAM之記憶胞之開關電晶體。第6實施方式之半導體記憶裝置係將第4實施方式之半導體記憶體400之電晶體100替換成第3實施方式之電晶體300之半導體記憶體。
圖65、圖66係第6實施方式之半導體記憶裝置之記憶胞陣列之模式剖視圖。圖65係包含第1方向及第3方向之面之剖視圖，圖66係包含第2方向及第3方向之面之剖視圖。第1方向與第2方向交叉。第1方向與第2方向例如垂直。第3方向係與第1方向及第2方向垂直之方向。第3方向係例如與基板垂直之方向。
第6實施方式之記憶胞陣列410具備立體配置有記憶胞之三維構造。圖65、圖66中用虛線框起來之區域分別表示1個記憶胞。
圖67係第6實施方式之半導體記憶裝置之第1記憶胞之模式剖視圖。圖68係第6實施方式之半導體記憶裝置之第2記憶胞之模式剖視圖。
第1記憶胞MC1設置於矽基板250與位元線BLx之間。在矽基板250與第2記憶胞MC2之間設置有位元線BLx。
第1記憶胞MC1設置於位元線BLx之下側。第2記憶胞MC2設置於位元線BLx之上側。
第1記憶胞MC1設置於位元線BLx之一側。第2記憶胞MC2設置於位元線BLx之另一側。
第2記憶胞MC2具有第1記憶胞MC1經上下反轉之構造。第1記憶胞MC1及第2記憶胞MC2分別具備電晶體200及電容器201。
電晶體300具備源極電極10、汲極電極12、源極區域14、汲極區域16、通道區域18、閘極電極20、閘極絕緣層22、核心絕緣區域24、第1高介電常數絕緣層25、第2高介電常數絕緣層27、第1層間絕緣層26、及第2層間絕緣層28。
源極電極10係第1電極之一例。汲極電極12係第2電極之一例。源極區域14係第1氧化物半導體區域之一例。汲極區域16係第2氧化物半導體區域之一例。通道區域18係第3氧化物半導體區域之一例。核心絕緣區域24係絕緣區域之一例。第1高介電常數絕緣層25係第1絕緣層之一例。第2高介電常數絕緣層27係第2絕緣層之一例。
電晶體300具備與第3實施方式之電晶體300同樣之構成。
電容器301具備胞電極71、板狀電極72、電容器絕緣膜73。胞電極71及板狀電極72例如為氮化鈦。又，電容器絕緣膜73例如具有氧化鋯、氧化鋁、氧化鋯之積層構造。
電容器301之胞電極71與汲極電極12連接。板狀電極72與板狀電極線PL連接。
源極電極10與位元線BL連接。閘極電極20與字元線WL連接。
再者，於圖65～68中，例示了位元線BL與源極電極10、及字元線WL與閘極電極20由同一材料同時形成之情況。位元線BL與源極電極10、及字元線WL與閘極電極20也可分別由不同材料各自形成。
字元線WLx與第1記憶胞MC1之閘極電極20電性連接。又，字元線WLy與第2記憶胞MC2之閘極電極20電性連接。
根據第6實施方式，藉由將第3實施方式之電晶體300用作DRAM之開關電晶體，記憶體特性提高之半導體記憶體得以實現。
已對本發明之若干個實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他各種方式實施，在不脫離發明主旨之範圍內，可進行各種省略、替換、變更。該等實施方式或其變化包含在發明之範圍或主旨內，並且包含在申請專利範圍中記載之發明及其同等之範圍內。 相關申請案
本申請案享有以日本專利申請案2020-52249號(申請日：2020年3月24日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
10:源極電極 12:汲極電極 14:源極區域 16:汲極區域 18:通道區域 18a:表面部分 18b:核心部分 20:閘極電極 22:閘極絕緣層 24:核心絕緣區域 25:第1高介電常數絕緣層 26:第1層間絕緣層 27:第2高介電常數絕緣層 28:第2層間絕緣層 30:第1保護絕緣層 32:第2保護絕緣層 40:第1鎢膜 42:第1氧化矽膜 43:第2鎢膜 44:第1氮化矽膜 46:多晶矽膜 48:第2氮化矽膜 50:第2氧化矽膜 51:氮化矽膜 52:第1開口部 53:氧化物半導體膜 53a:第1低電阻區域 53b:第2低電阻區域 54:第1金屬膜 56:第2開口部 58:第3氧化矽膜 60:第2金屬膜 62:第2鎢膜 63:第3氧化矽膜 64:氧化物半導體區域 65:氧化鉿膜 66:第4氧化矽膜 67:第1低氧濃度區域 68:第3鎢膜 69:第2低氧濃度區域 71:胞電極 72:板狀電極 73:電容器絕緣膜 100:電晶體 101:電晶體 102:電晶體 200:電晶體 201:電容器 210:記憶胞陣列 212:字元線驅動器電路 214:列解碼器電路 215:感測放大器電路 217:行解碼器電路 221:控制電路 250:矽基板 260:層間絕緣層 291:電晶體 292:電晶體 300:電晶體 301:電容器 310:記憶胞陣列 391:電晶體 392:電晶體 393:電晶體 400:半導體記憶體 410:記憶胞陣列 900:電晶體 BL:位元線 BLx:位元線 MC1:第1記憶胞 MC2:第2記憶胞 PL:板狀電極線 WL:字元線 WLx:字元線 WLy:字元線
圖1及2係第1實施方式之半導體裝置之模式剖視圖。 圖3～16係表示第1實施方式之半導體裝置之製造方法之模式剖視圖。 圖17係比較例之半導體裝置之模式剖視圖。 圖18係第1實施方式之半導體裝置之第1變化例之模式剖視圖。 圖19係第1實施方式之半導體裝置之第2變化例之模式剖視圖。 圖20～22係第2實施方式之半導體裝置之模式剖視圖。 圖23～34係表示第2實施方式之半導體裝置之製造方法之模式剖視圖。 圖35係第2實施方式之半導體裝置之第1變化例之模式剖視圖。 圖36係第2實施方式之半導體裝置之第2變化例之模式剖視圖。 圖37～39係第3實施方式之半導體裝置之模式剖視圖。 圖40～52係表示第3實施方式之半導體裝置之製造方法之模式剖視圖。 圖53係第3實施方式之半導體裝置之第1變化例之模式剖視圖。 圖54係第3實施方式之半導體裝置之第2變化例之模式剖視圖。 圖55係第3實施方式之半導體裝置之第3變化例之模式剖視圖。 圖56係第4實施方式之半導體記憶裝置之方塊圖。 圖57及58係第4實施方式之半導體記憶裝置之記憶胞陣列之模式剖視圖。 圖59係第4實施方式之半導體記憶裝置之第1記憶胞之模式剖視圖。 圖60係第4實施方式之半導體記憶裝置之第2記憶胞之模式剖視圖。 圖61及62係第5實施方式之半導體記憶裝置之記憶胞陣列之模式剖視圖。 圖63係第5實施方式之半導體記憶裝置之第1記憶胞之模式剖視圖。 圖64係第5實施方式之半導體記憶裝置之第2記憶胞之模式剖視圖。 圖65及66係第6實施方式之半導體記憶裝置之記憶胞陣列之模式剖視圖。 圖67係第6實施方式之半導體記憶裝置之第1記憶胞之模式剖視圖。 圖68係第6實施方式之半導體記憶裝置之第2記憶胞之模式剖視圖。
10:源極電極
12:汲極電極
14:源極區域
16:汲極區域
18:通道區域
20:閘極電極
22:閘極絕緣層
24:核心絕緣區域
26:第1層間絕緣層
28:第2層間絕緣層
30:第1保護絕緣層
32:第2保護絕緣層
100:電晶體

Claims (8)

  1. 一種半導體裝置，其具備：第1電極；第2電極；第1金屬區域，其設置於上述第1電極與上述第2電極之間，且包含選自由銦(In)、鎵(Ga)、鋅(Zn)、鋁(Al)、鎂(Mg)、錳(Mn)、鈦(Ti)、鎢(W)、鉬(Mo)、及錫(Sn)所組成之群中之至少一種金屬元素；第2金屬區域，其設置於上述第1金屬區域與上述第2電極之間，且包含上述至少一種金屬元素；半導體區域，其設置於上述第1金屬區域與上述第2金屬區域之間，且包含上述至少一種金屬元素及氧(O)；絕緣區域，其設置於上述第1金屬區域與上述第2金屬區域之間，且被上述半導體區域包圍；閘極電極，其包圍上述半導體區域；及閘極絕緣層，其設置於上述半導體區域與上述閘極電極之間，且上述半導體區域由形成上述第1金屬區域及上述第2金屬區域之金屬氧化而形成。
  2. 如請求項1之半導體裝置，其中上述絕緣區域與上述第1電極隔開，上述絕緣區域與上述第2電極隔開。
  3. 如請求項1之半導體裝置，其中上述第1金屬區域與上述第2金屬區域 之間之距離，小於上述閘極電極之自上述第1電極朝向上述第2電極之方向之長度。
  4. 如請求項1之半導體裝置，其中上述第1金屬區域與上述第2金屬區域之間之距離，大於上述閘極電極之自上述第1電極朝向上述第2電極之方向之長度。
  5. 如請求項1之半導體裝置，其中上述至少一種金屬元素為銦(In)、鎵(Ga)、及鋅(Zn)。
  6. 一種半導體記憶裝置，其具備：第1配線，其沿第1方向延伸；第2配線，其沿與上述第1方向交叉之第2方向延伸；及記憶胞；上述記憶胞包含：第1電極，其與上述第1配線電性連接；第2電極；第1金屬區域，其設置於上述第1電極與上述第2電極之間，且包含選自由銦(In)、鎵(Ga)、鋅(Zn)、鋁(Al)、鎂(Mg)、錳(Mn)、鈦(Ti)、鎢(W)、鉬(Mo)、及錫(Sn)所組成之群中之至少一種金屬元素；第2金屬區域，其設置於上述第1金屬區域與上述第2電極之間，且包含上述至少一種金屬元素；半導體區域，其設置於上述第1金屬區域與上述第2金屬區域之間， 且包含上述至少一種金屬元素及氧(O)；絕緣區域，其設置於上述第1金屬區域與上述第2金屬區域之間，且被上述半導體區域包圍；閘極電極，其包圍上述半導體區域，且與上述第2配線電性連接；閘極絕緣層，其設置於上述半導體區域與上述閘極電極之間；及電容器，其與上述第2電極電性連接，且上述半導體區域由形成上述第1金屬區域及上述第2金屬區域之金屬氧化而形成。
  7. 如請求項6之半導體記憶裝置，其中上述絕緣區域與上述第1電極隔開，上述絕緣區域與上述第2電極隔開。
  8. 如請求項6之半導體記憶裝置，其中上述至少一種金屬元素為銦(In)、鎵(Ga)、及鋅(Zn)。
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