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TW201824561A - 垂直ｉｉｉ－ｎ裝置及其製造方法 - Google Patents

垂直ｉｉｉ－ｎ裝置及其製造方法 Download PDF

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TW201824561A
TW201824561A TW106127808A TW106127808A TW201824561A TW 201824561 A TW201824561 A TW 201824561A TW 106127808 A TW106127808 A TW 106127808A TW 106127808 A TW106127808 A TW 106127808A TW 201824561 A TW201824561 A TW 201824561A
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馬可 拉多撒福傑維克
山薩塔克 達斯古塔
漢威 陳
帕維爾 阿葛柏維
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美商英特爾股份有限公司
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Abstract

本發明敘述了一種半導體電晶體結構。在範例中，半導體電晶體包括設置在摻雜的緩衝層上、基板上方的III族-N半導體材料。極化電荷誘發層係設置在III族-N半導體材料之傾斜側壁和平坦的最上層表面上並且與其保形。閘極結構係設置在傾斜側壁上。源極接觸係形成在該極化電荷誘發層之最上層部分上。汲極區係形成以鄰近該摻雜的緩衝層。絕緣體層係設置在該汲極區並且從汲極區分離該閘極結構。

Description

垂直III-N裝置及其製造方法
本發明之實施例大致係有關於微電子裝置及其製造方法，並且更特別地係有關於垂直III族-N電晶體架構和設計。
在無線通訊和功率管理領域中，各種組件可使用固態裝置實施。例如，在射頻(RF)通訊中，RF前端是天線和數位基帶系統之間電路的通用用語。此種RF前端組件可包括一或多個電晶體，諸如一或多個場效電晶體(FET)。由於部分原因在於他們的大能隙和高移動率，故氮化鎵(GaN)以及其它III族-N半導體材料適用於積體電路，諸如用於高頻率或高功率之應用。
FET為包括三個端的半導體裝置，其中三個端子為：閘極、源極和汲極。一些FET具有稱為體極(body)或基板的第四端子，其可用於偏壓電晶體。此外，對於FET有兩個主要操作類型，稱為空乏模式(D模式)以及增強 模式(E模式)。例如，當電晶體在通路狀態時，D模式電晶體操作在零(或接近零)的閘極-源極電壓。例如，當電晶體在截止狀態時，E模式電晶體操作在零(或接近零)的閘極-源極電壓。
100、200、300、400、600‧‧‧垂直III族-N電晶體
101、201、501、901、1102、1104‧‧‧基板
104、204、504‧‧‧汲極區
104A、204A、504A‧‧‧第一汲極區
104B、204B、504B‧‧‧第二汲極區
108、208、507、508‧‧‧絕緣體層
108A、208A、508A‧‧‧第一絕緣體層
108B、208B、508B‧‧‧第二絕緣體層
112、212、512‧‧‧成核層
116、216‧‧‧摻雜的緩衝層
120、220、520、620‧‧‧III族-N半導體材料
120A、120B、220A、220B、520A、520B、620A、620B‧‧‧傾斜側壁
120C、220C、520C、620C‧‧‧最上層表面
121、521、522‧‧‧虛線
124、224、524、623、624‧‧‧極化電荷誘發層
124A、124B、224A、224B、523A、523B、524A、 524B、623A、623B、624A、624B、824A、824B‧‧‧側壁極化電荷誘發層
124C、224C、523C、524C、623C、624C、724C‧‧‧頂極化電荷誘發層
128、228、528、628、728、828‧‧‧介電質硬遮罩層
130、130A、130B、230、530、730A、730B‧‧‧閘極結構
130C‧‧‧閘極介電質
130D、529B‧‧‧閘極電極
130E‧‧‧功函數金屬
130F‧‧‧閘極蓋層
131、513‧‧‧部分
140、240、340、440、540、740‧‧‧源極接觸
220D、220E、620D、620E‧‧‧垂直側壁
230A‧‧‧第一閘極結構
230B‧‧‧第二閘極結構
336、436‧‧‧摻雜的源極延伸
503‧‧‧汲極層
510‧‧‧材料層堆疊
511‧‧‧溝槽
516‧‧‧摻雜的緩衝層
529、629、829‧‧‧閘極堆疊
529A‧‧‧閘極介電質層
530A‧‧‧第一閘極結構
530B‧‧‧第二閘極結構
531‧‧‧介電質層
533‧‧‧第二介電質層
534A、534B、534C、534D、535A、535B、537、538、734A、734B、735A、735B、1110‧‧‧通孔開口
542A、542B、742A、742B‧‧‧汲極接觸
544A、544B、744A、744B‧‧‧閘極接觸
736‧‧‧摻雜的源極延伸
825‧‧‧底切的表面
900‧‧‧行動計算平台
905‧‧‧顯示螢幕
910‧‧‧SoC
911‧‧‧控制器
913‧‧‧電池
915‧‧‧電力管理積體電路(PMIC)
921‧‧‧展開圖
925‧‧‧RF積體電路(RFIC)
930、931‧‧‧中央處理器核心
932‧‧‧慣性感測器
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
1100‧‧‧插入器
1106‧‧‧球柵陣列(BGA)
1108‧‧‧金屬互連
1112‧‧‧穿越矽通孔開口(TSV)
1114‧‧‧嵌入裝置
圖1根據本發明之實施例示出形成在基板上之垂直III族-N電晶體的成角度的橫斷面視圖。
圖2根據本發明之實施例示出形成在基板上之垂直III族-N電晶體的成角度的橫斷面視圖。
圖3根據本發明之實施例示出具有磊晶成長的源極延伸之垂直III族-N電晶體的成角度的橫斷面視圖。
圖4根據本發明之實施例示出具有磊晶成長的源極延伸之垂直III族-N電晶體的成角度的橫斷面視圖。
圖5A-5K根據本發明之實施例示出表示在製造圖1中結構之垂直III族-N電晶體的方法中各個操作的橫斷面視圖。
圖5A示出形成在基板上之材料層堆疊。
圖5B示出在材料層堆疊中形成溝槽之後圖5A之結構。
圖5C依據本發明之實施例示出在形成成核層、摻雜的緩衝層、III族-N半導體材料和極化電荷誘發層於溝槽中之後圖5B之結構。
圖5D示出在薄化極化電荷誘發層之製程之後 圖5C之結構。
圖5E示出在形成介電質硬遮罩層在極化電荷誘發層之最上層表面上以及側壁之部分上之後圖5D之結構。
圖5F依據本發明之實施例示出在形成閘極堆疊之後圖5E之結構。
圖5G示出在形成閘極結構之後圖5F之結構。
圖5H示出在形成第二介電質層之後圖5G之結構。
圖5I示出在介電質層中形成通孔開口之第一蝕刻製程之後圖5H之結構。
圖5J示出在形成開口以露出極化電荷誘發層和汲極區之最上層表面的第二蝕刻製程之後圖5I之結構。
圖5K示出在形成閘極、汲極和源極接觸之後圖5J之結構。
圖6A-6D根據本發明之實施例示出表示在製造圖2中垂直III族-N電晶體之結構的方法中各個操作的橫斷面視圖。
圖6A依據本發明之實施例示出在形成成核層、摻雜的緩衝層以及III族-N半導體材料完全地填充於溝槽中之後圖5A之結構。
圖6B示出在形成極化電荷誘發層在III族-N半導體材料上之後圖6A之結構。
圖6C示出在薄化極化電荷誘發層並隨後形成 硬遮罩和閘極堆疊之製程之後圖6B之結構。
圖6D示出在形成垂直III族-N電晶體之後續製程操作之後圖6C之結構。
圖7A-7D依據本發明之實施例示出表示在製造圖3中垂直III族-N電晶體之結構的方法中各個操作的橫斷面視圖。
圖7A示出在露出頂極化電荷誘發層之擴展的平坦化製程之後圖5G之結構。
圖7B示出在極化電荷誘發層之露出的最上層表面上磊晶成長源極延伸之製程之後圖7A之結構。
圖7C示出在形成閘極和汲極接觸之後圖7B之結構。
圖7D示出在形成源極接觸之後圖7C之結構。
圖8A-8C依據本發明之實施例示出表示薄化形成在III族-N半導體材料之側壁上的極化電荷誘發層之方法中各個操作的橫斷面視圖。
圖8A示出在形成介電質硬遮罩層在極化電荷誘發層之最上層表面上以及側壁之部分上之後圖5C之結構。
圖8B示出在薄化極化電荷誘發層之側壁的製程之後圖8A之結構。
圖8C示出在形成閘極堆疊在薄化的極化電荷誘發層上之後圖8B之結構。
圖9為依據本發明之實施例示出行動計算平台 之III族-NSoC實施方式的功能方塊圖。
圖10依據本發明之實施例示出計算裝置。
圖11依據本發明之實施例示出插入器。
圖12示出在形成III族-N半導體材料之橫向磊晶過成長之後圖6A之結構。
【發明內容】及【實施方式】
本發明敘述了用於邏輯、SoC和記憶體應用之垂直III族-N電晶體及其製造方法。在下面的敘述中，闡述了許多具體細節，例如新穎的結構方案和詳細的製造方法，以便提供對本發明之實施例的透徹理解。對本發明所屬領域之具有通常知識者而言，本發明的實施例可不用這些特定的細節可被實踐是顯而易見的。在其它實例中，眾所周知的特徵(諸如，與垂直III族-N電晶體相關聯的增強模式操作)以更少細節敘述，是為了避免模糊本發明之實施例。再者，應理解其圖式中所示之各個實施例為說明性表示並且沒必要按比例繪圖。
如本文所使用的用語「上方」、「下方」、「之間」及「上」是指一材料層相對於其它層的相對位置。諸如(例如)，一層設置在另一層上方或下方可以直接與其它層接觸，或者可以具有一或多個中間層。此外，設置在兩種層之間的一層可以直接與兩層接觸，或者可以具有一或多個中間層。相反，第一層在第二層「上」為與第二層直接接觸。
於本發明一實施例中，垂直III族-N電晶體包括閘極，其被製造於鄰近且接觸III族-N半導體材料之側壁的極化電荷誘發層之薄的部分上。垂直III族-N電晶體更包括形成在III族-N半導體材料之頂部表面上方之極化電荷誘發層之厚的部分上的源極接觸，以及與源極接觸相對的汲極區。極化電荷誘發層之厚的部分在建立二維電子氣(2DEG)的III族-N半導體材料之頂部表面中引入應變。在III族-N半導體材料之側壁上的極化電荷誘發層之薄的部分誘發不足以在III族-N半導體材料之側壁中產生2DEG的應變。藉由偏壓垂直III族-N電晶體之閘極(超過臨限電壓VT)，2DEG被建立在III族-N半導體材料之側壁中。建立在III族-N半導體材料之側壁中的2DEG使得垂直III族-N電晶體能夠操作在增強模式下。增強模式操作可以提供垂直III族-N電晶體較佳的電壓轉移特性以及較低的功率延遲乘積。於一實施例中，垂直III族-N電晶體包括在厚的極化電荷誘發層上的n摻雜磊晶層，其用以減小接觸電阻。於一實施例中，閘極結構被形成在III族-N半導體材料之每個側壁上，以形成共享共同源極之垂直III族-N電晶體對。垂直電晶體對可被單獨地操作或可被連接在一起，以提供具有增加驅動電流之單一垂直III族-N電晶體。
圖1根據本發明之實施例示出形成在基板101上之垂直III族-N電晶體100的成角度的橫斷面視圖。垂直III族-N電晶體100包括設置在摻雜的緩衝層116上方之III族-N半導體材料120。摻雜的緩衝層設置在基板101上方。 III族-N半導體材料120具有傾斜側壁120A、120B以及平坦的最上層表面120C。極化電荷誘發層124設置在III族-N半導體材料120上。極化電荷誘發層包括側壁極化電荷誘發層124A、側壁極化電荷誘發層124B以及頂極化電荷誘發層124C。側壁極化電荷誘發層124A和124B分別設置在傾斜側壁120A和120B上。頂極化電荷誘發層124C設置在III族-N半導體材料120之平坦的最上層表面120C上。頂極化電荷誘發層124C實質上比側壁極化電荷誘發層124A和124B厚。頂極化電荷誘發層124C具有足夠的厚度以誘發在III族-N半導體材料120之最上層表面120C上的應變。應變建立2DEG(由虛線121標記)在III族-N半導體材料120之最上層表面120C中。側壁極化電荷誘發層124A和124B為薄的，使得分別在III族-N半導體材料120A和120B之側壁上幾乎不產生應變。在傾斜側壁120A和120B中誘發的應變的量不足或不夠，在III族-N半導體材料120之傾斜側壁120A和120B中不產生2DEG。閘極結構130(包括第一閘極結構130A和第二閘極結構130B)分別設置在側壁極化電荷誘發層124A和124B上。源極接觸140設置在頂極化電荷誘發層124C上。垂直III族-N電晶體100之源極區包括源極接觸140、頂極化電荷誘發層124C和2DEG。包括第一汲極區104A和第二汲極區104B之汲極區104係設置在鄰近且接觸摻雜的緩衝層116之側壁的基板101上。介電質硬遮罩層128係設置在極化電荷誘發層124之側壁部分和閘極結構130之間，以防止閘極結構130和源極區之間的短路。垂直 III族-N電晶體100還包括具有第一絕緣體層108A和第二絕緣體層108B之絕緣體層108，其分別設置在第一汲極區104A和第二汲極區104B上。
參照圖1，III族-N半導體材料120設置在摻雜的緩衝層116上。於一實施例中，III族-N半導體材料120不延伸至摻雜的緩衝層116之邊緣。於一此類實施例中，III族-N半導體材料120不與絕緣體層108之側壁接觸。於一實施例中，III族-N半導體材料120與摻雜的緩衝層116晶格匹配。於一實施例中，III族-N半導體材料120為GaN層。於一此類實施例中，GaN層之側壁平面為半極化平面(11-22)以及GaN層之最上層表面的面為「C」平面(0001)。於一實施例中，III族-N半導體材料120為實質上單晶，且在本文中稱為「單晶」。然而，於其他實施例中，低層級晶體缺陷可能出現在III族-N半導體材料120中。在III族-N半導體材料120內，存在包括一或多個III族元素和氮的第一半導體材料的晶體配置。於一實施例中，III族-N半導體材料120具有相對高的載子移動率(大於500cm2 V-1)。於一此類實施例中，III族-N半導體材料120為用於最小化雜質散射之實質上未摻雜III族-氮化物材料(即，O2雜質濃度最小化)。於其他實施例中，III族-N半導體材料120包括一或多個GaN的三元合金(諸如，AlGaN、AlInN)或包括至少一III族元素和氮的GaN的四元合金(諸如，InxAlyGa1-x-yN，其中x的範圍為0.01-0.1以及y的範圍為0.01-0.1)。於一實施例中III族-N半導體材料120具有材料厚度大約為100奈米- 5微米之範圍。於一實施例中，III族-N半導體材料120具有寬度(WIII-N)大約為100奈米-5微米之範圍。
再次參考圖1，於一實施例中，極化電荷誘發層124包括合適的III族-N半導體材料，其在III族-N半導體材料120中誘發應變。於一實施例中，極化電荷誘發層124包括應變誘發材料，諸如但不限制於AlzGa1-zN、AlwIn1-wN或AlN，其中Z範圍為0.2-0.3以及W範圍為0.7-0.85。於一實施例中，極化電荷誘發層124為AlGaN以及III族-N半導體材料120為GaN。於一此類實施例中，AlGaN極化電荷誘發層124具有大於GaNIII族-N半導體材料120之能隙(3.4eV)的能隙(3.7eV)，促進在AlGaN極化電荷誘發層124和GaNIII族-N半導體材料120之間界面處的量子井。
再次參考圖1，於一實施例中，頂極化電荷誘發層124C具有厚度TPT，其實質上厚於側壁極化電荷誘發層124A和124B之厚度TPS。於一實施例中，頂極化電荷誘發層124C具有厚度大約5-15倍大於側壁極化電荷誘發層124A和124B之厚度。於一實施例中，極化電荷誘發層124為AlGaN。於一此類實施例中，AlGaN頂極化電荷誘發層124C具有厚度(TPT)大約5-10倍大於AlGaN側壁極化電荷誘發層124A和124B之厚度(TPS)。於一此類實施例中，AlGaN側壁極化電荷誘發層具有厚度TPS大約在1-2奈米的範圍。於一此類實施例中，AlGaN頂極化電荷誘發層124C具有厚度TPT大約在10奈米-30奈米的範圍。於一實施例中，AlGaN極化電荷誘發層124設置在GaNIII族-N半導體 材料120上。於一此類實施例中，具有厚度1奈米-2奈米之AlGaN側壁極化電荷誘發層124A和124B分別設置在傾斜GaN側壁120A和120B上。於一此類實施例中，傾斜GaN側壁120A和120B具有半極化平面(11-22)。於一此類實施例中，具有厚度10奈米-30奈米之AlGaN頂極化電荷誘發層124C係設置在GaN最上層表面120C上。於一此類實施例中，GaN最上層表面120C具有「C」平面(0001)。
再次參考圖1，於一實施例中，側壁極化電荷誘發層124A包括與摻雜的緩衝層116之最上層表面接觸之底部部分。於一實施例中，側壁極化電荷誘發層124A與絕緣體層108A之側壁(SDG)部分接觸，如圖1之增強的橫斷面圖解所示。側壁(SGD)部分也稱為閘極至汲極的分離距離。
參照圖1，閘極結構130(包括第一閘極結構130A和第二閘極結構130B)分別設置在側壁極化電荷誘發層124A和124B上。於一實施例中，一部分的閘極結構130係設置在絕緣體層108上。如圖1之增強的橫斷面圖解所描繪，於一實施例中，閘極結構130A更包括在絕緣體層108A之最上層表面下方延伸並設置在極化電荷誘發層124A和絕緣體層108A之間的部分131。閘極130A與摻雜的緩衝層116和汲極區104A距離SGD或閘極至汲極間隔而分開。於一實施例中，閘極至汲極間隔(SGD)判定垂直III族-N電晶體100之崩潰電壓(VBD)。於一實施例中，閘極結構130包括閘極電極。於一實施例中，閘極結構130包括閘極 電極130D和閘極介電質130C。於一實施例中，閘極電極130D包括功函數金屬130E和閘極蓋層130F。於一實施例中，閘極介電質130C包括介電質材料，諸如但不限制於Al2O3、HfO2、ZrO2、TiSiO、HfSiO或Si3N4。於一實施例中，閘極介電質130C具有厚度大約2奈米-10奈米的範圍。於一實施例中，功函數金屬130E包括諸如但不限制於Pt、Ni的金屬和諸如TiN或TaN的合金。於一此類實施例中，功函數金屬130E具有厚度大約在10-30奈米的範圍。於一實施例中，閘極蓋層130F包括諸如鎢的金屬。於一實施例中，閘極蓋層具有厚度大約30奈米-50奈米的範圍。
再次參考圖1，於一實施例中，摻雜的緩衝層116係設置在成核層112上。摻雜的緩衝層使得電子能夠從閘極流向汲極。於一實施例中，摻雜的緩衝層116之最上層表面與汲極區104之最上層表面共平面，或是摻雜的緩衝層116之最上層表面實質上與汲極區104之最上層表面共平面。於一此類實施例中，維持摻雜的緩衝層116之最上層表面與汲極區104之最上層表面之間的共平面性幫助防止閘極結構130和汲極區104之間的短路。於一實施例中，摻雜的緩衝層116包括III族-N半導體材料，諸如但不限制於GaN或InGaN。於一實施例中，摻雜的緩衝層116包括為n型摻雜物的摻雜物材料。於一此類實施例中，摻雜的緩衝層116包括n型摻雜物材料，諸如但不限制於Si、Ge或Al。於一此類實施例中，n型摻雜物材料為矽。於一此類實施例中，n型摻雜物為矽並且矽n型摻雜物具有為至少 1e18/cm3的摻雜物密度。於一實施例中，摻雜的緩衝層116具有厚度大約在40-90奈米的範圍。於一實施例中，摻雜的緩衝層116具有寬度(WB)大約在100奈米-5微米的範圍。
再次參考圖1，於一實施例中，汲極區104包括金屬(諸如但不限制於W、Ta、Ni或Ru及它們的合金)以及導電合金(諸如但不限制於TiN或TaN)。於一實施例中，汲極區104具有厚度大約在50奈米-200奈米的範圍。於一實施例中，絕緣體層108包括介電質材料，諸如但不限制於氮化矽、氧化矽、氧氮化矽或碳摻雜的氮化物。於一實施例中，絕緣體層108具有厚度大約在20奈米-100奈米的範圍。
再次參考圖1，於一實施例中，介電質硬遮罩層128係設置在閘極結構130和極化電荷誘發層124之上層部分之間。於一此類實施例中，介電質硬遮罩層128提供閘極結構130和源極區之間的電性絕緣。於一實施例中，介電質硬遮罩層128包括介電質層，諸如但不限制於氮化矽、碳摻雜的氮化矽或二氧化矽。於一實施例中，介電質硬遮罩層128具有大約等於頂極化電荷誘發層之高度TPT的高度。
再次參考圖1，於一實施例中，源極接觸140係設置在上層極化電荷誘發層124C上方。於其他實施例中，源極接觸可延伸超過極化電荷誘發層124C到介電質硬遮罩層128之上層表面的一部分上。於一實施例中，源極 接觸140包括多層堆疊。於一實施例中，多層堆疊包括二或更多不同的金屬層。於一此類實施例中，多層堆疊包括諸如但不限制於Ti、Al或Ni的(一或多種金屬。於其他實施例中，多層堆疊包括金屬蓋。於一此類實施例中，金屬蓋包括導電材料，諸如但不限制於鎢或TiN。
於一實施例中，成核層112係設置在摻雜的緩衝層116和基板101之間，以克服基板101和摻雜的緩衝層116之間晶格和熱的不匹配。於一實施例中，成核層112包括AlN。於一此類實施例中，AlN成核層112具有厚度大約在3奈米-10奈米的範圍。
於一實施例中，容置在垂直III族-N電晶體100之基板101包括半導體材料，諸如但不限制於矽、矽鍺(Ge)或碳化矽(SiC)。於一實施例中，基板101為矽基板。於一實施例中，具有(100)頂部表面。具有(100)頂部表面之矽基板101使得矽CMOS電晶體技術與III族-N半導體材料120的共同整合。在矽基板101之第二實施例中，矽半導體材料具有(110)頂部表面。在矽基板101之第三實施例中，矽半導體材料具有(111)頂部表面。在實施例中，III族-N半導體材料120和基板101具有晶格不匹配。在實施例中，III族-N半導體材料120和基板101具有範圍15%-50%的晶格不匹配。於一實施例中，垂直III族-N電晶體100包括矽基板101、基於GaN的矽摻雜的緩衝層116、GaN III族-N半導體材料120及AlGaN極化電荷誘發層124。
圖2根據本發明之實施例示出形成在基板201 上之垂直III族-N電晶體200的成角度的橫斷面視圖。垂直III族-N電晶體200包括設置在摻雜的緩衝層216上方之III族-N半導體材料220。摻雜的緩衝層216設置在基板201上方。III族-N半導體材料220具有傾斜側壁220A、220B、平坦的最上層表面220C及垂直側壁220D和220E。極化電荷誘發層224設置在III族-N半導體材料220上。極化電荷誘發層包括側壁極化電荷誘發層224A、側壁極化電荷誘發層224B以及頂極化電荷誘發層224C。側壁極化電荷誘發層224A和224B分別設置在傾斜側壁220A和220B上。側壁極化電荷誘發層224A和224B的一部分分別設置在絕緣體層108A和108B之最上層表面上。頂極化電荷誘發層224C形成在最上層表面220C上。沒有極化電荷誘發層124在III族-N半導體材料220之垂直側壁220D和220E上。頂極化電荷誘發層224C具有足夠的厚度以誘發在III族-N半導體材料220之平坦的最上層表面220C上的應變。應變建立2DEG(由虛線221標記)在III族-N半導體材料220之最上層表面220C中。側壁極化電荷誘發層224A和224B為薄的，使得分別在III族-N半導體材料220之傾斜側壁220A和220B上幾乎不產生應變。在傾斜側壁220A和220B中誘發的應變的量不足或不夠，在III族-N半導體材料120之傾斜側壁220A和220B中不產生2DEG。鄰近垂直側壁220D和220E不存在極化電荷誘發層124防止在III族-N半導體材料220之垂直側壁220D和220E上2DEG層的形成。閘極結構230(包括第一閘極結構230A和第二閘極結構230B)分別設置在側壁 極化電荷誘發層224A和224B上。源極接觸240設置在平坦的最上層表面220C上。垂直III族-N電晶體100之源極區包括源極接觸240、頂極化電荷誘發層224C和2DEG。包括第一汲極區204A和第二汲極區204B之汲極區204係設置在鄰近且接觸摻雜的緩衝層216之側壁的基板201上。介電質硬遮罩層228係設置在極化電荷誘發層224之側壁的上層部分和閘極結構230之間。垂直III族-N電晶體還包括具有第一絕緣體層208A和第二絕緣體層208B之絕緣體層208，其分別設置在第一汲極區204A和第二汲極區204B上。
如圖2所示，於一實施例中，III族-N半導體材料220之垂直側壁220D和220E延伸至第一絕緣體層208A和第二絕緣體層208B之最上層表面。於一此類實施例中，如圖2之增強的橫斷面圖解所描繪，傾斜側壁220A和220B起源於絕緣體層208之最上層表面。
參照圖2之增強的橫斷面圖解，於一實施例中，閘極結構230A不延伸到絕緣體層208A之最上層表面下方。於一此類實施例中，閘極至汲極間隔距離(SGD)係由第一絕緣體層208A之厚度判定。
於一實施例中，成核層212、摻雜的緩衝層216、III族-N半導體材料220、汲極區204、絕緣體層208、極化電荷誘發層224、閘極結構230、介電質硬遮罩層228和源極接觸240之示例性層組成和厚度可以為諸如如上對於成核層112、摻雜的緩衝層116、III族-N半導體材料120、汲極區104、絕緣體層108、極化電荷誘發層124、閘 極結構130、介電質硬遮罩層128和源極接觸140所述的一般。
圖3依據本發明之實施例示出垂直III族-N電晶體300。於一實施例中，垂直III族-N電晶體300為具有摻雜的源極延伸336的垂直III族-N電晶體100。參照圖3，摻雜的源極延伸336係設置在頂極化電荷誘發層124C和源極接觸340之間。摻雜的源極延伸336在設置於兩個相對的側壁極化電荷誘發層124A和124B的每一者上的介電質硬遮罩層128之間水平地延伸。摻雜的源極延伸336可以幫助減少垂直III族-N電晶體300之源極接觸電阻。於一實施例中，摻雜的源極延伸336減少源極接觸和頂極化電荷誘發層224C之間的能隙。減少的能隙導致垂直III-N電晶體300的減少的電阻。
於一實施例中，如圖3之增強的橫斷面圖解所描繪，摻雜的源極延伸336為具有峰(CSE)和谷(TSE)的高度不均勻的層。於一此類實施例中，數個峰(CSE)和谷(TSE)具有不相等的高度(HSE)。於一實施例中，摻雜的源極延伸336為半導體材料，諸如但不限制於GaN或InGaN。於一實施例中，摻雜的源極延伸336包括為n型摻雜物的摻雜物材料。n型摻雜物可包括諸如但不限制於Si、Ge或Al的材料。於一實施例中，n型摻雜物材料為矽。於一實施例中，n型摻雜物材料具有至少1e18/cm3的摻雜物密度。於一此類實施例中，n型摻雜物材料為具有至少1e18/cm3的摻雜物密度的矽。於一實施例中，摻雜的源極延伸336為 GaN層。於一此類實施例中，GaN摻雜的源極延伸336層包括n型摻雜物材料。於一此類實施例中，GaN摻雜的源極延伸336層包括為矽的n型摻雜物材料。於一此類實施例中，GaN摻雜的源極延伸336層包括n型摻雜物材料，其為具有至少1e18/cm3的摻雜物密度的矽。於一實施例中，摻雜的源極延伸336具有高度(HSE)大約為60-350奈米之範圍，其大約為極化電荷誘發層124C之厚度的1-15倍。於一實施例中，源極接觸340之示例性層組成和厚度可為諸如如上對於源極接觸140所述的一般。
圖4根據本發明之實施例示出具有磊晶成長的源極延伸之垂直III族-N電晶體400的成角度的橫斷面視圖。參照圖4，於一實施例中，垂直III族-N電晶體400為具有摻雜的源極延伸436的垂直III族-N電晶體200(與圖2相關聯的敘述)的再現。摻雜的源極延伸436係設置在頂極化電荷誘發層224C和源極接觸440之間。摻雜的源極延伸436在設置於兩個相對的側壁極化電荷誘發層124A和124B上的介電質硬遮罩層128之間水平地延伸。摻雜的源極延伸436可以幫助減少垂直III族-N電晶體400之源極接觸電阻。
於一實施例中，垂直III族-N電晶體100包括單個垂直III族-N電晶體100。於一此類實施例中，單個垂直III族-N電晶體100包括設置在極化電荷誘發層124A之側壁上的單個閘極結構130A。側壁極化電荷誘發層124A設置在III族-N半導體材料120A之傾斜側壁上。閘極結構130A由單個絕緣體層108A從汲極區104A分離。源極接觸140設 置在極化電荷誘發層124C之最上層表面上。於一此類實施例中，遮罩層被利用來防止至閘極結構130B和汲極104B的連接。於另一實施例中，垂直III族-N電晶體100包括兩個實體上不同的閘極結構130A和130B，其連接在一起以作為單閘極的垂直III族-N電晶體。
於一實施例中，源極接觸440和摻雜的源極延伸436之示例性層組成和厚度可以為如上分別對於源極接觸140和摻雜的源極延伸336所述的。
圖5A-5K根據本發明之實施例示出表示在製造圖1A中結構之垂直III族-N電晶體100之實施例的方法中各個操作的橫斷面視圖。
圖5A示出形成在基板501上之材料層堆疊510。於一實施例中，材料層堆疊510包括汲極層503和絕緣體層507。於一實施例中，汲極層503形成在基板上。於一實施例中，基板501包括諸如Si、Ge或Si-Ge之材料。於一實施例中，基板501為矽。於一實施例中，汲極層503形成在矽基板501上。於一實施例中，汲極層503包括金屬，諸如但不限制於W或Ru。於一實施例中，汲極層503包括導電合金，諸如但不限制於TiN或TaN。於一實施例中，汲極層503使用物理氣相沈積(PVD)製程形成。於一實施例中，汲極層503具有厚度大約在50奈米-200奈米的範圍。
再次參考圖5A，於一實施例中，絕緣體層507係形成在汲極層503上。於一實施例中，絕緣體層507包括介電質材料，諸如但不限制於氮化矽、氧化矽、氧氮化矽 或碳摻雜的氮化物。於一實施例中，絕緣體層507係藉由化學氣相沈積(CVD)或電漿增強式化學氣相沈積(PECVD)製程形成。於一實施例中，PECVD製程具有製程溫度大約在攝氏300-500度之範圍。於一實施例中，絕緣體層507具有厚度大約在20奈米-100奈米的範圍。於一實施例中，絕緣體層507之厚度判定垂直III族-N電晶體100之閘極結構130和汲極區104之間的崩潰電壓(VBD)。於一實施例中，絕緣體層507具有介電質強度超過被用於垂直III族-N電晶體100中的III族-N半導體材料520之介電質強度。於一實施例中，絕緣體層507為二氧化矽並且具有至少107V/cm的介電質強度。於一此類實施例中，III族-N半導體材料120為GaN層並且具有3.3×106V/cm的介電質強度。於一實施例中，基板501為矽，汲極層503為TiN以及絕緣體層507為氮化矽。
圖5B示出在材料層堆疊510中形成溝槽511之後圖5A之結構。於一實施例中，在形成溝槽511之前，溝槽遮罩被形成在絕緣體層507之最上層表面上(未顯示)。於一實施例中，減法蝕刻製程從未遮罩區域完全地蝕刻絕緣體層507和汲極層503以形成溝槽511。於一實施例中，溝槽511具有寬度(W)大約在100奈米-5微米之範圍以及長度(L)(進入圖5B中的頁面)大約在100奈米-5微米之範圍。取決於實施例，溝槽遮罩之形狀可為方形或矩形。溝槽511將絕緣體層507分為具有第一絕緣體508A和第二絕緣體508B之絕緣體層508。類似地，溝槽511將汲極層503分 為具有第一汲極區504A和第二汲極區504B之汲極區504。
於一實施例中，各向異性電漿蝕刻製程被用來圖案化汲極層503和絕緣體層507。應理解到在電漿蝕刻製程中利用的製程氣體可以取決於用於汲極層503和絕緣體層507的材料。絕緣體層507可由諸如CHxFy、O2、Ar、N2以及CF4的一或多個製程氣體蝕刻。蝕刻製程可進一步包括用以蝕刻汲極層503之Ar、Cl2、CF4、SF6、O2中的一或多個製程氣體。溝槽511可具有取決所使用的蝕刻條件的類型而定制的從85-90度變化的側壁角度。
圖5C依據本發明之實施例示出在形成成核層512、摻雜的緩衝層516、III族-N半導體材料520和極化電荷誘發層524於溝槽511內側中之後圖5B之結構。於一實施例中，成核層512、摻雜的緩衝層516、III族-N半導體材料520和極化電荷誘發層524藉由金屬有機化學氣相沈積(MOCVD)製程磊晶地形成。於一此類實施例中，用以形成成核層512、摻雜的緩衝層516及III族-N半導體材料520之MOCVD製程具有大約攝氏300-1100度之範圍的製程溫度。
於一實施例中，成核層512最小化對於後續III族-N半導體材料520沉積之裂縫缺陷的發生。於一實施例中，成核層為AlN。於一實施例中，成核層512為AlN以及基板501為矽。於一實施例中，AlN成核層512具有與矽基板501晶格不匹配。取決於矽基板晶體平面取向，在實施例中，AlN成核層512和矽基板501之間的晶格不匹配範圍 從大約15%到50%。於一實施例中，成核層512在MOCVD製程中形成。於一實施例中，用於形成成核層512之MOCVD製程具有製程溫度大約攝氏300-450度之範圍。於一實施例中，成核層512具有厚度大約在10奈米-100奈米的範圍。
在實施例中，摻雜的緩衝層516係形成在溝槽511內側以及形成在成核層512上。於一實施例中，摻雜的緩衝層516之最上層表面與汲極區504之最上層表面共平面，或摻雜的緩衝層516之最上層表面實質上與汲極區504之最上層表面共平面。於一實施例中，摻雜的緩衝層516當作用於電子從電晶體閘極流動至汲極的導電介質。於一實施例中，摻雜的緩衝層516之示例性層組成和厚度可為諸如如上對於摻雜的緩衝層116所述的一般。於一實施例中，摻雜的緩衝層116在MOCVD製程中形成。於一實施例中，用於形成摻雜的緩衝層116之MOCVD製程具有製程溫度大約攝氏1000-1100度之範圍。
再次參考圖5C，III族-N半導體材料520形成在摻雜的緩衝層516上。於一實施例中，III族-N半導體材料520被形成為留下摻雜的緩衝層516之露出的最上層表面。於一實施例中，如圖5C所描繪，III族-N半導體材料520具有寬度(WIII-N)，其小於摻雜的緩衝層516之寬度(WB)。再者，於一此類實施例中，III族-N半導體材料520在成核層512上具有實質上平坦的基底、傾斜的側壁520A和520B以及實質上平坦的最上層表面520C。於一實施例中，傾斜側 壁520A和520B具有至少50度之側壁角度。於一實施例中，III族-N半導體材料520使用MOCVD形成。於一實施例中，用於形成III族-N半導體材料520之MOCVD製程具有製程溫度大約攝氏1000-1100度之範圍。於一實施例中，III族-N半導體材料520為GaN層。於一此類實施例中，GaNIII族-N半導體材料520之傾斜側壁520A和520B具有半極性晶體平面(11-22)以及GaNIII族-N半導體材料520之最上層表面520C具有(110-1)取向。
於一實施例中，當III族-N半導體材料520為GaN層時，最上層表面520C以及傾斜側壁520A和520B的每一者符合小於130度之角度。於另一實施例中，傾斜GaN側壁520A和520B以及GaN最上層表面520C藉由彎曲的GaN表面接合在一起(未顯示)。於一此類實施例中，彎曲的GaN表面具有具有曲率半徑(Rc-GaN)。在實施例中，近似的曲率半徑(Rc-GaN)隨著GaN層的厚度而變化。於一實施例中，對於大約3微米-5微米之範圍的GaN層曲率半徑(Rc-GaN)大約為400-500奈米之範圍。
於一實施例中，III族-N半導體材料520具有材料厚度大約為100奈米-5微米之範圍。於一實施例中，III族-N半導體材料520具有小於1e10/cm2之缺陷密度。具有此缺陷密度的膜可被敘述為無缺陷。於一實施例中，III族-N半導體材料520被形成為至少100奈米之厚度，以提供無缺陷層。
再次參考圖5C，極化電荷誘發層523形成在III 族-N半導體材料520上。極化電荷誘發層523具有側壁極化電荷誘發層523A和523B以及頂極化電荷誘發層523A。於一實施例中，相較於形成在最上層表面520C上的頂極化電荷誘發層523C，形成在III族-N半導體材料520之傾斜側壁520A和520B上的側壁極化電荷誘發層523A和523B被成長至不同厚度。於一實施例中，可選擇製程條件和材料，使得極化電荷誘發層具有生長速率差別，其中側壁極化電荷誘發層523A和523B與在最上層表面520C上成長的頂極化電荷誘發層523C相比分別在傾斜側壁520A和520B上以較慢的速率成長。於一實施例中，側壁極化電荷誘發層523A和523B具有至少5倍慢於頂極化電荷誘發層523C之成長速率的成長速率。於一實施例中，極化電荷誘發層523包括諸如但不限制於AlN、AlInN或AlyGa1-yN(其中y為0.24-0.36)的材料，以及III族-N半導體材料包括諸如但不限制於InGaN或GaN的材料。於一示例性實施例中，極化電荷誘發層523包括AlGaN以及III族-N半導體材料520包括GaN。於一此類實施例中，側壁極化電荷誘發層523A和523B具有至少10倍慢於頂極化電荷誘發層523C之成長速率的成長速率。於一此類實施例中，AlGaN側壁極化電荷誘發層523A和523B成長至大約3奈米至10奈米之範圍的厚度，以及AlGaN頂極化電荷誘發層523C成長至大約30奈米至100奈米之範圍的厚度。再者，於一此類實施例中，具有大於或等於大約3奈米之厚度的AlGaN極化電荷誘發層523，為足夠厚以在GaNIII族-N半導體材料520上誘發 2DEG效應。因而，於一此類實施例中，2DEG存在於傾斜GaN側壁520A和520B中以及存在於GaN最上層表面520C中。(由虛線521和522指示)。
在第二實施例中，AlGaN側壁極化電荷誘發層523A和523B成長至大約1-2奈米之範圍的厚度，以及頂極化電荷誘發層523C成長至大約10-20奈米之範圍的厚度。因而，於一此類實施例中，2DEG存在於最上層GaN最上層表面520C，但不存在傾斜GaN側壁520A和520B之表面中(未顯示)。
根據本發明之實施例，對於形成增強模式裝置之目的，從傾斜側壁520A和520B之2DEG的空乏是需要的。於一實施例中，從傾斜側壁520A和520B之2DEG的空乏係藉由薄化極化電荷誘發層523A和523B完成。薄化極化電荷誘發層524A和524B以空乏2DEG之製程可以優先地藉由均勻的回蝕製程(如與圖5D相關地敘述)進行，或者藉由遮罩和蝕刻製程(如與圖8相關聯的敘述)進行。
圖5D示出在薄化極化電荷誘發層523之後圖5C之結構。極化電荷誘發層523被薄化以提供具有減少的厚度之極化電荷誘發層524。於一實施例中，極化電荷誘發層523藉由等向電漿蝕刻製程薄化。於一此類實施例中，電漿蝕刻在沒有遮罩層的情況下執行。於一實施例中，側壁極化電荷誘發層524A和524B以及頂極化電荷誘發層524C被薄化大約相等的量。於一實施例中，側壁極化電荷誘發層524A和524B被薄化，使得分別在傾斜側壁520A和 520B上誘發的任何應變不建立2DEG(與圖5C相比，沒有虛線521)。於一此類實施例中，頂極化電荷誘發層524C保持足夠厚，使得在III族-N半導體材料520之頂部表面520上誘發的應變維持2DEG條件(虛線522)。
於一實施例中，極化電荷誘發層523為AlGaN層。於一此類實施例中，側壁極化電荷誘發層523A和523B具有3奈米至10奈米之範圍的厚度，以及頂極化電荷誘發層523C具有30奈米至100奈米之範圍的厚度。於一此類實施例中，AlGaN側壁極化電荷誘發層523A和523B被薄化大約1-9奈米之範圍的量(為了空乏2DEG)。於一此類實施例中，AlGaN側壁極化電荷誘發層524A和524B具有厚度大約在1-2奈米的範圍。於一此類實施例中，AlGaN頂極化電荷誘發層524C具有厚度大約在21奈米-91奈米的範圍。
於一實施例中，如上圖5B和5C所述，極化電荷誘發層被成長以及接著被薄化。極化電荷誘發層523首先成長至在III族-N半導體材料520之側壁上提供均勻且一致的極化電荷誘發層523的的厚度。均勻的側壁極化電荷誘發層523A和523B具有足夠以建立2DEG之厚度，並且因而薄化以空乏2DEG。
於一實施例中，側壁極化電荷誘發層523A和523B具有3奈米-10奈米厚的側壁，並且接著薄化至1奈米-2奈米以空乏2DEG。然而，於另一實施例中，形成均勻極化電荷誘發層523導致實質上大於10奈米的側壁極化電荷誘發層523A和523B，而導致2DEG。於一此類實施例中， 側壁極化電荷誘發層523A和523B薄化被執行以去除2DEG。
於另一實施例中，極化電荷誘發層523A和523B被直接地均勻成長至不足以建立2DEG的厚度(如敘述在與圖5C相關聯實施例)。因而，側壁極化電荷誘發層523A和523B在成長後不會薄化。於一實施例中，側壁極化電荷誘發層523A和523B以及頂極化電荷誘發層523C例如由於差別成長條件不足被成長至大約相等的厚度。於一此類實施例中，極化電荷誘發層523導致2DEG在側壁520A和520B上，以及在III族-N半導體材料520之最上層表面520C上。於一此類實施例中，側壁極化電荷誘發層523A和523B相對於頂極化電荷誘發層532C優先地薄化。於一實施例中，遮罩方法被利用以相對於頂極化電荷誘發層523C優先地薄化側壁極化電荷誘發層523A和523B(如下面與圖8A-8B相關聯的敘述)。
圖5E示出在形成介電質硬遮罩層528在頂極化電荷誘發層524C上以及在側壁極化電荷誘發層524A和524B上之後圖5D之結構。於一實施例中，介電質硬遮罩層528使用毯式沉積和剝離去除製程形成。於一此類實施例中，抗蝕劑遮罩形成在圖5D之結構上方。於一實施例中，形成露出頂極化電荷誘發層524C之開口在抗蝕劑層中。介電質硬遮罩層528形成在頂極化電荷誘發層524C上以及在側壁極化電荷誘發層524A和524B之部分上的開口中。接續地，抗蝕劑剝離製程被執行，在開口中留下介電 質硬遮罩層528。其它製程實施例包括在圖5D的結構上的毯式沉積、介電質硬遮罩層528之遮罩和蝕刻(未顯示)。
參照圖5E，於一實施例中，介電質硬遮罩層528具有大約與III族-N半導體材料520之最上層表面520C相同水平之最低部分。適合於形成介電質硬遮罩層528的材料包括絕緣體材料，諸如但不限制於氮化矽、碳摻雜的氮化矽、二氧化矽或氮氧化矽。
圖5F依據本發明之實施例示出在形成閘極堆疊529之後圖5E之結構。於一實施例中，閘極堆疊529可藉由毯式沉積製程以及後續圖案化製程形成。於一實施例中，閘極堆疊529係形成在絕緣體層508上方、在極化電荷誘發層524A和524B之側壁上以及在介電質硬遮罩層528上方。於一實施例中，閘極堆疊529更包括在絕緣體508之最上層表面下方延伸之部分513。於一實施例中，閘極堆疊529包括閘極電極529B。如圖5F之增強的橫斷面圖解所示，於一實施例中，閘極堆疊529包括閘極介電質層529A及閘極電極529B。於一實施例中，閘極電極529B包括功函數金屬和閘極蓋層(未顯示)。適合於形成閘極介電質層529A的材料包括介電質材料，諸如但不限制於Al2O3、HfO2、ZrO2、TiSiO、HfSiO或Si3N4。於一實施例中，閘極介電質層529A係由原子層沈積(ALD)製程形成。於一實施例中，閘極介電質層529A具有厚度大約2奈米-10奈米的範圍。適合於形成閘極電極529B的材料包括導電材料，諸如但不限制於Pt、Ni或TiN。於一實施例中，閘極電極可 由ALD製程或物理氣相沈積(PVD)製程形成。於一實施例中，閘極電極529B具有厚度大約10奈米-30奈米的範圍。於一實施例中，當閘極電極529B包括功函數金屬以及導電蓋金屬時，功函數金屬包括導電材料，諸如但不限制於Pt、Ni或TiN。於一此類實施例中，導電蓋金屬包括諸如鎢的金屬。於一此類實施例中，當閘極電極529B包括導電蓋金屬時，閘極電極529B具有厚度大約60奈米-80奈米的範圍。
接續閘極堆疊529沉積製程，抗蝕劑遮罩形成在閘極遮罩上(未顯示)。閘極堆疊529之露出的部分接著被電漿蝕刻。於一實施例中，閘極堆疊529係形成在絕緣體層508之一部分上、在側壁極化電荷誘發層524A和524B上以及在介電質硬遮罩層528上。在電漿蝕刻後去除抗蝕劑遮罩。
圖5G示出在形成閘極結構530之後圖5F之結構。在製程實施例中，介電質層531係形成在絕緣體層508之最上層表面上以及在閘極堆疊529上，並且接著執行平坦化製程。於一實施例中，介電質層531包括但不限制於二氧化矽(SiO2)、碳摻雜氧化物(CDO)、氮化矽、諸如全氟環丁烷或聚四氟乙烯、氟矽酸鹽玻璃(FSG)的有機化合物以及諸如矽倍半氧烷、矽氧烷或有機矽酸鹽玻璃的有機矽酸鹽之材料。介電質層531可包括孔或氣隙以進一步減少它們的介電常數。介電質層531之實施例可由各種沉積技術形成，包括但不限制於電漿增強式化學氣相沈積 (PECVD)、化學氣相沈積(CVD)或垂直擴散爐(VDF)。於一實施例中，介電質層531具有厚度大約在5000埃-100000埃的範圍。
於一實施例中，化學機械拋光(CMP)製程用於平坦化製程。CMP製程去除介電質層531之一部分、閘極堆疊529之一部分以及介電質硬遮罩層528之一部分。於一實施例中，如圖5G所描繪，閘極結構530(包括第一閘極結構530A和第二閘極結構530B)分別形成在側壁極化電荷誘發層524A和524B上。於一實施例中，閘極結構530具有與極化電荷誘發層524之側壁接觸的部分。於一實施例中，與側壁極化電荷誘發層524A和524B直接接觸的閘極結構530之一部分以垂直III族-N電晶體之閘極長度(LG)表徵。於一實施例中，閘極結構530具有大約100奈米-5微米範圍之閘極長度(LG)。再者，於一此類實施例中，閘極結構530具有在絕緣體508之最上層表面下方延伸之部分513。閘極結構530由距離SGD或閘極至汲極間隔而與摻雜的緩衝層516和汲極區504分離。於一實施例中，閘極至汲極間隔(SGD)判定垂直III族-N電晶體之崩潰電壓(VBD)。
於一實施例中，第一和第二閘極結構530A和530B、介電質硬遮罩層528以及介電質層531具有最上層表面，其彼此共面或實質上共面。於其他實施例中，閘極結構530之最上層表面可被凹陷至低於頂極化電荷誘發層524C之最上層表面的水平。
圖5H示出在介電質層531之最上層表面上、在 最上層表面閘極結構530以及在介電質硬遮罩層528之最上層表面上的第二介電質層533之形成之後圖5G的結構。適合於形成第二介電質層533之材料和方法包括如上與形成介電質層531相關的材料和方法所述的。於一實施例中，第二介電質層533具有厚度大約在50奈米-200奈米的範圍。
圖5I示出在用以形成通孔開口534A、534B、537、535A和535B在介電質層531和第二介電質層533中之兩步驟蝕刻製程之第一步驟之後圖5H之結構。在製程實施例中，接著第一蝕刻製程，複數個通孔開口使用微影製程(未顯示)定義。於一實施例中，通孔開口係使用具有包括CFX、CHXFY、CO、O2以及Ar的化學之反應離子蝕刻被蝕刻。於一實施例中，如圖5I中所描繪，通孔開口534A和534B分別露出第一和第二絕緣體508A和508B。於一此類實施例中，通孔開口535A和535B分別露出第一和第二閘極結構530A和530B。再者，於一此類實施例中，通孔開口537露出介電質硬遮罩層528之最上層表面。
於一實施例中，通孔開口534A、534B、535A、535B和537具有寬度範圍30-200奈米。在不同實施例中，通孔開口可為圓形、橢圓形或矩形。於一實施例中，第一蝕刻製程形成最高通孔開口534A和534B，但不蝕刻穿過介電質硬遮罩層528或絕緣體層508。於一實施例中，利用於介電質層531和第二介電質層533之介電質材料為二氧化矽，以及用於絕緣體層508和介電質硬遮罩層528 之介電質材料為氮化矽。於一此類實施例中，當使用蝕刻製程包括諸如但不限制於CHXFY、CO、O2及Ar之氣體時，介電質層531和第二介電質層533具有對於介電質硬遮罩層528和絕緣體層508的選擇性蝕刻，其大約10：1。
圖5J示出在形成通孔開口538以露出極化電荷誘發層524C及第一和第二汲極區504A和504B之最上層表面的第二蝕刻製程之後圖5I之結構。在製程實施例中，通孔開口537、534A和534B受到第二電漿蝕刻製程，已分別形成通孔開口538、534C和534D。於一實施例中，蝕刻製程利用具有包括CFX、CHXFY、O2、N2以及Ar的化學之反應離子蝕刻。於一實施例中，利用於介電質層531和第二介電質層533之介電質材料為二氧化矽，以及用於絕緣體層508和介電質硬遮罩層528之介電質材料為氮化矽。於一此類實施例中，當使用蝕刻製程包括諸如但不限制於CFX、CHXFY、O2、N2及Ar之氣體時，介電質硬遮罩層528和絕緣體層508具有對於介電質層531和第二介電質層533的選擇性蝕刻，其大約3：1。
於一此類實施例中，通孔開口538露出頂極化電荷誘發層524C之最上層表面。於一此類實施例中，通孔開口534C和534D分別露出第一和第二汲極區504A和504B。應理解到，由通孔開口535A和535B露出的閘極結構530之部分可在第二蝕刻製程中進行以形成通孔開口538、534C和534D的期間被凹陷。於一實施例中，閘極結構530之導電蓋層為鎢。於一此類實施例中，當以具有包 括氟之製程氣體之蝕刻時，閘極結構530在由通孔開口535A和535B露出的部分被凹陷2奈米-5奈米。
圖5K示出在分別第一和第二閘極接觸544A和544B、分別第一和第二汲極接觸542A和542B以及源極接觸540的形成之後圖5J之結構。於一實施例中，一或多個金屬形成在每個通孔開口537、538、534A、534B、534C、534D、535A及535B內側以及在介電質層533之最上層上。於一實施例中，用於形成接觸之材料包括諸如但不限制於Ti、Al或Ni的金屬。於一實施例中，用來形成接觸之金屬的厚度之範圍為10-30奈米。接著，平坦化製程被進行以從介電質層533之最上層表面去除一或多個金屬層。於一實施例中，平坦化製程包括化學機械拋光(CMP)製程。於一實施例中，圖5K之結構經受退火製程。於一實施例中，退火製程具有製程溫度大約攝氏500-600度之範圍。於一實施例中，退火製程導致氮化物的擴散。
圖6A-6D根據本發明之實施例示出表示在製造圖2A中結構之垂直III族-N電晶體200的方法中各個操作的橫斷面視圖。
圖6A示出在溝槽511中成核層512、摻雜的緩衝層516以及III族-N半導體材料620的形成之後圖5B之結構。於一此類實施例中，III族-N半導體材料620具有傾斜側壁620A、620B、平坦的最上層表面620C及垂直側壁620D和620E。於一實施例中，如圖6A所描繪，垂直側壁620D和620E被形成以鄰近並且分別直接接觸第一和第二 絕緣體508A和508B。於一實施例中，傾斜側壁620A和620B源於絕緣體層508之最上層部分的邊緣區域。
形成III族-N半導體材料620之示例性層組成、晶體平面取向、厚度及方法可為如上對於III族-N半導體材料520所述的。於一實施例中，垂直側壁620D和620E具有大約等於絕緣體層508之厚度(TI)的高度。於一此類實施例中，垂直側壁620D和620E具有大約20奈米-100奈米之範圍的高度。於其他實施例中，垂直側壁620D和620E具有小於絕緣體層508之厚度(TI)的高度。於一此類實施例中，垂直側壁620D和620E具有大約絕緣體層508之厚度(TI)5%-50%的高度。
於一實施例中，III族-N半導體材料620為GaN。於一此類實施例中，GaN III族-N半導體材料620具有傾斜側壁620A和620B(其具有(11-22)側壁平面取向)以及最上層表面620C(其具有(110-1)取向之C平面)。
於另一實施例中，如圖12所示，III族-N半導體材料620係以延伸III族-N半導體材料620至絕緣體層508之最上層表面之一部分650上的方式形成。於一此類實施例中，延伸在絕緣體層508之表面上方的III族-N半導體材料620之一部分具有寬度(WLEO)。於一實施例中，寬度(WLEO)範圍為100奈米-500奈米。
圖6B示出在形成極化電荷誘發層623在III族-N半導體材料620上之後圖6A之結構。於一實施例中，極化電荷誘發層623包括側壁極化電荷誘發層623A和623B以及 頂極化電荷誘發層623C。於一實施例中，側壁極化電荷誘發層623A和623B分別形成在傾斜側壁620A和620B上。於一此類實施例中，頂極化電荷誘發層623C形成在平坦的最上層表面620C上。於一實施例中，極化電荷誘發層624沒有出現在垂直側壁620D和620E之表面上。適合於形成極化電荷誘發層623之材料、厚度和方法包括如上與形成極化電荷誘發層523相關的材料、厚度和方法所述的一般。
圖6C示出在薄化極化電荷誘發層623，隨後形成硬遮罩和閘極堆疊之後圖6B之結構。於一實施例中，適合於薄化極化電荷誘發層623以形成具有薄化的側壁之極化電荷誘發層624的方法包括諸如電漿蝕刻的製程。於一實施例中，側壁極化電荷誘發層624A和624B及頂極化電荷誘發層624C之示例性厚度為諸如如上與側壁極化電荷誘發層224A和224B及頂極化電荷誘發層224C相關所述的一般。
於一實施例中，適合於形成介電質硬遮罩層628之材料、厚度和方法包括諸如如上與介電質硬遮罩層528相關的材料、厚度和方法所述的一般。
於一實施例中，適合於形成閘極堆疊629之材料、厚度和方法包括諸如如上與形成閘極堆疊529相關的材料、厚度和方法所述的一般。於一實施例中，閘極堆疊629在絕緣體層508之一部分上方延伸。於一實施例中，如圖6C中所示，閘極堆疊629不被形成鄰近溝槽511內側之絕緣體層508。
圖6D示出在形成垂直III族-N電晶體600之一系列製程操作之後圖6C之結構。於一實施例中，從圖6C的結構開始形成垂直III族-N電晶體600之製程操作的順序與圖5G-5K相關聯的敘述之製程操作的順序相當。圖6D之結構為垂直III族-N電晶體600。
於一實施例中，垂直III族-N電晶體600具有如圖6D中所示之閘極至汲極間隔(SGD)。於一實施例中，閘極至汲極間隔(SGD)判定閘極結構630和汲極層504之間的崩潰電壓(VBD)。於一此類實施例中，閘極至汲極間隔距離(SGD)係由絕緣體層508之厚度TI完全地判定。於一此類實施例中，垂直III族-N電晶體200具有由絕緣體層508之厚度判定的崩潰電壓(VBD)。於一實施例中，垂直III族-N電晶體600具有範圍為3V-20V的崩潰電壓(VBD)。
圖7A-7D依據本發明之實施例示出表示在製造圖3中垂直III族-N電晶體之結構的方法中各個操作的橫斷面視圖。
圖7A示出在擴展的平坦化製程之後圖5G之結構。於一實施例中，擴展的平坦化製程從頂極化電荷誘發層524C上方去除所有的介電質硬遮罩層528。然而，平坦化製程在側壁極化電荷誘導層524A和524B上留下介電質硬遮罩層528的殘留物。於一此類實施例中，頂極化電荷誘發層724C完整地露出擴展的平坦化製程的結果。於一此類實施例中，於平坦化製程期間，去除0%-50%的頂極化電荷誘發層(圖5H)。於一實施例中，極化電荷誘發層724C 為足夠厚以建立2DEG。於一實施例中，極化電荷誘發層724C具有所得厚度大約在15奈米-50奈米的範圍。
圖7B示出在頂極化電荷誘發層724C之露出的最上層表面上磊晶成長摻雜的源極延伸736的製程之後圖7A之結構。於一實施例中，摻雜的源極延伸736之示例性層組成、厚度和特性可為如上對於摻雜的源極延伸336所述的。於一實施例中，摻雜的源極延伸736可使用MOCVD製程形成。於一實施例中，MOCVD製程具有製程壓力大約200豪巴-500豪巴的範圍。於一實施例中，MOCVD製程具有製程溫度大約攝氏700-800度的範圍。
圖7C示出在分別第一和第二閘極接觸744A和744B以及分別第一和第二汲極接觸742A和742B的形成之後圖7B之結構。於一實施例中，圖7B之結構經歷與結合圖5H-5J敘述的製程操作的順序相似的製程操作序列。於一此類實施例中，在閘極和汲極接觸的形成之後形成源極接觸。於一實施例中，第二介電質層533設置在摻雜的源極延伸736上、在介電質層531之最上層表面上、在閘極結構730和介電質硬遮罩層728上。於一實施例中，通孔開口734A和734B分別形成在第一介電質層531和第二介電質層533中、在第一和第二汲極層504A和504B上方。於一此類實施例中，通孔開口735A和735B分別形成在第一和第二閘極結構730A和730B上方。於一實施例中，第一和第二汲極接觸742A和742B分別形成在通孔開口734A和734B中。於一此類實施例中，第一和第二閘極接觸744A和 744B分別形成在通孔開口735A和735B中。於一實施例中，用於分別形成第一和第二汲極接觸742A和742B之示例性材料和方法包括諸如如上分別形成第一和第二汲極接觸542A和542B相關的材料和方法所述的一般。於一實施例中，用於分別形成第一和第二閘極接觸744A和744B之示例性材料和方法包括諸如如上分別形成第一和第二閘極接觸544A和544B相關的材料和方法所述的一般。
圖7D示出在形成源極接觸740之後圖7C之結構。於一實施例中，接觸開口738形成在摻雜的源極延伸736上方。於一此類實施例中，電漿蝕刻製程被用來形成接觸開口738。於一實施例中，蝕刻製程被利用以形成接觸開口738、蝕刻摻雜的源極延伸736之一部分。於一此類實施例中，摻雜的源極延伸736之上層部分被蝕刻掉3-10奈米之範圍的量。應理解到，在各個實施例中，接觸開口738可以具有小於或大於頂極化電荷誘發層724C之寬度(WUP)的底部寬度(WB)。於一實施例中，源極接觸740形成在接觸開口738中。於一實施例中，形成源極接觸740之示例性材料和方法包括諸如如上與形成源極接觸540相關的材料和方法所述的一般。於一實施例中，源極接觸740形成於分別形成第一和第二汲極接觸742A和742B之前以及分別形成第一和第二閘極接觸744A和744B之前。
圖8A-8C依據本發明之實施例示出表示薄化分別形成在III族-N半導體材料傾斜的側壁520A和520B上之側壁極化電荷誘發層523A和523B之方法中各個操作的橫 斷面視圖。
圖8A示出在形成介電質硬遮罩層828在頂極化電荷誘發層523C上以及在側壁極化電荷誘發層523A和523B上之後圖5C之結構。適合於形成介電質硬遮罩層828之材料和方法包括如上與形成介電質硬遮罩層528相關的材料和方法所述的一般。於一實施例中，如圖8A中所描繪，介電質硬遮罩層828具有矩形輪廓。於其他實施例中，介電質硬遮罩層828可以具有不規則的圓形和橢圓形輪廓。於一實施例中，側壁極化電荷誘發層523A和524B具有至少10奈米的厚度。
圖8D示出在薄化極化電荷誘發層523之側壁部分之後圖8A的結構。於一實施例中，薄化涉及等向電漿蝕刻。於一實施例中，介電質硬遮罩層828在蝕刻製程期間被利用來保護頂極化電荷誘發層523C。於一實施例中，側壁極化電荷誘發層523A和523B在蝕刻期間不被保護。於一實施例中，形成在蝕刻製程之後的側壁極化電荷誘發層824A和824B具有減小的厚度。於一此類實施例中，側壁極化電荷誘發層824A和824B具有厚度在1-2奈米的範圍。於一實施例中，側壁極化電荷誘發層824A和824B具有減小的厚度，其從側壁520A和520B空乏2DEG。於一此類實施例中，極化電荷誘發層824C具有在蝕刻製程之後不變的厚度。於一此類實施例中，2DEG留在最上層表面520C中。
於一實施例中，頂極化電荷誘發層824C被底 切一定的量(WUC)，如圖8B之增強的橫斷面圖解所示的。於一實施例中，底切的表面825為實質上平坦的。於其他實施例中，底切的表面825具有凹形。於一實施例中，底切的量(WUC)範圍大約為1奈米-20奈米。
圖8C示出在形成閘極堆疊829在極化電荷誘發層824上之後圖8B之結構。適合於形成閘極堆疊829之材料和方法包括諸如如上與形成閘極堆疊529相關的材料和方法所述的一般。於一實施例中，閘極堆疊829與由底切(WUC)定義的表面825接觸，如圖8C之增強的橫斷面圖解所描繪。於另一實施例中，閘極堆疊829沿著表面825是不連續的(未顯示)。
圖9為依據本發明之實施例示出行動計算平台之III族-N SoC實施方式的功能方塊圖。行動計算平台900可以是被組態用於電子資料顯示、電子資料處理以及無線電子資料傳輸中的每一者的任何攜帶式裝置。例如，行動計算平台900可以是平板電腦、智慧型手機、膝上型電腦等等中的任一個。並且包括在示例性實施例中的允許接收使用者輸入的觸控螢幕(例如，電容式、電感式、電阻式等)的顯示螢幕905、SoC 910以及電池913。如所示，SoC 910的整合程度愈高，則在行動計算平台900內有愈多的形狀因子可由電池913佔用以用於在充電間最長的操作壽命，或有愈多的形狀因子可由諸如固態驅動裝置之記憶體(未示出)佔用以用於最大的功能性。
取決於其應用，行動計算平台900可包括其它 組件，包括但不限制於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控顯示器、觸控控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)設備、羅盤、加速計、陀螺儀、揚聲器、照相機和大容量儲存設備(諸如，硬碟驅動器、光碟(CD)、及數位多功能光碟(DVD)等)。
SoC 910進一步示出於展開圖921中。取決於實施例，SoC 910包括其中包括RF傳輸器和/或接收器的電力管理積體電路(PMIC)915、RF積體電路(RFIC)925及其控制器911中的兩或多個的基板901之一部分(亦即，晶片)，並且製造中央處理器核心930、931和慣性感測器932中的一或多個。RFIC 925可實施任何數目之無線標準或協定實現無線通訊，包括但不限制於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生、以及任何其它被指定為3G、4G、5G、及之外的無線協定。RFIC 925可包括複數個通訊晶片。例如，第一通訊晶片可專用於短距離無線通訊諸如Wi-Fi及藍芽，及第二通訊晶片可專用於長距離無線通訊諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
如本領域具通常知識者應理解到，在這些功 能不同的電路模組中，通常僅在PMIC 915和RFIC 925中使用CMOS電晶體。在本發明之實施例中，PMIC 915及RFIC 925採用本文中所述的一或多個垂直III族-N電晶體(例如，III族-氮化物電晶體100)。於一實施例中，包括GaN之III族-N半導體材料120具有包括AlGaN之極化電荷誘發層124。在進一步實施例中，採用本文中所述之III族-氮化物電晶體之PMIC 915和RFIC 925與單晶地整合到(矽)基板101上的矽CMOS技術中提供的一或多個控制器911和中央處理器核心930、931整合。應當理解到在PMIC 915和/或RFIC 925內，本文所述的高電壓、高頻能力的垂直III族-氮化物電晶體不需要用於排除在CMOS中，而是可以在PMIC 915和RFIC 925的每一個中進一步包括矽CMOS。
本文所述的III族-氮化物電晶體可以在存在高電壓擺幅(例如，PMIC 915內的7-10V電池功率調節、DC至DC轉換等)的情況下被具體使用。如圖所示，在示例性實施例中，PMIC 915具有耦合到電池913的輸入，並且具有向SoC 910中的所有其它功能模組提供電流的輸出。在進一步實施例中，其中在行動計算平台900內提供額外的IC，但是在SoC 910之外提供額外的IC，PMIC 915輸出更向SoC 910上的所有這些額外的IC提供電流供應。本文所述的垂直III族-氮化物電晶體的特定實施例允許PMIC在較高頻率(例如，LDMOS實施中可能為50x)下操作。於某些此種實施例中，在PMIC內的電感元件(例如，降壓-升壓轉換器)可被縮放成非常小的尺寸。如此一來，PMIC中 的電感元件佔據60-70%的晶片面積，本文所述之實施在垂直III族-氮化物電晶體中的PMIC實施例提供相較於其它PMIC架構的顯著縮小。
如進一步所示，在示例性實施例中，PMIC915具有耦合到天線的輸出，並且更具有耦合到SoC 910上的通訊模組的輸入，諸如RF類比和數位基帶模組(未示出)。或者，此種通訊模組可以設置在來自SoC 910之晶片外的IC上，並且耦合到SoC 910以進行傳輸。根據所利用的III族-氮化物半導體材料，文中所述之垂直III族-氮化物電晶體(例如，垂直III族-N電晶體100)可進一步提供功率放大器電晶體所需的大功率附加效率(PAE)，該功率放大器電晶體具有載波頻率至少十倍的Ft(例如，針對3G或GSM蜂巢通訊設計的RFIC 925中的1.9GHz)。
圖10依據本發明一些實施例示出與以本文提供的積體電路結構和/或技術實施的計算系統1000。可以看出，計算系統1000容置於主機板1002。主機板1002可包括數個組件，包括但不限制於包括複數個與矽CMOS電晶體整合的垂直III族-氮化物電晶體之處理器1004及至少一通訊晶片1006，它們中的每一個可物理或電性地耦接至主機板1002，或以其它方式整合其中。應當理解，主機板1002可以是例如任何印刷電路板，無論是主板、安裝在主板上的子板、或是系統1000之唯一板等等。
根據其應用，計算系統1000可以包括一或多個可或不可物理地和電性地耦接到主機板1002的其他組 件。這些其它組件可包括但不限制於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控顯示器、觸控控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)設備、羅盤、加速計、陀螺儀、揚聲器、照相機和大容量儲存設備(諸如，硬碟驅動器、光碟(CD)、數位多功能光碟(DVD)等)。任何包括在計算系統1000中的組件可包括使用根據範例實施例或與矽CMOS電晶體裝置整合的垂直III族-N電晶體形成的一或多個整合垂直III族-N電晶體。在一些實施例中，多個功能可被整合至一或多個晶片中(例如，注意，通訊晶片1006可以是處理器1004的一部分或以其它方式整合到處理器1004中)。
通訊晶片1006致能無線通訊，用於將資料轉移至計算系統1000及從計算系統1000轉移資料。術語「無線」及其衍生字可用以描述可藉由使用調諧電磁輻射經由非固態介質而通訊資料之電路、裝置、系統、方法、技術、通訊通道等等。該用語並非暗示相關裝置不包含任何線路，儘管在一些實施例中它們可能不包含任何線路。通訊晶片1006可實施任何數目之無線標準或協定實現無線通訊，包括但不限制於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生、 以及任何其它被指定為3G、4G、5G、及之外的無線協定。計算系統1000可包括複數個通訊晶片1006。例如，第一通訊晶片1006可專用於短距離無線通訊諸如Wi-Fi及藍芽，及第二通訊晶片1006可專用於長距離無線通訊諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。在一些實施例中，通訊晶片1006可以利用本文中所描述的各種技術和/或結構來實施，使得通訊晶片1006包括例如一或多個包括雙汲極/閘極和單源極異質結構設計的垂直III族-N電晶體。
計算系統1000之處理器1004包括封裝在處理器1004中的積體電路晶粒。在一些實施例中，處理器之積體電路晶粒包括用一或多個積體電路結構或使用所揭露的技術形成的裝置來實現的板上電路，如本文中不同地敘述的。術語「處理器」可指其製程例如來自暫存器和/或記憶體之電子資料而將電子資料轉變為可儲存於暫存器及/或記憶體中之任何裝置或部分裝置的其它電子資料。
通訊晶片1006也可包括封裝在通訊晶片1006中的積體電路晶粒。根據一些此種的範例實施例，通信晶片的積體電路晶粒包括使用如本文中各種敘述之揭露的技術形成的一或多個積體電路結構或裝置。根據本公開，應當注意，多標準無線能力可以直接整合到處理器1004中(例如，其中任何晶片1006的功能被整合到處理器1004中，而不是具有單獨的通信晶片)。還要注意，處理器1004可以是具有此種無線能力的晶片組。簡言之，可以使 用任何數量的處理器1004和/或通訊晶片1006。同樣，任何一個晶片或晶片組可以具有多個功能整合在其中。
在各種實施方式，計算系統1000可以為膝上型筆電、小筆電、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、極薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、螢幕、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、數位視頻記錄器或任何處理資料或採用使用所揭露的技術形成的一或多個積體電路結構或裝置的其他電子裝置，如本文中各種描述的。
圖11示出包括本發明之一或多個實施例的插入器1100。插入器1100為插入基板，用以橋接第一基板1102至第二基板1104。第一基板1102可為例如積體電路晶粒。第二基板1104可為例如記憶體模組、電腦主機板、或另一積體電路晶粒。通常，插入器1100之用途是延展連接至更寬間距，或改程連接至不同連接。例如，插入器1100可耦接積體電路晶粒至球柵陣列(BGA)1106，其後續可耦接至第二基板1104。在一些實施例中，第一及第二基板1102/1104附接至插入器1100之相對側。在其他實施例中，第一及第二基板1102/1104係附接至插入器1100之相同側。並且在進一步實施例中，三或更多個基板藉由使用插入器1100而互連。
插入器1100可以環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料、或諸如聚醯亞胺之聚合物材料形成。 在進一步實施中，插入器可以替代的剛性或可撓材料形成，其可包括以上所敘述用於半導體基板之相同材料，諸如矽、鍺及其他III-V族及IV族材料。
插入器可包括金屬互連1108及通孔開口1110，其包括但不限制於穿越矽通孔開口(TSV)1112。插入器1100可進一步包括嵌入裝置1114，包括被動及主動裝置兩者。此種裝置包括但不限制於電容器、解耦電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、及靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、電力管理裝置、天線、陣列、感測器、及MEMS裝置之更複雜的裝置亦可形成於插入器1100上。根據本發明實施例，本文中揭露的設備或製程可用於插入器1100之製造。
因此，本發明之實施例包括垂直III族-N裝置及其製造方法。
範例1：一種包括摻雜的緩衝層之半導體結構，其設置在基板上方；該半導體結構包括設置在該摻雜的緩衝層上的III族-氮化物(III-N)半導體材料。該III族-N半導體材料更包括傾斜側壁及平坦的最上層表面、鄰近該摻雜的緩衝層之汲極區、該汲極區上的絕緣體層。極化電荷誘發層係設置在該III族-N半導體材料上並且與其保形。該極化電荷誘發層具有設置在該III族-N半導體材料之該傾斜側壁上的第一部分以及設置在該III族-N半導體材料之該平坦的最上層表面上的第二部分。該極化電荷誘發層之第一部分具有厚度以及該極化電荷誘發層之該第二部分具有 大於該第一部分之該厚度的厚度。閘極結構係設置在該極化電荷誘發層之該第一部分上。源極區係設置在該極化電荷誘發層之該第二部分上。
範例2：範例1之半導體結構，更包含設置在該極化電荷誘發層之該第二部分和該源極區之間的高度n摻雜的半導體材料。
範例3：範例1或範例2之半導體結構，其中該極化電荷誘發層之該第一部分包含設置在該III族-N半導體材料和該絕緣體層之間並且與該摻雜的緩衝層接觸的閘極至汲極間隔部分。
範例4：範例1、範例2或範例3之半導體結構，其中該極化電荷誘發層之該第一部分係設置在該絕緣體層之最上層表面上，並且不在該III族-N半導體材料和該絕緣體層之間。
範例5：範例1之半導體結構，其中該III族-N半導體材料包括氮化鎵(GaN)，以及該極化電荷誘發層包括含有鋁之III族-N半導體材料。
範例6：範例1、範例2、範例3或範例4之半導體結構，其中設置在該III族-N半導體材料之該最上層表面上的該極化電荷誘發層之該部分具有厚度，其至少10倍大於設置在該III族-N半導體材料之該傾斜側壁上的該部分。
範例7：範例1、範例2、範例3、範例4或範例6之半導體結構，其中該極化電荷誘發層係設置在該傾斜側壁上以及設置在該III族-N半導體材料之該最上層表面上 並且分別具有範圍1奈米-3奈米和10奈米-30奈米的厚度。
範例8：範例1之半導體結構，其中該閘極結構包括閘極電極以及在該閘極電極和該極化電荷誘發層之間的閘極介電質層。以及該閘極結構包括金屬和金屬合金之一或多個層。
範例9：範例1之半導體結構，其中該摻雜的緩衝層包括n型雜質摻雜物。
範例10：一種半導體結構，其包括設置在基板上的摻雜的緩衝層。III族-N半導體材料係設置在該摻雜的緩衝層上。該III族-N半導體材料具有一對傾斜側壁以及平坦的最上層表面。第一和第二汲極區係設置在該基板上由該摻雜的緩衝層分離。絕緣體層係設置在該第一和該第二汲極區上。極化電荷誘發層係設置在該III族-N半導體材料上並且與其保形。該極化電荷誘發層具有設置在該III族-N半導體材料之該傾斜側壁上的第一部分以及設置在該III族-N半導體材料之該平坦的最上層表面上的第二部分。該極化電荷誘發層之第一部分具有厚度以及該第二部分具有大於該第一部分之該厚度的厚度。第一閘極和第二閘極結構係設置在該極化電荷誘發層之該第一部分上。該第一和該第二閘極結構係由該III族-N半導體材料分離。源極區係設置在該極化電荷誘發層之該第二部分上。
範例11：範例10之半導體結構，更包含設置在該極化電荷誘發層之該第二部分和該源極區之間的高度n摻雜的半導體材料。
範例12：範例10之半導體結構，其中該極化電荷誘發層之該第一部分包含設置在該III族-N半導體材料和該絕緣體層之間的閘極延伸部分，其中該閘極延伸部分與該摻雜的緩衝層接觸。
範例13：範例10、範例11或範例12之半導體結構，其中該極化電荷誘發層之該第一部分係設置在該絕緣體層之最上層表面上，並且不在該III族-N半導體材料和該絕緣體層之間。
範例14：範例10之半導體結構，其中該III族-N半導體材料包括氮化鎵(GaN)，以及該極化電荷誘發層包括含有鋁之III族-N半導體材料。
範例15：範例10、11、12或13之半導體結構，其中設置在該III族-N半導體材料之該最上層表面上的該極化電荷誘發層之該部分具有厚度，其至少10倍大於設置在該III族-N半導體材料之該傾斜側壁上的該部分。
範例16：範例10、11、12、13或14之半導體結構，其中該極化電荷誘發層係設置在該傾斜側壁上以及設置在該III族-N半導體材料之該最上層表面上，分別具有範圍1奈米-3奈米和10奈米-30奈米的厚度。
範例17：範例10之半導體結構，其中該閘極結構包括閘極電極以及在該閘極電極和該極化電荷誘發層之間的閘極介電質層。該閘極結構更包括金屬和金屬合金之一或多個層。
範例18：範例10之半導體結構，其中該摻雜 的緩衝層包括n型雜質摻雜物。
範例19：一種製造III族-氮化物(III-N)電晶體的方法，包括形成材料層堆疊在基板上。該方法更包括形成金屬層和絕緣體層在該金屬層。溝槽形成在該材料層堆疊中。摻雜的緩衝層形成在該溝槽中。III族-N半導體材料形成在該溝槽中並且在該摻雜的緩衝層上，其中該III族-N半導體材料具有側壁和最上層表面。極化電荷誘發層形成在該III族-N半導體材料之該傾斜側壁和該平坦的最上層表面上。形成在該III族-N半導體材料之該側壁上的該極化電荷誘發層之該部分具有厚度，其小於在該III族-N半導體材料之該最上層表面上的該極化電荷誘發層之該部分的厚度。介電質硬遮罩層形成在該極化電荷誘發層之最上層表面上以及在該極化電荷誘發層之側壁表面之一部分上。閘極堆疊形成在該極化電荷誘發層上、在該極化電荷誘發層之該側壁上以及在該硬遮罩層上。介電質層形成在該閘極堆疊上、在該絕緣體層上。平面化製程被執行以露出該硬遮罩層。源極接觸係形成在極化電荷誘發層之最上層表面上。
範例20：範例19之製造III族-氮化物(III-N)電晶體的方法，其中形成該III族-N半導體材料包含留下該摻雜的緩衝層之該最上層表面之露出的部分。
範例21：範例19之製造III族-氮化物(III-N)電晶體的方法，其中形成該極化電荷誘發層包含形成該極化電荷誘發層在該摻雜的緩衝層之最上層表面之一部分上以 及在該III族-N半導體材料上。
範例22：範例19或21之製造III族-氮化物(III-N)電晶體的方法，其中薄化該極化電荷誘發層更包含形成該介電質硬遮罩層以及執行等向電漿蝕刻。
範例23：範例19或21之製造III族-氮化物(III-N)電晶體的方法，更包含形成高度n摻雜的材料，其在該極化電荷誘發層之該最上層表面上方並且在該源極金屬層之內。

Claims (23)

  1. 一種半導體結構，包含：摻雜的緩衝層，其在基板上方；III族-氮化物(III-N)半導體材料，其設置在該摻雜的緩衝層上，該III族-N半導體材料具有傾斜側壁及平面最上層表面；汲極區，其設置於鄰近該摻雜的緩衝層；絕緣體層，其設置在該汲極區上；極化電荷誘發層，其設置在該III-N族半導體材料上並與其保形，該極化電荷誘發層具有設置在該III族-N半導體材料之該傾斜側壁上的第一部分以及設置在該III族-N半導體材料之該平面最上層表面上的第二部分，其中該第一部分具有厚度，以及該第二部分具有比該第一部分之該厚度更大的厚度；閘極結構，其設置在該極化電荷誘發層之該第一部分上；以及源極區，其設置在該極化電荷誘發層之該第二部分上。
  2. 如申請專利範圍第1項所述之半導體結構，更包含在該極化電荷誘發層之該第二部分和該源極區之間的高度n摻雜的半導體材料。
  3. 如申請專利範圍第1項所述之半導體結構，其中該極化電荷誘發層之該第一部分包含設置在該III族-N半導體材料和該絕緣體層之間並且與該摻雜的緩衝層接觸的閘極至汲極間隔部分。
  4. 如申請專利範圍第1項所述之半導體結構，其中該極化電荷誘發層之該第一部分係設置在該絕緣體層之最上層表面上，並且不在該III族-N半導體材料和該絕緣體層之間。
  5. 如申請專利範圍第1項所述之半導體結構，其中該III族-N半導體材料包括氮化鎵(GaN)，該極化電荷誘發層包括含有鋁之III族-N半導體材料。
  6. 如申請專利範圍第1項所述之半導體結構，其中設置在該III族-N半導體材料之該最上層表面上的該極化電荷誘發層之該部分具有厚度，其至少10倍大於設置在該III族-N半導體材料之該傾斜側壁上的該部分。
  7. 如申請專利範圍第1項所述之半導體結構，其中設置在該傾斜側壁上以及設置在該III族-N半導體材料之該最上層表面上的該極化電荷誘發層分別具有範圍1奈米-3奈米和10奈米-30奈米的厚度。
  8. 如申請專利範圍第1項所述之半導體結構，其中該閘極結構包含閘極電極以及在該閘極電極和該極化電荷誘發層之間的閘極介電質層，並且該閘極結構包含金屬和金屬合金的一或多個層。
  9. 如申請專利範圍第1項所述之半導體結構，其中該摻雜的緩衝層包括n型雜質摻雜物。
  10. 一種半導體結構，包含：摻雜的緩衝層，其在基板上方；III族-N半導體材料，其設置在該摻雜的緩衝層上，該III族-N半導體材料具有一對傾斜側壁及平面最上層表面；第一和第二汲極區，其設置在該基板上由該摻雜的緩衝層分離；絕緣體層，其設置在該第一和該第二汲極區上；極化電荷誘發層，其設置在該III-N族半導體材料上並與其保形，該極化電荷誘發層具有設置在該III族-N半導體材料之該傾斜側壁上的第一部分以及設置在該III族-N半導體材料之該平面最上層表面上的第二部分，其中該第一部分具有厚度，以及該第二部分具有比該第一部分之該厚度更大的厚度；第一閘極和第二閘極結構，其設置在該極化電荷誘發層之該第一部分上，該第一和該第二閘極結構由該III族-N半導體材料分離；以及 源極區，其設置在該極化電荷誘發層之該第二部分上。
  11. 如申請專利範圍第10項所述之半導體結構，更包含在該極化電荷誘發層之該第二部分和該源極區之間的高度n摻雜的半導體材料。
  12. 如申請專利範圍第10項所述之半導體結構，其中該極化電荷誘發層之該第一部分包含設置在該III族-N半導體材料和該絕緣體層之間並且與該摻雜的緩衝層接觸的閘極延伸部分。
  13. 如申請專利範圍第10項所述之半導體結構，其中該極化電荷誘發層之該第一部分係設置在該絕緣體層之最上層表面上，並且不在該III族-N半導體材料和該絕緣體層之間。
  14. 如申請專利範圍第10項所述之半導體結構，其中該III族-N半導體材料包括氮化鎵(GaN)，以及該極化電荷誘發層包括含有鋁之III族-N半導體材料。
  15. 如申請專利範圍第10項所述之半導體結構，其中設置在該III族-N半導體材料之該最上層表面上的該極化電荷誘發層之該部分具有厚度，其至少10倍大於設置在該III族-N 半導體材料之該傾斜側壁上的該部分。
  16. 如申請專利範圍第10項所述之半導體結構，其中設置在該傾斜側壁上以及設置在該III族-N半導體材料之該最上層表面上的該極化電荷誘發層分別具有範圍1奈米-3奈米和10奈米-30奈米的厚度。
  17. 如申請專利範圍第10項所述之半導體結構，其中該閘極結構包含閘極電極以及在該閘極電極和該極化電荷誘發層之間的閘極介電質層，並且該閘極結構包含金屬和金屬合金的一或多個層。
  18. 如申請專利範圍第10項所述之半導體結構，其中該摻雜的緩衝層包括n型雜質摻雜物。
  19. 一種製造III族-氮化物(III-N)電晶體之方法，該方法包含：形成材料層堆疊在基板上，該材料層堆疊包含金屬層以及在該金屬層上的絕緣體層；形成溝槽在該材料層堆疊中；形成摻雜的緩衝層在該溝槽中；形成III族-N半導體材料在該溝槽中並且在該摻雜的緩衝層上，其中該III族-N材料具有側壁和最上層表面；形成極化電荷誘發層在該側壁上以及在該III族-N半導 體材料之該最上層表面上；其中形成在該III族-N半導體材料之該側壁上的該極化電荷誘發層之該部分具有厚度，其小於在該III族-N半導體材料之該最上層表面上的該極化電荷誘發層之該部分的厚度；形成介電質硬遮罩層在該極化電荷誘發層之最上層表面上以及在該極化電荷誘發層之側壁表面之一部分上；形成閘極堆疊在該極化電荷誘發層上、在該極化電荷誘發層之該側壁上以及在該硬遮罩層上；形成介電質層在該閘極堆疊上、在該絕緣體層上；平面化以露出該硬遮罩層；形成源極接觸在該極化電荷誘發層之最上層表面上。
  20. 如申請專利範圍第19項所述之方法，其中形成該III族-N半導體材料包含留下該摻雜的緩衝層之該最上層表面之露出的部分。
  21. 如申請專利範圍第19項所述之方法，其中形成該極化電荷誘發層包含形成該極化電荷誘發層在該摻雜的緩衝層之最上層表面之一部分上以及在該III族-N半導體材料上。
  22. 如申請專利範圍第19項所述之方法，其中薄化該極化電荷誘發層更包含形成該介電質硬遮罩層以及執行等向電漿蝕刻。
  23. 如申請專利範圍第19項所述之方法，其中該方法更包含形成高度n摻雜的材料，其在該極化電荷誘發層之該最上層表面上方並且在該源極金屬層之內。
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