JP7137979B2 - 半導体装置 - Google Patents
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Description
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、第1実施形態に係る半導体装置を例示する模式的断面図である。
図1に示すように、実施形態に係る半導体装置110は、半導体層10、及び、第1層31を含む。この例では、第1電極51がさらに設けられている。
図2(a)及び図2(b)は、上記の第1試料SP1に対応する。図2(c)及び図2(d)は、上記の第2試料SP2に対応する。これらの図は、これらの試料のX線光電分光分析(XPS:X-ray Photoelectron Spectroscopy)の結果を例示している。上記の2種類の試料において、第1電極51のうちの厚さ2nmの部分を残し、他の部分を除去した状態で、XPS分析が行われる。図2(a)~図2(d)は、半導体層10の表面部分の特性に対応する。表面部分は、上記の第2領域r2に対応する。
第2実施形態は、トランジスタに係る。
図3は、第2実施形態に係る半導体装置を例示する模式的断面図である。
図3に示すように、半導体装置120は、半導体層10、第1層31及び第1電極51に加えて、第2層32、第2電極52、第5電極53、及び、絶縁部60をさらに含む。絶縁部60は、第1絶縁領域61を含む。
図4(a)~図4(d)は、半導体装置の特性を例示するグラフ図である。
図4(a)及び図4(b)は、第1構成CF1に対応する。図4(c)及び図4(d)は、第2構成CF2に対応する。第1構成CF1においては、第1層31及び第2層32が設けられる。第1層31及び第2層32は、2nmの厚さのW膜である。第2構成CF2においては、第1層31及び第2層32が設けられない。第2構成CF2におけるこれ以外の構成は、第1構成CF1と同様である。これらの構成において、第1電極51及び第2電極52は、ITOである。
図5(a)は、第1構成CF1に対応する。図5(b)は、第2構成CF2に対応する。これらの図において、横軸は、ドレイン電圧Vd(V)である。縦軸は、ドレイン電流Id(A/μm)である。これらの図には、ゲート電圧Vgが、4V、5Vまたは6Vのときの特性が示されている。これらの図において、ゲート幅は1.4μmである。ゲート長は、0.8μmである。
これらの図には、上記の第1構成CF1及び第2構成CF2について、400℃で30分の熱処理後の特性が示されている。図6(a)の横軸は、ゲート電圧Vg(V)である。図6(a)縦軸は、ドレイン電流Id(A/μm)である。ゲート幅は、2.4μmである。ゲート長は、0.8μmである。ドレイン電圧Vdは、0.05Vである。
図7には、第1構成CF1及び第2構成CF2のそれぞれにおいて、ゲート長を変更したときのパラメータ1/βの変化の例が示されている。横軸は、ゲート長Lg(μm)である。縦軸は、パラメータ1/β(V2/A)である。パラメータ1/βは、電圧-電流特性の傾きに対応するパラメータである。
図8には、第1試料SP1、第3試料SP3及び第4試料SP4のX線光電分光分析(XPS)の結果を例示している。横軸は、結合エネルギーBE(eV)に対応する。縦軸は、得られる信号の強度Int(任意単位)に対応する。図8の結果は、第1層31に対応する領域の分析結果に対応する。
本実施形態に係る半導体装置は、非線形素子に係る。非線形素子の特性は、例えば、印加される電圧に対して、非線形に応答する。非線形素子は、例えば、整流特性を有する。このような非線形素子は、例えば、抵抗変化型の記憶素子のセレクタとして使用できる。
図9に示すように、本実施形態に係る半導体装置130は、半導体層10、第1層31及び第1電極51に加えて、第2電極52及び中間層40をさらに含む。
Claims (21)
- In、Ga、Zn、Al、Sn、Ti、Si、Ge、Cu、As及びWの少なくとも1つを含む第1元素と、酸素と、を含み第1部分を含む半導体層と、
W、Ti、Ta、Mo、Cu、Al、Ag、Hf、Au、Pt、Pd、Ru、Y、V、Cr、Ni、Nb、In、Ga、Zn及びSnよりなる群から選択された少なくとも1つを含む第2元素を含む第1層と、
第1電極と、
を備え、
前記第1部分は、第1領域及び第2領域を含み、
前記第2領域は、前記第1領域と前記第1層との間に設けられ、
前記第1領域は、前記第1元素と酸素との結合を含み、
前記第2領域は、前記第1元素と金属元素との結合を含み、
前記第1部分から前記第1層への第1方向に沿う前記第1層の厚さは、0.5nm以上3nm未満であり、
前記第1層は、前記第1方向において前記第1部分と前記第1電極との間に設けられ、
前記第1電極は、第1酸化物を含み、
前記第1酸化物は、In、Sn、Zn及びTiよりなる群から選択された少なくともいずれかの元素を含む酸化物を含む、半導体装置。 - 前記第1元素と前記金属元素との前記結合は、前記第1元素と前記第1元素との結合を含む、請求項1記載の半導体装置。
- 前記第2領域は、前記第1元素と酸素との前記結合を含む、請求項1または2に記載の半導体装置。
- 前記第1元素は、Inを含み、
前記第2領域のX線光電分光分析で得られる第1信号は、第1結合エネルギーにおいて第1ピークを含み、前記第1信号は、第2結合エネルギーにおいて前記第1ピークの強度の20%以上であり、前記第1結合エネルギーは444eV以上446eV以下であり、前記第2結合エネルギーは前記第1結合エネルギーよりも低く、前記第1結合エネルギーと前記第2結合エネルギーとの差の絶対値は、1.5eVである、請求項1~3のいずれか1つに記載の半導体装置。 - 前記第1領域の前記X線光電分光分析で得られる第2信号は、第3結合エネルギーにおいて第2ピークを含み、前記第2信号は、第4結合エネルギーにおいて前記第2ピークの強度の20%未満であり、前記第3結合エネルギーは444eV以上446eV以下であり、前記第4結合エネルギーは前記第3結合エネルギーよりも低く、前記第3結合エネルギーと前記第4結合エネルギーとの差の絶対値は、1.5eVである、請求項4記載の半導体装置。
- 前記第1元素は、Gaを含み、
前記第2領域のX線光電分光分析で得られる第3信号は、第5結合エネルギーにおいて第3ピークを含み、前記第3信号は、第6結合エネルギーにおいて前記第3ピークの強度の20%以上であり、前記第5結合エネルギーは1118eV以上1119eV以下であり、前記第6結合エネルギーは前記第5結合エネルギーよりも低く、前記第5結合エネルギーと前記第6結合エネルギーとの差の絶対値は、2.0eVである、請求項1~3のいずれか1つに記載の半導体装置。 - 前記第1領域の前記X線光電分光分析で得られる第4信号は、第7結合エネルギーにおいて第4ピークを含み、前記第4信号は、第8結合エネルギーにおいて前記第4ピークの強度の20%未満であり、前記第7結合エネルギーは1118eV以上1119eV以下であり、前記第8結合エネルギーは前記第7結合エネルギーよりも低く、前記第7結合エネルギーと前記第8結合エネルギーとの差の絶対値は、2.0eVである、請求項6記載の半導体装置。
- 前記第2領域における酸素濃度は、前記第1領域における酸素濃度よりも低い、請求項1~7のいずれか1つに記載の半導体装置。
- 前記第2元素の酸素との結合エネルギーは、前記第1元素の酸素との結合エネルギーよりも高い、請求項1~8のいずれか1つに記載の半導体装置。
- 前記第1層は、酸素を含む、請求項1~9のいずれか1つに記載の半導体装置。
- 前記第1層は、前記第2元素と酸素との結合を含む、請求項1~10のいずれか1つに記載の半導体装置。
- 第2層と、
第2電極と、
第3電極と、
第1絶縁領域を含む絶縁部と、
をさらに備え、
前記半導体層は、第2部分及び第3部分をさらに含み、
前記第1電極から前記第2電極への第2方向は、前記第1方向と交差し、
前記第3電極の少なくとも一部の前記第2方向における位置は、前記第1電極の少なくとも一部の前記第2方向における位置と、前記第2電極の少なくとも一部の前記第2方向における位置と、の間にあり、
前記第1部分から前記第2部分への方向は、前記第2方向に沿い、
前記第2層は、前記第1方向において前記第2部分と前記第2電極との間に設けられ、
前記第1絶縁領域は、前記第1方向において前記第3電極と前記第3部分との間にある、請求項1~11のいずれか1つに記載の半導体装置。 - 前記第2部分は、第3領域及び第4領域を含み、
前記第4領域は、前記第3領域と前記第2層との間に設けられ、
前記第3領域は、前記第1元素と酸素との結合を含み、
前記第4領域は、前記第1元素と金属元素との結合を含み、
前記第2部分から前記第2層への方向に沿う前記第2層の厚さは、0.5nm以上3nm未満である、請求項12記載の半導体装置。 - 前記第2層は、W、Ti、Ta、Mo、Cu、Al、Ag、Hf、Au、Pt、Pd、Ru、V、Cr、Ni、Nb、In、Ga、Zn及びSnよりなる群から選択された少なくとも1つを含む、請求項13記載の半導体装置。
- 前記第2電極は、第2酸化物、Au、Pt及びPdよりなる群から選択された少なくとも1つを含み、
前記第2酸化物は、In、Sn、Zn及びTiよりなる群から選択された少なくともいずれかの元素を含む酸化物を含む、請求項12~14のいずれか1つに記載の半導体装置。 - 前記第1部分の前記第1方向における位置は、前記第3電極の前記第1方向における位置と、前記第1層の前記第1方向における位置と、の間にある、請求項12~15のいずれか1つに記載の半導体装置。
- 第2電極と、
中間層と、
をさらに備え、
前記第1部分は、前記第1方向において前記第2電極と前記第1電極との間に設けられ、
前記中間層は、前記第1方向において前記第2電極と前記半導体層との間に設けられた、請求項1~11のいずれか1つに記載の半導体装置。 - In、Ga、Zn、Al、Sn、Ti、Si、Ge、Cu、As及びWの少なくとも1つを含む第1元素と、酸素と、を含み第1部分を含む半導体層と、
W、Ti、Ta、Mo、Cu、Al、Ag、Hf、Au、Pt、Pd、Ru、Y、V、Cr、Ni、Nb、In、Ga、Zn及びSnよりなる群から選択された少なくとも1つを含む第2元素を含む第1層と、
第1電極と、
第2電極と、
中間層と、
を備え、
前記第1部分は、第1領域及び第2領域を含み、
前記第2領域は、前記第1領域と前記第1層との間に設けられ、
前記第1領域は、前記第1元素と酸素との結合を含み、
前記第2領域は、前記第1元素と金属元素との結合を含み、
前記第1部分から前記第1層への第1方向に沿う前記第1層の厚さは、0.5nm以上3nm未満であり、
前記第1層は、前記第1方向において前記第1部分と前記第1電極との間に設けられ、
前記第1電極は、第1酸化物、Au、Pt及びPdよりなる群から選択された少なくとも1つを含み、
前記第1酸化物は、In、Sn、Zn及びTiよりなる群から選択された少なくともいずれかの元素を含む酸化物を含み、
前記第1部分は、前記第1方向において前記第2電極と前記第1電極との間に設けられ、
前記中間層は、前記第1方向において前記第2電極と前記半導体層との間に設けられた、半導体装置。 - 前記第1電極と前記第2電極との間の電気抵抗は、前記第1電極と前記第2電極との間に印加される電圧に応じて変化する、請求項18記載の半導体装置。
- 前記中間層の電気抵抗は、前記第1電極と前記第2電極との間に印加される電圧に応じて変化する、請求項18記載の半導体装置。
- 第1電極と、
第2電極と、
第3電極と、
In、Ga、Zn、Al、Sn、Ti、Si、Ge、Cu、As及びWの少なくとも1つを含む第1元素と、酸素と、を含み第1~第3部分を含む半導体層と、
W、Ti、Ta、Mo、Cu、Al、Ag、Hf、Au、Pt、Pd、Ru、Y、V、Cr、Ni、Nb、In、Ga、Zn及びSnよりなる群から選択された少なくとも1つを含む第2元素を含む第1層と、
第2層と、
第1絶縁領域を含む絶縁部と、
を備え、
前記第1電極から前記第2電極への第2方向は、前記第1部分から前記第1層への第1方向と交差し、
前記第3電極の少なくとも一部の前記第2方向における位置は、前記第1電極の少なくとも一部の前記第2方向における位置と、前記第2電極の少なくとも一部の前記第2方向における位置と、の間にあり、
前記第1層は、前記第1方向において前記第1部分と前記第1電極との間に設けられ、
前記第1部分から前記第2部分への方向は、前記第2方向に沿い、
前記第2層は、前記第1方向において前記第2部分と前記第2電極との間に設けられ、
前記第1絶縁領域は、前記第1方向において前記第3電極と前記第3部分との間にあり、
前記第1部分の少なくとも一部は、前記第1元素と酸素との結合を含み、
前記第3部分は、前記第1元素と酸素との結合を含み、
前記第1部分から前記第1層への第1方向に沿う前記第1層の厚さは、0.5nm以上3nm未満であり、
前記第1電極は、第1酸化物を含み、
前記第1酸化物は、In、Sn、Zn及びTiよりなる群から選択された少なくともいずれかの元素を含む酸化物を含む、半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018129946A JP7137979B2 (ja) | 2018-07-09 | 2018-07-09 | 半導体装置 |
| US16/351,245 US10950735B2 (en) | 2018-07-09 | 2019-03-12 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018129946A JP7137979B2 (ja) | 2018-07-09 | 2018-07-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2020009911A JP2020009911A (ja) | 2020-01-16 |
| JP7137979B2 true JP7137979B2 (ja) | 2022-09-15 |
Family
ID=69102648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018129946A Active JP7137979B2 (ja) | 2018-07-09 | 2018-07-09 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10950735B2 (ja) |
| JP (1) | JP7137979B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021153082A (ja) | 2020-03-24 | 2021-09-30 | キオクシア株式会社 | 半導体装置及び半導体記憶装置 |
| JP2022143580A (ja) | 2021-03-17 | 2022-10-03 | キオクシア株式会社 | 半導体装置及び半導体記憶装置 |
| JP2023091135A (ja) | 2021-12-20 | 2023-06-30 | キオクシア株式会社 | 半導体装置及び半導体記憶装置 |
| JP2023140644A (ja) | 2022-03-23 | 2023-10-05 | キオクシア株式会社 | 半導体装置及びその製造方法 |
| JP2024000908A (ja) | 2022-06-21 | 2024-01-09 | キオクシア株式会社 | 半導体装置及び半導体記憶装置 |
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| TWI631711B (zh) | 2013-05-01 | 2018-08-01 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| JP6444745B2 (ja) | 2015-01-22 | 2018-12-26 | 東芝メモリ株式会社 | 半導体装置及びその製造方法 |
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2018
- 2018-07-09 JP JP2018129946A patent/JP7137979B2/ja active Active
-
2019
- 2019-03-12 US US16/351,245 patent/US10950735B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US10950735B2 (en) | 2021-03-16 |
| JP2020009911A (ja) | 2020-01-16 |
| US20200013892A1 (en) | 2020-01-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20180905 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210317 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220119 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220127 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220311 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220804 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220905 |
|
| R151 | Written notification of patent or utility model registration |
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