[go: up one dir, main page]

TW201911376A - 接觸插塞之形成方法 - Google Patents

接觸插塞之形成方法 Download PDF

Info

Publication number
TW201911376A
TW201911376A TW106140713A TW106140713A TW201911376A TW 201911376 A TW201911376 A TW 201911376A TW 106140713 A TW106140713 A TW 106140713A TW 106140713 A TW106140713 A TW 106140713A TW 201911376 A TW201911376 A TW 201911376A
Authority
TW
Taiwan
Prior art keywords
opening
layer
mask layer
mask
adhesive layer
Prior art date
Application number
TW106140713A
Other languages
English (en)
Inventor
陳璽中
郭彥宏
趙家忻
邱意為
許立德
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201911376A publication Critical patent/TW201911376A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes
    • H10D64/011—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H10P76/204—
    • H10P76/4085—
    • H10W20/033—
    • H10W20/054—
    • H10W20/056—
    • H10W20/058—
    • H10W20/069—
    • H10W20/076—
    • H10W20/081—
    • H10W20/082—
    • H10W20/087—
    • H10W20/089—
    • H10W20/40—
    • H10W70/611—
    • H10W70/65—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/011—Manufacture or treatment comprising FinFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種實施方法，包含圖案化開口穿過介電層，沿著前述開口之側壁及底部表面沉積黏合層，沉積第一遮罩層於前述開口中之黏合層之上，回蝕刻此第一遮罩層至低於前述介電層之上表面，回蝕刻此第一遮罩層之後，將前述開口之上部擴大。擴大開口之上部時，第一遮罩層遮蓋開口之下部。前述之方法更包含在開口之上部擴大之後，移除第一遮罩層，以及在移除第一遮罩層之後，沉積導電材料於開口中之黏合層之上以形成接觸件。

Description

接觸插塞及其形成方法
本揭露係有關於一種半導體裝置的結構及其形成方法，且特別有關於一種接觸插塞之結構及其形成方法。
半導體裝置用於各種不同的電子應用，例如，個人電腦、手機、數位相機和其他電子設備。半導體裝置的製造通常藉由在半導體基板上依序沉積絕緣或介電層、導電層和半導體層的材料，並且使用微影製程將各種材料層圖案化，以形成電路組件以及元件於半導體基底上。
半導體工業藉由持續微縮最小部件的尺寸，使得更多組件整合至給定的區域中，以持續改善各種電子組件(例如電晶體、二極體、電阻器、電容器等)的積體密度。然而，隨著最小部件尺寸的微縮，出現了需要被解決的額外問題。
本揭露包含一種接觸插塞之形成方法，包含圖案化開口穿過介電層；沿著開口之側壁及底部表面沉積黏合層；沉積第一遮罩層於此開口中之黏合層之上；回蝕刻此第一遮罩層至低於前述介電層之上表面；回蝕刻此第一遮罩層之後，將開口之上部擴大，其中擴大開口之上部時，第一遮罩層遮蓋開口之下部；在開口之上部擴大之後，移除第一遮罩層以及在移 除第一遮罩層之後，沉積導電材料於開口中之黏合層之上以形成一接觸件。
本揭露亦包含一種接觸插塞之形成方法，包含：圖案化第一開口穿過裝置之區域中之介電層；圖案化第二開口穿過裝置之區域中之介電層；沉積第一遮罩層於第一開口與第二開口中；回蝕刻第一遮罩層，使第一遮罩層於第一開口中之第一上表面與第一遮罩層於第二開口中之第二上表面，皆低於介電層之上表面，其中第一上表面低於第二上表面為第一距離。此方法更包含沉積第二遮罩層於第一開口與第二開口中之第一遮罩上；以及回蝕刻第二遮罩層，使第二遮罩層於第一開口中之第三上表面與第二遮罩層於第二開口中之第四上表面，皆低於介電層之上表面。第三上表面低於第四上表面一小於第一距離之第二距離。
本揭露亦包含一種半導體裝置，包含低介電常數介電層；以及接觸插塞，包含：導電材料與沿著該導電材料之側壁與下表面之黏合層。此導電材料於低介電常數介電層上部之寬度大於導電材料於低介電常數介電層下部之寬度；以及黏合層於該低介電常數介電層上部之厚度小於黏合層於低介電常數之電層下部之厚度。
50‧‧‧基板
50B、200A‧‧‧第一區
50C、200B‧‧‧第二區
51‧‧‧分隔物
52、58‧‧‧鰭片
54‧‧‧絕緣材料
56‧‧‧隔離區域
60‧‧‧虛設介電層
62‧‧‧虛設閘極層
64‧‧‧遮罩層
72‧‧‧虛設閘極
74‧‧‧遮罩
80‧‧‧閘極密封間隔物
82‧‧‧源極/汲極區域
86‧‧‧閘極間隔物
88、108‧‧‧層間介電層
90‧‧‧凹陷
92‧‧‧閘極介電層
94‧‧‧閘極結構
110、112‧‧‧接觸件
200‧‧‧平坦化系統
202‧‧‧開口
204‧‧‧黏合層
206、207‧‧‧遮罩層
206A、206B、207A、207B‧‧‧表面
208‧‧‧殘留物
210‧‧‧導電材料
P1、P2‧‧‧節距
H1、H2‧‧‧高度
T2‧‧‧厚度
W1‧‧‧寬度
藉由以下的詳述配合所附圖式，可以更加理解本揭露實施例的觀點。應注意的是，依據在業界的標準慣例，各種特徵並未按照比例繪製且僅用以說明例示。事實上，為了討論的明確易懂，各種特徵的尺寸可任意增加或減少。
第1圖係根據一些實施例繪示出一鰭式場效電晶體(fin field-effect transistor，FinFET)例示性立體圖。
第2、3、4、5、6、7、8A、8B、9A、9B、10A、10B、10C、10D、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A及16B圖係根據一些實施例繪示出鰭式場效電晶體FinFET製造中間階段之剖面圖。
第17、18、19、20、21、22、23、24、25、26、27、28及29圖係根據一些實施例繪示出接觸插塞(contact plug)製造中間階段之剖面圖。
以下提供許多不同的實施例或示範，用於實行本揭露的不同特徵。以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，敘述中若提及第一特徵形成於第二特徵之上，可能包含形成第一和第二特徵直接接觸的實施例，也可能包含額外的特徵形成於第一和第二特徵之間，使得第一和第二特徵不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照的標號及/或字母。這些重複的目的是為了簡化和清楚，其本身並非用於表示各種實施例及/或所討論的配置之間的關係。
再者，在以下敘述中可使用空間上相關措辭，例如「在......之下」、「在......下方」、「較低的」、「在......上方」、「較高的」和其他類似的用語，以簡化一個(些)元件或特徵與另一個(些)元件或特徵之間的關係之陳述。此空間相 關措辭除了包含圖式所繪示之方位，還包含裝置在使用或操作中的不同方位。裝置亦可朝其他方位定位(旋轉90度或在其他方位)，且在此使用的空間相關描述可依此相應地解讀。
各實施例提供具有改良的間隙填充(gap filling)的接觸插塞形成製程。舉例來說，可能圖案化開口於介電層以露出下方的特徵(例如，源極/汲極區域或電晶體的金屬閘極)。為了提升將導電材料填充至開口的製程容許範圍(process window)，可能會將該開口的上部擴大。在一些實施例中，導電材料為鈷，其能有效地提供相較於其他接觸金屬更低的阻抗(例如，鎢)。擴大的開口上部能減少填充導電材料時產生的缺陷，例如，不期望出現的孔洞。
在一些實施例中，於開口中沉積該導電材料之前可先沉積黏合層。黏合層增加前述導電材料與介電層間的附著力(adhesion)。於開口中可沉積遮罩層於黏合層之上，而當前述之開口擴大時，遮罩層可以回蝕刻而曝露出黏合層的上部。擴大開口可降低形成接觸件於開口時所產生的缺陷(例如，孔洞)以提供較大的製程容許範圍。在一些實施例中，於擴大開口時，遮罩層可保護黏合層的下部。在一些實施例中，為了減輕於製程中因裝置的圖案密度不同而產生的圖案負載效應，可於擴大開口前重複沉積及回蝕刻遮罩層。因此，各實施例提供了接觸插塞的製程方法，且所得之接觸插塞結構具有較少缺陷、較低阻抗及較高產率。
此處所討論之各實施例係在一特定的環境下，亦即，形成與一鰭式場效電晶體之源極/汲極區域電性連接之源 極/汲極接觸件。然而，各實施例可被應用在其他半導體裝置/製程，例如：鰭式場效電晶體之閘極接觸件、平面電晶體之閘極及/或源極/汲極接觸件、互連結構等。再者，當圖案負載效應在任何的間隙填充應用中成為一個考量時(例如，在圖案化製程中沉積反相材料)，都可使用此處討論之重複沉積及回蝕刻製程。
第1圖係根據一些實施例繪示出一鰭式場效電晶體例示性立體圖。該鰭式場效電晶體包括一鰭片58在一基板50之上(例如，半導體基板)。隔離區域56沉積於基板50，以及鰭片58於相鄰的隔離區域56間向上突出。雖然所描述/繪示之隔離區域56是與基板50為互相分離的，但此處所稱之「基板」可以僅是指半導體基板或一個包含複數隔離區域的半導體基板。閘極介電層92沿著鰭片58的側壁與上表面之上，及閘極結構94在閘極介電層92之上。源極/汲極區域82設置於鰭片58上相對於閘極介電層92與閘極結構94之兩側。第1圖更繪示出用於之後圖式中的複數個剖面。剖面A-A沿著閘極結構94的縱(longitudinal)軸且沿著一個例如垂直於鰭式場效電晶體的源極/汲極區域82中電流的方向。剖面B-B垂直於剖面A-A並沿著鰭片58的縱軸且沿著一個例如鰭式場效電晶體的源極/汲極區域82中電流的方向。剖面C-C與剖面A-A平行且延伸穿過鰭式場效電晶體的源極/汲極區域82。後述的圖式參考這些剖面以明確繪示。
此處所討論的一些實施例是討論關於後閘極製程(gate-last process)所形成的鰭式場效電晶體。在其他的實施例 中，可以使用前閘極製程(gate-first process)。一些實施例也意圖使用在平面裝置，例如平面式場效電晶體。
第2圖至第16B圖係根據一些實施例所繪示之鰭式場效電晶體製造中間階段之剖面圖。第2圖至第7圖係參考第1圖之剖面A-A所繪示，除了這些圖式是繪示出複數個鰭片/鰭式場效電晶體。第8A圖至第16B圖中，沿著第1圖中剖面A-A繪示之圖式命名以「A」結尾，沿著第1圖中剖面B-B繪示之圖式命名以「B」結尾，除了這些圖式是繪示出複數個鰭片/鰭式場效電晶體。第10C圖與第10D圖，圖式沿著第1圖中剖面C-C繪示，除了這些圖式是繪示出複數個鰭片/鰭式場效電晶體。第17圖至第29圖沿著第1圖中剖面B-B繪示。
第2圖中有提供基板50。基板50可為半導體基板，例如塊體半導體(bulk semiconductor)、絕緣體上覆半導體(semiconductor-on-insulator，SOI)基板等，可能為摻雜的(例如，p型或n型摻雜物)或未摻雜的。基板50可為晶圓，例如矽晶圓。一般來說，絕緣體上覆半導體基板是一層半導體材料形成於絕緣層之上。絕緣層可能是氧化矽等，例如埋入式氧化物(buried oxide，BOX)層。絕緣層係提供在基板之上，通常是矽基板或玻璃基板。其他基板也可能使用多層或梯度(gradient)基板。在一些實施例中，基板50的半導體材料可能包含：矽；鍺；化合物半導體包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述之組合。
基板50具有第一區50B和第二區50C。第一區50B 可以用來形成n型裝置，例如N型金屬氧化物半導體(n-type metal oxide semiconductor，NMOS)電晶體，例如n型鰭式場效電晶體(n-type FinFET)。第二區50C可以用來形成p型裝置，例如P型金屬氧化物半導體(PMOS)電晶體，例如p型鰭式場效電晶體(p-type FinFET)。第一區50B與第二區50C可能完全分離開來(如分隔物51所示)，任何數目的裝置特徵(例如：其他主動元件、摻雜區、隔離結構等)可能被設置在第一區50B與第二區50C之間。在一些實施例中，第一區50B和第二區50C兩者皆用來形成相同種類的裝置，例如兩區皆用於n型裝置或p型裝置。
在第3圖中，在基板50中形成鰭片52。鰭片52是半導體長條。在一些實施例中，可經由在基板50中蝕刻出溝槽來形成鰭片52於基板50中。此蝕刻可以是任何適當的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中性原子束蝕刻(neutral beam etch，NBE)等，或前述之組合。此蝕刻可以是異向性的蝕刻。
鰭片可以以任何適當的方法圖案化。例如，鰭片可以一種或多種的光微影(photolithography)製程，包含雙重曝光(double patterning)或多重曝光(multi-patterning)製程。一般來說，雙重曝光或多重曝光製程結合了光微影與自對準(self-aligned)製程，使圖案能產生出小於直接使用單一微影製程產生的節距(pitch)。例如，在一實施例中，以光微影製程形成犧牲層(sacrificial layer)於基板之上。使用自對準製程沿著圖案化的犧牲層形成複數個間隔物(spacer)。之後移除犧牲層，而剩下的間隔物可以用來圖案化鰭片。
在第4圖中，絕緣材料54形成於基板50之上且在相鄰的鰭片52之間。絕緣材料54可以是氧化物，例如氧化矽、氮化物等或前述之組合，並且可經由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDPCVD)、流動式化學氣相沉積(flowable CVD，FCVD)(例如在遠端電漿系統中沉積以化學氣相沉積為主的材料，且之後固化使其轉變為另一材料，例如氧化物)等沉積製程或前述之組合形成絕緣材料。可經由使用任何適當製程來形成其他絕緣材料。在繪示的實施例中，絕緣材料54是經由流動式化學氣相沉積(FCVD)製程形成的氧化矽。一旦形成絕緣材料，可實施退火製程。在實施例中，形成多量的絕緣材料54而覆蓋於鰭片52之上。
在第5圖中，對絕緣材料54進行平坦化製程，在一些實施例中，平坦化製程包含化學機械研磨(chemical mechanical polish，CMP)、回蝕刻製程或前述之組合等。平坦化製程曝露出鰭片52。當平坦化製程完成後，鰭片52的上表面與絕緣材料54為齊平的。
在第6圖中，凹蝕(recess)絕緣材料54以形成淺溝槽隔離(shallow trench isolation，STI)區域56。絕緣材料54被凹蝕使得第一區50B與第二區50C的鰭片58從相鄰的淺溝槽隔離區域56間突出。此外，淺溝槽隔離區域56的上表面可具有如圖所示的平坦面、凸面、凹面(例如碟形)或前述之組合。可經由適當蝕刻形成淺溝槽隔離區域56的上表面為平坦的、凸形的及/或凹形的。淺溝槽隔離區域56可使用適當的蝕刻製程凹蝕，例如對於絕緣材料54的材料具有選擇性的蝕刻製程。舉例而 言，可使用CERTAS®蝕刻的化學氧化物移除或應用材料(Applied Materials)的SICONI機台或稀釋的氫氟(dilue hydrofluoric，dHF)酸。
本揭露所屬技術領域中具有通常知識者將可輕易理解，第2至6圖所描述的製程僅是如何形成鰭片58的一個範例。在一些實施例中，可在基板50的上表面上形成介電層；可穿過介電層蝕刻出溝槽；可在溝槽中磊晶成長同質磊晶結構；以及可將介電層凹蝕使得同質磊晶結構自介電層突出，以形成鰭片。在一些實施例中，異質磊晶結構可用於鰭片52。舉例而言，可將第5圖中的鰭片52凹蝕，並可在凹蝕處磊晶成長不同於鰭片52的材料。在另一實施例中，可在基板50的上表面上形成介電層；可穿過介電層蝕刻出溝槽；可在溝槽中使用不同於基底50的材料磊晶成長異質磊晶結構；以及可將介電層凹蝕陷使得異質磊晶結構自介電層突出，以形成鰭片58。在磊晶成長同質磊晶結構或異質磊晶結構的一些實施例中，成長材料可在成長的過程中實施原位(in situ)摻雜，這可免除先前和後續的植入，儘管原位摻雜和植入摻雜可一併使用。再者，在N型金屬氧化物半導體(NMOS)區中磊晶成長不同於在P型金屬氧化物半導體(PMOS)區的材料可能是有利的。在各種實施例中，可由矽鍺(SixGe1-x，其中x可介於約0與1之間)、碳化矽、純的或大致上純的鍺、三五族(III-V)化合物半導體、二六族(II-VI)化合物半導體等形成鰭片58。舉例而言，用於形成三五族化合物半導體的可用材料包含但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等材料。
此外，在第6圖中可形成適當的井(well)(未顯示)於鰭片58、鰭片52及/或基板50中。在一些實施例中，可在第一區50B中形成P型井，且在第二區50C中形成N型井。在一些實施例中，可在第一區50B和第二區50C兩者中皆形成P型井或N型井。
在採用不同種類的井的實施例中，可使用光阻或其他遮罩(未顯示)來達到用於第一區50B和第二區50C之不同的植入步驟。例如，可在鰭片58與在第一區50B的淺溝槽隔離區域56上形成光阻。可將光阻圖案化以曝露出基板50的第二區50C，例如P型金屬氧化物半導體(PMOS)區。可使用旋塗(spin-on)技術形成光阻，且可使用適當光微影技術將光阻圖案化。一旦光阻圖案化後，在第二區50C實施n型雜質植入，且光阻可作為遮罩用以實質上防止n型雜質植入第一區50B中，例如N型金屬氧化物半導體(NMOS)區。n型雜質可以是磷、砷或類似摻雜物植入第二區50C中，其濃度等於或少於1018cm-3，即在約1017cm-3至約1018cm-3之間。在植入之後，例如經由適當的灰化(ashing)製程以移除光阻。
在第二區50C的植入之後，可在鰭片58與在第2區50C的淺溝槽隔離區域56上形成光阻。將光阻圖案化以曝露出基板50的第一區50B，例如N型金屬氧化物半導體(NMOS)區。可使用旋塗(spin-on)技術形成光阻，且可使用適當光微影技術將光阻圖案化。一旦將光阻圖案化後，在第一區50B實施p型雜質植入，且光阻可作為遮罩以實質上防止p型雜質植入第二區50C中，例如P型金屬氧化物半導體(PMOS)區。p型雜質可以是 硼、BF2或類似摻雜物植入第一區50B中，其濃度等於或少於1018cm-3，即在約1017cm-3至約1018cm-3之間。在植入之後，例如經由適當的灰化製程以移除光阻。
在第一區50B和第二區50C植入之後，可實施退火來活化已經植入的p型或n型雜質。在一些實施例中，可在成長過程中原位摻雜磊晶鰭片的成長材料，這可免除植入，儘管可一起使用原位摻雜和植入摻雜。
在第7圖中，在鰭片58上形成虛設(dummy)介電層60。虛設介電層60可以是例如氧化矽、氮化矽或前述之組合等材料，且可根據適當的技術沉積或熱成長。在虛設介電層60上形成虛設閘極層62，且在虛設閘極層62上形成遮罩層64。可在虛設介電層60上沉積虛設閘極層62，接著將虛設閘極層62平坦化，例如藉由化學機械研磨(CMP)。遮罩層64可沉積在虛設閘極層62上。虛設閘極層62可以是導電材料，且可選自於包含多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物和金屬的族群。在一實施例中，沉積非晶矽並將其再結晶化，以產生多晶矽。可藉由物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(CVD)、濺鍍沉積或是本技術領域已知且使用於沉積導電材料的其他技術來沉積虛設閘極層62。虛設閘極層62可由對於絕緣層之蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層64可包含例如SiN、SiON或類似的材料。在此例中，形成橫跨第一區50B和第二區50C的單一虛設閘極層62和單一遮罩層64。在一些實施例中，可在第一區50B和第二區50C中形成各自獨立的虛設閘極層，且 可在第一區50B和第二區50C中形成各自獨立的遮罩層。
第8A圖至第16B圖繪示出各種製造實施例裝置的額外的步驟。第8A圖至第16B圖繪示出在第1區域50B或第2區域50C的特徵。例如，繪示於第8A圖至第16B圖的結構可能同時適用於第1區域50B與第2區域50C。第1區域50B與第2區域50C(若有)結構上的不同，以內文搭配各個圖式來描述。
在第8A和8B圖中，可使用適當的光微影和蝕刻技術將遮罩層64圖案化，以形成遮罩74。接著，可藉由適當的蝕刻技術將遮罩74的圖案轉移至虛設閘極層62和虛設介電層60，以形成虛設閘極72。虛設閘極72覆蓋鰭片58各自的通道區。遮罩74的圖案可用來使每一個虛設閘極72間完全分離。虛設閘極72也可具有縱向(lengthwise)方向，其大致上垂直於各自的磊晶鰭片52/58之縱向方向。
此外在第8A和8B圖中，在虛設閘極72、遮罩74及/或鰭片58之曝露出的表面上形成閘極密封間隔物80。在熱氧化或沉積之後異向性蝕刻，可形成閘極密封間隔物80。
在形成閘極密封間隔物80之後，可實施輕摻雜源極/汲極(low doped source/drain，LDD)區的植入。在具有不同裝置種類的實施例中，相似於前述第6圖討論的植入，在第一區50B上形成遮罩例如光阻，且曝露出第二區50C，並且植入適當種類(例如n型或p型)的雜質至第二區50C內之曝露出的鰭片58中，接著將遮罩移除。其後曝露出第一區50B，在第二區50C上形成遮罩例如光阻，並且植入適當種類的雜質於第一區50B之曝露出的鰭片58中，接著將遮罩移除。n型雜質可以是前面 討論的n型雜質的任何一種，且p型雜質可以是前面討論的p型雜質的任何一種。輕摻雜源極/汲極區的雜質濃度可以從約1015cm-3至約1016cm-3。可使用退火活化植入的雜質。
在第9A與9B圖中，閘極間隔物86沿著虛設閘極72與遮罩74之側壁形成於閘極密封間隔物80之上。形成閘極間隔物86可藉由順應地(conformally)沉積材料，隨後實施異向性蝕刻。閘極間隔物86的材料可以是氮化矽、SiCN或前述兩者之結合等類似的材料。
在第10A和10B圖中，在鰭片58內形成磊晶源極/汲極區域82。在鰭片58內形成磊晶源極/汲極區域82，使得每一個虛設閘極72設置於各自相鄰的一對磊晶源極/汲極區域82之間。在一些實施例中，磊晶源極/汲極區82可延伸至鰭片52中。在一些實施例中，閘極間隔物86用於分離磊晶源極/汲極區域82與虛設閘極72而保持適當的橫向距離，使得磊晶源極/汲極區域82不會與後續形成之鰭式場效電晶體之閘極結構短路。
可藉由將第二區50C例如P型金屬氧化物半導體(PMOS)區遮住，蝕刻在第一區50B內的磊晶鰭片58之源極/汲極區域以在鰭片58內形成凹陷，接著，第一區50B中磊晶源極/汲極區域82在凹陷中磊晶生長，形成在第一區50B的磊晶源極/汲極區域82。磊晶源極/汲極區域82可包含任何適當的材料，例如適合用於n型鰭式場效電晶體(n-type FinFET)的材料。舉例而言，如果鰭片58是矽，第一區50B中磊晶源極/汲極區域82可包含矽、SiC、SiCP、SiP等類似材料。第一區50B中磊晶源 極/汲極區域82可具有從鰭片58各自的表面升起的表面，並且可具有刻面(facets)。
可藉由將第一區50B例如N型金屬氧化物半導體(NMOS)區遮住，蝕刻在第二區50C中的磊晶鰭片58之源極/汲極區域以形成凹陷，接著，第二區50C中磊晶源極/汲極區域82在凹陷中磊晶生長，形成在第二區50C的磊晶源極/汲極區域82。磊晶源極/汲極區域82可包含任何適當的材料，例如適合用於p型鰭式場效電晶體(p-type FinFET)的材料。舉例而言，如果鰭片58是矽，磊晶源極/汲極區域82可包含SiGe、SiGeB、Ge、GeSn等類似材料。在第二區50C中磊晶源極/汲極區域82可具有從鰭片58各自的表面升起的表面，並且可具有刻面(facets)。
磊晶源極/汲極區域82及/或磊晶鰭片58可植入摻雜物，以形成源極/汲極區，與前面所討論形成輕摻雜源極/汲極區的製程相似，接著實施退火。源極/汲極區的雜質濃度可在約1019cm-3至約1021cm-3之間。源極/汲極區的n型及/或p型雜質可以是前面所討論的任何一種雜質。在一些實施例中，在磊晶源極/汲極區域82之成長過程中可進行原位摻雜。
使用磊晶製程在第一區50B與第二區50C中形成磊晶源極/汲極區域82，會導致磊晶源極/汲極區域的上表面產生側向外延超出鰭片58側壁的刻面。在一些實施例中，如第10C圖所繪示，前述之刻面會造成同一個鰭式場效電晶體之相鄰的源極/汲極區域82合併。在其他實施例中，如第10D圖所繪示，經磊晶製程完成後相鄰的源極/汲極區域82保持分離。
在第11A和11B圖中，在第10A和10B圖所示的結構上沉積層間介電層(inter layer dielectric，ILD)88。層間介電層88可由介電材料或半導體材料形成，且可經由適當方法，例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(plasma-enhanced CVD，PECVD)或流動式化學氣相沉積(FCVD)進行沉積。介電材料可包括磷矽酸鹽玻璃(Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃(Boron-Silicate Glass，BSG)、摻雜硼的磷矽酸鹽玻璃(Boron-Doped phospho-Silicate Glass，BPSG)、無摻雜的矽酸鹽玻璃(Undoped Silicate Glass，USG)或類似的介電材料。半導體材料可能包含非晶矽、矽鍺(SixGe1-x，其中x可介於約0與1之間)、純鍺等。可以使用任何可接受的製程所形成的其他絕緣或半導體材料。在一些實施例中，會在層間介電層88與磊晶源極/汲極區域82、硬遮罩74、閘極間隔物86之間設置接觸蝕刻停止層(contact etch stop layer，CESL)(未繪示)。
在第12A和12B圖中，可實施平坦化製程例如化學機械研磨(CMP)，使層間介電層88的頂面與虛設閘極72的上表面齊平。在實施例中，使用平坦化系統200實施平坦化製程。平坦化製程亦可移除虛設閘極72上的遮罩74，且移除沿著遮罩74側壁之閘極密封間隔物80和閘極間隔物86的一部份。在平坦化製程之後，虛設閘極72、閘極密封間隔物80、閘極間隔物86和層間介電層88的上表面會齊平。因此，虛設閘極72的上表面會透過層間介電層88曝露出來。
在第13A和13B圖中，在蝕刻步驟中移除虛設閘極72與與虛設介電層60在曝露出的虛設閘極72正下方的部分，已 形成凹陷90。在一些實施例中，經由異向性乾式蝕刻製程移除虛設閘極72。舉例而言，蝕刻製程可包含使用反應性氣體的乾式蝕刻製程，其選擇性地蝕刻虛設閘極72而不蝕刻層間介電層88或閘極間隔物86。每一個凹陷90曝露出個別鰭片58的通道區。每一個通道區設置於相鄰的一對磊晶源極/汲極區域82之間。在移除的過程中，當蝕刻虛設閘極72時，虛設介電層60可作為蝕刻停止層。在移除虛設閘極72之後，接著可移除虛設介電層60。
在第14A和14B圖中，形成閘極介電層92和閘極結構94做為置換閘極。在凹陷90內順應地沉積閘極介電層92，例如在鰭片58的上表面和側壁上、閘極密封間隔物80/閘極間隔物86的側壁上。閘極介電層92也可以形成於層間介電層88的上表面上。根據一些實施例，閘極介電層92包含氧化矽、氮化矽、或前述之多層結構。在一些實施例中，閘極介電層92為高介電常數(high-k)的介電材料，且在這些實施例中，閘極介電層92可具有大於約7.0的介電常數值(k value)，且可包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金屬氧化物或矽酸鹽及前述之組合。閘極介電層92的形成方法可包含分子束沉積(molecular-beam deposition、MBD)、原子層沉積(ALD)和電漿增強化學氣相(PECVD)沉積或類似製程。
在閘極介電層92上分別地沉積閘極結構94，並且填入凹陷90的剩餘部分。閘極結構94可以是含有金屬的材料，例如TiN、TaN、TaC、Co、Ru、Al、前述之組合或前述之多層結構。舉例來說，雖然只繪示出單一的閘極結構94，但是可能 設置任何數量的功函數調控層於凹陷90中。在填入閘極電極94之後，可實施平坦化製程例如化學機械研磨(CMP)，以移除閘極介電層92和閘極結構94之材料在層間介電層88的上表面之上的多餘部分。閘極結構94與閘極介電層92之材料的剩餘部分因而形成最後鰭式場效電晶體之置換閘極。閘極結構94和閘極介電層92可共同稱為「閘極」或「閘極堆疊」。閘極與閘極堆疊可沿著鰭片58之通道區域的側壁延展。
在第一區50B和第二區50C內閘極介電層92的形成可以同時發生，使得每一區中的閘極介電層92皆由相同的材料形成，並且閘極結構94的形成可以同時發生，使得每一區中的閘極結構94皆由相同的材料形成。在一些實施例中，每一區中的閘極介電層92可經由不同製程形成，使得閘極介電層92可以是不同的材料，並且每一區中的閘極結構94可經由不同製程形成，使得閘極結構94可以是不同的材料。當使用不同製程時，可使用各種遮罩步驟，以遮住和曝露出適當的區域。
在第15A和第15B圖中，層間介電層108沉積在層間介電層88之上。在實施例中，層間介電層108為流動式化學氣相沉積(FCVD)方法所形成之流動式薄膜。在一些實施例中，層間介電層108可由介電材料形成，例如磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼磷矽玻璃(BPSG)、無摻雜的矽玻璃(USG)或類似的介電材料，且可經由適當方法，例如化學氣相沉積(CVD)或電漿增強化學氣相沉積(PECVD)。
在第16A圖和第16B圖中，使用後述第17圖至第29圖討論之關於實施形成接觸件的製程來形成接觸件110與 112。在一些實施例中，在形成接觸件112之前，可以在磊晶源極/汲極區域82與接觸件112之間的介面實施退火製程而形成矽化物。接觸件110物理性且電性連接閘極結構94，且接觸件112物理性且電性連接磊晶源極/汲極區域82。第16A圖和第16B圖繪示出接觸件110與接觸件112在相同的剖面中；然而，在其他實施例，接觸件110與接觸件112可能設置於不同的剖面中。再者，在第16A圖和第16B圖中所繪示出接觸件110與接觸件112的位置僅為示意說明，而非限制於任何方式。例如，接觸件110可能如圖所示為垂直對齊鰭片52排列或可能設置於閘極結構94上的不同位置。再者，形成接觸件112可能是早於、同時或晚於接觸件110的形成。
第17圖至第29圖係依據各種實施例而繪示出形成接觸件112的剖面圖。雖然討論的製程是在源極/汲極接觸件的上下文中，但這些製程可以相同地應用到閘極接觸件、互連結構間的通道等。
第17圖繪示出裝置之不同區域的剖面圖，例如第一區200A與第二區200B。第一區200A與/或第二區200B可以個別設置在第一區50B、第二區50C或裝置上的其他地方。在一些實施例中，第一區200A與第二區200B彼此相鄰設置。在一些實施例中，第一區200A與第二區200B間隔開來，且任何數量的裝置特徵(例如：其他主動裝置、摻雜區、絕緣結構等)可能設置於第一區200A與第二區200B之間。第一區200A相較於第二區200B有較小節距的裝置，因此設置在第一區200A的源極/汲極區域82比設置在第二區200B的源極/汲極區域82更靠近。 舉例來說，第一區200A的特徵密度大於第二區200B的特徵密度。
在第17圖中，使用光微影與蝕刻之組合，圖案化接觸開口202穿過層間介電層88與108。開口202曝露源極/汲極區域82的上表面，接著形成源極/汲極接觸件於開口202中。在第一區200A中的開口202具有節距P1，在第二區200B中的開口202具有節距P2。在一些實施例中，節距P1小於節距P2。
在第18圖中，沿著開口202之側壁與底部表面沉積黏合層204。黏合層204可以使用順應的沉積方式，例如化學氣相沉積(CVD)、原子層沉積(ALD)或其他類似的方式。在一些實施例中，黏合層204包含氮化鈦。在其他實施例中，可使用其他適合的材料，例如氧化鈦、氮化鉭、氧化鉭、碳化鎢等其他類似的材料。在實施例中黏合層204包含碳，黏合層204的碳濃度可以依據後續的製程步驟中所期望的蝕刻速率調整。黏合層204可以用來提升後續在開口202中形成的接觸件與層間介電層88及108間的附著力。在一些實施例中，黏合層204可作為擴散阻障層，可幫助降低後續在開口202中形成的接觸件的材料擴散至層間介電層88及108。在一些實施例中，黏合層204的厚度可能小於約30Å。
在第19圖中，沉積遮罩層206(例如：光阻、背向抗反射塗層(backside antireflective coating，BARC)材料等)於黏合層204之上與開口202中。沉積遮罩層206過度填充於開口202，使遮罩層206由開口202向上外延。遮罩層206可以包含任何有與黏合層204、層間介電層88及108相同蝕刻製程具有蝕刻 選擇性的介電材料。舉例，在相同的蝕刻製程中遮罩層206蝕刻速率與黏合層204蝕刻速率的比值約在5至8的範圍內(例如後述第22圖和第27圖描述的蝕刻方式)。另一例，在相同的蝕刻製程中黏合層204蝕刻速率與層間介電層108蝕刻速率的比值約在1.5至2.5的範圍內(例如後述第23圖描述的蝕刻方式)。
沉積遮罩層206可使用毯覆性沉積製程(blanket deposition process)，例如旋塗(spin-on)製程。因為第一區200A的特徵密度大於第二區200B的特徵密度，遮罩層206的沉積速率在不同區域並非一致(例如：第一區200A與第二區200B)，舉例來說，遮罩層206的沉積速率在第二區200B(例如具有較低的特徵密度)可能大於在第一區200A(例如具有較高的特徵密度)。因此，在第二區200B中遮罩層206的最高表面206B可能高於在第一區200A中遮罩層206的最高表面206A。在第19圖中，表面206B與表面206A間的差距表示為高度H1。在一些實施例中，高度H1大於10nm。前述之高度差距會造成負載效應且在後續的製程中造成缺陷。各實施例意欲使用下述的製程以減緩此負載效應。
在第20圖中，圖案化遮罩層206，例如使用回蝕刻製程移除遮罩層206在開口202上方之部分，以凹蝕遮罩層206的上表面，使其低於層間介電層108的上表面。在各種實施例中，回蝕刻製程曝露出在開口202上面側壁的黏合層204。回蝕刻製程可能包含使用包括CxFy(例如CF4)蝕刻劑的乾蝕刻。蝕刻劑可能也包含一中或多種惰性氣體，例如氧、氮、氬、氫等類似的氣體。也可能使用其他蝕刻製程與/或蝕刻劑。此回蝕刻 製程可經選擇以蝕刻遮罩層206，卻不會顯著的蝕刻黏合層204。如第19圖所繪示，回蝕刻製程可能實質上保有負載效應。舉例來說，在第一區200A中遮罩層206的上表面206A與在第二區200B中遮罩層206的上表面206B在回蝕刻製程後實質上存有高度差H1。
在第21圖中沉積額外的遮罩層207於遮罩206之上。可以沉積遮罩層207過度填充於開口202，使遮罩層207由開口202向上外延。遮罩層207可以包含任何有與黏合層204、層間介電層88及108相同蝕刻製程的具有蝕刻選擇性的介電材料。在一些實施例中，遮罩層207包含與遮罩層206相同的材料。在其他實施例中，遮罩層207包含與遮罩層206不同的材料。舉例，遮罩層206可能包含熱氧化物，而遮罩層207可能包含流動式氧化物。
沉積遮罩層207可使用毯覆性沉積製程(blanket deposition process)，例如旋塗(spin-on)製程。如上述討論，第一區200A之特徵密度大於第二區200B而造成負載效應。然而，經發現在沉積遮罩層207時局部填充開口202(例如使用遮罩層206的材料)可減少負載效應。在第二區200B中遮罩層207的上表面207B仍然高於在第一區200A中遮罩層207的上表面207A，且表面207B與表面207A間的差距表示為高度H2。然而，高度H2(遮罩層207跨過不同區域的高度差距)可能小於高度H1(遮罩層206跨過不同區域的高度差距，請參閱第19與20圖)。
在第22圖中，圖案化遮罩層207，例如使用回蝕刻製程移除遮罩層207在開口202上方之部分，以及凹陷遮罩層 207的上表面，使其低於層間介電層108的上表面。在各種實施例中，回蝕刻遮罩層207的製程曝露出在開口202上面側壁的黏合層204。回蝕刻製程可能包含使用包括CxFy(例如CF4)蝕刻劑的乾蝕刻。蝕刻劑可能也包括一中或多種惰性氣體，例如氧、氮、氬、氫等類似的氣體。也可能使用其他蝕刻製程與/或蝕刻劑。選擇的回蝕刻製程蝕刻遮罩層207，卻不會顯著的蝕刻黏合層204。經過如第20圖所繪示而減少負載效應後，如21圖所繪示，回蝕刻製程可能實質上保有負載效應。舉例來說，回蝕刻製程後在第一區200A中遮罩層207的上表面207A與在第二區200B中遮罩層207的上表面207B之間的高度差距實質上保有高度H2，其小於在第一區200A中遮罩層206的上表面206A與在第二區200B中遮罩層206的上表面206B之間的高度差距(標示為H1，請參閱第19與20圖)。然而，於遮罩層206的形成過程中負載效應可有效地減少。在一些實施例中，高度H2小於10nm。經發現：當高度H2小於10nm時，能夠減少後續製造程序造成的缺陷。
在其他實施例中，高度H2可能大於10nm。在前述的實施例中，第21與22圖中所描述的製程可能會重複進行，直到在開口202中第一區202A與第二區202B回蝕刻後的遮罩層之高度差距能達到期望閾值(threshold)。在一些實施例中，期望的閾值為10nm。例如，額外的遮罩層可能會依序地沉積至開口202中，並且回蝕刻至低於層間介電層108的上表面。相較於先前沉積與圖案化的遮罩層，隨著每一額外的遮罩層而能減輕圖案負載效應。舉例來說，每一個後續沉積的遮罩層在第一區 200A與第二區200B中最高表面之高度差，相較於先前沉積的遮罩層較小。
在第23圖中，使用例如濕蝕刻製程圖案化黏合層204。圖案化黏合層204可能包含移除黏合層204在開口202之外的部分。在一些實施例中，圖案化黏合層204可能更包含蝕刻黏合層204至低於開口202中遮罩層(例如遮罩層206與207)的上表面。圖案化黏合層204曝露出開口202上部的層間介電層108。實施濕蝕刻製程來圖案化黏合層204可能包含使用稀釋的氫氟(dHF)酸作為蝕刻劑。由於黏合層204與遮罩層206/207間的蝕刻選擇性，蝕刻黏合層204時可能不會顯著的蝕刻遮罩層206/207。在其他的實施例，也可能使用其他的圖案化製程。
在第24圖中，擴大開口202的上部，例如利用圖案化層間介電層108的方式。圖案化層間介電層108包含了乾及/或濕蝕刻製程，其圓化開口202中的層間介電層108的角落。例如，在圖案化層間介電層108後，開口202下部的側壁(例如被遮罩層遮蓋的部分)較上部的側壁(例如層間介電層108圖形化的區域)更垂直。層間介電層108的乾蝕刻劑的範例可包含SiConi(三氟化氮和氨)、Certas(氟化氫和氨)等。層間介電層108的濕蝕刻劑的範例可包含稀釋的氫氟酸等。在實施例中，稀釋的氫氟酸結合臭氧及/或過氧化氫可以用來圖案化黏合層204(例如第23圖中上方所繪示)以及用相同的蝕刻製程擴大開口202的上部(例如第24圖所繪示)。定時的製程可用來擴大開口202之上部至期待的寬度W1。在一些實施例中，寬度W1在約12nm至約20nm的範圍內。
在擴大開口202上部時，開口202中的遮罩層(例如遮蓋層206和207)可以幫助遮蓋黏合層204與開口202之底面以防止圖案化製程造成破壞。在一些實施例中，以圖案化製程蝕刻層間介電層108可能在遮罩層206/207的上表面留下殘餘物(residue)208。接著，殘餘物208可被移除，例如使用CxFy(例如C4F6)電漿蝕刻。產生的結構如第25圖所繪示。
在第26圖中，移除開口202中的遮罩層。雖然第25和26圖繪示出移除兩遮罩層(遮罩層206和207)，但在實施例中若有沉積和回蝕刻額外的遮罩層於開口中，這些額外的遮罩層也會被移除。移除在開口202中的遮罩層可包含使用電漿蝕刻製程，例如氧電漿(oxygen plasma)(例如加馬射線(gamma radiation))。其他氣體，例如氫氣與氮氣，也可以使用於電漿蝕刻移除開口202中的遮罩層。移除開口202中的遮罩層可能曝露出開口202中的黏合層204。
在第27圖中，在開口202曝露的表面且於層間介電層108之上，實施沉積製程沉積額外的黏合層材料於黏合層204。沉積額外的黏合層材料於黏合層204可能包含沉積使用與前述關於第18圖的相同製程的相同材料。舉例來說，額外增加的材料(例如氮化鈦)可能與先前沉積在開口202的黏合層204材料相同。再者，額外材料的沉積可能包含化學氣相沉積(CVD)、原子層沉積(ALD)或其他類似的方式。在一些實施例中，沉積製程中沉積黏合層204的材料於層間介電層108(例如氧化物)較快於沉積在開口202中原有的黏合層204之上。在沉積之後，黏合層204在開口202之上部有第一厚度T1，且在開口202之下部 有第二厚度T2。厚度T1可能小於厚度T2。
在第28圖中，在開口202中沉積導電材料210於黏合層204之上。在一些實施例中，導電材料210包含鈷、鎢、鋁、釕、銅或上述之組合等其他類似的材料。在實施例中，當導電材料210包含鈷，所產生的接觸件會具有更佳的電性特性(例如較低的阻抗與電阻電容延遲)。沉積導電材料210可能包含電鍍製程，例如電化學電鍍(electro-chemical plating)、無電電鍍(electroless plating)等類似方法。由於前述所討論擴大開口202之上部，在開口202中沉積導電材料210可以有較寬的製程容許範圍與較少的缺陷(例如孔洞)。
可沉積導電材料210過度填充開口202，使導電材料210也可沉積於層間介電層108的上表面之上。接著，可使用平坦化製程(例如化學機械研磨或回蝕刻製程)移除導電材料210過多的部分與開口202外黏合層204過多的部分。產生的結構繪示於第29圖。然而，源極/汲極接觸件112(包含黏合層204與導電材料210)可以形成延伸穿過層間介電層108與88而與源極/汲極區域82電性連接。黏合層204沿著側壁與導電材料210的底面延伸。黏合層204可增加導電材料210與層間介電層88/108間的附著力。在一些實施例中，黏合層204也可為擴散屏障層，減少導電材料210擴散至周圍的介電層(例如層間介電層88/108)。
因而，如前述所討論，描述了接觸件的製程與所得之接觸件結構。在一些實施例中，圖案化一個開口穿過一個或多個介電層。在開口中沉積黏合層較早於沉積導電材料。在 開口中遮罩層可沉積在黏合層之上，且於過擴大開口時，可回蝕刻前述的遮罩層而曝露出黏合層的上部。擴大開口可有效提供在開口中形成有較少缺陷(例如孔洞)的接觸件而有更大的製程容許範圍且。在一些實施例中，在擴大開口上部時，遮罩層保護黏合層的底部。在一些實施例中，為了減少在製程內因單一裝置中不同的圖案密度而導致的圖案負載效應，遮罩層包含了複數個遮罩層，在擴大開口前個別沉積與回蝕刻。舉例來說，遮罩層至少包含兩個在擴大開口前接續沉積與回蝕刻的遮罩層。然而，各種的實施例提供製程方法與產生缺陷較少的接觸件結構，減少阻抗，且提升產量。
根據一實施例，一種接觸插塞之形成方法，包含圖案化開口穿過介電層；沿著開口之側壁及底部表面沉積黏合層；沉積第一遮罩層於此開口中之黏合層之上；回蝕刻此第一遮罩層至低於前述介電層之上表面；回蝕刻此第一遮罩層之後，將開口之上部擴大，其中擴大開口之上部時，第一遮罩層遮蓋開口之下部；在開口之上部擴大之後，移除第一遮罩層以及在移除該第一遮罩層之後，沉積導電材料於開口中之黏合層之上以形成一接觸件。在實施例中，回蝕刻第一遮罩層時會曝露出黏合層之一部分；此方法更包含移除前述黏合層，移除黏合層之部分後開口會曝露出該介電層之側壁。在實施例中，擴大開口之上部包含蝕刻介電層之側壁。在實施例中，更包含在擴大開口之上部後，沿著開口之側壁沉積黏合層之一額外材料。在實施例中，額外材料沉積於前述介電層之沉積速率，高於此額外材料沉積於開口原有之黏合層材料之沉積速率。在實 施例中，更包含沉積第二遮罩層於開口中之第一遮罩層之上；以及於擴大開口上部之前，回蝕刻第二遮罩層至低於介電層之上表面。在實施例中，導電材料包含鈷，黏合層包含氮化鈦，接觸件為源極/汲極接觸件或閘極接觸件。在實施例中，擴大開口上部形成殘餘物直接於前述第一遮罩層之上；在實施例中，此方法更包含，在移除第一遮罩層前先移除殘餘物，移除殘餘物之蝕刻製程不同於移除第一遮罩層之蝕刻製程。
根據一實施例，一種接觸插塞之形成方法，包含：圖案化第一開口穿過裝置之區域中之介電層；圖案化第二開口穿過裝置之區域中之介電層；沉積第一遮罩層於第一開口與第二開口中；回蝕刻第一遮罩層，使第一遮罩層於第一開口中之第一上表面與第一遮罩層於該第二開口中之第二上表面，皆低於介電層之上表面。此方法更包含沉積第二遮罩層於第一開口與第二開口中之第一遮罩上；以及回蝕刻第二遮罩層，使第二遮罩層於第一開口中之第三上表面與第二遮罩層於第二開口中之第四上表面，皆低於該介電層之上表面。第三上表面低於該第四上表面一小於該第一距離之第二距離。根據實施例，在區域中第一特徵之圖案密度大於區域中第二特徵之圖案密度。根據實施例，第一遮罩層剛沉積後在區域中增高第三距離。根據實施例，第二遮罩層剛沉積後在區域中增高小於第三距離之第四距離。根據實施例，第一距離大於10奈米，及第二距離小於10奈米。根據實施例，此方法更包含於第一開口與第二開口中沉積第三遮罩層於第一遮罩層之上，以及回蝕刻第三遮罩層，使第三遮罩層於第一開口中之第五上表面與第三遮罩 層於第二開口中之第六上表面，皆低於介電層之上表面，其中，第五上表面低於第六上表面為小於第二距離之第五距離。根據實施例，於回蝕刻第二遮罩層之後，擴大第一開口與第二開口之上部；在擴大第一開口與第二開口之上部之後，移除第一遮罩層與第二遮罩層；形成第一接觸件於第一開口中；以及形成第二接觸件於第二開口中。根據實施例，此方法更包含沿著第一開口與第二開口之側壁之上沉積黏合層，其中第一遮罩層沉積在黏合層之上；於擴大第一開口與第二開口之上部之前，移除第二遮罩層上之黏合層之複數部分；以及於移除第一遮罩層與第二遮罩層之後，沉積黏合層之額外材料於第一開口與第二開口之側壁。根據實施例，移除該黏合層之複數部分包含蝕刻該黏合層於第一開口之一部份使其低於第三上表面，以及蝕刻黏合層於第二開口之一部份使其低於第四上表面。
根據一實施例，一種半導體裝置，包含低介電常數介電層；以及接觸插塞，包含：導電材料與沿著該導電材料之側壁與下表面之黏合層。此導電材料於低介電常數介電層上部之寬度大於導電材料於低介電常數介電層下部之寬度；以及黏合層於該低介電常數介電層上部之厚度小於黏合層於低介電常數之電層下部之厚度。根據實施例，導電金屬包含鈷，黏合層包含氮化鈦，接觸插塞為源極/汲極接觸件或閘極接觸件。根據實施例，導電材料之側壁在低介電常數介電層之下部較導電材料之側壁在低介電常數介電層之上部更為垂直。
前述概述了一些實施例的部件，使得本揭露所屬技術領域中具有通常知識者可以更加理解本揭露實施例的觀 點。本揭露所屬技術領域中具有通常知識者應可理解，他們可以輕易使用本揭露實施例作為基礎，設計或修改其他的製程或是結構，以達到與在此介紹的實施例相同的目的及/或優點。本揭露所屬技術領域中具有通常知識者也應理解，此類等效的結構並不悖離本揭露實施例的精神與範疇，並且在不悖離本揭露實施例的精神與範疇的情況下，在此可以做各種的改變、取代和替換。因此，本揭露之保護範圍當視後附之申請專利範圍所界定為準。

Claims (20)

  1. 一種接觸插塞之形成方法，包括：圖案化一開口穿過一介電層；沿著該開口之側壁及底部表面沉積一黏合層；沉積一第一遮罩層於該開口中之該黏合層之上；回蝕刻該第一遮罩層至低於該介電層之上表面；及回蝕刻該第一遮罩層之後，將該開口之上部擴大；其中擴大該開口之上部時，該第一遮罩層遮蓋該開口之下部；在該開口之上部擴大之後，移除該第一遮罩層；及在移除該第一遮罩層之後，沉積一導電材料於該開口中之黏合層之上以形成一接觸件。
  2. 如申請專利範圍第1項所述之接觸插塞之形成方法，其中回蝕刻該第一遮罩層時曝露出該黏合層之一部分；該方法更包括移除該黏合層，其中移除該黏合層之該部分後該開口曝露出該介電層之側壁。
  3. 如申請專利範圍第2項所述之接觸插塞之形成方法，其中擴大該開口之上部包括蝕刻該介電層之側壁。
  4. 如申請專利範圍第2項所述之接觸插塞之形成方法，更包括：在擴大該開口之上部後，沿著該開口之側壁沉積該黏合層之一額外材料。
  5. 如申請專利範圍第4項所述之接觸插塞之形成方法，其中該額外材料沉積於該介電層之沉積速率，高於該額外材料沉積於該開口原有之黏合層材料之沉積速率。
  6. 如申請專利範圍第4項所述之接觸插塞之形成方法，更包括：沉積一第二遮罩層於該開口中之第一遮罩層之上；及於擴大該開口之上部之前，回蝕刻該第二遮罩層至低於該介電層之上表面。
  7. 如申請專利範圍第1項所述之接觸插塞之形成方法，其中該導電材料包括鈷，其中該黏合層包括氮化鈦，其中該接觸件為一源極/汲極接觸件或一閘極接觸件。
  8. 如申請專利範圍第1項所述之接觸插塞之形成方法，其中擴大該開口形成一殘餘物直接於該第一遮罩層之上；其中該方法更包括，在移除該第一遮罩層前先移除該殘餘物；其中移除該殘餘物之蝕刻製程不同於移除該第一遮罩層之蝕刻製程。
  9. 一種接觸插塞之形成方法，包括：圖案化一第一開口穿過一裝置之一區域中之一介電層；圖案化一第二開口穿過該裝置之一區域中之該介電層；沉積一第一遮罩層於該第一開口與該第二開口中；回蝕刻該第一遮罩層，使該第一遮罩層於該第一開口中之一第一上表面與該第一遮罩層於該第二開口中之一第二上表面，皆低於該介電層之上表面，其中該第一上表面低於該第二上表面一第一距離；沉積一第二遮罩層於該第一開口與該第二開口中之該第一遮罩上；及 回蝕刻該第二遮罩層，使該第二遮罩層於該第一開口中之一第三上表面與該第二遮罩層於該第二開口中之一第四上表面，皆低於該介電層之上表面，其中該第三上表面低於該第四上表面一小於該第一距離之第二距離。
  10. 如申請專利範圍第9項所述之接觸插塞之形成方法，其中在該區域中第一特徵之一圖案密度大於該區域中第二特徵之一圖案密度。
  11. 如申請專利範圍第9項所述之接觸插塞之形成方法，其中該第一遮罩層剛沉積後在該區域中增高一第三距離。
  12. 如申請專利範圍第11項所述之接觸插塞之形成方法，其中該第二遮罩層剛沉積後在該區域中增高一小於該第三距離之第四距離。
  13. 如申請專利範圍第9項所述之接觸插塞之形成方法，其中該第一距離大於10奈米，及其中該第二距離小於10奈米。
  14. 如申請專利範圍第9項所述之接觸插塞之形成方法，更包括：於該第一開口與該第二開口中沉積一第三遮罩層於該第一遮罩層之上；及回蝕刻該第三遮罩層，使該第三遮罩層於該第一開口中之一第五上表面與該第三遮罩層於該第二開口中之一第六上表面，皆低於該介電層之上表面，其中，該第五上表面低於該第六上表面一小於該第二距離之第五距離。
  15. 如申請專利範圍第9項所述之接觸插塞之形成方法，更包括： 於回蝕刻該第二遮罩層之後，擴大該第一開口與該第二開口之上部；在擴大該第一開口與該第二開口之上部之後，移除該第一遮罩層與該第二遮罩層；形成一第一接觸件於該第一開口中；及形成一第二接觸件於該第二開口中。
  16. 如申請專利範圍第15項所述之接觸插塞之形成方法，更包括：沿著該第一開口與該第二開口之側壁之上沉積一黏合層，其中該第一遮罩層沉積在該黏合層之上；於擴大該第一開口與該第二開口之上部之前，移除該第二遮罩層上之該黏合層之複數部分；及於移除該第一遮罩層與該第二遮罩層之後，沉積該黏合層之一額外材料於該第一開口與該第二開口之側壁。
  17. 如申請專利範圍第16項所述之接觸插塞之形成方法，其中移除該黏合層之複數部分更包括：蝕刻該黏合層於該第一開口之一部份使其低於該第三上表面；及蝕刻該黏合層於該第二開口之一部份使其低於該第四上表面。
  18. 一種半導體裝置，包括：一低介電常數介電層；以及一接觸插塞，包括：一導電材料，其中該導電材料於該低介電常數介電層上部 之寬度大於該導電材料於該低介電常數介電層下部之寬度；以及一黏合層，沿著該導電材料之側壁與下表面，其中該黏合層於該低介電常數介電層上部之厚度小於該黏合層於該低介電常數之電層下部之厚度。
  19. 如申請專利範圍第18項所述之半導體裝置，其中該導電金屬包括鈷，其中該黏合層包括氮化鈦，其中該接觸插塞為一源極/汲極接觸件或一閘極接觸件。
  20. 如申請專利範圍第18項所述之半導體裝置，其中該導電材料之側壁在該低介電常數介電層之下部較該導電材料之側壁在該低介電常數介電層之上部更為垂直。
TW106140713A 2017-07-31 2017-11-23 接觸插塞之形成方法 TW201911376A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762539333P 2017-07-31 2017-07-31
US62/539,333 2017-07-31
US15/801,154 US10269624B2 (en) 2017-07-31 2017-11-01 Contact plugs and methods of forming same
US15/801,154 2017-11-01

Publications (1)

Publication Number Publication Date
TW201911376A true TW201911376A (zh) 2019-03-16

Family

ID=64745740

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106140713A TW201911376A (zh) 2017-07-31 2017-11-23 接觸插塞之形成方法

Country Status (5)

Country Link
US (2) US10269624B2 (zh)
KR (1) KR102085324B1 (zh)
CN (1) CN109326555A (zh)
DE (1) DE102017127228B3 (zh)
TW (1) TW201911376A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10177038B1 (en) 2017-11-30 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Prevention of contact bottom void in semiconductor fabrication
US11532479B2 (en) 2020-04-01 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cut metal gate refill with void

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0269934A (ja) 1988-09-05 1990-03-08 Nec Corp 半導体装置の製造方法
JP2756887B2 (ja) 1992-03-02 1998-05-25 三菱電機株式会社 半導体装置の導電層接続構造およびその製造方法
KR960015564B1 (ko) * 1993-04-16 1996-11-18 현대전자산업 주식회사 반도체 장치의 금속배선 형성방법
US6420786B1 (en) * 1996-02-02 2002-07-16 Micron Technology, Inc. Conductive spacer in a via
US6140227A (en) * 1998-11-25 2000-10-31 United Microelectronics Corp. Method of fabricating a glue layer of contact/via
US6096651A (en) * 1999-01-11 2000-08-01 Taiwan Semiconductor Manufacturing Company Key-hole reduction during tungsten plug formation
US6969448B1 (en) * 1999-12-30 2005-11-29 Cypress Semiconductor Corp. Method for forming a metallization structure in an integrated circuit
DE102004036156B4 (de) 2004-07-26 2007-08-02 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit oberseitigen Bitleitungsanschlüssen
KR20080100548A (ko) * 2007-05-14 2008-11-19 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법
KR20090078109A (ko) * 2008-01-14 2009-07-17 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7615489B1 (en) * 2008-10-22 2009-11-10 Applied Materials, Inc. Method for forming metal interconnects and reducing metal seed layer overhang
WO2011158821A1 (ja) * 2010-06-16 2011-12-22 日本電気株式会社 半導体装置、および半導体装置の製造方法
KR101186067B1 (ko) * 2010-08-02 2012-09-25 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US20140374907A1 (en) 2012-06-21 2014-12-25 Applied Materials, Inc. Ultra-thin copper seed layer for electroplating into small features
US9105490B2 (en) * 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9245797B2 (en) * 2013-08-19 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Opening fill process and structure formed thereby
US9306032B2 (en) * 2013-10-25 2016-04-05 United Microelectronics Corp. Method of forming self-aligned metal gate structure in a replacement gate process using tapered interlayer dielectric
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
KR20160088293A (ko) * 2013-11-20 2016-07-25 인텔 코포레이션 마이크로전자 트랜지스터 콘택 및 그 제조 방법
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9704798B2 (en) * 2013-12-20 2017-07-11 Intel Corporation Using materials with different etch rates to fill trenches in semiconductor devices
US9390939B2 (en) * 2014-05-29 2016-07-12 Globalfoundries Inc. Methods of forming MIS contact structures for semiconductor devices and the resulting devices
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
KR102401486B1 (ko) * 2015-04-22 2022-05-24 삼성전자주식회사 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법.
US20160336269A1 (en) * 2015-05-12 2016-11-17 United Microelectronics Corp. Semiconductor structure and process thereof
US9679813B2 (en) * 2015-05-12 2017-06-13 United Microelectronics Corp. Semiconductor structure and process for forming plug including layer with pulled back sidewall part
KR102342079B1 (ko) * 2015-05-20 2021-12-21 삼성전자주식회사 반도체 장치 제조 방법
US10332790B2 (en) * 2015-06-15 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with interconnect structure
US9520363B1 (en) * 2015-08-19 2016-12-13 International Business Machines Corporation Forming CMOSFET structures with different contact liners
JP2017045953A (ja) * 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9502308B1 (en) * 2015-11-18 2016-11-22 Globalfoundries Inc. Methods for forming transistor devices with different source/drain contact liners and the resulting devices
US9496225B1 (en) * 2016-02-08 2016-11-15 International Business Machines Corporation Recessed metal liner contact with copper fill
US9691658B1 (en) * 2016-05-19 2017-06-27 Globalfoundries Inc. Contact fill in an integrated circuit
US10872980B2 (en) * 2017-04-25 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10157785B2 (en) * 2017-05-01 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Also Published As

Publication number Publication date
KR102085324B1 (ko) 2020-03-05
US10985053B2 (en) 2021-04-20
US20190035679A1 (en) 2019-01-31
CN109326555A (zh) 2019-02-12
DE102017127228B3 (de) 2019-01-17
KR20190013404A (ko) 2019-02-11
US20190252245A1 (en) 2019-08-15
US10269624B2 (en) 2019-04-23

Similar Documents

Publication Publication Date Title
US10522408B2 (en) FinFET device and method of forming same
TWI696289B (zh) 半導體裝置及其形成方法
CN109427545B (zh) 半导体装置的形成方法
CN108807270A (zh) Finfet器件及其形成方法
US11532519B2 (en) Semiconductor device and method
TW202032718A (zh) 半導體裝置及其製造方法
US11824104B2 (en) Method of gap filling for semiconductor device
US11894435B2 (en) Contact plug structure of semiconductor device and method of forming same
TWI801859B (zh) 半導體裝置及其形成方法
US20200035814A1 (en) FinFET Device and Method of Forming Same
CN110875392B (zh) FinFET器件及其形成方法
TWI764541B (zh) 半導體元件及其形成方法
US20210328044A1 (en) Implantation and annealing for semiconductor device
US20250273473A1 (en) Semiconductor FinFET Device and Method
US10985053B2 (en) Contact plugs and methods of forming same
TW202314868A (zh) 製造半導體元件的方法
TWI795774B (zh) 填充結構及其製造方法
KR102757678B1 (ko) 핀펫 디바이스 및 이의 형성 방법
US20250031403A1 (en) Contact plug structures of semiconductor device and methods of forming same