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TWI758655B - 半導體裝置及其形成方法 - Google Patents

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TWI758655B
TWI758655B TW108140590A TW108140590A TWI758655B TW I758655 B TWI758655 B TW I758655B TW 108140590 A TW108140590 A TW 108140590A TW 108140590 A TW108140590 A TW 108140590A TW I758655 B TWI758655 B TW I758655B
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翁翊軒
陳彥廷
李威養
楊豐誠
陳燕銘
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台灣積體電路製造股份有限公司
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Abstract

一實施例中，一種半導體裝置的形成方法包含：自一基底上延伸形成一鰭片，形成之後此鰭片具有一第一寬度和一第一高度；在前述鰭片的一通道區的上方形成一虛置閘極堆疊；在鄰近前述通道區的鰭片中成長一磊晶的源極/汲極；在成長磊晶的源極/汲極之後，以一金屬閘極堆疊置換前述虛置閘極堆疊，在置換之前，鰭片的通道區具有前述第一寬度和前述第一高度，在置換之後，鰭片的通道區具有一第二寬度和一第二高度，第二寬度小於第一寬度，第二高度小於第一高度。

Description

半導體裝置及其形成方法
本發明實施例內容是有關於一種半導體裝置及其形成方法，特別是有關於一種具有削減鰭片的半導體裝置及其形成方法，可增進所製得的半導體裝置的性能。
半導體裝置係使用於各種不同的電子產品應用中，例如個人電腦、手機、數位相機及其他電子設備(electronic equipment)。半導體裝置的製造通常依序透過沉積絕緣層或介電層、導電層及半導體層材料於一半導體基底上方，並利用微影製程來對各種不同的材料層進行圖案化，以在半導體基底的上方形成電路部件及元件。
半導體工業經由不斷縮小最小特徵部件尺寸(minimum feature size)，其容許更多的部件整合於一給定區域，而可不斷地改進各種不同電子部件(例如，電晶體、二極體、電阻器、電容器等等)的積體密度。然而，當最小特徵部件的尺寸縮小時，也會引發待解決的其他問題。
本發明的一些實施例提供一種半導體裝置的形成方法。此形成方法包含：自一基底上延伸形成一鰭片，形成之後此鰭片具有一第一寬度和一第一高度。在一實施例中，半導體裝置的形成方法亦包括在前述鰭片的一通道區的上方形成一虛置閘極堆疊(dummy gate stack)。在一實施例中，半導體裝置的形成方法還包括在鄰近前述通道區的鰭片中成長一磊晶的源極/汲極(epitaxial source/drain)。在一實施例中，半導體裝置的形成方法更包括在成長磊晶的源極/汲極之後，以一金屬閘極堆疊(metal gate stack)置換前述虛置閘極堆疊，在置換之前，鰭片的通道區具有前述第一寬度和前述第一高度，在置換之後，鰭片的通道區具有一第二寬度和一第二高度，第二寬度小於第一寬度，第二高度小於第一高度。
本發明的一些實施例又提供一種半導體裝置的形成方法。此形成方法包括在一鰭片周圍形成淺溝槽隔離(shallow trench isolation，STI)區，此鰭片在相鄰的淺溝槽隔離區之間延伸，形成後的鰭片具有第一寬度和第一高度。在一實施例中，半導體裝置的形成方法亦包括於淺溝槽隔離區和前述鰭片的上方形成一虛置閘極堆疊。在一實施例中，半導體裝置的形成方法還包括在鄰近前述虛置閘極堆疊的鰭片中成長一磊晶的源極/汲極區，在成長後，鰭片的一部份保留有第一寬度和第一高度。在一實施例中，半導體裝置的形成方法又包括移除虛置閘極堆疊，以形成暴露出鰭片之前述部份的一凹部(recess)。在一實施例中，半導體裝置的形成方法更包括在移除虛置閘極堆疊之後，對被凹部暴露出來的鰭片之前述部份進行削減，在削減後，鰭片的削減部份具有第二寬度和一第二高度，第二寬度小於第一寬度，第二高度小於第一高度。在一實施例中，半導體裝置的形成方法還包括在鰭片的削減部份之上形成一金屬閘極堆疊。
本發明的一些實施例提供一種半導體裝置，包括自一基底延伸的一鰭片和位於鰭片的一通道區上方的一金屬閘極堆疊。在一實施例中，半導體裝置亦包括一輕摻雜源極/汲極(LDD)區位於鄰近前述通道區的鰭片中，此輕摻雜源極/汲極區具有一凹形最頂面(concave topmost surfaces)，此凹形最頂面設置於通道區的上方。在一實施例中，半導體裝置還包括一磊晶的源極/汲極區位於鄰近前述輕摻雜源極/汲極區的鰭片中，前述輕摻雜源極/汲極區的凹形最頂面係自磊晶源極/汲極區的側壁延伸至金屬閘極堆疊的側壁。在一實施例中，半導體裝置更包括一閘極間隔物(gate spacer)，此閘極間隔物具有沿著金屬閘極堆疊的側壁延伸的第一部分(first portion)，和沿著輕摻雜源極/汲極區的凹形最頂面延伸的第二部分(second portion)。
以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及一第一部件形成於一第二部件之上方或位於其上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
此外，此處可能使用空間上的相關用語，例如「在…之下」、「在…下方」、「下方的」、「在…上方」、「上方的」及其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。裝置可以被轉至其他方位(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
根據一些實施例，鰭式場效電晶體(Fin Field-Effect Transistors，FinFETs)係在一閘極後置製程(gate-last process)中自鰭片(例如半導體條)形成。這些鰭片係在一鰭片削減製程中被削減，此可增進所製得的鰭式場效電晶體的閘極控制，和減少製得的鰭式場效電晶體的短通道效應(short channel effect，SCE)。然而，鰭片削減製程是延遲到源極/汲極區形成之後再進行。特別是，鰭片削減製程是在虛置閘極堆疊被移除之後和在置換閘極堆疊之前進行。鰭片削減製程的延遲係有助於在磊晶成長製程期間可提供更大的鰭片表面積，以形成源極/汲極區。再者，在形成源極/汲極區之後進行鰭片削減製程，可縮減鰭式場效電晶體的通道區和鰭式場效電晶體的源極/汲極區之間的一垂直距離，如此可減少在鰭式場效電晶體的電流擁擠效應。亦可增進在一些應用(例如，直流電應用、環形振盪器應用等)中之所製得的鰭式場效電晶體的性能。
第1圖是根據本發明一些實施例的簡化的鰭式場效電晶體(FinFET)的立體圖。為利於清楚顯示，實施例的鰭式場效電晶體的一些其他部件(討論如後)係於第1圖中略去。例如，所繪示的鰭式場效電晶體可以採用某種方式電性連接或耦接，以作為一個電晶體或多個電晶體(例如兩個電晶體)進行操作。
鰭式場效電晶體包括自基底50延伸出來的鰭片52。隔離區54設置在基底50上方，且鰭片52 突出於相鄰的隔離區54之間且突出於隔離區54之上。雖然文中是將隔離區54描述/繪示為與基底50分離，但是文中所使用的「基底」一詞可以用於僅指半導體基底或包括隔離區的半導體基底。另外，雖然所繪示的鰭片52是基底50的單一連續材料，但是鰭片52及/或基底50可以包括單一材料或者多種材料。文中的鰭片52是指在相鄰的隔離區54之間延伸的部分。
閘極介電質(gate dielectrics)94沿著鰭片52的側壁並位於鰭片52的頂面上方，且閘極電極(gate electrode)96位於閘極介電質94的上方。源極/汲極區(source/drain regions)82設置在鰭片52的相對兩側且對應於閘極介電質94和閘極電極96。在形成多個電晶體的實施例中，多個電晶體之間可共用源極/汲極區82。在一個電晶體由多個鰭片52形成的實施例中，相鄰的源極/汲極區82可以電性連接，例如通過磊晶生長使源極/汲極區82聚結，或者以一個相同的源極/汲極接觸點使源極/汲極區82與電晶體耦接。
第1圖還示出了數個在後面的圖式中所參照的剖面。參考剖面A-A是沿著閘極電極96的縱軸，例如在垂直於源極/汲極區82之間的電流方向的方向上延伸。參考剖面 B-B 垂直於參考剖面A-A，並且沿著鰭片52的縱軸，例如是在源極/汲極區82之間的電流方向的方向上延伸。參考剖面C-C係平行於參考剖面A-A且延伸通過鰭式場效電晶體的一個源極/汲極區82。為清楚說明，後續圖式參照這些剖面進行說明。
第2、3、4和5圖是根據本發明一些實施例的形成鰭式場效電晶體的多個中間階段的立體示意圖。
以下根據一些實施例提出使用閘極後製製程(gate-last process)所形成之鰭式場效電晶體。在一些其他實施例中，也可使用閘極先製製程(gate first process)。再者，一些實施例也考慮了使用於平面裝置例如平面FET中的許多方面。
第2-20B圖是根據本發明一些實施例的製造FinFET的多個中間階段的剖面示意圖。除了多個鰭片/閘極/ FinFETs的結構之外，第2-7圖是基於第1圖的參考剖面A-A而繪示。除了多個鰭片/閘極/ FinFETs的結構之外，以A結尾的圖式(例如，第8A、9A、10A圖等)是沿著第1圖中的參考剖面A-A而繪示，以B結尾的圖式(例如，第8B、9B、10B圖等)是沿著第1圖中的參考剖面B-B而繪示。除了多個鰭片/閘極/ FinFETs的結構之外，第10C和10D圖是沿著第1圖中的參考剖面C-C所繪示。
第2圖中，提供一基底50。基底50可以是一半導體基底，例如塊狀半導體(bulk semiconductor)、一絕緣層上覆半導體(Semiconductor-On-Insulator；SOI)基底、或其類似物，其可以是已摻雜(如摻雜有p型或n型摻雜物)或未摻雜的基底。基底50可以是一晶圓，例如一矽晶圓。一般而言，絕緣層上覆半導體基底是包含形成在一絕緣層上的一層半導體材料。此絕緣層可例如為一埋入式氧化物(buried oxide，BOX)層、氧化矽層或類似物。將上述絕緣層形成於一基底上，上述基底通常是一矽基底或一玻璃基底。亦可使用其他基底，例如多層基底或漸變(multi-layered or gradient)基底。在一些實施例中，基底50的半導體材料可包含：矽；鍺；一化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或上述之組合。
基底50具有一區域50N與一區域50P。區域50N可以用以形成n型裝置，例如n型金屬氧化物半導體(NMOS)電晶體，例如n型鰭式場效電晶體。區域50P可以用以形成p型裝置，例如p型金屬氧化物半導體(PMOS)電晶體，例如p型鰭式場效電晶體。區域50N可以與區域50P物理性地分離，且區域50N與區域50P之間可能設置有任何數量的裝置部件(例如其他主動裝置、摻雜區、隔離結構等等)。
在第3圖中，在基底50上形成鰭片52。鰭片52是半導體條(semiconductor strips)。在一些實施例中，可在基底50中蝕刻複數個溝槽(trenches)，以形成鰭片52。上述蝕刻可以是任何可接受的蝕刻製程，例如反應性離子蝕刻(reactive ion etch；RIE)、中性粒子束蝕刻(neutral beam etch；NBE)、類似蝕刻製程或上述之組合。上述蝕刻可以是異向性蝕刻。
可藉由任何適當的方法將上述鰭片52圖案化。例如，可使用一道或多道光學微影製程將鰭片52圖案化，上述一道或多道光學微影製程包含雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。一般而言，雙重圖案化或多重圖案化製程是結合了光學微影及自對準製程，得以使形成的圖案的節距(pitch)小於使用單一、直接的光學微影製程所能得到的節距。例如，在一實施例中，在一基底的上方形成一犧牲層並使用一光學微影製程將此犧牲層圖案化。使用一自對準製程，在上述已圖案化的犧牲層旁邊形成間隔物。然後再移除犧牲層，利用留下來的間隔物將上述鰭片圖案化。
在第4圖中，在基底50上方且位於相鄰的鰭片52之間形成淺溝槽隔離區(shallow trench isolation，STI)54。於形成淺溝槽隔離區的一個示例中，係在一中間結構上方形成一絕緣材料。上述絕緣材料例如是一氧化物，例如氧化矽、氮化物、其類似物、或前述之組合，且可以藉由一高密度電漿化學氣相沉積法(HDP-CVD)、一流動式化學氣相沉積法(flowable chemical vapor deposition；FCVD)(例如，在一遠距離電漿系統進行一化學氣相沉積類的材料的沉積，並進行後續的固化以使其轉變為另一種材料，例如氧化物)、其類似方法或上述之組合。亦可使用藉由任何適當的製程形成的其他絕緣材料。在此示例中，絕緣材料是以FCVD製程形成的氧化矽。在形成絕緣材料之後可進行一退火製程。在一實施例中，形成絕緣材料54時，可使過量的絕緣材料覆蓋鰭片52。雖然示例中是繪示一單層的絕緣材料，但一些實施例中可使用多層結構的絕緣材料。例如，在一些實施例中，可先沿著基底50的表面和鰭片52形成一襯墊層(liner)(未繪示)。之後，可於襯墊層上方形成例如上面敘述的一填充材料。
然後，對絕緣材料進行一移除製程，以移除鰭片52上方多餘的絕緣材料。在一些實施例中，可使用一平坦化製程(planarization process)，例如化學機械研磨(CMP)、回蝕製程、前述之組合、或類似製程，以進行移除。平坦化製程暴露出鰭片52，在完成平坦化製程後，鰭片52 的頂面與絕緣材料的頂面係共平面。
然後，使絕緣材料下凹以形成淺溝槽隔離區(STI regions)54。使絕緣材料下凹而使在區域50N與在區域50P中的鰭片52的上部(upper portions)可突出於相鄰的淺溝槽隔離區54之間。在下凹製程之後，鰭片52的上部具有寬度W1 和高度H1 。此處的寬度W1 和高度H1 是指鰭片52的未削減的寬度和高度(untrimmed width and height)，並且隨後將在鰭片削減過程(a fin trim process)中減小(將在下面進一步討論)。在一些實施例中，未削減的寬度W1 在約3nm至約10nm的範圍內，並且未削減的高度H1 在約10nm至約90nm的範圍內。再者，淺溝槽隔離區54的頂面可具有如圖所示的一平坦表面、一凸表面(convex surface)、一凹表面(例如為淺碟凹陷(dishing))、或前述之組合。可藉由適當的蝕刻，將絕緣材料的頂表面形成為平坦表面、凸表面及/或凹表面。可使用一可接受的蝕刻製程來形成下凹的淺溝槽隔離區54，例如對於絕緣材料的材料具有選擇性的蝕刻製程(例如，以比對鰭片52的材料更快的蝕刻速率而對絕緣材料的材料進行蝕刻)。舉例來說，可經由使用例如氫氟酸(dilute hydrofluoric；dHF)的一適當的蝕刻製程，來移除化學氧化物。
關於以上所敘述的製程僅是可以如何形成鰭片52的一個例子。在一些實施例中，可由一磊晶成長製程形成鰭片。例如，可以在基底50的一頂面的上方形成一介電層，可以蝕刻介電層而形成複數個穿過介電層的溝槽以暴露出下方的基底50。可以在上述溝槽內磊晶成長而形成複數個同質磊晶結構(homoepitaxial structures)以及可以使上述介電層下凹而使上述同質磊晶結構從介電層突出而形成複數個鰭片52。再者，在一些實施例中，可以使用異質磊晶結構(heteroepitaxial structures)以形成鰭片52。例如，在對淺溝槽隔離區54的絕緣材料進行平坦化使其與鰭片52齊平之後，可以使鰭片52下凹，然後可以在凹陷的鰭片位置上方以磊晶成長方式成長不同於鰭片52的材料。在此些實施例中，鰭片52包含下凹的材料以及在下凹的材料上方磊晶成長的材料。在又一另外的其他實施例中，可以在基底50的頂面的上方形成一介電層，可以蝕刻出複數個溝槽而蝕穿上述介電層。可以使用不同於基底50的材料，在上述溝槽內作磊晶成長而形成複數個異質磊晶結構，以及可以使上述介電層下凹而使此些異質磊晶結構從介電層突出，以形成多個鰭片52。在一些實施例中，在磊晶成長同質磊晶結構或異質磊晶結構時，所磊晶成長的材料可在成長過程進行原位摻雜(in situ doped)，可免除之前或之後的佈植步驟，雖然原位摻雜與佈植摻雜也可以一起進行。
再者，在區域50N(例如一NMOS區域)與在區域50P(例如一PMOS區域)磊晶成長不同的材料，可具有一些優點。在各種實施例中，鰭片52的上部可包含矽鍺(Six Ge1-x ，x可在0至1範圍內)、碳化矽、純鍺或實質上的純鍺、一III-V族化合物半導體、一II-VI族化合物半導體、或類似材料。 例如，用以形成III-V族化合物半導體的可取得的材料包含但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、及類似材料。
再者，可在鰭片52以及/或基底50中形成適當的井區(未繪示)。在一些實施例中，可以在區域50N中形成一P型井區，可以在區域50P中形成一N型井區。在一些實施例中，可以在區域50N與區域50P兩者中形成一P型井區或一N型井區。
在具有不同井區型態的實施例中，可使用一光阻或其他遮罩(未繪示)來對區域50N與區域50P進行不同的佈植步驟。例如，在區域50N的鰭片52及淺溝槽隔離區54上方形成光阻。將此光阻圖案化以暴露出基底50的區域50P，例如為一PMOS區域。可藉由使用一旋轉塗佈技術形成上述光阻，並使用可接受的光學微影技術而將光阻圖案化。光阻被圖案化後，在區域50P進行n型不純物的佈植，而上述光阻可作為遮罩而實質上避免將n型不純物植入例如為一NMOS區域的區域50N。上述n型不純物可以是磷、砷、銻或類似物質，植入的n型不純物的濃度等於或小於約1018 cm-3 ，例如在約1017 cm-3 到約1018 cm-3 的範圍之間。在上述佈植之後，例如藉由一可接受的灰化製程(ashing process)，移除上述光阻。
在區域50P的佈植之後，於區域50P中的鰭片52與淺溝槽隔離區54的上方形成光阻。將此光阻圖案化以暴露出基底50的區域50N，例如NMOS區域。可藉由使用一旋轉塗佈技術形成上述光阻，並使用可接受的光學微影技術而將光阻圖案化。圖案化光阻後，在區域50N進行p型不純物的佈植，而上述光阻可作為遮罩而實質上避免將p型不純物植入例如為PMOS區域的區域50P。上述p型不純物可以是硼、BF2 、銦或類似物質。植入的p型不純物的濃度等於或小於約1018 cm-3 ，例如在約1017 cm-3 到約1018 cm-3 的範圍之間。在上述佈植之後，例如藉由一可接受的灰化製程，移除上述光阻。
在對區域50N與區域50P進行離子佈植之後，可進行一退火製程，將已被植入的上述p型不純物與n型不純物活化。在一些實施例中，磊晶的鰭片的成長材料可以在成長的過程中被原位摻雜，其可免除上述佈植，雖然原位摻雜與離子佈植的摻雜可以一起進行。
在第5圖中，在鰭片52上形成一虛置介電層(dummy dielectric layer)60。虛置介電層60可以是例如氧化矽、氮化矽、上述之組合或其類似材料，並可根據可接受的技術而被沉積或是熱成長(thermally grown)。在虛置介電層60上方形成一虛置閘極層(dummy gate layer)62，且在虛置閘極層62上方形成遮罩層64。可將虛置閘極層62沉積在虛置介電層60的上方，然後例如藉由一化學機械研磨(CMP)方式將虛置閘極層62平坦化。可將遮罩層64沉積在虛置閘極層62的上方。虛置閘極層62可以是一導電材料，且可以選自非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物(metallic silicides)、金屬氧化物和金屬之群組。虛置閘極層62可由物理氣相沉積法(physical vapor deposition；PVD)、化學氣相沉積法、濺鍍、或其他已知或已用來沉積導電材料的技術而沉積。虛置閘極層62也可以是在蝕刻隔離區時具有高蝕刻選擇比的其他材料。遮罩層64可包括例如SiN、SiON或類似物。於此示例中，所形成的虛置介電層60、單一的虛置閘極層62及單一的遮罩層64是橫跨區域50N與區域50P，並覆蓋淺溝槽隔離區54。注意的是，於圖中此些材料層僅是示例性的說明。在一些實施例中，虛置介電層60並不是一連續的層，而是僅覆蓋鰭片52。
第6A至15B圖繪示根據本發明一些實施例的製造FinFET的更進一步的中間階段的剖面示意圖。第6A、7A、8A、9A、10A、11A、12A、14A、15A圖是沿著第1圖中的參考剖面A-A而繪示。第6B、7B、8B、9B、10B、11B、12B、14B、15B圖是沿著第1圖中的參考剖面B-B而繪示，且僅繪示出區域50N與區域50P中任一區域的部件。所繪示的結構可適用於區域50N與區域50P。例如，區域50N與區域50P中的結構之差異(如果有的話)將在每個附圖的內容中描述。第8C和8D圖是沿著第1圖中的參考剖面C-C而繪示。
在第6A、6B圖中，可利用適當的光學微影與蝕刻製程對遮罩層64進行圖案化，而形成遮罩74。之後，以可接受的蝕刻技術轉移遮罩74的圖案至虛置閘極層62，以形成虛置閘極(dummy gates)72。遮罩74的圖案可進一步轉移至虛置介電層60，以形成虛置閘極介電質70。虛置閘極72覆蓋鰭片52的相關的通道區(channel regions)56。遮罩74的圖案可以用來使各個虛置閘極72與相鄰的虛置閘極物理性地分隔開來。虛置閘極72也可具有與各個磊晶的鰭片52的長度方向基本上垂直的長度方向。
在對虛置閘極72和虛置閘極介電質70進行圖案化的蝕刻製程中，虛置介電質60和鰭片52具有高的蝕刻選擇性。儘管在蝕刻期間鰭片52的一些材料可能會被移除，但是移除的量很小。例如，在一些實施例中，鰭片52的暴露部分有距離DL 的高度損失(height loss)的問題，此距離DL 在大約0.2nm至大約2nm的範圍內，其可以是未削減高度H1 的大約0.5％至大約15％。 鰭片52的暴露表面因此可能下凹而低於虛置閘極介電質70。
再者，在第7A、7B圖中，可以在虛置閘極72、遮罩74、淺溝槽隔離區54及/或鰭片52的暴露表面上形成閘極間隔層(gate spacer layer)76。閘極間隔層76的絕緣材料可以是以氧化矽、氮化矽、氮碳化矽、前述的組合、或其類似物而形成。在一些實施例中，閘極間隔層76包含多個子層(sublayers)。例如，第一子層(亦可稱為一閘極密封間隔層)可以經由熱氧化或沉積而形成，而第二子層(亦可稱為一主要閘極間隔層)可以順應性地沉積於第一子層之上。由於鰭片52有高度損失的問題，在虛置閘極72之間的鰭片52具有凹形最頂面(concave topmost surfaces)。延伸於鰭片之間52的閘極間隔層76的部分亦具有凹形。
在形成閘極間隔層76之後，可進行佈植，而在鰭片中形成輕摻雜源極/汲極(lightly doped source/drain，LDD)區80。在不同裝置型態的實施例中，於前述討論的佈植類似，可在區域50N上方形成一遮罩，例如光阻，此時暴露出區域50P，並將適當型態的不純物(例如p型不純物)植入區域50P中被暴露的鰭片52。然後，可將上述遮罩移除。接著，可在區域50P上方形成一遮罩，例如光阻，此時曝露出區域50N，並將適當型態的不純物(例如n 型不純物)植入區域50N中暴露的鰭片52。然後可將上述遮罩移除。上述n型不純物可以是上述討論的任何一種n型不純物，而上述p型不純物可以是上述討論的任何一種p型不純物。輕摻雜源極/汲極區80可具有約1015 cm-3 至約1016 cm-3 的不純物濃度。可使用一退火步驟，將已植入的不純物活化。由於鰭片52有高度損失的問題，在虛置閘極72之間的鰭片52具有凹形最頂面(concave topmost surfaces)。因此，輕摻雜源極/汲極區80也具有凹形最頂面。
在第8A、8B圖中，在鰭片52中形成磊晶源極/汲極區82(epitaxial source/drain regions)。磊晶的源極/汲極區82可對於相應的通道區56施加應力，藉此以改善裝置性能。在鰭片52中形成磊晶源極/汲極區82使得各個虛置閘極72位於一對相鄰的磊晶源極/汲極區82之間。磊晶源極/汲極區82可以具有平坦表面。在一些實施例中，磊晶源極/汲極區82可以延伸進入也可以穿過鰭片52。在一些實施例中，閘極間隔層76係用來使磊晶源極/汲極區82與虛置閘極72分隔開一適當的側向距離，致使磊晶源極/汲極區82不會在後續形成欲製得的鰭式場效電晶體(FinFET)的閘極時短路。
區域50N例如NMOS區域中的磊晶源極/汲極區82可如下述方式形成，利用遮住區域50P例如PMOS區域，並對區域50N中鰭片52的源極/汲極區進行蝕刻非方向性，以形成鰭片52中的凹部。凹部可透過可接受的蝕刻製程，例如採用或不採用遮罩層(未示出)的非等向性蝕刻，而形成凹部。凹部延伸穿過閘極間隔層76，若有遮罩也會穿過遮罩。凹部延伸穿過閘極間隔層76，若有遮罩也會穿過遮罩，最後進入鰭片52。凹部的蝕刻亦會移除一部份的閘極間隔層76，例如位於虛置閘極72上方的部份。區域50N中所留下部分的閘極間隔層76係形成閘極間隔物(gate spacers)84。在區域50N中則於此些凹部處磊晶成長出磊晶的源極/汲極區82。磊晶的源極/汲極區82可包含任何可接受的材料，例如適用於n型鰭式場效電晶體的材料。舉例來說，若鰭片52為矽，則區域50N中磊晶的源極/汲極區82可包含能對通道區56施加一拉伸應變(tensile strain)的材料，例如SiGe、SiGeB、Ge、GeSn、或其類似物質。區域50N中磊晶的源極/汲極區82所具有的表面，可分別高於各鰭片52的表面，且磊晶源極/汲極區82可具有刻面(facet)。
區域50P，例如PMOS區域中的磊晶源極/汲極區82可利用下述方式形成，藉由遮住區域50N例如NMOS區域，並對區域50P中鰭片52的源極/汲極區進行蝕刻，以形成鰭片52中的凹部。凹部是利用可接受的蝕刻方式而形成，例如使用(或不使用)一遮罩層(未示出)而進行的非等向性蝕刻。凹部延伸穿過閘極間隔層76、穿過遮罩層(若有設置)、以及進入鰭片52。凹部的蝕刻亦會移除一些部分的閘極間隔層76，例如位在虛置閘極72之上的部分。區域50P中閘極間隔層76的留下部分係形成閘極間隔物84。在區域50P中的此些凹部處磊晶成長出磊晶的源極/汲極區82。磊晶的源極/汲極區82可包含任何可接受的材料，例如適用於p型鰭式場效電晶體的材料。舉例來說，若鰭片52為矽，則區域50P中磊晶的源極/汲極區82可包含能對通道區56施加一壓縮應變(compressive strain)的材料，例如SiGe、SiGeB、Ge、GeSn、或其類似物質。區域50P中磊晶的源極/汲極區82可具有分別高於各鰭片52表面的表面，且磊晶的源極/汲極區82可具有刻面(facet)。
可對磊晶的源極/汲極區82以及/或鰭片52佈植摻雜物，以形成源極/汲極區，其製程類似於前述討論的用以形成輕摻雜源極/汲極區的製程，摻雜後進行退火步驟。上述源極/汲極區可具有從約1019 cm-3 到約1021 cm-3 的範圍的不純物濃度。源極/汲極區的n型不純物以及/或p型不純物可以是如上述討論的任何不純物。在一些實施例中，磊晶的源極/汲極區82可以是在磊晶成長期間進行原位摻雜。
根據在區域50N與區域50P中進行磊晶製程而形成磊晶的源極/汲極區82的結果，磊晶的源極/汲極區82的上表面(upper surfaces)具有刻面，且這些刻面可以側向地向外擴展而超過鰭片52的側壁。在一些實施例中，這些刻面使得同一FinFET的相鄰磊晶源極/汲極區82合併，如第8C圖所示。在其他實施例中，在磊晶製程完成後，相鄰的磊晶源極/汲極區82仍保持分離，如第8D圖所示。
在第9A、9B圖中，可在此中間結構上方沉積第一層間介電質(first inter-layer dielectric，ILD)88。可使用一介電材料形成第一層間介電質88，且以任何適當方法進行沉積，例如化學氣相沉積法(CVD)、電漿輔助化學氣相沉積法(PECVD)或流動式化學氣相沉積法(FCVD)。介電材料例如包括磷矽玻璃(Phospho-Silicate Glass；PSG)、硼矽酸玻璃(Boro-Silicate Glass；BSG)、硼磷矽玻璃(Boron-Doped Phospho-Silicate Glass；BPSG)、非摻雜的矽玻璃(undoped Silicate Glass；USG)或其類似物質。以任何適當的製程形成的其他適合的絕緣材料，也可以使用。在一些實施例中，在第一層間介電質88與磊晶的源極/汲極區82、遮罩74以及閘極間隔物84之間設置一接觸蝕刻停止層(contact etch stop layer，CESL)86。接觸蝕刻停止層86可包括一介電材料，例如氮化矽、氧化矽、氮氧化矽或其類似物，且接觸蝕刻停止層86具有與上覆的第一層間介電質88的材料不同的蝕刻速率。
在第10A、10B圖中，藉由一平坦化製程，例如化學機械研磨，使第一層間介電質88的頂面與虛置閘極72或遮罩74的頂面形成共平面。此平坦化製程亦可移除虛置閘極72上的遮罩74，以及在遮罩74側壁上的部分的閘極間隔物84。在平坦化製程之後，虛置閘極72、閘極間隔物84以及第一層間介電質88的頂面皆形成共平面。因此，虛置閘極72的頂面自第一層間介電質88暴露出來。在一些實施例中，可以留下遮罩74，在此示例中，平坦化製程使第一層間介電質88的頂面與遮罩74的頂面形成共平面。
在第11A、11B圖中，以一或多個蝕刻步驟，移除虛置閘極介電質70、虛置閘極72以及若有存在的遮罩74，因此形成多個凹部90。第11C圖是沿著第11A和11B圖中的參考剖面11C-11C所繪示。也可以移除在凹部90中的虛置閘極介電質70的部分。在一些實施例中，只有移除虛置閘極72而留下虛置閘極介電質70，且凹部90暴露出虛置閘極介電質70。在一些實施例中，移除在一晶片的第一區域(例如一核心邏輯區域)中的凹部90內的虛置閘極介電質70，而留下在晶片的第二區域(例如一輸入/輸出區域)中的凹部90內的虛置閘極介電質70。各個凹部90分別暴露出相應的鰭片52的通道區56。每個通道區56是位於一對相鄰的磊晶源極/汲極區82之間。在一些實施例中，蝕刻步驟包括用來移除虛置閘極72的第一蝕刻製程以及用來移除虛置閘極介電質70的第二蝕刻製程。在一些實施例中，第一蝕刻製程係為一非等向性乾式蝕刻製程。例如，第一蝕刻製程可包含使用一種(或多種)反應氣體的一乾式蝕刻製程，其可以選擇性蝕刻虛置閘極72而不會蝕刻第一層間介電質88或閘極間隔物84。在一些實施例中，第二蝕刻製程是乾式蝕刻或濕式蝕刻，且可以是非等向性的蝕刻製程。在上述移除的過程中，在蝕刻虛置閘極 72時，可將虛置閘極介電質70作為一蝕刻停止層使用。
如上所述，鰭片52具有未削減的寬度W1 ，並且當蝕刻虛置閘極72時，虛置閘極介電質70係作為蝕刻停止層。此外，根據一些實施例，在去除虛置閘極介電質70之前，係省略鰭片削減製程(fin trim processes)。因此，在去除虛置閘極介電質70之後，鰭片52(包括LDD區域80)保持未削減寬度W1 和未削減高度H1 。
在第12A、12B圖中，進行一鰭片削減製程92以減少鰭片52的暴露部分的寬度和高度。第12C圖是沿著第12A和12B圖中的參考剖面12C-12C所繪示，並一併參照第12A和12B圖做說明。在鰭片削減製程92期間，係對暴露出來的鰭片52的通道區56進行蝕刻。值得注意的是，鰭片削減製程92是選擇性的蝕刻鰭片52的通道區56，例如對於鰭片52的未摻雜的材料是選擇性的。因此，在鰭片削減製程92之後，輕摻雜源極/汲極區80可基本上保留未削減的寬度W1 和未削減的高度H1 。輕摻雜源極/汲極區80的最頂面，自一剖面視角觀之，可因此在通道區56的最頂面的上方延伸；且自一上視角觀之，輕摻雜源極/汲極區80的寬度因此大於通道區56的寬度。削減的鰭片52可有助於製得的鰭式場效電晶體(FinFET) 的閘極控制，以及減少製得的鰭式場效電晶體的短通道效應(SCE)。
在一些實施例中， 鰭片削減製程92包括進行多次氧化和蝕刻的循環。每個循環是自我限制的(self-limiting)。例如，在各個氧化循環期間，相同數量的鰭片52可被氧化，並且在每個蝕刻循環期間，僅移除鰭片52的氧化部分。重複氧化和蝕刻循環，直到從鰭片52的通道區56削減了所需的量。例如，氧化和蝕刻循環可以循環地重複預定的次數。可以通過任何可接受的氧化製程來進行前述之氧化，例如原生氧化製程、熱氧化製程、快速熱氧化(rapid thermal oxidation，RTO) 製程、化學氧化製程、原位蒸氣產生(in-situ stream generation，ISSG)製程、或類似製程。例如，可以在含氧環境中進行例如快速熱退火(rapid thermal anneal，RTA)之類的熱氧化製程。可以在約300℃至約1050℃的溫度下進行熱氧化製程，持續時間約10秒至約600秒。溫度和持續時間可有助於氧化量，其中較高的溫度和較長的持續時間可使更大量的鰭片52被氧化。可以進行其他氧化製程或其組合。例如，可以進行化學氧化製程，其中鰭片52暴露於濕式化學氧化劑，例如水。水的提供可以是將載體氣體透過打氣泡(bubbling)的方式通過保持在沸點附近的去離子水，並將鰭片52暴露於飽和水蒸氣中。可以通過任何可接受的蝕刻製程來完成蝕刻，例如濕式蝕刻，乾式蝕刻或其組合。舉例來說，可經由使用例如氫氟酸(dilute hydrofluoric；dHF)和適當的蝕刻製程，來移除化學氧化物。
在一些實施例中，鰭片削減製程92包括進行一次或多次蝕刻製程。蝕刻製程是定時的，並且進行預定的時間。蝕刻製程可以包括乾式(例如，電漿)蝕刻製程、濕式蝕刻製程、或前述之組合。並且可以對鰭片52的未摻雜材料(例如，矽)具有選擇性。電漿蝕刻製程可以包括使用氟碳(Cx Fy )氣體、氯氟烴(Cx Cly Fz )氣體，氯化碳(Cx Cly )氣體、氟化氫(HF)氣體、氯化氫(HCl)氣體、溴化氫(HBr)氣體、氯氣(Cl2 )、類似氣體、或前述之組合。濕式蝕刻製程可包括使用以下一種或多種溶液：標準清潔溶液-1(SC1)、標準清潔溶液-2(SC2)、硫酸-過氧化氫混合物(SPM)、稀釋的氫氟酸(dHF acid)、緩衝氧化物蝕刻劑(buffered oxide etchant，BOE)、類似溶液、或前述之組合。當使用乾式蝕刻時，可以持續進行約3秒至約100秒的時間，而當使用濕式蝕刻時，可以持續進行約3秒至約60秒的時間。
在鰭片削減製程92之後，鰭片52的通道區56具有削減的高度H2 和削減的寬度W2 。鰭片削減製程92將鰭片52的高度削減了距離D1 ，此距離D1 可以是未修剪高度H1 的約0.5％至約15％。例如，鰭片削減製程92可以將鰭片52的高度減小距離D1 ，距離D1 約0.2 nm至約2 nm範圍內。在一些實施例中，削減的高度H2 在約10nm到約90nm的範圍內。鰭片削減製程92將鰭片52的寬度縮減了距離D2 ，此距離D2 可以是未修剪的寬度W1 的約0.5％至約50％。例如，鰭片削減製程92可以將鰭片52的寬度減小距離D2 ，距離D2 約0.2 nm至約5 nm的範圍內。如上所述，削減的鰭片52可以幫助增加所製得的鰭式場效電晶體的閘極控制，並減少所製得的鰭式場效電晶體的短通道效應。在一些實施例中，削減的寬度W2 在約2 nm至約20nm的範圍內。在鰭片削減製程92之後，輕摻雜源極/汲極(LDD)區80從磊晶的源極/汲極區82突出的部分具有長度L1 。在一些實施例中，長度L1 在約0.2 nm至約6 nm的範圍內。
從寬度W1 (例如，在輕摻雜源極/汲極區80處)到寬度W2 (例如，在通道區56處)之間的過渡接合可具有多種可能的連接形狀。第13A、13B和13C圖是第12C圖所示之區域10的詳細剖面圖，其示出了幾種類型的連接形狀。此連接方式可以是包括一個或多個階梯的階狀連接(參見第13A圖)、線性連接(參見第13B圖)、弧形連接(參見第13C圖)、或類似的連接方式。也可能採用其他形狀的連接方式。
值得注意的是，在去除虛置閘極介電質70之後執行鰭片削減製程92。將鰭片削減製程92延遲到形成磊晶的源極/汲極區82之後再進行，可使鰭片52在用於形成磊晶源極/汲極區82的磊晶成長製程期間具有更大的未削減寬度W1 。因此，在磊晶的成長過程中，可獲得更大的成長表面，允許以較少的缺陷形成更大體積(從而更高性能)的磊晶的源極/汲極區82。此外，如上所述，當圖案化虛置閘極72時，鰭片52可能遭受DL 的高度損失(見第6B圖)。高度損失在鰭片52的磊晶源極/汲極區82和通道區56之間引入了垂直間隙(vertical gap)。此垂直間隙可能使通道區56中的電流擁擠效應(current crowding effects)加劇，這可能會降低某些應用中所製得鰭式場效電晶體的性能(例如，直流電應用、環形振盪器應用等)。將鰭片削減製程92延遲到形成磊晶的源極/汲極區82之後再進行，還可以減小垂直間隙，從而減小電流擁擠效應。
在第14A、14B圖中，形成閘極介電質94以及閘極電極96，以作為替換閘極(replacement gates)。第14C圖繪示第14B圖的區域12的細部示意圖。閘極介電質94順應性地沉積於凹部90內，例如沉積在鰭片52的頂面與側壁上以及沉積在閘極間隔層76的側壁上。閘極介電質94也可形成於第一層間介電質88的頂面上。根據一些實施例，閘極介電質94包括氧化矽、氮化矽、或上述材料的多層結構。在一些實施例中，閘極介電質94包含一高介電常數介電材料，而且在這些實施例中，閘極介電質94可具有大於約7.0的介電常數(k值)，且可包含一金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb或上述之組合的矽酸鹽。閘極介電質94的形成方法可包含分子束沉積(Molecular-Beam Deposition，MBD)、原子層沉積(ALD)、電漿輔助化學氣相沉積(PECVD)及其類似方法。在部分的虛置閘極介電質70留在凹部90內的實施例中，閘極介電質94包括了虛置閘極介電質70的材料(例如SiO2 )。
接著，分別在閘極介電質94的上方沉積閘極電極96，並填充凹部90的剩餘部分。閘極電極96可包括一含有金屬之材料，例如TiN、TiO、TaN、TaC、Co、Ru、Al、W、上述之組合、或上述材料之多層結構。例如，雖然第14B圖中是繪示單層的閘極電極96，但閘極電極96可以包含任何數目的襯墊層96A、任何數目的功函數調節層(work function tuning layers)96B及一填充材料96C，如第14C圖所示。在填充閘極電極96之後，可進行例如化學機械研磨的一平坦化製程，以移除閘極介電質94及閘極電極96的多餘的部分，此多餘的部分是指在第一層間介電質88的頂面上方的部分。閘極電極96及閘極介電質94留下的部分材料，則形成所製之鰭式場效電晶體的替換閘極。各閘極電極96以及相應的閘極介電質94可一起被稱為「閘極堆疊」或「金屬閘極堆疊」。閘極堆疊可沿著鰭片52的通道區56的側壁延伸。
在區域50N與區域50P形成的閘極介電質94可以同時形成，使各區域的閘極介電質94可以用相同的材料製造；而且閘極電極96也可以同時形成，使各區域的閘極電極 96可以用相同的材料製造。在一些實施例中，可藉由分開的製程來形成各個區域的閘極介電質94，使得各個區域的閘極介電質94可以是不同的材料，及/或可藉由分開的製程來形成各個區域的閘極電極96，使得各個區域的閘極電極 96可以是不同的材料。藉由使用各種遮罩步驟，以在使用分開的製程形成各個區域中的部件時，可遮蔽以及暴露出適當的區域。
在第15A、15B圖中，在第一層間介電質88的上方沉積第二層間介電質108，且形成閘極接觸件(gate contacts)110以及源極/汲極接觸件(source/drain contacts)112穿過第一層間介電質88和第二層間介電質108。在一些實施例中，第二層間介電質108是藉由流動式化學氣相沉積形成的一流動式膜。在一些實施例中，第二層間介電質108是由一介電材料形成，此介電材料例如為磷矽玻璃、硼矽酸玻璃、硼磷矽玻璃、非摻雜的矽玻璃或其類似物質，並可藉由例如化學氣相沉積與電漿輔助化學氣相沉積之類的任何適當的方法沉積而成。根據一些實施例， 在形成第二層間介電質108之前，先使閘極堆疊(包含一閘極介電層94及位於上方相應的一閘極電極96)下凹，使得一凹部直接形成於閘極堆疊上方並位於閘極間隔層84的相對部分之間。將包含一或多層的介電材料，例如氮化矽、氮氧化矽、或類似物質的一閘極遮罩(gate mask)98填入凹部中，隨後以一平坦化製程移除介電材料延伸在第一層間介電質88上方的多餘部分。之後形成的閘極接觸件110穿過閘極遮罩98以接觸下凹的閘極電極96的頂面。
根據一些實施例，形成的閘極接觸件110及源極/汲極接觸件112係穿過第二層間介電質108及第一層間介電質88。為設置源極/汲極接觸件112所形成的開口是穿過第一層間介電質88及第二層間介電質108，為設置閘極接觸件110所形成的開口是穿過第二層間介電質108及閘極遮罩98。上述開口可使用可接受的光學微影與蝕刻的技術來形成。一襯墊層以及一導體材料係形成於上述開口中，襯墊層例如是一擴散阻障層、一黏著層或其類似層。上述襯墊層可包含鈦、氮化鈦、鉭、氮化鉭或其類似材料。上述導體材料可以是銅、一銅合金、銀、金、鎢、鈷、鋁、鎳或其類似材料。可進行例如一化學機械研磨的一平坦化製程，以從第二層間介電質108的一表面移除多餘的材料。留下的上述襯墊層及導電材料則形成上述開口中的源極/汲極接觸件112與閘極接觸件110。可進行一退火製程，以在磊晶的源極/汲極區82以及源極/汲極接觸件112之間的界面形成矽化物(silicide)。源極/汲極接觸件112是物理性且電性地耦合於磊晶源極/汲極區82，閘極接觸件110是物理性且電性地耦合於閘極電極96。可用不同製程或相同製成來形成源極/汲極接觸件112及閘極接觸件110。雖然圖式中源極/汲極接觸件112及閘極接觸件110是形成在相同的剖面，但源極/汲極接觸件112及閘極接觸件110也可分別形成在不同的剖面，此可避免接觸件短路。
實施例可具有許多優點。將鰭片削減製程92延遲到形成磊晶的源極/汲極區82之後再進行，可使鰭片52在磊晶成長期間提供更大的表面積。如此，能以較少的缺陷形成更大體積的磊晶源極/汲極區82，因而可增進所製得的鰭式場效電晶體的性能。削減鰭片還可有助於減少製得的鰭式場效電晶體的短通道效應(SCE)，而且當置換虛置閘極72時，削減鰭片可縮減通道區56和磊晶的源極/汲極區82之間的垂直距離。縮減前述之垂直距離可有助於使得減少電流擁擠效應，因而進一步增進所製得的鰭式場效電晶體的性能，特別是在直流電應用和環形振盪器應用中的鰭式場效電晶體的性能。
在一實施例中，一種半導體裝置的形成方法包含：自一基底上延伸形成一鰭片，形成之後此鰭片具有一第一寬度和一第一高度；在前述鰭片的一通道區的上方形成一虛置閘極堆疊；在鄰近前述通道區的鰭片中成長一磊晶的源極/汲極區；以及在成長磊晶的源極/汲極區之後，以一金屬閘極堆疊置換前述虛置閘極堆疊，在置換之前，鰭片的通道區具有前述第一寬度和前述第一高度，在置換之後，鰭片的通道區具有一第二寬度和一第二高度，第二寬度小於第一寬度，第二高度小於第一高度。
在半導體裝置的形成方法的一些實施例中，以金屬閘極堆疊置換虛置閘極堆疊包含：移除虛置閘極堆疊以暴露出前述鰭片的通道區；削減暴露出的鰭片的通道區；以及在削減的鰭片的通道區上形成金屬閘極堆疊。在此方法的一些實施例中，削減暴露出的鰭片的通道區包含：對暴露出的鰭片的通道區之表面進行氧化；以及移除鰭片的通道區的氧化表面，其中前述氧化和移除步驟係循環的重複進行預定的次數。在此方法的一些實施例中，削減暴露出的鰭片的通道區包含：對暴露出的鰭片的通道區進行預定次數的蝕刻。在一些實施例中，此方法更包含：在鄰近前述通道區的鰭片中形成一輕摻雜源極/汲極(LDD)區，磊晶的源極/汲極區至少部分在鰭片的輕摻雜源極/汲極區中成長，其中在置換虛置閘極堆疊後，輕摻雜源極/汲極區的一最頂面係在通道區的一最頂面上方延伸。在此方法的一些實施例中，輕摻雜源極/汲極區係在磊晶的源極/汲極區以及通道區之間延伸，輕摻雜源極/汲極區具有6 nm或低於6 nm的長度。在此方法的一些實施例中，第一高度和第二高度之間的第一差距是在0.2 nm至2 nm。在此方法的一些實施例中，第一寬度和第二寬度之間的第二差距是在0.2 nm至5 nm。
在一實施例中，半導體裝置的形成方法包含：在一鰭片周圍形成淺溝槽隔離區(STI regions)，此鰭片在相鄰的淺溝槽隔離區之間延伸，形成後的鰭片具有第一寬度和第一高度；於淺溝槽隔離區和前述鰭片的上方形成一虛置閘極堆疊；在鄰近前述虛置閘極堆疊的鰭片中成長一磊晶的源極/汲極區，在成長後，鰭片的一部份保留有第一寬度和第一高度；移除虛置閘極堆疊，以形成暴露出鰭片之前述部份的一凹部(recess)；在移除虛置閘極堆疊之後，對被凹部暴露出來的鰭片之前述部份進行削減，在削減後，鰭片的削減部份具有第二寬度和一第二高度，第二寬度小於第一寬度，第二高度小於第一高度；以及在鰭片的削減部份之上形成一金屬閘極堆疊。
在半導體裝置的形成方法的一些實施例中，削減鰭片的部份包含：對於被凹部暴露出來的部份鰭片的表面進行氧化；以及移除鰭片的氧化表面，其中前述氧化和移除步驟係循環的重複進行預定的次數。在此方法的一些實施例中，氧化部份的鰭片的表面包含：對鰭片進行一熱氧化製程，此熱氧化製程可在300 °C至1050 °C的一溫度下進行，且持續時間係為10秒至600秒。在此方法的一些實施例中， 氧化部份的鰭片的表面包含：使鰭片暴露在一化學氧化劑。在此方法的一些實施例中，移除鰭片的氧化表面包含：以稀釋的氫氟酸(dHF acid)對鰭片的氧化表面進行蝕刻。在此方法的一些實施例中，削減的鰭片部份包含：對被凹部暴露出來的鰭片部份的表面進行預定次數的蝕刻。在此方法的一些實施例中，蝕刻鰭片的部份的表面係包含：以蝕刻劑對鰭片進行濕式蝕刻，濕式蝕刻的蝕刻劑包括稀釋的氫氟酸(dHF acid)、緩衝氧化物蝕刻劑(buffered oxide etchant，BOE)、標準清潔溶液-1(SC1)、標準清潔溶液-2(SC2)、或是硫酸-過氧化氫混合物(SPM)，且持續進行3秒至100秒的時間。在此方法的一些實施例中，蝕刻鰭片的部份的表面係包含：以蝕刻劑對鰭片進行乾式蝕刻， 乾式蝕刻的蝕刻劑包括氟碳(Cx Fy )氣體、氯氟烴(Cx Cly Fz )氣體，氯化碳(Cx Cly )氣體、氟化氫(HF)氣體、氯化氫(HCl)氣體、或溴化氫(HBr)氣體，且持續進行3秒至100秒的時間。在此方法的一些實施例中，第一高度和第二高度之間的第一差距是在第一高度的0.5%至15%。在此方法的一些實施例中，第一寬度和第二寬度之間的第二差距是在第一寬度的0.5%至50%。
在一實施例中，一半導體裝置包含：自一基底延伸的一鰭片；一金屬閘極堆疊位於鰭片的一通道區上方；一輕摻雜源極/汲極(LDD)區位於鄰近前述通道區的鰭片中，此輕摻雜源極/汲極區具有一凹形最頂面(concave topmost surfaces)，此凹形最頂面設置於通道區的上方；一磊晶的源極/汲極區位於鄰近前述輕摻雜源極/汲極區的鰭片中，前述輕摻雜源極/汲極區的凹形最頂面自磊晶源極/汲極區的側壁延伸至金屬閘極堆疊的側壁；以及一閘極間隔物，閘極間隔物具有沿著金屬閘極堆疊的側壁延伸的第一部分，和沿著輕摻雜源極/汲極區的凹形最頂面延伸的第二部分。
在半導體裝置的一些實施例中，自上方俯視，輕摻雜源極/汲極區的寬度係大於通道區的寬度。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
50:基底 10,50N,50P:區域 52:鰭片 54:(淺溝槽)隔離區 56:通道區 60:虛置介電層 62:虛置閘極層 64:遮罩層 70:虛置閘極介電質 72:虛置閘極 74:遮罩 76:閘極間隔層 80:輕摻雜源極/汲極區 82:源極/汲極區 84:閘極間隔物 86:接觸蝕刻停止層 88:第一層間介電質 90:凹部 92:鰭片削減製程 94:閘極介電質 96:閘極電極 96A:襯墊層 96B:功函數調節層 96C:填充材料 98:閘極遮罩 108:第二層間介電質 110:閘極接觸件 112:源極/汲極接觸件 W1,W2:寬度 H1,H2:高度 DL,D1,D2:距離 L1:長度 A-A,B-B,C-C,11C-11C,12C-12C:參考剖面
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1圖是根據本發明一些實施例的簡化的一鰭式場效電晶體(FinFET)的立體圖。 第2、3、4和5圖是根據本發明一些實施例的形成鰭式場效電晶體的多個中間階段的立體示意圖。 第6A、6B、7A、7B、8A、8B、8C、8D、9A、9B、10A、10B、11A、11B、11C、12A、12B、12C、13A、13B、13C、14A、14B、14C、15A和15B圖繪示根據本發明一些實施例的製造FinFET的中間階段的剖面示意圖。
50:基底
50N,50P:區域
52:鰭片
56:通道區
80:輕摻雜源極/汲極區
82:源極/汲極區
84:閘極間隔物
86:接觸蝕刻停止層
88:第一層間介電質
90:凹部
92:鰭片削減製程
D1:距離
12C-12C:參考剖面

Claims (15)

  1. 一種半導體裝置的形成方法，包括：自一基底上延伸形成一鰭片，形成之後該鰭片具有一第一寬度和一第一高度；在該鰭片的一通道區的上方形成一虛置閘極堆疊(dummy gate stack)；在鄰近該通道區的該鰭片中形成一輕摻雜源極/汲極(lightly doped source/drain，LDD)區；在鄰近於該通道區的該鰭片中成長一磊晶的源極/汲極(epitaxial source/drain)，其中該磊晶的源極/汲極至少部分在該鰭片的該輕摻雜源極/汲極區中成長；以及在成長該磊晶的源極/汲極之後，以一金屬閘極堆疊(metal gate stack)置換該虛置閘極堆疊，在置換之前，該鰭片的該通道區具有該第一寬度和該第一高度，在置換之後，該鰭片的該通道區具有一第二寬度和一第二高度，該第二寬度小於該第一寬度，該第二高度小於該第一高度。
  2. 如請求項1之所述之半導體裝置的形成方法，其中以該金屬閘極堆疊置換該虛置閘極堆疊包含：移除該虛置閘極堆疊，以暴露出該鰭片的該通道區；削減(trimming)暴露出的該鰭片的該通道區；以及在削減的該鰭片的該通道區上形成該金屬閘極堆疊。
  3. 如請求項2之所述之半導體裝置的形成方法，其中削減暴露出的該鰭片的該通道區包含： 氧化暴露出的該鰭片的該通道區之表面；以及移除該鰭片的該通道區之氧化的該些表面，其中係循環的將該氧化和該移除重複一預定次數。
  4. 如請求項1-3之任一項所述之半導體裝置的形成方法，其中在置換該虛置閘極堆疊後，該輕摻雜源極/汲極區的一最頂面(topmost surface)係在該通道區的一最頂面上方延伸，其中該輕摻雜源極/汲極區係在該磊晶的源極/汲極以及該通道區之間延伸，該輕摻雜源極/汲極區具有6nm或低於6nm的長度。
  5. 如請求項1-3之任一項所述之半導體裝置的形成方法，其中該第一高度和該第二高度之間的一第一差距(first difference)是在0.2nm至2nm，該第一寬度和該第二寬度之間的一第二差距(second difference)是在0.2nm至5nm。
  6. 一種半導體裝置的形成方法包含：在一鰭片周圍形成一淺溝槽隔離(shallow trench isolation，STI)區，該鰭片在相鄰的該淺溝槽隔離區之間延伸，形成後的該鰭片具有一第一寬度和一第一高度；於該淺溝槽隔離區和該鰭片的上方形成一虛置閘極堆疊；在鄰近該虛置閘極堆疊的該鰭片中形成一輕摻雜源極/汲極(lightly doped source/drain，LDD)區；在鄰近該虛置閘極堆疊的該鰭片中成長一源極/汲極區，其中該源極/汲極區至少部分在該鰭片的該輕摻雜源極/汲極區中成長，在成長後，該鰭片的一部份 維持該第一寬度和該第一高度；移除該虛置閘極堆疊，以形成暴露出該鰭片之該部份的一凹部(recess)；在移除該虛置閘極堆疊之後，對被該凹部暴露出來的該鰭片之該部份進行削減，在削減後，該鰭片的該削減部份具有一第二寬度和一第二高度，該第二寬度小於該第一寬度，該第二高度小於該第一高度；以及在該鰭片的該削減部份之上形成一金屬閘極堆疊。
  7. 如請求項6之所述之半導體裝置的形成方法，其中削減該鰭片的該部份包含：氧化被該凹部暴露出來之該鰭片的該部份的表面；以及移除該鰭片之被氧化的該些表面，其中係循環的將該氧化和該移除重複一預定次數。
  8. 如請求項7之所述之半導體裝置的形成方法，其中氧化被該凹部暴露出來之該鰭片的該部份的表面包含：對鰭片進行一熱氧化製程，該熱氧化製程在300℃至1050℃的一溫度下進行，且持續10秒至600秒之一時間。
  9. 如請求項7之所述之半導體裝置的形成方法，其中氧化該鰭片的該部份的該些表面係包含：使該鰭片暴露在一化學氧化劑。
  10. 如請求項7之所述之半導體裝置的形成方法，其中移除該鰭片之氧化的該些表面係包含：以稀釋的氫氟酸(dHF acid)對該鰭片之氧化的該些表面進行蝕刻。
  11. 如請求項6-10之任一項所述之半導體裝置的形成方法，其中削減的該鰭片的該部份包含：對被該凹部暴露出的該鰭片的該部份的表面進行一預定次數的蝕刻。
  12. 如請求項11之所述之半導體裝置的形成方法，其中蝕刻該鰭片的該部份的該些表面係包含：以包括稀釋的氫氟酸(dHF acid)、一緩衝氧化物蝕刻劑(buffered oxide etchant，BOE)、標準清潔溶液-1(SC1)、標準清潔溶液-2(SC2)、或一硫酸-過氧化氫混合物(SPM)的蝕刻劑對該鰭片進行一濕式蝕刻，且蝕刻持續進行3秒至100秒的時間；或是以包括氟碳(CxFy)氣體、氯氟烴(CxClyFz)氣體，氯化碳(CxCly)氣體、氟化氫(HF)氣體、氯化氫(HCl)氣體、或溴化氫(HBr)氣體的蝕刻劑對該鰭片進行一乾式蝕刻，且蝕刻持續進行3秒至100秒的時間。
  13. 如請求項6-10之任一項所述之半導體裝置的形成方法，其中該第一高度和該第二高度之間的一第一差距是在該第一高度的0.5%至15%，該第一寬度和該第二寬度之間的一第二差距是在該第一寬度的0.5%至50%。
  14. 一半導體裝置，包含：自一基底延伸的一鰭片；一金屬閘極堆疊位於該鰭片的一通道區上方；一輕摻雜源極/汲極(LDD)區位於鄰近該通道區的該鰭片中，該輕摻雜源極/汲極區具有一凹形最頂面(concave topmost surfaces)，該凹形最頂面設置於該通道區的上方； 一磊晶的源極/汲極位於鄰近該輕摻雜源極/汲極區的該鰭片中，其中該輕摻雜源極/汲極區係位於該磊晶的源極/汲極與該通道區之間，該輕摻雜源極/汲極區的該凹形最頂面係自該磊晶的源極/汲極的側壁延伸至該金屬閘極堆疊的側壁；以及一閘極間隔物(gate spacer)，具有沿著該金屬閘極堆疊的側壁延伸的一第一部分(first portion)，和沿著該輕摻雜源極/汲極區的該凹形最頂面延伸的一第二部分(second portion)。
  15. 如請求項14之所述之半導體裝置，其中自上方俯視，該輕摻雜源極/汲極區的寬度係大於該通道區的寬度。
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