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TWI759769B - 記憶體裝置之半導體結構及其形成方法 - Google Patents

記憶體裝置之半導體結構及其形成方法 Download PDF

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TWI759769B
TWI759769B TW109120654A TW109120654A TWI759769B TW I759769 B TWI759769 B TW I759769B TW 109120654 A TW109120654 A TW 109120654A TW 109120654 A TW109120654 A TW 109120654A TW I759769 B TWI759769 B TW I759769B
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王嗣裕
胡家瑋
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台灣積體電路製造股份有限公司
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Abstract

本發明一些實施例揭露一種用於一記憶體裝置之記憶體結構，其包含一第一閘極結構及相鄰於該第一閘極結構之一第二閘極結構。該第二閘極結構包含一第一層及一第二層，且該第一層介於該第二層與該第一閘極結構之間。該第一層及該第二層包含一相同半導體材料及相同摻雜物。該第一層具有一第一摻雜物濃度，且該第二層具有不同於該第一摻雜物濃度之一第二摻雜物濃度。

Description

記憶體裝置之半導體結構及其形成方法
本發明實施例係有關記憶體裝置之半導體結構及其形成方法。
非揮發性記憶體(NVM)通常用於諸如電腦之各種裝置中。NVM係即使其不被供電但可保存資料之一類型之記憶體儲存器。NVM可電定址或機械定址。電定址NVM之實例包含快閃記憶體、EPROM及EEPROM。NVM之功能性包含使資訊程式化至其、使資訊自其讀取及使資訊自其擦除。
常見類型之快閃記憶體裝置包含堆疊閘極快閃記憶體裝置及分裂閘極快閃記憶體裝置。分裂閘極快閃記憶體裝置具有相較於堆疊閘極快閃記憶體裝置之若干優點，諸如較低電力消耗、較高注入效率、不易受短通道效應影響及過擦除免疫性。分裂閘極快閃記憶體裝置之實例包含矽-氧化物-氮化物-氧化物-矽(SONOS)分裂閘極快閃記憶體裝置、金屬-氧化物-氮化物-氧化物-矽(MONOS)分裂閘極快閃記憶體裝置及第三代SUPERFLASH (ESF3)記憶體裝置。
本發明的一實施例係關於一種用於一記憶體裝置之記憶體結構，其包括：一第一閘極結構；及一第二閘極結構，其相鄰於該第一閘極結構，其中該第二閘極結構包括一第一層及一第二層，該第一層介於該第二層與該第一閘極結構之間，該第一層及該第二層包括一相同半導體材料及相同摻雜物，該第一層具有一第一摻雜物濃度，且該第二層具有不同於該第一摻雜物濃度之一第二摻雜物濃度。
本發明的一實施例係關於一種記憶體裝置，其包括：一基板；一第一閘極結構，其位於該基板上；一第一摻雜區域，其位於該基板中；及一第二閘極結構，其位於該基板上且相鄰於該第一閘極結構，其中該第一閘極結構安置於該第二閘極結構與該第一摻雜區域之間；且其中該第二閘極結構包括具有一第一摻雜物濃度之一第一層及具有不同於該第一摻雜物濃度之一第二摻雜物濃度之一第二層。
本發明的一實施例係關於一種用於形成一半導體結構之方法，其包括：接收一基板，該基板包括形成於其上之一第一閘極結構；使具有一第一摻雜物濃度之一第一半導體層形成於該基板及該第一閘極結構上；使具有一第二摻雜物濃度之一第二半導體層形成於該第一半導體層上；執行一回蝕操作以使用一蝕刻劑來移除該第二半導體層之一部分及該第一半導體層之一部分，其中暴露於該蝕刻劑之後的該第一半導體層之一蝕刻速率大於暴露於該蝕刻劑之後的該第二半導體層之一蝕刻速率；使一硬遮罩間隔物形成於該第一半導體層及該第二半導體層上，其中透過該硬遮罩間隔物暴露該第二半導體層之一部分；及透過該硬遮罩間隔物移除該第二半導體層之該部分及該第一半導體層之一部分以形成一第二閘極結構且暴露該基板之一部分。
以下揭露提供用於實施所提供之標的之不同特徵之諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，「使一第一構件形成於一第二構件上方或一第二構件上」可包含其中形成直接接觸之該第一構件及該第二構件之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係為了簡化及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。
繪示性實施例之此描述意欲結合被視為整個書面描述之部分的附圖來閱讀。在本文所揭露之實施例之描述中，任何方向或定向參考僅意欲便於描述且絕不意在限制本揭露之範疇。諸如「下」、「上」、「水平」、「垂直」、「上方」、「下方」、「向上」、「向下」、「頂部」及「底部」及其衍生詞(例如「水平地」、「向下地」、「向上地」等等)之相對術語應被解譯為係指接著所描述或討論中之圖式中所展示之定向。此等相對術語僅為了便於描述且無需依一特定定向構造或操作設備。除非另有明確描述，否則諸如「附接」、「附裝」、「連接」及「互連」之術語係指其中結構彼此直接或透過介入結構間接固定或附接之一關係及兩者可移動或剛性附接或關係。再者，藉由參考實施例來繪示本揭露之特徵及優點。因此，本揭露不應明確受限於繪示可單獨或以其他特徵組合存在之特徵之一些非限制性可能組合的實施例，且本揭露之範疇由隨附申請專利範圍界定。
儘管闡述本揭露之廣泛範疇之數值範圍及參數係近似值，但應儘可能精確報告特定實例中所闡述之數值。然而，任何數值固有地含有由各自測試量測中所見之偏差必然所致之某些誤差。另外，如本文所使用，術語「實質上」、「約」或「將近」一般意謂在可由一般技術者預期之一值或範圍內。替代地，術語「實質上」、「約」或「將近」意謂在一般技術者所考量之平均值之一可接受標準誤差內。一般技術者應瞭解，可接受標準誤差可根據不同技術變動。除在操作/工作實例中之外或除非另有明確規定，否則本文所揭露之所有數值範圍、數量、值及百分比(諸如材料數量、持續時間、溫度、操作條件、數量比及其類似者之數值範圍、數量、值及百分比)應被理解為在所有例項中由術語「實質上」、「約」或「將近」修飾。因此，除非指示相反，否則本揭露及隨附申請專利範圍中所闡述之數值參數係可視需要變動之近似值。最後，至少應鑑於所報告之有效數位且藉由應用一般捨入技術來解釋各數值參數。在本文中，範圍可被表示為自一端點至另一端點或介於兩個端點之間。除非另有規定，否則本文所揭露之所有範圍包含端點。
一快閃記憶體包含一快閃記憶體裝置陣列及支援快閃記憶體裝置之操作之邏輯裝置。為整合快閃記憶體裝置陣列及邏輯裝置，開發一嵌入式快閃記憶體方法。在一些實施例中，嵌入式快閃記憶體裝置可經形成有由二氧化矽絕緣之多晶矽閘極及邏輯裝置，諸如(例如)位址解碼器或讀取/寫入電路。
在形成嵌入式快閃記憶體裝置時，閘極堆疊可形成於一基板上，且用於形成一多晶矽閘極之一多晶矽層(即，快閃記憶體之一選擇閘極或SONOS記憶體之一控制閘極)沈積於基板上且填充閘極堆疊之間的間隙。隨後，回蝕多晶矽層且使一硬遮罩層形成於薄化多晶矽層上。透過硬遮罩層圖案化多晶矽層以形成選擇閘極或控制閘極。可發現，當填充閘極堆疊之間的間隙時，一接縫或一空隙可形成於多晶矽層中。接縫在回蝕操作之後變成一凹槽且凹槽由硬遮罩層填充。填充凹槽之硬遮罩層指稱一遮罩殘留物，且遮罩殘留物妨礙多晶矽層之圖案化。因此，矽殘留物留在基板上且產生不利地影響良率之一缺陷。
本揭露提供一種半導體結構及其形成方法以減輕矽殘留物缺陷。根據本發明之一些實施例，形成具有不同摻雜物濃度之多晶矽層以填充閘極結構之間的間隙，且因此提供不同蝕刻速率。歸因於蝕刻速率之差異，在回蝕操作期間修改多晶矽層之一輪廓。在一些實施例中，即使在形成多晶矽層期間形成一接縫或空隙，但可在回蝕操作之後減輕凹槽問題。因此，減輕遮罩殘留物問題且減輕矽殘留物缺陷，且因此提高良率。
圖1係繪示根據本揭露之態樣之用於記憶體裝置之一半導體結構之一剖面圖的一示意圖。在一些實施例中，提供一半導體結構100a。半導體結構100a包含一基板102，且一記憶體區域104a及一周邊區域104b界定於基板102上。在一些實施例中，基板102可包含矽、鍺或III族或V族元素之塊狀基板。在其他實施例中，基板102可包含一絕緣體上覆半導體(SOI)基板，但本揭露不受限於此。半導體結構100a包含位於記憶體區域104a中之記憶體裝置110及位於邏輯區域104b中之裝置112a/112b。在一些實施例中，裝置112a可為一電力裝置，而裝置112b可為一核心裝置，但本揭露不受限於此。半導體結構100a可進一步包含安置於基板102中之隔離結構106a及106b。隔離結構106a可位於記憶體區域104a與周邊區域104b之間以使記憶體區域104a及周邊區域104b彼此電隔離，而隔離結構106b可位於周邊區域104b中以使裝置112a及112b彼此電隔離。另外，虛設結構113可安置於基板102及/或隔離結構106a上，如圖1所示，但本揭露不受限於此。
參考圖1，各記憶體裝置110可包含基板102上之一第一閘極結構120、相鄰於第一閘極結構120之一第二閘極結構130及相鄰於第一閘極結構120之一第三閘極結構140。如圖1中所展示，第一閘極結構120安置於第二閘極結構130與第三閘極結構140之間。在一些實施例中，第一閘極結構120包含基板102上之一浮動閘極122、浮動閘極122上之一控制閘極124及浮動閘極122與控制閘極124之間的一介電結構126。此外，浮動閘極122藉由一介電層128來與基板102電隔離。第二閘極結構130係一選擇閘極且藉由一介電層134來與基板102電隔離。第三閘極結構140係一擦除閘極且藉由一隔離物144來與基板102電隔離。一第一摻雜區域150a及一第二摻雜區域150b安置於基板102中。第三閘極結構140安置於第一摻雜區域150a上且藉由隔離物144來與第一摻雜區域150a電隔離。第一閘極結構120及第二閘極結構130安置於第一摻雜區域150a與第二摻雜區域150b之間。此外，第一閘極結構120安置於第二閘極結構130與第一摻雜區域150a之間，而第二閘極結構130安置於第二摻雜區域150b與第一閘極結構120之間。在一些實施例中，第一摻雜區域150a指稱記憶體裝置110中之一源極區域且第二摻雜區域150b指稱記憶體裝置110中之一汲極區域。在一些實施例中，兩個記憶體裝置110共用一個源極區域150a，如圖1中所展示。
在一些實施例中，第二閘極結構130及第三閘極結構140可包含類似組合物，如以下描述中將詳述。在其他實施例中，第二閘極結構130及第三閘極結構140可包含不同組合物，如以下描述中將詳述。
仍參考圖1，第二閘極結構130 (即，選擇閘極)包含一第一層132a及一第二層132b。如圖1中所展示，第一層132a安置於第一閘極結構120與第二層132b之間及基板102與第二層132b之間。在一些實施例中，第一層132a可包含一L形狀，但本揭露不受限於此。第三閘極結構140 (即，擦除閘極)包含一第一層132a及一第二層132b。如上文所提及，第三閘極結構140可包含類似於第二閘極結構130之組合物的一組合物。在一些實施例中，第三閘極結構140之第一層132a及第二層132b之組合物相同於第二閘極結構之第一層132a及第二層132b之組合物；因此，為簡潔起見，描述中省略第一層132a及第二層132b之細節。在一些實施例中，可在第三閘極結構140之第一層132a與第二閘極結構130之第一層132a之間觀察到一差異。即，第二閘極結構130之第一層132a可包含一L形狀，但第三閘極結構140之第一層132a可包含一U形狀，但本揭露不受限於此。
第二閘極結構130之第一層132a及第二層132b可包含一相同半導體材料，例如(但不限於)多晶矽。此外，第二閘極結構130之第一層132a及第二層132b可包含相同摻雜物。在一些實施例中，當第二閘極結構130係一n型閘極結構時，第一層132a及第二層132b可包含相同n型摻雜物(諸如磷(P)、砷(As)或銻(Sb))，但本揭露不受限於此。在一些替代實施例中，當第二閘極結構130係一p型閘極結構時，第一層132a及第二層132b可包含相同p型摻雜物(諸如硼(B))，但本揭露不受限於此。明顯地，儘管第一層132a及第二層132b包含相同摻雜物，但第一層132a之一摻雜物濃度不同於第二層132b之一摻雜物濃度。應注意，當第二閘極結構130係n型閘極結構時，第二層132b之摻雜物濃度小於第一層132a之摻雜物濃度。例如(但不限於)，就n型閘極結構而言，第一層132a中之P之摻雜物濃度大於約1E19 cm-3 ，且第二層132b中之P之摻雜物濃度小於約5E18 cm-3 。相比而言，當第二閘極結構130係p型閘極結構130時，第二層132b之摻雜物濃度大於第一層132a之摻雜物濃度。例如(但不限於)，就p型閘極結構130而言，第一層132a中之B之摻雜物濃度小於約5E18 cm-3 ，且第二層132b中之B之摻雜物濃度大於約1E19 cm-3 。在一些實施例中，第二層132b之一厚度大於第一層132a之一厚度。在一些實施例中，第二層132b之厚度與第一層132a之厚度之一比率係約2:1，但本揭露不受限於此。例如(但不限於)，第一層132a之厚度可介於約100 Å至約1000 Å之間，且第二層132b之厚度可介於約100 Å至約2000 Å之間。另外，透過第二閘極結構130之一頂面所暴露之第一層132a之一寬度小於透過第二閘極結構130之頂面所暴露之第二層132b之一寬度。
隨著半導體構件大小變得越來越小，此等嵌入式記憶體裝置之邏輯裝置達到其效能極限。因此，在一些實施例中，採用高k金屬閘極(HKMG)技術。HKMG技術使用藉由一高介電常數(相對於二氧化矽)材料來與下伏基板分離之一金屬閘極。高k材料減少洩漏電流且增加費米能階釘紮之效應且允許閘極以較低臨限電壓操作。此外，高k材料及金屬閘極一起減少電力消耗。
參考圖1，邏輯裝置112a及112b可各包含一金屬閘極114、一閘極介電層116及源極/汲極區域118。另外，電力裝置112a可具有比核心裝置112b之閘極介電層厚之一閘極介電層116。金屬閘極114可包含一p型或n型功函數金屬層及間隙填充金屬層。在一些實施例中，儘管圖中未展示，但金屬閘極114可包含障壁層或一蝕刻停止層。
應注意，記憶體區域104a中之基板102之一頂面及邏輯區域104b中之基板102之一頂面處於不同位階。換言之，記憶體裝置110之第一摻雜區域150a及第二摻雜區域150b之頂面可低於邏輯裝置112a及112b之源極/汲極區域118之頂面。在一些實施例中，第一摻雜區域150a/第二摻雜區域150b之頂面與源極/汲極區域118之頂面之間的一階梯高度可介於約300 Å至約2000 Å之間，但本揭露不受限於此。
在一些實施例中，間隔物152可形成於各閘極結構120、130、140及114之側壁上。在一些實施例中，金屬矽化物154可形成於第二閘極結構130、第三閘極結構140、第二摻雜區域150b及源極/汲極區域118之頂面上，如圖1中所展示。在一些實施例中，一層間介電(ILD)層160可形成於基板102上以覆蓋記憶體裝置110及邏輯裝置112a及112b。在一些實施例中，連接結構162可形成於ILD層160中。連接結構162經形成以將記憶體裝置110之第二摻雜區域150b電連接至一互連結構170及將邏輯裝置112a及112b之源極/汲極區域118電連接至互連結構170。在一些實施例中，互連結構170可包含介電層172及導電構件174，導電構件174包含金屬層及通路。
圖2係繪示根據本揭露之態樣之用於記憶體裝置之一半導體結構之一剖面圖的一示意圖。在一些實施例中，提供具有記憶體裝置110之一半導體結構100b。應注意，圖1及圖2中之相同元件由相同元件符號描繪，且為簡潔起見，描述中省略圖1及圖2中所展示之相同元件之細節。此外，為簡潔起見，圖2中省略邏輯區域104b。在一些實施例中，在第二閘極結構130中，第一層132a之厚度小於第二層132b之厚度。然而，透過第二閘極結構130之一頂面所暴露之第一層132a之一寬度可相同於透過第二閘極結構130之頂面所暴露之第二層132b之一寬度，如圖2中所展示。在一些實施例中，第三閘極結構140之第一層132a可包含相同於第二閘極結構130之第一層132a之組合物，且第三閘極結構140之第二層132b可包含相同於第二閘極結構130之第二層132b之組合物。與第二閘極結構130相比，在第三閘極結構140中，第一層132a之一厚度及第二層132b之一厚度可相同，如圖2中所展示。另外，第二閘極結構130之第一層132a之厚度實質上相同於第三閘極結構140之第一層132a之厚度，而第二閘極結構130之第二層132b之厚度大於第三閘極結構140之第二層132b之厚度。
圖3係繪示根據本揭露之態樣之用於記憶體裝置之一半導體結構之一剖面圖的一示意圖。在一些實施例中，提供具有記憶體裝置110之一半導體結構100c。應注意，圖1及圖3中之相同元件由相同元件符號描繪，且為簡潔起見，描述中省略圖1及圖3中所展示之相同元件之細節。此外，為簡潔起見，圖3中省略邏輯區域104b。在一些實施例中，在第二閘極結構130中，第一層132a之一厚度大於第二層132b之一厚度。在一些實施例中，在第二閘極結構130中，第一層132a之一最上表面之一寬度亦大於第二層132b之最上表面之一寬度，如圖3中所展示。在一些實施例中，第三閘極結構140可包含一第一層132a，其包含相同於第二閘極結構130之第一層132a之組合物的一組合物。
圖4係繪示根據本揭露之態樣之用於記憶體裝置之一半導體結構之一剖面圖的一示意圖。在一些實施例中，提供具有記憶體裝置110之一半導體結構100d。應注意，圖1及圖4中之相同元件由相同元件符號描繪，且為簡潔起見，描述中省略圖1及圖4中所展示之相同元件之細節。此外，為簡潔起見，圖4中省略邏輯區域104b。在一些實施例中，第二閘極結構130進一步包含安置於一第一層132a與一第二層132b之間的一第三層132c。類似地，第三閘極結構140包含安置於第一層132a與第二層132b之間的一第三層132c。第二閘極結構130之第三層132c包含相同於第二閘極結構130之第一層132a及第二層132b之半導體材料及摻雜物的半導體材料及摻雜物。類似地，第三閘極結構140之第三層132c包含相同於第三閘極結構140之第一層132a及第二層132b之半導體材料及摻雜物的半導體材料及摻雜物。明顯地，第二閘極結構130及第三閘極結構140之第三層132c之一摻雜物濃度介於第二閘極結構130及第三閘極結構140之第一層132a之摻雜物濃度與第二層132b之摻雜物濃度之間。第二閘極結構130之第三層132c之摻雜物濃度與第三閘極結構140之第三層132c之摻雜物濃度相同。在一些實施例中，在第二閘極結構130中，第一層132a、第二層132b及第三層132c之間的一厚度比係1:1:1，但本揭露不受限於此。在一些實施例中，第二閘極結構130之第二層132b之厚度大於第二閘極結構130之第一層132a及第三層132c之厚度，如圖4中所展示。第三閘極結構140之第一層132a、第二層132b及第三層132c之厚度可類似於第二閘極結構130之第一層132a、第二層132b及第三層132c之厚度，但本揭露不受限於此。在一些實施例中，第二閘極結構130之第一層132a及第三層132c具有L形狀，而第三閘極結構140之第一層132a及第三層132c具有U形狀，但本揭露不受限於此。
圖5係繪示根據本揭露之態樣之用於記憶體裝置之一半導體結構之一剖面圖的一示意圖。在一些實施例中，提供具有記憶體裝置110之一半導體結構100e。應注意，圖4及圖5中之相同元件由相同元件符號描繪，且為簡潔起見，描述中省略圖4及圖5中所展示之相同元件之細節。此外，為簡潔起見，圖5中省略邏輯區域104b。在一些實施例中，第二閘極結構130進一步包含安置於一第一層132a與一第二層132b之間的一第三層132c及一第四層132d。類似地，第三閘極結構140包含安置於第一層132a與第二層132b之間的一第三層132c及一第四層132d。第二閘極結構130之第三層132c及第四層132d包含相同於第二閘極結構130之第一層132a及第二層132b之半導體材料及摻雜物的半導體材料及摻雜物。類似地，第三閘極結構140之第三層132c及第四層132d包含相同於第三閘極結構140之第一層132a及第二層132b之半導體材料及摻雜物的半導體材料及摻雜物。第二閘極結構130之第四層132d相鄰於第二閘極結構130之第三層132c，且第三閘極結構140之第四層132d相鄰於第三閘極結構140之第三層132c。在第二閘極結構130及第三閘極結構140兩者中，第四層132d之一摻雜物濃度大於第三層132c之摻雜物濃度，但介於第一層132a之摻雜物濃度與第二層132b之摻雜物濃度之間。第二閘極結構130之第四層132d之摻雜物濃度與第三閘極結構140之第四層132d之摻雜物濃度相同。在一些實施例中，第二閘極結構130及第三閘極結構140之第一層132a、第二層132b、第三層132c及第四層132d之間的一厚度比係1:1:1:1，但本揭露不受限於此。在一些實施例中，儘管圖中未展示，但第二閘極結構130及第三閘極結構140之第四層132d可安置於第三層132c與第二層132b之間。在一些替代實施例中，第二閘極結構130及第三閘極結構140之第四層132d可安置於第三層132c與第一層132a之間，如圖5中所展示。
在一些實施例中，就一n型閘極結構而言，摻雜物濃度可自第一層132a、第四層132d及第三層132c逐漸降低至第二層132b。在一些實施例中，就n型閘極結構而言，在四個層中具有最高摻雜物濃度之第一層132a安置成最靠近第一閘極結構120及基板102。就n型閘極結構而言，在四個層中具有最低摻雜物濃度之第二層132b安置成最遠離第一閘極結構120及基板102。不管在所描繪之實施例中兩個層之配置如何，第三層132c及第四層132d之配置不受限制。第三閘極結構140之第一層132a、第二層132b、第三層132c及第四層132d之配置可相同於第二閘極結構130之第一層132a、第二層132b、第三層132c及第四層132d之配置。在一些實施例中，就一p型閘極結構而言，摻雜物濃度可自第一層132a、第四層132d及第三層132c逐漸升高至第二層132b。在一些實施例中，就p型閘極結構而言，在四個層中具有最低摻雜物濃度之第一層132a安置成最靠近第一閘極結構120及基板102。就p型閘極結構而言，在四個層中具有最高摻雜物濃度之第二層132b安置成最遠離第一閘極結構120及基板102。不管在所描繪之實施例中兩個層之配置如何，第三層132c及第四層132d之配置不受限制。第三閘極結構140之第一層132a、第二層132b、第三層132c及第四層132d之配置可相同於第二閘極結構130之第一層132a、第二層132b、第三層132c及第四層132d之配置。在一些實施例中，第二閘極結構130之第一層132a、第三層132c及第四層132d具有L形狀，而第三閘極結構140之第一層132a、第三層132c及第四層132d具有U形狀，但本揭露不受限於此。
圖6係繪示根據本揭露之態樣之用於記憶體裝置之一半導體結構之一剖面圖的一示意圖。在一些實施例中，提供具有記憶體裝置110之一半導體結構100f。應注意，圖1及圖6中之相同元件由相同元件符號描繪，且為簡潔起見，描述中省略圖1及圖6中所展示之相同元件之細節。此外，為簡潔起見，圖6中省略邏輯區域104b。在一些實施例中，半導體結構100f之記憶體裝置110可為一SONOS記憶體裝置。因此，第一閘極結構120指稱一選擇閘極且第二閘極結構130指稱一控制閘極。第一閘極結構120藉由一介電層128來與基板102電隔離，而第二閘極結構130藉由一ONO結構136來與基板102及第一閘極結構120電隔離。第一閘極結構120可包含半導體材料。在一些實施例中，第二閘極結構130可包含可類似於上述層之一第一層132a及一第二層132b。在一些實施例中，第二閘極結構130可包含可類似於上述層之一第一層132a、一第二層132b及一第三層132c。在一些其他實施例中，第二閘極結構130可包含可類似於上述層之一第一層132a、一第二層132b、一第三層132c及一第四層132d。在一些實施例中，金屬矽化物154形成於第一閘極結構120、第二閘極結構130、第一摻雜區域150a及第二摻雜區域150b之頂面上，如圖6中所展示。
圖7係表示根據本揭露之態樣之用於製造一記憶體裝置之一半導體結構之一方法10的一流程圖。方法10包含若干操作(11、12、13、14、15及16)。將根據一或多個實施例來進一步描述用於製造半導體裝置之半導體結構之方法10。應注意，用於製造半導體裝置之半導體結構之方法10之操作可在各種態樣之範疇內重新配置或否則修改。應進一步注意，可在方法10之前、方法10期間及方法10之後提供額外程序，且本文中可僅簡要描述一些其他程序。因此，其他實施方案可在本文所描述之各種態樣之範疇內。
在操作11中，接收一基板。在一些實施例中，基板包含形成於其上之一第一閘極結構。
在操作12中，使一第一半導體層形成於基板及第一閘極結構上。在一些實施例中，第一半導體層具有一第一摻雜物濃度。
在操作13中，使一第二半導體層形成於第一半導體層上。在一些實施例中，第二半導體層具有一第二摻雜物濃度。
在操作14中，執行一回蝕操作以使用一蝕刻劑來移除第二半導體層之一部分及第一半導體層之一部分。在一些實施例中，相對於蝕刻劑之第一半導體層之一蝕刻速率大於相對於蝕刻劑之第二半導體層之一蝕刻速率。
在操作15中，使一硬遮罩間隔物形成於第一半導體層及第二半導體層上。在一些實施例中，透過硬遮罩間隔物暴露第二半導體層之一部分。
在操作16中，透過硬遮罩間隔物移除第二半導體層之部分及第一半導體層之一部分以形成一第二閘極結構且暴露基板之一部分。
參考圖8A，在一些實施例中，接收一基板102。應注意，基板102可包含藉由一隔離結構106a來彼此分離之一記憶體區域104a及一邏輯區域104b。記憶體區域104a、邏輯區域104b及隔離結構106a之配置可類似於圖1中所展示之記憶體區域104a、邏輯區域104b及隔離結構106a之配置；因此，為簡潔起見，圖8A中省略記憶體區域104a、邏輯區域104b及隔離結構106a、106b。複數個閘極結構120安置於基板102上。在一些實施例中，閘極結構120之各者包含藉由一介電層128來與基板102分離及電隔離之一第一閘極電極122，即，一浮動閘極(FG)。閘極結構120之各者包含藉由一介電結構126來與第一閘極電極122分離及電隔離之一第二閘極電極124，即，一控制閘極(CG)。插入於浮動閘極122與基板102之間的介電層128充當一浮動閘極介電質，且插入於浮動閘極122與控制閘極124之間的介電結構126充當一多晶矽間介電(IPD)隔離物。浮動閘極122及控制閘極124可包含多晶矽、摻雜多晶矽及其等之組合，但本揭露不受限於此。介電層128可包含氧化物(諸如氧化矽(SiO))，但亦可接受其他材料。介電結構126可包含一複合膜(諸如氧化物-氮化物-氧化物(ONO)膜)，但本揭露不受限於此。一圖案化遮罩結構127經形成以界定閘極結構120之位置及大小。在一些實施例中，圖案化遮罩結構127可為一多層結構(如圖8A中所展示)，但可接受其他材料。閘極結構120可成對分組，諸如群組1 G1及群組2 G2。在一些實施例中，各群組G1、G2中之兩個閘極結構120 (對應於兩個記憶體裝置)彼此分離達一間距S1，如圖8A中所展示。在一些實施例中，間距S1實質上等於待形成之一源極線之一寬度。可根據不同產品要求來設計間距S1及源極線之寬度。例如，間距S1介於約30奈米至約800奈米之間，但本揭露不受限於此。此外，兩個群組G1及G2可彼此分離達一間距S2，如圖8A中所展示。在一些實施例中，群組G1與G2之間的間距S2大於間距S1。可根據不同產品要求來設計間距S2。在一些實施例中，間距S2介於約50奈米至約2000奈米之間，但本揭露不受限於此。
在一些實施例中，間隔物152可形成於各閘極結構120之側壁上。間隔物152可經形成以覆蓋控制閘極124及介電結構126之側壁。間隔物152亦形成於圖案化遮罩結構127及浮動閘極122之部分上，如圖8A中所展示。在本發明之一些實施例中，間隔物152分別包含由多個操作程序形成之一多層結構。例如(但不限於)，間隔物152可為氧化物-氮化物-氧化物(ONO)多層結構。在一些實施例中，一第一摻雜區域150a形成於各群組G1、G2中之兩個閘極結構120中。在一些實施例中，第一摻雜區域150a充當一源極區域且由一群組G1或G2中之兩個閘極結構120共用。在形成第一摻雜區域150a之後，一隔離物144形成於第一摻雜區域150a上。在一些實施例中，形成於一群組G1或G2中之兩個閘極結構120之間的隔離物144迫使相鄰閘極結構120傾斜。因此，閘極結構120與基板102之間的一夾角θ可減小至小於90°。
參考圖8B，在一些實施例中，使一介電層(圖中未展示)形成於基板102上且使一第一半導體層132a形成於介電層上。使第一半導體層132a形成於基板102及閘極結構120上。在一些實施例中，在形成第一摻雜區域150a及形成隔離物144之後形成第一半導體層132a。第一半導體層132a可包含半導體材料，諸如矽。在一些實施例中，可藉由一化學汽相沈積(CVD)、一低壓化學汽相沈積(LPCVD)或其類似者來形成第一半導體層132a。此外，第一半導體層132a包含n型摻雜物(諸如As、Sb或P)或p型摻雜物(諸如B)。在一些實施例中，可藉由原位摻雜程序來將n型摻雜物及p型摻雜物引入至第一半導體層132a中。在一些實施例中，當第一半導體層132a用於形成一n型閘極時，第一半導體層132a之(例如) P之一摻雜物濃度大於約1E19 cm-3 ，但本揭露不受限於此。在一些實施例中，當第一半導體層132a用於形成一p型閘極時，第一半導體層132a之(例如) B之一摻雜物濃度小於5E18 cm-3 。在一些實施例中，第一半導體層132a之一厚度介於約50 Å至約500 Å之間。在一些實施例中，第一半導體層132a保形形成於基板102及閘極結構120上。因此，第一半導體層132a覆蓋基板102之一頂面、閘極結構120之頂面、隔離物144之一頂面及閘極結構120之側壁。在一些實施例中，各群組G1或G2中之兩個閘極結構120之間的未用空間可由第一半導體層132a填充，但本揭露不受限於此。在一些實施例中，一接縫或一空隙133a可形成於第一半導體層132a內，如圖8B中所展示。
參考圖8C，在一些實施例中，使一第二半導體層132b形成於第一半導體層132a上。第二半導體層132b可包含相同於包含於第一半導體層132a中之半導體材料的半導體材料。在一些實施例中，亦可藉由一CVD、一LPCVD或其類似者來形成第二半導體層132b。在一些實施例中，第二半導體層132b可包含未摻雜半導體材料。在其他實施例中，第二半導體層132b包含n型摻雜物(諸如As、Sb或P)或p型摻雜物(諸如B)。在一些實施例中，可藉由原位摻雜程序來將n型摻雜物及p型摻雜物引入至第二半導體層132b中。明顯地，當第二半導體層132b用於形成一n型閘極時，第二半導體層132b之一摻雜物濃度小於第一半導體層132a之摻雜物濃度。在一些實施例中，第二半導體層132b之n型摻雜物(諸如P)之摻雜物濃度小於約5E18 cm-3 ，但本揭露不受限於此。相比而言，當第二半導體層132b用於形成一p型閘極時，第二半導體層132b之摻雜物濃度大於第一半導體層132a之摻雜物濃度。在一些實施例中，第二半導體層132b之(例如) B之摻雜物濃度大於1E19 cm-3 。若第二半導體層132b之摻雜物濃度小於1E19 cm-3 ，則摻雜物濃度不足以更改第二半導體層132b之一蝕刻速率。第二半導體層132b之一厚度大於第一半導體層132a之厚度。在一些實施例中，第二半導體層132b之厚度介於約500 Å至約2000 Å之間，但本揭露不受限於此。在一些實施例中，亦保形形成第二半導體層132b。在一些實施例中，一接縫或一空隙133b可形成於第二半導體層132b內，如圖8C中所展示。在一些實施例中，因為夾角θ小於90°，所以接縫或空隙133b易於形成於第二半導體層132b內。
另外，在一些實施例中，因為一群組G1或G2中之兩個閘極結構120之間的未用空間由第一半導體層132a填充，所以一群組G1或G2中之兩個閘極結構120之間不存在第二半導體層132b。
仍參考圖8C，在一些實施例中，使一犧牲層135形成於第二半導體層132b上。犧牲層135可包含一光阻劑材料，但本揭露不受限於此。犧牲層135經形成以達成用於後續蝕刻程序之一平坦頂面。在一些實施例中，可藉由塗佈技術(諸如旋塗)來形成犧牲層135。所形成之犧牲層135之一頂面實質上呈平面。
參考圖8D，執行一回蝕操作以使用一蝕刻劑來移除犧牲層135、第二半導體層132b之一部分及第一半導體層132a之一部分。如圖8D中所展示，使用蝕刻劑來完全移除犧牲層135。此外，蝕刻劑移除第二半導體層132b之一部分及第一半導體層132a之一部分，使得閘極結構120之上部分被暴露。在一些實施例中，歸因於第一半導體層132a及第二半導體層132b之不同摻雜物濃度，暴露於蝕刻劑之後的第一半導體層132a之一蝕刻速率不同於暴露於蝕刻劑之後的第二半導體層132b之一蝕刻速率。明顯地，暴露於蝕刻劑之後的第一半導體層132a之蝕刻速率大於暴露於蝕刻劑之後的第二半導體層132b之蝕刻速率。在一些實施例中，當第一半導體層132a及第二半導體層132b包含n型摻雜物時，第一半導體層132a之蝕刻速率大於第二半導體層132b之蝕刻速率，因為第一半導體層132a之摻雜物濃度大於第二半導體層132b之摻雜物濃度。在一些替代實施例中，當第一半導體層132a及第二半導體層132b包含p型摻雜物時，第一半導體層132a之蝕刻速率大於第二半導體層132b之蝕刻速率，因為第一半導體層132a之摻雜物濃度小於第二半導體層132b之摻雜物濃度。
仍參考圖8D，因為第一半導體層132a之蝕刻速率大於第二半導體層132b之蝕刻速率，所以移除第一半導體層132a之一更大部分。在一些實施例中，在回蝕操作之後，第二半導體層132b之一頂面與第一半導體層132a之一頂面之間形成一階梯高度Hs。階梯高度Hs介於約0埃至約200埃之間，但本揭露不受限於此。在一些實施例中，可藉由回蝕操作來移除第一半導體層132a中之空隙或接縫133a及第二半導體層132b中之空隙或接縫133b。
在一些比較實施例中，當第二半導體層132b之蝕刻速率等於或大於第一半導體層132a之蝕刻速率時，可藉由回蝕操作來使空隙或接縫133b之一部分留在半導體層上以形成一凹槽。在一些比較實施例中，可藉由回蝕操作來擴大此凹槽。
參考圖8E，可使一硬遮罩層138形成於基板102上。在一些實施例中，硬遮罩層138可經保形形成使得硬遮罩層138覆蓋閘極結構120之側壁、第一半導體層132a之頂面及第二半導體層132b之頂面。在一些實施例中，硬遮罩層138包含氮化矽，但本揭露不受限於此。硬遮罩層138之一厚度可用於界定待形成之選擇閘極之一寬度。在一些實施例中，硬遮罩層138之厚度介於約100 Å至約3000 Å之間，但本揭露不受限於此。
參考圖8F，回蝕硬遮罩層138以移除其之一橫向部分且使硬遮罩間隔物139形成於閘極結構120之側壁上。此外，透過硬遮罩間隔物139暴露兩個群組G1與G2之間的第二半導體層132b之一部分。然而，一群組G1、G2中之兩個閘極結構120之間的第一半導體層132a仍由硬遮罩間隔物139覆蓋。
參考圖8G，透過硬遮罩間隔物139移除透過硬遮罩間隔物139所暴露之兩個群組G1與G2之間的第二半導體層132b之部分及第一半導體層132a之一部分以形成一閘極結構130且暴露基板102之一部分。在一些實施例中，使用一蝕刻劑來移除第二半導體層132b之部分及第一半導體層132a之部分。在一些實施例中，蝕刻劑具有針對第一半導體層132a及第二半導體層132b之類似蝕刻速率。應注意，因為在回蝕操作期間移除接縫或空隙133b，所以在形成硬遮罩間隔物139之後硬遮罩層138不留在第二半導體層132b上；因此，可移除兩個群組G1與G2之間的第一半導體層132a及第二半導體層132b且可減輕半導體材料殘留物問題。另外，在形成閘極結構130期間，由硬遮罩間隔物139保護一群組G1、G2中之兩個閘極結構120之間的第一半導體層132a。
在一些比較實施例中，當在回蝕操作之後形成上述凹槽時，凹槽可由硬遮罩層填充。無法在形成硬遮罩間隔物139期間移除硬遮罩層，且硬遮罩殘留物會妨礙在形成閘極結構130期間移除半導體層。因此，出現半導體殘留物問題。
仍參考圖8G，第一半導體層132a藉由隔離物144來與第一摻雜區域150a電隔離且第一半導體層132a可指稱一閘極結構140。在一些實施例中，閘極結構130充當一選擇閘極(SG)且閘極結構140充當一擦除閘極(EG)。此外，選擇閘極130之一寬度可由硬遮罩間隔物139之一寬度界定。在一些實施例中，選擇閘極130及擦除閘極140可包含不同組合物。例如，選擇閘極130包含第一半導體層132a及第二半導體層132b，而擦除閘極140包含第一半導體層132a。
在一些實施例中，在形成選擇閘極130及擦除閘極140之後，可使包含一介面介電質(IL)、一高k閘極介電層及一半導體層之一犧牲閘極結構(圖中未展示)形成於邏輯區域104b中之基板102上且可使間隔物形成於邏輯區域104b中之基板102上。
參考圖8H，使複數個第二摻雜區域150b形成於暴露於兩個閘極結構130之對之間的基板102之部分中。在一些實施例中，第二摻雜區域150b充當一汲極區域。另外，在一些實施例中，第一摻雜區域150a及/或第二摻雜區域150b可為一磊晶層(諸如藉由磊晶處理所形成之矽磊晶層)之部分。如上文所提及，嵌入於兩個閘極結構120之間的第一摻雜區域150a充當一共源極區域，而嵌入於兩個閘極結構130之間的兩個第二摻雜區域150b充當位元線。換言之，閘極結構120之對及共源極區域150a配置於兩個位元線150b之間。此外，通道區域界定於位元線150b與共源極區域150a之間。在一些實施例中，邏輯裝置之源極/汲極區域118 (如圖1中所展示)可同時形成於邏輯區域104b中之基板102中。
參考圖8I，可使一介電結構160形成於基板102上。在一些實施例中，儘管圖中未展示，但介電結構160可包含一接觸蝕刻停止層(CESL)。介電結構160可進一步包含基板102上之一層間介電(ILD)層。在一些實施例中，ILD層經形成以將所有裝置嵌入於基板102上。
參考圖8J，執行一平坦化操作以移除ILD層之一過剩部分、圖案化遮罩結構127之一部分、硬遮罩間隔物139之一部分及間隔物152之一部分。因此，暴露閘極結構130及140之頂面。在一些實施例中，金屬矽化物154可形成於閘極結構130及140之頂面上。另外，金屬矽化物154可形成於第二摻雜區域150b之頂面上。金屬矽化物154經形成以減小接觸電阻。因此，即使閘極結構130具有兩個不同層(即，第一半導體層132a及第二半導體層132b)，但接觸電阻不會成為一問題。此外，第二摻雜區域150b之頂面上之金屬矽化物154可為一接觸墊，但本揭露不受限於此。另外，金屬矽化物154可包含矽化鎳、矽化鈷或矽化鈦，但本揭露不受限於此。在一些實施例中，可藉由平坦化來暴露虛設閘極結構之頂面。在一些實施例中，一保護層(圖中未展示)可形成於記憶體區域104a中，且移除虛設閘極結構以使一閘極溝槽形成於邏輯區域104b中。隨後，形成一金屬閘極以填充閘極溝槽。在形成金屬閘極之後，使一介電層形成於基板102上。在一些實施例中，介電層指稱介電結構160之一部分，如圖8I中所展示。
參考圖8K，可使一介電結構161形成於基板102上，可使一連接結構162形成於介電結構161中。其後，使包含介電層172及導電構件174 (其包含金屬層及通路)之一互連結構170形成於介電結構161上。如圖8K中所展示，導電構件174可電連接至連接結構162。因此，可獲得具有半導體裝置之一半導體結構，如圖3中所展示。
根據由本發明之一些實施例提供之方法，提供具有不同蝕刻速率之第一半導體層132a及第二半導體層132b。因此，可在回蝕操作期間移除接縫或空隙133b。因此，可減輕硬遮罩殘留物問題及半導體材料殘留物問題，且可提高製造操作良率。
請參考圖9A至圖9D，其等係根據一或多個實施例中之本揭露之態樣所構造之不同製造階段中之一記憶體裝置之一半導體結構之剖面圖。應注意，圖8A至圖8K及圖9A至圖9D中之相同元件由相同元件符號描繪，且為簡潔起見，描述中省略8A至圖8K及圖9A至圖9D中所展示之相同元件之細節。在一些實施例中，閘極結構120之間的未用空間未由第一半導體層132a填充。如圖9A中所展示，第一半導體層132a保形形成於基板102及閘極結構120上。因此，第一半導體層132a覆蓋基板102之一頂面、閘極結構120之頂面、介電層134之一頂面及閘極結構120之側壁。
在形成第一半導體層132a之後，使一第二半導體層132b形成於第一半導體層132a上。第二半導體層132b之一厚度大於第一半導體層132a之厚度。在一些實施例中，藉由調整第一半導體層132a及第二半導體層132b之厚度，各群組G1、G2中之閘極結構120之間的未用空間及兩個群組G1及G2之間的未用空間可由第二半導體層132b填充。在一些實施例中，一接縫或一空隙133b可形成於第二半導體層132b內，如圖9A中所展示。此外，一犧牲層135形成於第二半導體層132b上以達成用於後續蝕刻程序之一平坦頂面。因此，所形成之犧牲層135之一頂面實質上呈平面。
參考圖9B，執行一回蝕操作以使用一蝕刻劑來移除犧牲層135、第二半導體層132b之一部分及第一半導體層132a之一部分，使得閘極結構120之上部分被暴露。在一些實施例中，歸因於第一半導體層132a及第二半導體層132b之不同摻雜物濃度，暴露於蝕刻劑之後的第一半導體層132a之一蝕刻速率大於暴露於蝕刻劑之後的第二半導體層132b之一蝕刻速率，且因此移除第一半導體層132a之一更大部分。在一些實施例中，一階梯高度Hs形成於第二半導體層132b之一頂面與第一半導體層132a之一頂面之間。階梯高度Hs介於約0埃至約200埃之間，但本揭露不受限於此。在一些實施例中，可藉由回蝕操作來移除第二半導體層132b中之空隙或接縫133b。
參考圖9C，可使一硬遮罩層(圖中未展示)形成於基板102上。隨後，回蝕硬遮罩層以移除其之一橫向部分且使硬遮罩間隔物139形成於閘極結構120之側壁上。此外，透過硬遮罩間隔物139暴露兩個群組G1與G2之間的第二半導體層132b之一部分。然而，各群組G1、G2中之兩個閘極結構120之間的第一半導體層132a及第二半導體層132b之部分由硬遮罩間隔物139覆蓋。
參考圖9D，透過硬遮罩間隔物139移除透過硬遮罩間隔物139所暴露之兩個群組G1與G2之間的第二半導體層132b及第一半導體層132a之部分以形成一閘極結構130且暴露基板102之一部分。在一些實施例中，使用一蝕刻劑來移除第二半導體層132b之部分及第一半導體層132a之部分。在一些實施例中，蝕刻劑具有針對第一半導體層132a及第二半導體層132b之類似蝕刻速率。如上文所提及，因為在回蝕操作期間移除接縫或空隙133b，所以在形成硬遮罩間隔物139之後硬遮罩層138不留在第二半導體層132b上；因此，可移除兩個群組G1與G2之間的第一半導體層132a及第二半導體層132b且可減輕半導體材料殘留物問題。然而，在形成閘極結構130期間，各群組G1、G2中之兩個閘極結構120之間的第一半導體層132a及第二半導體層132b之部分由硬遮罩間隔物139保護。如圖9D中所展示，第一半導體層132a藉由隔離物144來與第一摻雜區域150a電隔離且第一半導體層132a可指稱一閘極結構140。在一些實施例中，閘極結構130充當一選擇閘極且閘極結構140充當一擦除閘極。在一些實施例中，選擇閘極130及擦除閘極140可包含類似組合物。例如，選擇閘極130及擦除閘極140兩者包含第一半導體層132a及第二半導體層132b。然而，選擇閘極130中之第一半導體層132a具有一L形狀，而擦除閘極140中之第一半導體層132a具有一U形狀。
此外，可執行上述操作以形成圖1或圖2中所展示之具有一記憶體裝置之一半導體結構；因此，為簡潔起見，描述中省略此等細節。
請參考圖10A至圖10D，其等係根據一或多個實施例中之本揭露之態樣所構造之不同製造階段中之一記憶體裝置之一半導體結構之剖面圖。應注意，圖8A至圖8K及圖10A至圖10D中之相同元件由相同元件符號描繪，且為簡潔起見，描述中省略8A至圖8K及圖10A至圖10D中所展示之相同元件之細節。如圖10A中所展示，使第一半導體層132a保形形成於基板102及閘極結構120上。因此，第一半導體層132a覆蓋基板102之一頂面、閘極結構120之頂面、介電層之一頂面及閘極結構120之側壁。在形成第一半導體層132a之後，使一第二半導體層132b形成於第一半導體層132a上。在一些實施例中，可在形成第二半導體層132b之前形成一第三半導體層132c，如圖10A中所展示。第三半導體層132c形成於第一半導體層132a與第二半導體層132b之間。在一些實施例中，第一半導體層132a、第二半導體層132b及第三半導體層132c之間的一厚度比可為1:1:1，但本揭露不受限於此。例如，在其他實施例中，第二半導體層132b之厚度大於第一半導體層132a之厚度及第三半導體層132c之厚度。在一些實施例中，兩個群組G1與G2之間的空間由第二半導體層132b填充。在一些實施例中，各群組G1、G2中之兩個閘極結構120之間的未用空間可由第一半導體層132a、第二半導體層132b或第三半導體層132c填充，其取決於兩個閘極結構120之間的一間距S1及第一半導體層132a、第二半導體層132b及第三半導體層132c之厚度。
三個半導體層132a、132b及132c可包含一相同半導體材料，諸如矽。在一些實施例中，當待形成之閘極結構係一n型閘極結構時，第一半導體層132a、第二半導體層132b及第三半導體層132c可包含n型摻雜物，諸如As、Sb或P。當待形成之閘極結構係一p型閘極結構時，第一半導體層132a、第二半導體層132b及第三半導體層132c可包含p型摻雜物，諸如B。然而，第三半導體層132c之一摻雜物濃度介於第一半導體層132a之一摻雜物濃度與第二半導體層132b之一摻雜物濃度之間。在一些實施例中，當三個半導體層132a、132b及132c用於形成n型閘極時，第一半導體層132a中之(例如) P之摻雜物濃度大於約1E19 cm-3 ，第二半導體層132b中之P之摻雜物濃度小於約5E18 cm-3 ，且第三半導體層132c中之P之摻雜物濃度介於約1E19 cm-3 至約5E18 cm-3 之間，但本揭露不受限於此。在一些替代實施例中，當三個半導體層132a、132b及132c用於形成一p型閘極時，第一半導體層132a中之(例如) B之摻雜物濃度小於約5E18 cm-3 ，第二半導體層132b中之B之摻雜物濃度大於約1E19 cm-3 ，且第三半導體層132c中之B之摻雜物濃度介於約5E18 cm-3 至約1E19 cm-3 之間，但本揭露不受限於此。明顯地，歸因於第一半導體層132a、第二半導體層132b及第三半導體層132c之不同摻雜物濃度，使暴露於一蝕刻劑之後的第三半導體層132c之一蝕刻速率介於第一半導體層132a之一蝕刻速率與第二半導體層132b之一蝕刻速率之間。
此外，使一犧牲層135形成於第二半導體層132b上以達成用於後續蝕刻程序之一平坦頂面。因此，所形成之犧牲層135之一頂面實質上呈平面。
仍參考圖10A，在一些實施例中，一接縫或空隙133a可形成於第一半導體層132a或群組G1及/或G2中之兩個閘極結構120之間的第三半導體層132c中。在一些實施例中，一接縫或空隙133b可形成於群組G1與G2之間的第二半導體層132b中。
參考圖10B，執行一回蝕操作以使用一蝕刻劑來移除犧牲層135、第二半導體層132b之一部分、第三半導體層132c之一部分及第一半導體層132a之一部分，使得閘極結構120之上部分被暴露。在一些實施例中，因為第一半導體層132a之蝕刻速率大於第三半導體層132c之蝕刻速率且第三半導體層132c之蝕刻速率大於第二半導體層132b之蝕刻速率，所以一階梯高度可形成於第三半導體層132c之一頂面與第一半導體層132a之一頂面之間且另一階梯高度可形成於第三半導體層132c之頂面與第二半導體層132b之一頂面之間。在一些實施例中，兩個群組G1與G2之間的半導體層132a、132b及132c可具有一角錐組態，但本揭露不受限於此。在一些實施例中，可藉由回蝕操作來移除第一半導體層132a或第三半導體層132c中之接縫或空隙133a及第二半導體層132b中之接縫或空隙133b。
參考圖10C，可使一硬遮罩層(圖中未展示)形成於基板102上。隨後，回蝕硬遮罩層以移除其之一橫向部分且使硬遮罩間隔物139形成於閘極結構120之側壁上。此外，透過硬遮罩間隔物139暴露兩個群組G1與G2之間的第二半導體層132b之一部分。在一些實施例中，亦可透過硬遮罩間隔物139暴露兩個群組G1與G2之間的第三半導體層132c之一部分。然而，各群組G1、G2中之兩個閘極結構120之間的三個半導體層132a、132b及132c之部分由硬遮罩間隔物139覆蓋。
參考圖10D，透過硬遮罩間隔物139移除介於兩個群組G1與G2之間且透過硬遮罩間隔物139暴露之第二半導體層132b、第三半導體層132c及第一半導體層132a之部分以形成一閘極結構130且暴露基板102之一部分。在一些實施例中，使用一蝕刻劑來移除第二半導體層132b之部分、第三半導體層132c之部分及第一半導體層132a之部分。在一些實施例中，蝕刻劑具有針對第一半導體層132a、第二半導體層132b及第三半導體層132c之類似蝕刻速率。如上文所提及，因為在回蝕操作期間移除接縫或空隙133b，所以在形成硬遮罩間隔物139之後硬遮罩層138不留在第二半導體層132b上；因此，可移除兩個群組G1與G2之間的第一半導體層132a及第二半導體層132b且可減輕半導體材料殘留物問題。然而，在形成閘極結構130期間，各群組G1、G2中之兩個閘極結構120之間的半導體層由硬遮罩間隔物139保護。如圖10D中所展示，第一半導體層132a藉由隔離物144來與第一摻雜區域150a電隔離且第一半導體層132a可指稱一閘極結構140。在一些實施例中，閘極結構130充當一選擇閘極且閘極結構140充當一擦除閘極。在一些實施例中，選擇閘極130及擦除閘極140可包含類似組合物。例如，選擇閘極130及擦除閘極140兩者包含第一半導體層132a及第三半導體層132c。然而，選擇閘極130中之第一半導體層132a具有一L形狀，而擦除閘極140中之第一半導體層132a具有一U形狀。
圖11係根據一或多個實施例中之本揭露之態樣所構造之一製造階段中之一記憶體裝置之一半導體結構之一剖面圖。應注意，圖10D及圖11中之相同元件由相同元件符號描繪，且為簡潔起見，描述中省略相同元件之細節。如上文所提及，閘極結構130之一寬度可由硬遮罩間隔物139之一厚度調整。此外，閘極結構之組合物可由第一半導體層132a、第二半導體層132b及第三半導體層132c之一厚度調整。在一些實施例中，藉由調整半導體層132a、132b及132c之厚度及調整硬遮罩間隔物139之厚度，第二半導體層132b可留在基板102上之適當位置中。在一些實施例中，閘極結構130及閘極結構140可包含類似組合物。在此等實施例中，閘極結構130及閘極結構140兩者可包含第一半導體層132a、第三半導體層132c及第二半導體層132b，如圖11中所展示。然而，儘管閘極結構130中之第一半導體層132a及第三半導體層132c具有一L形狀，但閘極結構140中之第一半導體層132a及第三半導體層132c具有一U形狀。在其他實施例中，閘極結構130及閘極結構140可包含不同組合物。例如，閘極結構140可包含第一半導體層132a及第三半導體層132c，而選擇閘極130可包含第一半導體層132a、第三半導體層132c及第二半導體層132b。
另外，選擇閘極130中之第一半導體層132a及第三半導體層132c兩者具有一L形狀，而擦除閘極140中之第一半導體層132a及第三半導體層132c具有一U形狀。
此外，可執行上述操作以形成圖4中所展示之具有一記憶體裝置之一半導體結構；因此，為簡潔起見，描述中省略此等細節。
請參考圖12A及圖12B，其等係根據一或多個實施例中之本揭露之態樣所構造之不同製造階段中之一記憶體裝置之一半導體結構之剖面圖。應注意，圖8A至圖8K及圖12A至圖12B中之相同元件由相同元件符號描繪，且為簡潔起見，描述中省略8A至圖8K及圖12A至圖12B中所展示之相同元件之細節。在一些實施例中，四個半導體層132a、132b、132c及132d形成於閘極結構120之間。如圖12A中所展示，使第一半導體層132a保形形成於基板102及閘極結構120上。因此，第一半導體層132a覆蓋基板102之一頂面、閘極結構120之頂面、介電層134之一頂面及閘極結構120之側壁。在形成第一半導體層132a之後，使一第二半導體層132b形成於第一半導體層132a上。在一些實施例中，可在形成第二半導體層132b之前形成一第三半導體層132c及一第四半導體層132d，如圖12A中所展示。即，第三半導體層132c及第四半導體層132d形成於第一半導體層132a與第二半導體層132b之間。在一些實施例中，第四半導體層132d可形成於第一半導體層132a與第三半導體層132c之間。在一些替代實施例中，第四半導體層132d可形成於第三半導體層132c與第二半導體層132b之間，如圖12A中所展示。
在一些實施例中，第一半導體層132a、第二半導體層132b、第三半導體層132c及第四半導體層132d之間的一厚度比可為1:1:1:1，但本揭露不受限於此。在一些實施例中，第二半導體層132b之厚度大於第一半導體層132a之厚度、第三半導體層132c之厚度及第四半導體層132d之厚度。在一些實施例中，各群組G1及G2中之兩個閘極結構120之間的空間可由第一半導體層132a、第二半導體層132b、第三半導體層132c或第四半導體層132d填充，其取決於各群組G1及G2中之兩個閘極結構120之間的間距S1及第一半導體層132a、第二半導體層132b、第三半導體層132c及第四半導體層132d之厚度。
四個半導體層132a、132b、132c及132d可包含一相同半導體材料，諸如矽。在一些實施例中，當待形成之閘極結構係一n型閘極結構時，四個半導體層132a、132b、132c及132d可包含n型摻雜物，諸如As、Sb或P。當待形成之閘極結構係一p型閘極結構時，四個半導體層132a、132b、132c及132d可包含p型摻雜物，諸如B。然而，第一半導體層132a、第二半導體層132b、第三半導體層132c及第四半導體層132d之摻雜物濃度彼此不同。摻雜物濃度之差異引起四個層之蝕刻速率之一差異。因此，四個層之蝕刻速率彼此不同。
此外，使一犧牲層(圖中未展示)形成於第二半導體層132b上以達成用於後續蝕刻程序之一平坦頂面。因此，所形成之犧牲層之一頂面實質上呈平面。
在一些實施例中，一接縫或空隙(圖中未展示)可形成於群組G1或G2中之兩個閘極結構120之間的第一半導體層132a、第三半導體層132c或第四半導體層132d中。在一些實施例中，一接縫或空隙(圖中未展示)可形成於兩個群組G1與G2之間的第二半導體層132b中。
仍參考圖12A，執行一回蝕操作以使用一蝕刻劑來移除犧牲層、第二半導體層132b之一部分、第四半導體層132d之一部分、第三半導體層132c之一部分及第一半導體層132a之一部分，使得閘極結構120之上部分被暴露。在一些實施例中，因為第一半導體層132a、第三半導體層132c、第四半導體層132d及第二半導體層132b之蝕刻速率彼此不同，所以可形成階梯高度，如圖12A中所展示。明顯地，可藉由回蝕操作來移除形成於半導體層中之接縫或空隙。
參考圖12B，可使一硬遮罩層(圖中未展示)形成於基板102上。隨後，回蝕硬遮罩層以移除其之一橫向部分且使硬遮罩間隔物139形成於閘極結構120之側壁上。此外，透過硬遮罩間隔物139暴露兩個群組G1與G2之間的第二半導體層132b之一部分。隨後，透過硬遮罩間隔物139移除透過硬遮罩間隔物139所暴露之兩個群組G1與G2之間的第二半導體層132b、第四半導體層132d、第三半導體層132c及第一半導體層132a之部分以形成一閘極結構130且暴露基板102之一部分。在一些實施例中，使用一蝕刻劑來移除半導體層132a、132b、132c及132d之部分。在一些實施例中，蝕刻劑具有針對第一半導體層132a、第二半導體層132b、第三半導體層132c及第四半導體層132d之類似蝕刻速率。如上文所提及，因為在回蝕操作期間移除接縫或空隙，所以在形成硬遮罩間隔物139之後硬遮罩層不留在第二半導體層132b上；因此，可移除兩個群組G1與G2之間的四個半導體層132a、132b、132c及132d之部分且可減輕半導體材料殘留物問題。然而，在形成閘極結構130期間，各群組中之兩個閘極結構120之間的半導體層仍由硬遮罩間隔物139保護。
如圖12B中所展示，第一半導體層132a藉由隔離物144來與第一摻雜區域150a電隔離且第一半導體層132a可指稱一閘極結構140。在一些實施例中，閘極結構130充當一選擇閘極且閘極結構140充當一擦除閘極。在一些實施例中，選擇閘極130及擦除閘極140可包含不同組合物。例如，擦除閘極140可包含第一半導體層132a、第三半導體層132c及第四半導體層132d，而選擇閘極130可包含第一半導體層132a、第二半導體層132b、第三半導體層132c及第四半導體層132d。然而，在一些實施例中，擦除閘極140及選擇閘極130可包含類似組態。在此等實施例中，選擇閘極130及擦除閘極140兩者可包含第一半導體層132a、第二半導體層132b、第三半導體層132c及第四半導體層132d，但選擇閘極130中之第一半導體層132a、第三半導體層132c及第四半導體層132d可具有不同於擦除閘極140中之第一半導體層132a、第三半導體層132c及第四半導體層132d之形狀，儘管圖中未展示。
此外，可執行上述操作以形成圖5中所展示之具有一記憶體裝置之一半導體結構；因此，為簡潔起見，描述中省略此等細節。
在一些實施例中，可執行操作以形成圖6中所展示之一SONOS分裂閘極快閃記憶體。
應瞭解，在上述方法中，形成具有不同摻雜物濃度之半導體來以填充閘極結構之間的間隙，且因此提供不同蝕刻速率。歸因於蝕刻速率之差異，在回蝕操作期間修改薄化多晶矽層之一輪廓。在一些實施例中，即使在形成多晶矽層期間形成一接縫或空隙，但可在回蝕操作之後減輕凹槽問題。因此，減少矽殘留物缺陷且因此提高良率。
根據本發明之一實施例，提供一種用於一記憶體裝置之記憶體結構。該半導體結構包含一第一閘極結構及相鄰於該第一閘極結構之一第二閘極結構。該第二閘極結構包含一第一層及一第二層，該第一層介於該第二層與該第一閘極結構之間。在一些實施例中，該第一層及該第二層包含一相同半導體材料及相同摻雜物。在一些實施例中，該第一層具有一第一摻雜物濃度，且該第二層具有不同於該第一摻雜物濃度之一第二摻雜物濃度。
根據另一實施例，提供一種記憶體裝置。該記憶體裝置包含：一基板；一第一閘極結構，其位於該基板上；一第一摻雜區域，其位於該基板中；及一第二閘極結構，其位於該基板上且相鄰於該第一閘極結構。在一些實施例中，該第一閘極結構安置於該第二閘極結構與該第一摻雜區域之間，且該第二閘極結構位於該基板上且相鄰於該第一閘極結構。在一些實施例中，該第二閘極結構包含具有一第一摻雜物濃度之一第一層及具有不同於該第一摻雜物濃度之一第二摻雜物濃度之一第二層。
根據本發明之一實施例，提供一種用於形成一半導體結構之方法。該方法包含以下操作。提供一基板，該基板包含形成於其上之一第一閘極結構。使具有一第一摻雜物濃度之一第一半導體層形成於該基板及該第一閘極結構上。使具有一第二摻雜物濃度之一第二半導體層形成於該第一半導體層上。執行一回蝕操作以使用一蝕刻劑來移除該第二半導體層之一部分及該第一半導體層之一部分。在一些實施例中，暴露於該蝕刻劑之後的該第一半導體層之蝕刻速率大於暴露於該蝕刻劑之後的該第二半導體層之一蝕刻速率。使一硬遮罩間隔物形成於該第一半導體層及該第二半導體層上。在一些實施例中，透過該硬遮罩間隔物暴露該第二半導體層之一部分。透過該硬遮罩間隔物移除該第二半導體層及該第一半導體層之該等部分以形成一第二閘極結構且暴露該基板之一部分。
上文已概述若干實施例之特徵，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可易於使用本揭露作為設計或修改用於實施相同目的及/或達成本文所引入之實施例之相同優點之其他程序及結構的一基礎。熟習技術者亦應認識到，此等等效構造不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下對本文作出各種改變、取代及更改。
10:方法 11:操作 12:操作 13:操作 14:操作 15:操作 16:操作 100a:半導體結構 100b:半導體結構 100c:半導體結構 100d:半導體結構 100e:半導體結構 100f:半導體結構 102:基板 104a:記憶體區域 104b:周邊區域/邏輯區域 106a:隔離結構 106b:隔離結構 110:記憶體裝置 112a:邏輯裝置/電力裝置 112b:邏輯裝置/核心裝置 113:虛設結構 114:金屬閘極 116:閘極介電層 118:源極/汲極區域 120:第一閘極結構 122:浮動閘極/第一閘極電極 124:控制閘極/第二閘極電極 126:介電結構 127:圖案化遮罩結構 128:介電層 130:第二閘極結構/選擇閘極(SG) 132a:第一層/第一半導體層 132b:第二層/第二半導體層 132c:第三層/第三半導體層 132d:第四層/第四半導體層 133a:接縫/空隙 133b:接縫/空隙 134:介電層 135:犧牲層 136:氧化物-氮化物-氧化物(ONO)結構 138:硬遮罩層 139:硬遮罩間隔物 140:第三閘極結構/擦除閘極(EG) 144:隔離物 150a:第一摻雜區域/源極區域 150b:第二摻雜區域/位元線 152:間隔物 154:金屬矽化物 160:層間介電(ILD)層/介電結構 161:介電結構 162:連接結構 170:互連結構 172:介電層 174:導電構件 G1:群組1 G2:群組2 Hs:階梯高度 S1:間距 S2:間距 θ:夾角
自結合附圖來解讀之以下詳細描述最佳理解本揭露之態樣。應注意，根據行業標準做法，各種構件未按比例繪製。事實上，為使討論清楚，可任意增大或減小各種構件之尺寸。
圖1係繪示根據本揭露之態樣之用於記憶體裝置之一半導體結構之一剖面圖的一示意圖。
圖2係繪示根據本揭露之態樣之用於記憶體裝置之一半導體結構之一剖面圖的一示意圖。
圖3係繪示根據本揭露之態樣之用於記憶體裝置之一半導體結構之一剖面圖的一示意圖。
圖4係繪示根據本揭露之態樣之用於記憶體裝置之一半導體結構之一剖面圖的一示意圖。
圖5係繪示根據本揭露之態樣之用於記憶體裝置之一半導體結構之一剖面圖的一示意圖。
圖6係繪示根據本揭露之態樣之用於記憶體裝置之一半導體結構之一剖面圖的一示意圖。
圖7係表示根據本揭露之態樣之用於製造一記憶體裝置之一半導體結構之一方法的一流程圖。
圖8A至圖8K繪示根據一或多個實施例中之本揭露之態樣所構造之不同製造階段中之一記憶體裝置之一半導體結構之剖面圖。
圖9A至圖9D繪示根據一或多個實施例中之本揭露之態樣所構造之不同製造階段中之一記憶體裝置之一半導體結構之剖面圖。
圖10A至圖10D繪示根據一或多個實施例中之本揭露之態樣所構造之不同製造階段中之一記憶體裝置之一半導體結構之剖面圖。
圖11繪示根據一或多個實施例中之本揭露之態樣所構造之一製造階段中之一記憶體裝置之一半導體結構之一剖面圖。
圖12A及圖12B繪示根據一或多個實施例中之本揭露之態樣所構造之不同製造階段中之一記憶體裝置之一半導體結構之剖面圖。
100a:半導體結構
102:基板
104a:記憶體區域
104b:周邊區域/邏輯區域
106a:隔離結構
106b:隔離結構
110:記憶體裝置
112a:邏輯裝置/電力裝置
112b:邏輯裝置核心裝置
113:虛設結構
114:金屬閘極
116:閘極介電層
118:源極/汲極區域
120:第一閘極結構
122:浮動閘極/第一閘極電極
124:控制閘極/第二閘極電極
126:介電結構
128:介電層
130:第二閘極結構/選擇閘極(SG)
132a:第一層/第一半導體層
132b:第二層/第二半導體層
134:介電層
140:第三閘極結構/擦除閘極(EG)
144:隔離物
150a:第一摻雜區域/源極區域
150b:第二摻雜區域/位元線
152:間隔物
154:金屬矽化物
160:層間介電(ILD)層/介電結構
162:連接結構
170:互連結構
172:介電層
174:導電構件

Claims (10)

  1. 一種用於一記憶體裝置之半導體結構，其包括：一第一閘極結構；一第二閘極結構，其相鄰於該第一閘極結構且包括一第一層及一第二層；及一金屬矽化物，其形成於該第二閘極結構之頂面上；其中該第一層介於該第二層與該第一閘極結構之間，該第一層及該第二層包括一相同半導體材料及相同摻雜物，該第一層具有一第一摻雜物濃度，且該第二層具有不同於該第一摻雜物濃度之一第二摻雜物濃度；且其中該金屬矽化物同時接觸該第一層及該第二層。
  2. 如請求項1之半導體結構，其中該閘極結構進一步包括該第一層與該第二層之間的一第三層，且該第三層具有該第一層之該第一摻雜物濃度與該第二層之該第二摻雜物濃度之間的一第三摻雜物濃度。
  3. 如請求項2之半導體結構，其中該閘極結構進一步包括該第一層與該第二層之間的一第四層，且該第四層相鄰於該第三層且具有大於該第三層之該第三摻雜物濃度之一第四摻雜物濃度。
  4. 一種記憶體裝置，其包括：一基板；一第一閘極結構，其位於該基板上； 一第一摻雜區域，其位於該基板中；一第二閘極結構，其位於該基板上且相鄰於該第一閘極結構，該第二閘極結構包括具有一第一摻雜物濃度之一第一層及具有不同於該第一摻雜物濃度之一第二摻雜物濃度之一第二層；及一金屬矽化物，其形成於該第二閘極結構之頂面上；其中該第一閘極結構安置於該第二閘極結構與該第一摻雜區域之間；且其中該金屬矽化物同時接觸該第一層及該第二層。
  5. 如請求項4之記憶體裝置，其中該第一閘極結構包括該基板上之一浮動閘極、該浮動閘極上之一控制閘極及該浮動閘極與該控制閘極之間的一介電結構，且該第二閘極結構包括一選擇閘極。
  6. 如請求項5之記憶體裝置，其進一步包括該第一摻雜區域上之一擦除閘極。
  7. 如請求項4之記憶體裝置，其中該第一閘極結構包括一選擇閘極且該第二閘極結構包括一控制閘極。
  8. 一種用於形成一半導體結構之方法，其包括：接收一基板，該基板包括形成於其上之一第一閘極結構；使具有一第一摻雜物濃度之一第一半導體層形成於該基板及該第一閘極結構上； 使具有一第二摻雜物濃度之一第二半導體層形成於該第一半導體層上；執行一回蝕操作以使用一蝕刻劑來移除該第二半導體層之一部分及該第一半導體層之一部分，其中暴露於該蝕刻劑之後的該第一半導體層之一蝕刻速率大於暴露於該蝕刻劑之後的該第二半導體層之一蝕刻速率；使一硬遮罩間隔物形成於該第一半導體層及該第二半導體層上，其中透過該硬遮罩間隔物暴露該第二半導體層之一部分；及透過該硬遮罩間隔物來移除該第二半導體層之該部分及該第一半導體層之一部分以形成一第二閘極結構且暴露該基板之一部分。
  9. 如請求項8之方法，其進一步包括在使用該蝕刻劑來移除該第二半導體層之該部分及該第一半導體層之該部分之前使一犧牲層形成於該第二半導體層上。
  10. 如請求項8之方法，其中一階梯高度形成於該第二半導體層之一頂面與該第一半導體層之一頂面之間。
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