[go: up one dir, main page]

TW201601258A - 具有多個用以儲存電荷之電荷儲存層的帶隙工程記憶體 - Google Patents

具有多個用以儲存電荷之電荷儲存層的帶隙工程記憶體 Download PDF

Info

Publication number
TW201601258A
TW201601258A TW103132477A TW103132477A TW201601258A TW 201601258 A TW201601258 A TW 201601258A TW 103132477 A TW103132477 A TW 103132477A TW 103132477 A TW103132477 A TW 103132477A TW 201601258 A TW201601258 A TW 201601258A
Authority
TW
Taiwan
Prior art keywords
tunneling
layer
dielectric layer
charge storage
memory
Prior art date
Application number
TW103132477A
Other languages
English (en)
Other versions
TWI566336B (zh
Inventor
呂函庭
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Publication of TW201601258A publication Critical patent/TW201601258A/zh
Application granted granted Critical
Publication of TWI566336B publication Critical patent/TWI566336B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/683—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being parallel to the channel plane
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種記憶體，包括一閘極、一通道材料、以及一介電堆疊。通道材料具有一通道表面以及一通道價帶邊緣。介電堆疊係位於閘極與通道表面之間。介電堆疊包括一多層穿隧結構、一第一電荷儲存氮化物層、一第一阻擋介電層、一第二電荷儲存氮化物層、以及一第二阻擋氧化物層。多層穿隧結構係位於通道表面上。第一電荷儲存氮化物層係位於該多層穿隧結構上。第一阻擋氧化物層係位於第一電荷儲存氮化物層上。第二電荷儲存氮化物層係位於該第一阻擋介電層上。第二阻擋氧化物層係位於第二電荷儲存氮化物層上。多層穿隧結構包括一第一穿隧氧化物層、一第一穿隧氮化物層、與一第二穿隧氧化物層。第一穿隧氮化物層係位於第一穿隧氧化物層上。第二穿隧氧化物層係位於第一穿隧氮化物層上。

Description

具有多個用以儲存電荷之電荷儲存層的帶隙工程記憶體 【0001】
本發明係有關於快閃記憶體技術，且特別是有關於適用於高速抹除及程式化操作之電荷捕捉記憶體技術，即使在高強度的閘極電壓之下仍不易於發生抹除飽和。
 【0002】
電荷捕捉記憶體係一種非揮發性積體電路記憶體技術的類型，藉由採用介電電荷捕捉材料來儲存電荷，以儲存資料。依照先前技術中稱之為矽-氧化物-氮化物-氧化物-矽(SONOS)元件的設計，源極、汲極及通道係形成於一矽通道材料(S)中，穿隧介電層係由氧化矽(O)形成，電荷捕捉層係由氮化矽(N)形成，阻擋介電層係由氧化矽(O)形成，而閘極包括多晶矽(S)。
【0003】
第1圖顯示由一場效電晶體(FET)結構所組成的一電荷捕捉記憶胞，場效電晶體(FET)結構具有一源極11與汲極12、及一閘極18。源極11與汲極12係藉由一通道10分開。閘極18係藉由一介電材料堆疊而與通道分開，介電材料堆疊包括多層穿隧介電結構13-15、電荷儲存層16、與一阻擋介電層17。
【0004】
此種矽-氧化物-氮化物-氧化物-矽(SONOS)元件係藉由利用常見偏壓技術中的一種技術來產生電子穿隧，以進行程式化操作，並且藉由利用電洞穿隧或電子釋放(de－trapping)來進行抹除操作。為了使抹除操作能夠具有實際可應用的操作速率，穿隧介電層必須相當地薄(小於30埃(Å))。然而，在這樣的厚度下，相較於傳統浮置閘極技術，記憶胞具有較低的耐受性(endurance)及電荷保持性(charge retention characteristics)。並且，當穿隧介電層具有相對較厚之厚度時，進行抹除操作所需之電場亦會導致電子自閘極注入穿過阻擋介電層的現象。抹除通常需要大於約15MV/cm的高電場強度。電子注入會造成一種抹除飽和之情況，於此狀況下，電荷捕捉元件之電荷準位會朝向一平衡準位(equilibrium level)趨近。請詳見由呂(Lue)等人所發明，名稱為「電荷捕捉非揮發性記憶體之電荷平衡抹除操作機制」之編號第7,075,828號之美國專利。
【0005】
在一方面，目前係已研究出一種技術，可增進穿隧介電層之效能，以於較低電場進行抹除。在第1圖中，穿隧介電層包括3層帶隙工程結構(bandgap engineered structure)13-15：氧化矽層、氮化矽層、與氧化矽層。
【0006】
第3圖為第1圖的記憶胞之平帶電壓對於抹除時間關係的曲線圖。帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞具有一p型多晶矽閘極。以一-14伏特的閘極電壓作為一抹除操作的模擬，產生曲線310。由一-14伏特的閘極電壓作為一抹除操作而得的實驗數據，產生圖點311。以一-15伏特的閘極電壓作為一抹除操作的模擬，產生曲線320。由一-15伏特的閘極電壓作為一抹除操作而得的實驗數據，產生圖點321。以一-16伏特的閘極電壓作為一抹除操作的模擬，產生曲線330。由一-16伏特的閘極電壓作為一抹除操作而得的實驗數據，產生圖點331。以一-17伏特的閘極電壓作為一抹除操作的模擬，產生曲線340。由一-17伏特的閘極電壓作為一抹除操作而得的實驗數據，產生圖點341。以一-18伏特的閘極電壓作為一抹除操作的模擬，產生曲線350。由一-18伏特的閘極電壓作為一抹除操作而得的實驗數據，產生圖點351。
【0007】
在較低強度的閘極電壓下所形成的曲線與圖點顯示一極度慢速的抹除。在較高強度的閘極電壓下所形成的曲線與圖點係較快速，但是在1秒鐘或更少的時間之內進行抹除飽和。當更多的電子被注入且儲存於第一捕捉層(N2)時，頂氧化物(O3)具有會引起高閘極注入的大型電場。
【0008】
另一方面，目前係已研究出一種技術，在抹除操作所需之高電場條件下，係可用來提升阻擋介電層之能力，以減緩電子由閘極注入。一些先前技術已經強調過高功函數介電質(high-K dielectrics)(例如是氧化鋁)的優點。較高的介電常數可藉由增進程式化與抹除速率來改善效能、在記憶胞的臨界電壓中改善記憶窗(memory window)、並在進行程式化以及抹除的期間藉由縮減有效氧化物厚度EOT來減緩操作電壓。然而，欲製造高品質的高功函數材料(例如是氧化鋁)可能較為困難。因此，使用高功函數材料作為阻擋介電質，卻取而代之地產生較低可靠度與較低的資料保存能力的問題。例如，高功函數材料易於產生淺陷阱(shallow trap)(或偶極放鬆(dipole relaxation))，造成一快速初始電荷流失，導致程式驗證值(program verify value)中的臨界電壓偏移。
【0009】
在第2圖中，阻擋介電質包括一高功函數介電層17B與一氧化矽層17A。第4圖係對於第2圖的記憶胞進行改變而省略氧化矽層17A之一平帶電壓對於抹除時間關係的曲線圖。在曲線與圖點中，抹除操作係以一-18伏特的閘極電壓進行，採用厚度分別為70埃與150埃的N2電荷儲存氮化物層16與高功函數阻擋介電層17B。不同的曲線與圖點顯示O1/N1/O2(氧化物穿隧層13/氮化物穿遂層14/氧化物穿遂層15)之不同的組合。以厚度為15埃/20埃/30埃的O1/N1/O2進行抹除操作，產生模擬的曲線410與實驗數據的圖點411。以厚度為18埃/20埃/30埃的O1/N1/O2進行抹除操作，產生模擬的曲線420與實驗數據圖點421。以厚度分別為20埃/20埃/30埃的O1/N1/O2進行抹除操作，產生模擬的曲線430與實驗數據圖點431。再次，在較低強度的閘極電壓下所形成的曲線與圖點顯示一極度慢速的抹除。再次，在較高強度的閘極電壓下所形成的曲線與圖點係較快速，但在1秒鐘或更少的時間之內進行抹除飽和。
【0010】
第5圖係對於第2圖的記憶胞之一平帶電壓對於抹除時間關係的曲線圖。在曲線與圖點中，抹除操作係在-15伏特的閘極電壓下進行，採用厚度為13埃、20埃、25埃、與50埃的O1/N1/O2/N2(氧化物穿隧層13、氮化物穿隧層14、氧化物穿隧層15、電荷儲存氮化物層16)。不同的曲線與圖點顯示O3氧化物阻擋層17A與高功函數阻擋介電層17B之不同的組合。以厚度為40埃/60埃的O3/氧化鋁(Al2 O3 )進行抹除操作，產生模擬曲線510與實驗數據圖點511，厚度分別為70埃與150埃。以厚度為50埃/60埃的O3/Al2O3進行抹除操作，產生模擬曲線520與實驗數據圖點521。再一次，在較低強度的閘極電壓下所形成的曲線與圖點顯示一極度慢速的抹除。
【0011】
由於較高的功函數會導致O3中較小的電場，並接著減緩抹除飽和，故高功函數材料(例如是氧化鋁或二氧化鉿(HfO2 ))薄膜位在O3之上可幫助減緩頂介電質的電場(E field)。然而，使用高功函數材料可能造成顯著地可靠度下降，例如是較差的儲存力、以及一些快速初始儲存漂流(fast initial retention drift)容易受到損壞。例如，高功函數材料具有延遲介電常數的弛緩效應(relaxation effect)，從線性穩定狀態下的介電常數進行改變。
【0012】
用以克服抹除飽和之高功函數材料的替代物係用以將曲度(curvature)引入記憶胞。例如，奈米線胞具有中心體、直徑增加的同心環(包括一穿隧氧化物環、一氮化矽環、與一阻擋氧化物環)、以及環繞式閘極。然而，用以增強電場之足夠小的曲度係傾向於造成程式與讀取干擾效應(read disturb effect)。
【0013】
帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)技術已經被證實係提供優異的效能，克服了習知的矽-氧化物-氮化物-氧化物-矽(SONOS)型式之記憶體關於抹除速率、耐受性、與電荷儲存能力等許多議題。然而，抹除飽和的問題仍持續限制元件的操作變量。此外，隨著元件尺寸的縮小，可以預期的，抹除飽和的問題更會被凸顯出來。
【0014】
因此，目前係需要提出一種新的記憶體技術，此新的記憶體技術係易於製造出高品質的記憶體，且克服習知技術中關於抹除飽和的問題。
 【0015】
本發明技術之一方面係有關於一種電荷儲存記憶體，這種記憶體包括一記憶胞陣列。此記憶胞陣列中的各個記憶胞包括一閘極、一通道材料、一介電堆疊以及一控制電路。通道材料具有一通道表面。介電堆疊係位於閘極與通道表面之間。
【0016】
介電堆疊包括一多層穿隧結構、一第一電荷儲存介電層、一第一阻擋介電層、一第二電荷儲存介電層、以及一第二阻擋介電層。多層穿隧結構係位於通道表面上。第一電荷儲存介電層係位於該多層穿隧結構上。第一阻擋介電層係位於該第一電荷儲存介電層上。第二電荷儲存介電層係位於該第一阻擋介電層上。第二阻擋介電層係位於該第二電荷儲存介電層上。
【0017】
多層穿隧結構包括一第一穿隧氧化物層、一第一穿隧氮化物層、與一第二穿遂氧化物層。第一穿隧氮化物層係位於第一穿隧氧化物層上。第二穿遂氧化物層係位於第一穿隧氮化物層上。
【0018】
控制電路施加一偏壓配置，該偏壓配置係選自複數個偏壓配置中，該些偏壓配置包括一程式化偏壓配置以及一抹除偏壓配置。程式化偏壓配置係藉由移動複數個電子來程式化資料，該些電子係從通道表面經過多層穿隧結構移動至第一電荷儲存氮化物層。多層穿隧結構包括第一穿隧氮化物層。抹除偏壓配置係藉由移動複數個電洞來抹除資料，該些電洞係從通道表面移動至第一電荷儲存氮化物層。並且，使用儲存於第二電荷儲存氮化物層中的電子，以阻擋其他的電子移動至第一電荷儲存氮化物層。
【0019】
在本發明技術之另一方面，多層穿隧結構包括至少一第一穿隧介電層，該第一穿隧介電層具有一穿隧價帶邊緣(tunneling valence band edge)。
【0020】
控制電路施加一偏壓配置，該偏壓配置選自複數個偏壓配置中。在抹除偏壓配置中，第一穿遂介電層的至少部分的穿隧價帶邊緣相較於位在通道表面的通道價帶邊緣具有更大的能帶能階(band energy)。在未施加偏壓於該記憶體的情況下，第一穿遂介電層的穿遂價帶邊緣具有相較於位在通道表面的通道價帶邊緣更低的能帶能階。
【0021】
在本發明技術之又一方面，記憶體包括一記憶胞陣列。此記憶胞陣列中的各個記憶胞包括一閘極、一通道材料、以及一介電堆疊。通道材料具有一通道表面。介電堆疊係位於閘極與通道表面之間。介電堆疊包括一多層穿隧結構、一第一電荷儲存介電層、一第一阻擋介電層、一第二電荷儲存介電層、以及一第二阻擋介電層。多層穿隧結構係位於通道表面上。多層穿隧結構包括至少一第一穿隧介電層，該第一穿隧介電層具有一穿隧價帶邊緣。第一電荷儲存介電層係位於該多層穿隧結構上。第一阻擋介電層係位於該第一電荷儲存介電層上。第二電荷儲存介電層係位於該第一阻擋介電層上。第二阻擋介電層係位於第二電荷儲存介電層上。
【0022】
本發明技術之又一方面係一種操作記憶體之方法。操作記憶體之方法包括施加一程式化偏壓配置以及施加一抹除偏壓配置。
【0023】
施加程式化偏壓配置係藉由移動複數個電子來程式化資料，該些電子係從記憶體的通道材料的通道表面經過記憶體的第一穿隧氮化物層移動至記憶體的第一電荷儲存氮化物層。
【0024】
施加抹除偏壓配置係藉由移動複數個電洞來抹除資料，該些電洞係從記憶體的通道材料的通道表面經過記憶體的第一穿隧氮化物層移動至記憶體的第一電荷儲存氮化物層，並且使得在記憶體的第二電荷儲存氮化物層中的電子密度增加，以阻擋其他的電子移動至第一電荷儲存氮化物層。
【0025】
在本發明技術之一實施例中，控制電路所施加的抹除偏壓配置使得在第二電荷儲存氮化物層中的電子密度增加。
【0026】
在本發明技術之一實施例中，記憶體對於該控制電路的反應並不是進行抹除飽和，該控制電路以一強度範圍在20至24伏特之中的閘極電壓施加該抹除偏壓配置於具有程式化的資料的該記憶體。
【0027】
在本發明技術之一實施例中，第一穿隧氮化物層具有一20埃(angstrom)或更小的厚度，第二電荷儲存氮化物層具有一至少35埃的厚度，且第一電荷儲存氮化物層具有比第二電荷儲存氮化物層更大的厚度。
【0028】
在本發明技術之一實施例中，閘極包括n型摻雜或p型摻雜的多晶矽。
【0029】
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
 【0215】
10‧‧‧通道
10a‧‧‧表面
11‧‧‧源極
12‧‧‧汲極
13、14、15‧‧‧穿隧層
16、19‧‧‧電荷儲存層
17、20、17A、17B‧‧‧阻擋介電層
18‧‧‧閘極
52‧‧‧電洞穿隧
53‧‧‧電子注入
100‧‧‧記憶體元件
101‧‧‧底閘極
110‧‧‧堆疊
120‧‧‧半導體本體元件
130、150‧‧‧連接元件
140‧‧‧堆疊間垂直導電元件
160‧‧‧參考導體
170、190‧‧‧開關
180‧‧‧交叉點
310、320、330、340、350、410、420、430、510、520、710、720、910、913、920、923、930、933、1010、1020、1030、1110、1120、1130、1210、1220、1410、1420、1430、1410、1450、1510、1520、1610、1620、1710、1720、1810、1820、1830、1840、1910、1920、1930、1940、2010、2020、2030、2040、2110、2120、2210、2220、2230、2310、2320、2330、2340、2350、2360、2410、2420、2430、2440、2510、2530、4010、4020、4110、4120、4130、4240、4250、4260、4410、4420、4510、4520、4610、4620、4710、4720、4810、4820、4910、4920、5010、5020、5030、5510、5520、5610、5620、6310、6320、6330、6340、6410、6420、6430、6510、6520、6220、6230‧‧‧曲線
311、321、331、341、351、411、421、431、511、521、1011、1021、1031、1111、1121、1131、1211、1221、4210、600‧‧‧摻雜
601-1、601-n、648、602、603‧‧‧硬罩幕
610‧‧‧絕緣層
612、613、614‧‧‧半導體材料串列
612A、613A、614A‧‧‧延伸
615‧‧‧記憶體材料
625-1、625-n‧‧‧導線
626‧‧‧矽化物層
629、649‧‧‧閘極結構
650、651‧‧‧電晶體
730、1460‧‧‧目標電壓
2630、2631、2632、2633、2634、2730、2731、2732、2637‧‧‧能帶能階增加
2638‧‧‧能帶能階降低
2733、2734‧‧‧區域
2810、2820‧‧‧記憶胞
3124‧‧‧氧化矽層
3128、3129‧‧‧氧化物
3141、3142‧‧‧弧形邊緣
3310‧‧‧積體電路
3312‧‧‧記憶體陣列
3314‧‧‧字元線解碼器
3316‧‧‧字元線
3318‧‧‧位元線解碼器
3320‧‧‧位元線
3322、3326‧‧‧匯流排
3324‧‧‧方塊
3328‧‧‧資料輸入線
3330‧‧‧其他電路
3332‧‧‧資料輸出線
3334‧‧‧控制器
3336‧‧‧偏壓配置供應電壓
3602、3604、3606、3608、3610、3612、3614、3616、3618、3620‧‧‧記憶胞
3710、3720、3730‧‧‧閘極電壓
3810‧‧‧棋盤式程式化
3811、3812、3910、5210、5220、5230、5310、5320、5330、5340、5410、5420、5430、6240、6250、6260、3820‧‧‧抹除狀態
4220、4230‧‧‧圖點
4310、4320‧‧‧電荷密度
5140、5150‧‧‧共同源極線
5160、5170‧‧‧接地選擇線
5180、5190‧‧‧串列選擇線結構
5440‧‧‧箭頭
5710、5720‧‧‧匯集點
5810、5812‧‧‧側邊
5822‧‧‧頂部
5824‧‧‧底部
5830‧‧‧電子
5842‧‧‧O1
5844‧‧‧N1
5846‧‧‧O2
5848‧‧‧多晶矽閘極
5850‧‧‧矽條
6210‧‧‧棋盤式程式化
6270、6530、6540‧‧‧分布
BL、5120、5130‧‧‧位元線
GSL、SSL‧‧‧導電串列
WL、3125、3126、5110‧‧‧字元線
【0030】

第1圖繪示一帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞之簡化示意圖。
第2圖繪示具有高功函數(high-K)介電材料的一帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞之簡化示意圖。
第3圖繪示第1圖的記憶胞之平帶電壓對於抹除時間之關係的曲線圖。
第4圖繪示經改變的第2圖的記憶胞之平帶電壓對於抹除時間之關係的曲線圖。
第5圖繪示第2圖的記憶胞之平帶電壓對於抹除時間之關係的曲線圖。
第6圖繪示經改變之帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞以包括多個用以儲存電荷的氮化物層以及在多層穿隧結構中的氮化物層的簡化圖。
第7圖繪示第6圖之具有多個用以儲存電荷的氮化物層的記憶胞以及不具有帶隙工程的穿隧層的記憶胞的平帶電壓對於抹除時間之關係的曲線圖。
第8圖繪示第6圖之經改變的帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞以顯示用於降低儲存於用以儲存電荷的第一氮化物層中的電荷的抹除操作來使得電洞穿隧係從通道進入至第一氮化物層儲存電荷中並且電子注入係從閘極進入至第二氮化物層儲存電荷中的簡化示意圖。
第9圖繪示第8圖之改變的帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞以顯示能帶圖係如何隨著第二氮化物層儲存電荷中的電子密度改變之能帶圖。
第10至12圖繪示不同的氮化物厚度的電荷捕捉效率的曲線圖。
第13圖繪示即使是厚度降低的用以儲存電荷第一氮化物層的電荷捕捉效率的曲線圖。
第14圖繪示第6圖的記憶胞之平帶電壓對於抹除時間之關係的曲線圖。
第15圖繪示第6圖之記憶胞在用以儲存電荷之不同的氮化物層之被捕捉的電荷密度對於抹除時間之關係的曲線圖。
第16圖繪示第6圖之記憶胞在用以儲存電荷的不同的氮化物層之電場對於抹除時間之關係的曲線圖。
第17圖繪示第6圖的記憶胞在不同的閘極材料下之平帶電壓對於抹除時間之關係的曲線圖。
第18圖繪示第6圖之具有不同閘極材料的記憶胞在不同的氮化物層之被捕捉的電荷密度對於抹除時間之關係的曲線圖。
第19圖繪示第6圖之具有不同閘極材料的記憶胞在用於儲存電荷之不同的氮化物層之電場對於抹除時間之關係的曲線圖。
第20圖繪示第6圖的記憶胞的平帶電壓對於程式化時間之關係的曲線圖。
第21圖繪示第6圖的記憶胞之在用以儲存電荷的不同的氮化物層之被捕捉的電荷密度對於程式化時間之關係的曲線圖。
第22圖繪示第6圖的記憶胞之用以儲存電荷的不同的氮化物層的電場對於程式化時間之關係的曲線圖。
第23圖繪示第6圖的記憶胞在不同的抹除時間與程式化時間下之平帶電壓對於抹除電壓之關係的曲線圖。
第24圖繪示第6圖的記憶胞在不同組的層厚度下之平帶電壓對於抹除電壓與程式化電壓之關係的曲線圖。
第25圖繪示第6圖的記憶胞在不同組的層厚度下顯示非理想的表現之平帶電壓對於抹除電壓與程式化電壓之關係的曲線圖。
第26圖繪示在低電場之包括能帶偏移技術的穿隧介電層的能帶示意圖。
第27圖繪示在高電場之包括能帶偏移技術的穿隧介電層的能帶示意圖。
第28圖繪示經改變以包括多個用以儲存電荷的氮化物層以及在多層穿隧結構中的氮化物層的帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞的二維反及閘(NAND)陣列的簡化示圖。
第29圖繪示經改變以包括多個用以儲存電荷的氮化物層以及在多層穿隧結構中的氮化物層的帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞的三維垂直閘極陣列的簡化示圖。
第30圖繪示經改變以包括多個用以儲存電荷的氮化物層以及在多層穿隧結構中的氮化物層的帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞之三維雙閘極垂直通道陣列的簡化示圖。
第31圖繪示經改變以包括在管型雙閘極配置中之多個用以儲存電荷的氮化物層以及在多層穿隧結構中的氮化物層的帶隙工程矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞的簡化示圖。
第32圖繪示經改變以包括呈現「閘極環繞」的配置的多氮化物層儲存電荷以及在多層穿隧結構中的氮化物層的帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞的簡化示圖。
第33圖繪示根據本發明技術之實施例之採用記憶體與偏壓電路的積體電路記憶體的簡化框圖。
第34圖及附件1繪示經改變以包括在如第29圖的三維垂直閘極陣列的多個用以儲存電荷的氮化物層以及在多層穿隧結構中的氮化物層的帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞的示圖。
第35圖及附件2繪示經改變以包括具有不同的層厚度的如第29圖的三維垂直閘極陣列的多個用以儲存電荷的氮化物層以及在多層穿隧結構中的氮化物層的帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞示圖。
第36圖繪示第34圖之記憶胞的臨界電壓對於程式化電壓之關係的曲線圖。
第37圖繪示第34圖的記憶胞的臨界電壓對於抹除時間之關係的曲線圖。
第38圖繪示第34圖的記憶胞的臨界電壓訊窗對於記憶胞之位元數的曲線圖。
第39圖繪示第34圖之顯示保持時間(retention time)的記憶胞的臨界電壓訊窗對於記憶胞數目之關係的曲線圖。
第40圖繪示第6圖之記憶胞的一實施例之平帶電壓對於抹除電壓與程式化電壓之關係的實驗曲線圖。
第41圖繪示第6圖之記憶胞之一實施例的平帶電壓對於抹除時間之關係之實驗曲線圖。
第42圖繪示第6圖之記憶胞之一實施例的平帶電壓對於抹除時間之關係的模擬曲線圖。
第43圖繪示第6圖之記憶胞之一實施例在用以儲存電荷之不同的氮化物層之捕捉電荷密度對於抹除時間之關係的模擬曲線圖。
第44圖繪示第6圖之記憶胞之一實施例之平帶電壓變化對於程式化時間之關係的實驗曲線圖。
第45圖繪示第6圖之記憶胞之一實施例在用以儲存電荷的不同的氮化物層中之電荷密度對於程式化時間之關係的實驗曲線圖。
第46圖繪示第6圖之記憶胞之一實施例於第一程式化之後用於第一抹除的平帶電壓變化對於程式化時間之關係的實驗曲線圖。
第47圖繪示第6圖之記憶胞之一實施例於第一程式化之後以第一抹除在用以儲存電荷的不同的氮化物層中的電荷密度對於程式化時間之關係的實驗曲線圖。
第48圖繪示第6圖之記憶體之一實施例在第一抹除之後於第二程式化下平帶電壓變化對於程式化時間之關係的實驗曲線圖。
第49圖繪示第6圖之記憶體之一實施例在第一抹除之後於第二程式化下的用以儲存電荷之不同的氮化物層中電荷密度對於程式化時間之關係之實驗曲線圖。
第50圖繪示第6圖之記憶胞的記憶胞三維垂直閘極陣列之臨界電壓對於程式化電壓之關係的曲線圖。
第51圖及附件3繪示第6圖的記憶胞之狹縫頁面(split-page)三維垂直閘極陣列的示意圖。
第52圖繪示第51圖的記憶胞陣列的單階記憶胞記憶窗(single-level cell memory window)的示意圖。
第53圖繪示第51圖的記憶胞陣列之多階記憶胞記憶訊窗之示圖。
第54圖繪示第51圖之記憶胞陣列的程式化驗證分布之曲線圖。
第55圖繪示程式化與抹除臨界電壓對於程式化與抹除循環數量的曲線圖。
第56圖繪示I-V特性(IV characteristic)之次臨界斜率(subthreshold slope)對於程式化與抹除循環數目之關係的曲線圖。
第57圖繪示在不同數目的程式化與抹除循環下之程式化與抹除記憶體的I-V特性的曲線圖。
第58圖及附件4繪示經改變以包括多個用以儲存電荷的氮化物層的帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞的電場的簡化示意圖。
第59圖繪示受到溫度壓力之後的記憶胞之平帶電壓保持結果的示意圖。
第60至61圖繪示在溫度壓力之後的記憶胞的電荷密度保持結果的示意圖。
第62圖繪示在溫度壓力之後的記憶胞的記憶訊窗保持結果的示意圖。
第63圖繪示記憶胞在不同的溫度下的電荷流失速率的示意圖。
第64圖繪示不同的閘極摻雜或功函數(work function)與O2厚度下的抹除之比較的示意圖。
第65圖繪示讀取干擾測試(read disturb test)的示意圖。
第66圖及附件5繪示一垂直通道之實施例的示意圖。
 【0031】
以下將配合圖示，對本發明技術的實施例提供更詳細的說明。
【0032】
第6圖係經改變之帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞以包括多個用以儲存電荷的氮化物層以及在多層穿隧結構中的氮化物層的簡化圖。
【0033】
記憶胞包括通道材料中的通道10、以及鄰近於通道10的一源極11與一汲極12。本實施例中的一閘極18包括p型多晶矽，亦可使用N型多晶矽。在其他實施例使用金屬、金屬化合物、或金屬與金屬化合物之組合於閘極18，例如是使用鉑、氮化鉭、金屬矽化物、鋁、或其他金屬或金屬化合物閘極材料。這些材料係典型地使用濺鍍與物理氣相沈積技術來沈積，並可使用反應性離子蝕刻進行圖案化。
【0034】
介電穿隧層包括一材料複合材料，包括多個層，該些層包括一氧化矽的第一穿隧層13、一氮化矽的穿隧層14、與一氧化矽的第二穿隧層15。
【0035】
二氧化矽的第一穿隧層13係位於通道10的表面10a上，二氧化矽的第一穿隧層13係在沈積期間例如是使用臨場蒸氣產生技術(in-situ steam generation，ISSG)並藉由後沈積氧化氮回火(post deposition NO anneal)、或藉由添加氧化氮於周圍(ambient)進行選擇性的氮化作用來形成。二氧化矽的第一層13的厚度係小於20埃(Å)，且較佳第係7至15埃。第一穿隧層13可以藉由用於增進耐受度的替代物(例如是氮化氧化物(nitrided oxide))進行加工、及/或進行用於改善介面狀態之品質的氟化處理(fluorine treatment)。
【0036】
氮化矽的穿隧層14亦意指位於氧化矽的第一層13上的氮化矽穿隧層。氧化矽的第一層13係使用例如是低壓化學氣相沈積(low-pressure chemical vapor deposition, LPCVD)、在680℃下使用例如是二氯矽烷(dichlorosilane, DCS)與氨前驅物(NH3 precursors)來形成。在另一製程中，穿隧氮化物層包括氮氧化矽，穿隧氮化物層係以一氧化二氮前驅物使用類似的製程來形成。氮化矽的層14的厚度係小於30埃，且較佳地係10至30埃，包括例如是20埃。由於氮化矽的層14的薄度，層14在儲存電荷上係較差。
【0037】
層14提供一低電洞阻障高度(low-hole barrier height)，以促進用於-FN的電洞注入。然而，層14具有低捕捉效率。用於層14之不同的材料沿著其矽的價帶偏移依序為：二氧化4.4 電子伏(eV)、氮化矽(Si3 N4 )1.8 電子伏(eV)、五氧化二鉭(Ta2 O5 ) 3.0 電子伏(eV)、鈦酸鋇(BaTiO3 ) 2.3 電子伏(eV)、鋯酸鋇(BaZrO3 ) 3.4 電子伏(eV)、二氧化鋯(ZrO2 ) 3.3 電子伏(eV)、二氧化鉿(HfO2 ) 3.4 電子伏(eV)、氧化鋁(Al2 O3 ) 4.9 電子伏(eV)、三氧化二釔(Y2 O3 ) 3.6 電子伏(eV)、矽酸鋯(ZrSiO4 ) 3.4 電子伏(eV)。氮化矽具有1.8電子伏(eV)之最低的電洞阻障高度，不過其他材料亦有可能。
【0038】
二氧化矽的第二穿隧層15係位於氮化矽的穿隧層14上，且使用例如是低壓化學氣相沈積(LPCVD)的高溫氧化物(high temperature oxide, HTO)沈積。二氧化矽的第二穿隧層15係小於45埃，且較佳地係15至45埃，例如是30埃。第二穿隧層15提供足夠的阻障厚度來阻擋電荷流失，以改善電荷儲存。第二穿隧層15阻擋直接的穿隧漏電流(tunneling leakage)。其他的低漏電流氧化物可能例如是氧化鋁。
【0039】
在此實施例中的第一電荷儲存層16包括具有一大於45埃之厚度的氮化矽，且氮化矽的厚度較佳地係為45至80埃，在此實施例中包括例如是使用低壓化學氣相沈積形成例如是約55埃的氧化矽。可以使用其他電荷捕捉材料與結構，包括例如是氮氧化矽(Six Oy Nz )、富含矽的氮化物、富含矽的氧化物，捕捉層包括內嵌的奈米粒子等等。不同的電荷捕捉材料詳見由哈塔洽亞(Bhattacharyya)發明，名稱為「新穎之低功率非揮發記憶體和閘極堆疊」，於2006年11月23日公開之公開號第2006/0261401 A1號之美國專利。高電荷捕捉效率替代物係氮氧化物、富含矽的氮化物、內嵌的奈米粒子、及二氧化鉿。
【0040】
二氧化矽的第一阻擋層17係位於第一電荷儲存層16上，且使用例如是低壓化學氣相-高溫氧化沈積(LPCVD high temperature oxide HTO deposition)。二氧化矽的第一阻擋層17的厚度係小於約70埃，包括例如是一35至70埃的範圍，包括例如是50埃。第一阻擋層17提供足夠的阻障厚度，以阻擋介於電荷儲存層16與19之間的電荷混合(charge mixing)與電荷運輸(charge transport)。其他的低漏電流氧化物可能例如是氧化鋁。
【0041】
在此實施例中的第二電荷儲存層19包括具有一厚度大於30埃的氮化矽，包括例如是30至60的範圍，在此實施例中包括例如是使用低壓化學氣相沈積形成例如是約40埃的氮化矽。其他實施例係相似於第一電荷捕捉層。第二電荷儲存層19係在-FN抹除的期間捕捉電子，以停止閘極電子的注入，允許藉由通道電洞注入來連續地抹除第一電荷儲存層16。高電荷捕捉效率替代物係氮氧化物、富含矽的氮化物、內嵌的奈米粒子、與二氧化鉿。
【0042】
二氧化矽的第二阻擋層20係位於第二電荷儲存層19上，且使用例如是低壓化學氣相沈積高溫氧化物沈積(LPCVD high temperature oxide HTO deposition)來形成。二氧化矽的第二阻擋層20的厚度係小於約60埃，包括例如是一30至60埃的範圍，包括例如是35埃。
【0043】
閘極18包括選自用以提供足夠的電子阻障高度的材料給阻擋介電層。可以使用於閘極18的材料包括N型多晶矽、P型多晶矽、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、釕(Ru)、鉑(Pt)、銥(Ir)、二氧化釕(RuO2 )、二氧化銥(IrO2 )、鎢(W)、氮化鎢(WN)、及其他。並且，由於P型多晶矽的功函數(work function)係高於N型多晶矽，P型多晶矽具有適於可製造性與製程整合性的優點。
【0044】
在一實施例中，除了穿隧氮化物層之外，僅具有2個氮化物層。在第6圖中，除了穿隧氮化物層之外之僅有的2個氮化物層，這2個氮化物層係2個電荷儲存層。
【0045】
第7圖係第6圖之具有多個用以儲存電荷的氮化物層的記憶胞以及不具有帶隙工程的穿隧層的記憶胞的平帶電壓對於抹除時間之關係的曲線圖(graph)。
【0046】
一-22伏特的閘極電壓的抹除操作係在帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞上進行，帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞係經過改變，以包括多電荷儲存氮化物層，O1/N1/O2/N2/O3/N3/O4具有11 埃 / 20埃/ 25埃/ 55埃/ 50埃/ 40埃/ 35埃的層厚度，以產生模擬曲線710。一-22伏特的閘極電壓的抹除操作係在一矽-氧化物-氮化物-氧化物-矽(SONOS)記憶胞上進行，矽-氧化物-氮化物-氧化物-矽(SONOS)記憶胞係經過改變，以包括多電荷儲存氮化物層，並不具有帶隙工程穿隧層，且O1/N1/O2/N2/O3具有30埃/ 55埃/ 50埃/ 40埃/ 35埃的層厚度，以產生模擬曲線720。曲線710在約2毫秒內到達-4伏特的目標電壓730。然而，曲線720即使在1秒鐘之後仍僅到達約4伏特。這些曲線之間的差異顯示，抹除操作在沒有多層穿隧結構的情況下係緩慢的。
【0047】
第8圖係第6圖之經改變的帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞的簡化示意圖，顯示用於降低儲存於用以儲存電荷的第一氮化物層中的電荷的抹除操作，電洞穿隧52係從通道進入至第一氮化物層儲存電荷中，並且電子注入53係從閘極進入至第二氮化物層儲存電荷中。
【0048】
電子注入由閘極18產生，穿越上阻擋介電質20並進入上電荷儲存層19中。電洞穿隧從通道材料10產生，穿越穿隧層13至15，並進入至下電荷儲存層16。
【0049】
第9圖係第8圖之改變的帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞之能帶圖(band diagram)，顯示能帶圖係如何隨著第二氮化物層儲存電荷中的電子密度改變。
【0050】
曲線910與913分別顯示在N3(第二氮化物電荷儲存層19)中不具有被捕捉的電子的第二氮化物電荷儲存層19的傳導帶與價帶邊緣。曲線920與923分別顯示在N3(第二氮化物電荷儲存層19)中具有6 x 1012 /平方公分之被捕捉的電子的第二氮化物電荷儲存層19的傳導帶與價帶邊緣。曲線930與933分別顯示在N3(第二氮化物電荷儲存層19)中具有1.2 x 1013 /平方公分的被捕捉的電子的第二氮化物電荷儲存層19傳導帶與價帶邊緣。
【0051】
當在N3中被捕捉的電子密度增加時，N3的傳導帶邊緣在強度上係增加。O4與O3之鄰近部分(proximate portion)的傳導帶邊緣在強度上亦增加。該傳導帶邊緣的偏移使得在O4中之傳導帶的斜率降低，表示在O4中之電場強度(electric magnitude)的降低抑制了抹除飽和。
【0052】
穿越穿隧層O1/N1/O2的電洞注入係藉由N1的能帶邊緣偏移來協助。穿越穿隧層的電洞注入係在關於第26與27圖之處進一步討論。
【0053】
第10至12圖顯示不同的氮化物厚度的電荷捕捉效率。
【0054】
在第10圖中，抹除操作係在O/N/O之厚度為54埃/70埃/90埃之矽-氧化物-氮化物-氧化物-矽(SONOS)記憶胞上進行。
【0055】
一閘極電壓18伏特的抹除操作產生一模擬曲線1010與實驗數據圖點1011。一閘極電壓19伏特的抹除操作產生一模擬曲線1020與實驗數據圖點1021。一閘極電壓20伏特的抹除操作產生一模擬曲線1030與實驗數據圖點1031。足夠厚的氮化矽(大於70埃)具有接近於理想的完全捕獲的高捕獲率(capture rate)。大於1013 /平方公分的電子捕捉密度並不會產生問題。
【0056】
在第11圖中，抹除操作係在O/N/O之厚度為54埃/35埃/90埃的矽-氧化物-氮化物-氧化物-矽(SONOS)記憶胞上進行。
【0057】
一閘極電壓16伏特的抹除操作產生一模擬曲線1110與實驗數據圖點1111。一閘極電壓17伏特的抹除操作產生一模擬曲線1120與實驗數據圖點1121。一閘極電壓18伏特的抹除操作產生一模擬曲線1130與實驗數據圖點1131。對於較薄的氮化矽(小於35埃)而言，捕獲效率係顯著地下降。圖式顯示矽-氧化物-氮化物-氧化物-矽(SONOS)記憶胞之中間氮化矽層的結果。該結果可表示在其他結構中的氮化矽之厚度。例如，第6圖中的第二電荷儲存氮化物層19係足夠的厚，以儲存足夠的電子電荷，以阻擋來自閘極的電子注入。至少5 x 1012 /平方公分的電子電荷密度可以阻擋來自閘極的電子注入。
【0058】
在第12圖中，抹除操作係在O/N/O之厚度為54埃/20埃/90埃的矽-氧化物-氮化物-氧化物-矽(SONOS)記憶胞上進行。
【0059】
一閘極電壓14伏特的抹除操作產生一模擬曲線1210與實驗數據圖點1211。一閘極電壓15伏特的抹除操作產生一模擬曲線1220與實驗數據圖點1221。非常薄的氮化矽(小於20埃)氮化物提供低的或無效的電荷捕捉。由於此原因，此種薄層係使用於多層穿隧結構中，以提供無電荷儲存的能帶偏移效果。
【0060】
第13圖顯示即使是厚度降低的用以儲存電荷第一氮化物層的電荷捕捉效率。
【0061】
抹除操作產生平帶電壓變化(ΔVFB )，在帶隙工程穿隧層之O1/N1/O2之厚度為13埃/20埃/25埃的帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞上，平帶電壓變化在y軸上係對應來自x軸上的閘極電壓之20微秒抹除脈衝。N2/O3之厚度為70埃/90埃的抹除操作產生曲線1310。N2/O3之厚度為50埃/90埃的抹除操作產生曲線1320。這些結果表示，即使當N2厚度係降低至僅有50埃而O3厚度係90埃時，此結果係呈現一優異的增階型脈衝程式化(ISPP)斜率，相似於N2厚度為70埃之表現。因此，N2可以縮減至50埃，卻仍然維持良好的捕捉效率。
【0062】
請參閱第14至16圖，抹除操作係在經改變的矽-氧化物-氮化物-氧化物-矽(SONOS)記億胞上進行，具有多電荷儲存氮化物層、厚度為11埃/20埃/25埃/55埃/50埃/40埃/35埃之O1/N1/O2/N2/O3/N3/O4以及一p型多晶矽閘極。
【0063】
第14圖係第6圖的記憶胞之平帶電壓對於抹除時間之關係的曲線圖。一閘極電壓-20伏特的抹除操作產生一模擬曲線1410。一閘極電壓-21伏特的抹除操作產生一模擬曲線1420。一閘極電壓-22伏特的抹除操作產生一模擬曲線1430。一閘極電壓-23伏特的抹除操作產生一模擬曲線1440。一閘極電壓-24伏特的抹除操作產生一模擬曲線1450。當閘極電壓的負值更大時，欲達到-4伏特的目標電壓1460係更為快速。在閘極電壓-23伏特或-24伏特之下，目標電壓係在1毫秒之內達到。由於在平帶電壓(VFB )小於-8伏特並未觀察到抹除飽和，較高強度的抹除偏壓可以得到較快的抹除時間。
【0064】
第15圖係第6圖之記憶胞在用以儲存電荷之不同的氮化物層之被捕捉的電荷密度對於抹除時間之關係的曲線圖。
【0065】
一閘極電壓-24伏特的抹除操作產生一在N2中的被捕捉的電荷密度的模擬曲線1510。一閘極電壓-24伏特的抹除操作產生一在N3中的被捕捉的電荷密度的模擬曲線1520。當平帶電壓(VFB )約為-4伏特時，被捕捉的電子區域密度在N3中係接近於約5 x 1012 /平方公分。
【0066】
這些模擬表示，電子之-FN閘極注入至N3中的狀況係發生，且N3捕捉電子。當在N3中被捕捉的電子的密度係增加時，在N3中被捕捉的電子係漸增，以阻止來自閘極的電子注入。當N3捕捉電子時，N2繼續捕捉從通道材料注入的電洞。整體上的效果為，在N3中被捕捉的電子密度係有助於阻止閘極注入，以允許連續的電洞注入於N2中，並且N2在不具有抹除飽和的情況下係連續地被抹除。
【0067】
第16圖係第6圖之記憶胞在用以儲存電荷的不同的氮化物層之電場對於抹除時間之關係的曲線圖。一閘極電壓-24伏特的抹除操作產生一在O1中的電場的模擬曲線1610。一閘極電壓-24伏特的抹除操作產生一在O3中的電場的模擬曲線1620。
【0068】
這些模擬指出，在負富爾諾罕-FN抹除的期間，底部O1電場係降低，然而上面的O3電場卻大幅地增加。由於O3中的高電場，O3的高氧化品質係相當重要。
【0069】
請參閱第17至19圖，抹除操作係在經改變的矽-氧化物-氮化物-氧化物-矽(SONOS)記憶胞上進行，具有多電荷儲存氮化物層，O1/N1/O2/N2/O3/N3/O4之厚度為11埃/20埃/25埃/55埃/50埃/40埃/35埃。
【0070】
第17圖係第6圖的記憶胞在不同的閘極材料下之平帶電壓對於抹除時間之關係的曲線圖。
【0071】
一p型多晶矽閘極於一閘極電壓-24伏特的抹除操作下產生模擬曲線1710。一n型多晶矽閘極於一閘極電壓-24伏特的抹除操作下產生模擬曲線1720。不論閘極係摻雜n型或p型，其結果曲線皆未顯示抹除飽和。
【0072】
第18圖係第6圖之具有不同閘極材料的記憶胞在不同的氮化物層之被捕捉的電荷密度對於抹除時間之關係的曲線圖。
【0073】
一p型多晶矽閘極於一閘極電壓-24伏特的抹除操作下產生在N2中的被捕捉的電荷的模擬曲線1810。一p型多晶矽閘極於一閘極電壓-24伏特的抹除操作下產生在N3中的被捕捉的電荷的模擬曲線1820。一n型多晶矽閘極於一閘極電壓-24伏特的抹除操作下產生在N2中的被捕捉的電荷的模擬曲線1830。一n型多晶矽閘極於一閘極電壓-24伏特的抹除操作下產生在N3中的被捕捉的電荷的模擬曲線1840。
【0074】
這些模擬情形表示，由於N閘極係用於電子之較高閘極注入的補償(compensating)效果，N3所捕捉的電荷密度已經有所增加。此增加的電子密度允許N2藉由來自通道的電洞注入連續地受到抹除。
【0075】
第19圖係第6圖之具有不同閘極材料的記憶胞在用於儲存電荷之不同的氮化物層之電場對於抹除時間之關係的曲線圖。
【0076】
一n型多晶矽閘極於一閘極電壓-24伏特的抹除操作下產生在O1中的電場的模擬曲線1910。一n型多晶矽閘極於一閘極電壓-24伏特的抹除操作下產生在O3中的電場的模擬曲線1920。一p型多晶矽閘極於一閘極電壓-24伏特的抹除操作下產生在O1中的電場的模擬曲線1930。一p型多晶矽閘極於一閘極電壓-24伏特的抹除操作下產生在O3中的電場的模擬曲線1940。
【0077】
多電荷儲存氮化物層帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)元件對於閘極注入的變化具有高度抗擾性(immunity)。每當電子的閘極注入係較高(藉由多晶矽閘極摻雜變化、或電場增益效應(field enhancement effect))，N3可在電子被捕捉的電荷密度較高的情況下容納電子之較高的閘極注入。在N3中的電子所增加的電荷密度使得N2能以來自通道的電洞注入繼續進行抹除。
【0078】
請參閱第20至22圖，程式化操作係在O1/N1/O2/N2/O3/N3/O4的厚度為11埃/20埃/25埃/55埃/50埃/40埃/35埃的一矽-氧化物-氮化物-氧化物-矽(SONOS)記憶胞上進行。
【0079】
第20圖係第6圖的記憶胞的平帶電壓對於程式化時間之關係的曲線圖。
【0080】
在+24伏特的閘極電壓下的程式化操作產生模擬曲線2010。在+23伏特的閘極電壓下的程式化操作產生模擬曲線2020。在+22伏特的閘極電壓下的程式化操作產生模擬曲線2030。在+21伏特的閘極電壓下的程式化操作產生模擬曲線2040。
【0081】
第21圖係第6圖的記憶胞之在用以儲存電荷的不同的氮化物層之被捕捉的電荷密度對於程式化時間之關係的曲線圖。
【0082】
在+24伏特的閘極電壓下的程式化操作產生被捕捉的電荷在N2中的模擬曲線2110。在+24伏特的閘極電壓下的程式化操作產生被捕捉的電荷在N3中的模擬曲線2120。
【0083】
第22圖係第6圖的記憶胞之用以儲存電荷的不同的氮化物層的電場對於程式化時間之關係的曲線圖。
【0084】
在+24伏特的閘極電壓下的程式化操作產生電場在O1中的模擬曲線2210。在+24伏特的閘極電壓下的程式化操作產生電場在O3中的模擬曲線2220。在+24伏特的閘極電壓下的程式化操作產生電場在O4中的模擬曲線2230。
【0085】
當更多的電子注入N2時，在O3中的電場係增加。在O3中所增加的電場係逐漸地使N2中的電子朝向N3的電子釋放(de-trapping)有所增加。因此，在電子的注入程度較高的情況(平帶電壓(VFB ) ＞ 6伏特)之下，更多的電子係被捕捉於N3中。程式化飽和仍未被觀察到，且記憶胞可連續地程式化至平帶電壓(VFB ) ＞ 8伏特，如此對於多階記憶單元(multi-level cell, MLC)操作窗(operation window)綽綽有餘。
【0086】
第23圖係第6圖的記憶胞在不同的抹除時間與程式化時間下之平帶電壓對於抹除電壓之關係的曲線圖。
【0087】
程式化與抹除操作係在經過改變的矽-氧化物-氮化物-氧化物-矽(SONOS)記憶胞上進行，具有多電荷儲存氮化物層，p型多晶矽閘極與厚度為11埃/20埃/25埃/55埃/50埃/40埃/35埃的O1/N1/O2/N2/O3/N3/O4。
【0088】
增階型脈衝程式化(ISPP)與增階型脈衝抹除(ISPE)操作使臨界電壓(Vt)分布緊縮(tighten)。增階型脈衝程式化(ISPP)係遞增地階段式脈衝程式化(incremental step pulse programming)，能夠逐步地程式化記憶體，以逐漸地增加程式化電壓。增階型脈衝抹除(ISPE)係遞增的階段式脈衝抹除(incremental step pulse erasing)，能夠藉由逐漸地增加抹除電壓來逐步地抹除元件。
【0089】
在脈衝時間20微秒(µsec)的增階型脈衝程式化之下的程式化操作產生模擬曲線2310。在脈衝時間200微秒的增階型脈衝程式化之下的程式化操作產生模擬曲線2320。在脈衝時間2毫秒(millisecond)的增階型脈衝程式化之下的程式化操作產生模擬曲線2330。
【0090】
在脈衝時間20微秒的增階型脈衝抹除之下的抹除操作產生模擬曲線2340。在脈衝時間200微秒的增階型脈衝抹除之下的抹除操作產生模擬曲線2350。在脈衝時間2毫秒的增階型脈衝抹除之下的抹除操作產生模擬曲線2360。
【0091】
這些曲線顯示，在平帶電壓(VFB )=+/-8伏特之前，在沒有飽和的情況下的一大增階型脈衝程式化/增階型脈衝抹除(ISPP/ISPE)訊窗(window)。增階型脈衝程式化(ISPP)與增階型脈衝抹除(ISPE)曲線的斜率係趨近於1的理想的斜率。
【0092】
對於小記憶胞而言，三維邊緣電場效應(3D fringe field effect)造成電荷儲存效率的減低。因此，三維記憶胞的臨界電壓(Vt)或平帶電壓(flat-band voltage,VFB )係低於一維記憶胞的臨界電壓(Vt)或平帶電壓(VFB )。在使用三維記憶胞之下，程式化與抹除係過載(overdriven)，以模擬真實的元件/電晶體訊窗。
【0093】
在一實施例中，以大約+23伏特在20毫秒下到達平帶電壓(VFB )=+5伏特，且以-23伏特在2毫秒下到達平帶電壓(VFB )=-4伏特(V)。用於程式化的臨界電壓(Threshold voltage, Vt)係大約+3至+4伏特(V)，且用於抹除的臨界電壓(Vt)係大約-2至-3伏特。這些程式化與抹除的臨界電壓係適用於多位階記憶單元(MLC)訊窗。具有4個邏輯位準(logical level)的多位階記憶單元(MLC)記憶胞相較於具有2個位準的記憶胞而言，需要較寬的記憶訊窗。
【0094】
第24圖係第6圖的記憶胞在不同組的層厚度下之平帶電壓對於抹除電壓與程式化電壓之關係的曲線圖。
【0095】
程式化與抹除操作係在經改變之矽-氧化物-氮化物-氧化物-矽(SONOS)記憶胞上進行，具有p型多晶矽閘極與多電荷儲存氮化物層。
【0096】
厚度為11埃/20埃/25埃/55埃/50埃/ 40埃/ 35埃的O1/N1/O2/N2/O3/N3/O4在20微秒程式脈衝下的脈衝增階型脈衝程式化(ISPP)程式化操作產生模擬曲線2410。厚度為11埃/20埃/ 25埃/ 50埃/ 45埃/ 35埃/ 30埃的O1/N1/O2/N2/O3/N3/O4在20微秒程式脈衝下的脈衝增階型脈衝程式化(ISPP)之程式化操作產生模擬曲線2420。
【0097】
厚度為11埃/ 20埃/ 25埃/ 55埃/ 50埃/ 40埃/ 35埃的O1/N1/O2/N2/O3/N3/O4在2毫秒抹除脈衝下的脈衝增階型脈衝抹除(ISPE)之抹除操作產生模擬曲線2430。厚度為11埃/ 20埃/ 25埃/ 50埃/ 45埃/ 35埃/ 30埃的O1/N1/O2/N2/O3/N3/O4在2毫秒抹除脈衝下的脈衝增階型脈衝抹除(ISPE)之抹除操作產生模擬曲線2440。
【0098】
層厚度之輕微的減少使程式化電壓降低約1至2伏特，成為程式化電壓(Vpgm)=21伏特(V)。
【0099】
第25圖係第6圖的記憶胞在不同組的層厚度下之平帶電壓對於抹除電壓與程式化電壓之關係的曲線圖，顯示非理想的表現(non-ideal behavior)。非理想的表現係描述如下。若藉由穿隧的電荷注入並非受到100%的捕獲並捕捉於氮化物中，注入效率係比理想值低，且增階型脈衝程式化/增階型脈衝抹除(ISPP/ISPE)斜率可能並非等於1。當N2與N3的厚度並非不足時(例如是N2＜4奈米(nm))，上述這種情形就可能發生。若在程式化/抹除的期間於N2與N3之間產生電荷混合或電荷傳遞，則增階型脈衝程式化/增階型脈衝抹除(ISPP/ISPE)斜率可能亦會降低。當O3的厚度不足時(例如是O3＜3奈米(nm))，上述這種情況就可能會發生。
【0100】
第25圖顯示相似於第24圖中的曲線2410與2430。然而，在第25圖中的電荷儲存氮化物層N2及/或N3的厚度係太薄，而無法顯示增階型脈衝程式化(ISPP)與增階型脈衝抹除(ISPE)之理想的斜率。在一物理模式(physical model)中，電荷捕獲過程具有一散射平均自由徑(scattering mean free path)，並且若厚度係比平均自由徑更薄，捕獲效率係呈指數地降低。或者，阻擋氧化物層O3允許過多的電子穿遂進入第一氮化物電荷儲存層。由於此種非理想的表現，曲線2410降低成為曲線2510，且曲線2430降低成為曲線2530。
【0101】
請參閱曲線2510，逐漸的飽和發生於平帶電壓(VFB )＞+8伏特(V)，且非理想的增階型脈衝程式化(ISPP)斜率係小於0.95，而非等於1。由於阻擋氧化物層係太薄，向外的穿隧係增強。在高電場+FN的穿隧期間，電荷互換係發生於N2/N3之間。
【0102】
請參閱曲線2530，逐漸的飽和發生於平帶電壓(VFB )＜-8伏特(V)，且非理想的增階型脈衝抹除(ISPE)斜率係小於0.95，而非等於1。
【0103】
不足的電子捕捉存在於N3中，以停止進一步的閘極注入，例如是關於第18圖中所示。被捕捉的電子在N3中沒有足夠的密度來停止更多電子的閘極注入，閘極所注入的電子到達N2，導致輕微的抹除飽和。在高電場-FN穿隧的期間，電荷於N2/N3之間互換。
【0104】
若O3厚度太薄，之後可能於N2/N3之間發生電荷互換。例如，在-FN抹除的期間，電子被捕捉於N3中，然而電洞係被捕捉於N2中。若電荷互換發生，被捕捉的電子可能移動至N2，導致一降低的抹除訊窗。
【0105】
介於N2與N3之間的阻擋氧化物層O3維持抹除效能，且避免N2與N3之間過多的非理想的電荷運輸。良好的電荷捕捉效率係藉由N2與N3足夠的厚度來維持。如第10至13圖所示，厚度至少50埃的N2於記憶體訊窗產生足夠的電荷儲存，且厚度至少30埃的N3產生足夠的電荷儲存，以抵抗更多電子的閘極注入。
【0106】
第26圖係在低電場下之包括有第1圖的層堆疊13至15的介電穿隧結構之傳導帶與價帶的能階示圖，顯示一「U型」傳導帶以及一「倒U型」價帶。從第2圖右側開始，半導體本體(semiconductor body)的能帶間隙係顯示於區域2630中，電洞穿隧層的價帶與傳導帶係顯示於區域2631中，穿隧氮化物層的能帶間隙係顯示於區域2632中，隔離層(isolation layer)的價帶與傳導帶係顯示於區域2633中，且電荷捕捉層的價帶與傳導帶係顯示於區域2634中。由於穿隧介電層的傳導帶在所有的3個區域2631、2632、2633中相對於捕捉(trap)的能階仍舊為高，被捕捉於電荷捕捉區域2634中的電子(以負電符號的圓圈所表示)未能穿隧至通道中的傳導帶。電子穿隧的可能性係相關於穿隧介電層之中「U型」傳導帶之下且在捕捉(trap)至通道的能階的水平線之上的區域。因此，電子穿隧係非常不可能在低電場的情況下進行。同樣的，在區域2630中的通道的價帶中的電洞係受到區域2631、2632與2633的全部厚度、以及在通道介面的高電洞穿隧能障(hole tunneling barrier height)所阻擋，無法穿隧至電荷捕捉層2634。電洞穿隧的可能性係相關於穿隧介電層之中位於「倒U型」價帶上方，且位在通道至電荷捕捉層的能階的水平線之下的區域。因此，電洞穿隧係非常不可能在低電場的情況下進行。在典型的的實施例中(電洞穿隧層包括二氧化矽)，約4.5電子伏(eV)的一電洞穿隧能障係防止電洞穿隧的發生，且由於氮化矽中的價帶維持在低於通道中的價帶1.9電子伏(eV)，因此，在所有3個層中的價帶2631、2632、2633的穿隧介電結構仍舊顯著地低於通道中的價帶2630。層2632的所有價帶相較於通道中的價帶2630具有更低的能帶能階。本發明所述之穿隧層的特徵在於能帶偏移特性(band offset characteristics)，包括相對較高的電洞穿隧能障以及價帶能階的增加2637。相對較高的電洞穿隧能障係位於半導體本體的介面之薄區域(層2631)中，價帶能階的增加2637係位於距離通道表面小於2奈米處之一第一偏移位置。此能帶偏移特性亦包括一在價帶能階中的降低2638，使得價帶產生倒U形狀。價帶能階中的降低2638係位於遠離通道之一第二偏移位置，並且藉由具有相對較高穿隧能障之材料薄層2633形成。同樣的，U型傳導帶可藉由同樣的材料選擇來形成。
【0107】
第27圖顯示在區域2731的穿隧層中約12MV/cm之電場的情況之下為了誘導電洞穿隧(在第27圖中，O1層係約15埃厚)的介電穿隧結構的能帶圖。在電場的作用下，價帶係從通道表面朝上傾斜。因此，在離開通道表面的一偏移距離處，穿隧介電結構中之價帶係實質上地增加其能帶能階，並且如圖式中所示，超過通道區域中價帶的能帶能階。區域2732的層的價帶邊緣具有一相較於區域2730的通道中的價帶更高的能帶能階。因此，當介於通道中的價帶程度以及穿隧堆疊中斜面的倒U型價帶以上之間的區域(第27圖中的陰影處)減少，電洞穿隧的可能性係實質上地增加。在高電場的狀況下，能帶偏移有效地從穿隧介電層移去區域2732中的穿遂氮化物層以及在區域2733中的隔離層的阻擋功能，容許在相對小的電場(例如是小於14MV/cm)作用下，形成大電洞穿隧電流。
【0108】
區域2733的隔離層阻隔來自區域2734的電荷捕捉層的區域2732的穿隧氮化物層。此種情形在低電場期間對於電子與電洞兩者皆增加有效的阻擋能力，改善電荷保存。
【0109】
在此實施例中，區域2732的穿隧氮化物層必須夠薄，才能具有可以忽略的電荷捕捉效率。並且，穿隧氮化物層係一介電質，且不能導電。因此，在使用氮化矽的一實施例中，穿隧氮化物層的厚度應小於30埃，且更佳地是厚度約25埃或更小。
【0110】
在一實施例中係採用二氧化矽的電洞穿隧層2731應小於20埃，且更佳地係小於15埃的厚度。例如，在一較佳的實施例中，電洞穿隧層2731係約13埃厚的二氧化矽，且暴露於前述的氮化製程，導致一超薄的氮氧化矽層。
【0111】
依照本發明技術的實施例中，穿隧介電層可以使用氧化矽、氮氧化矽、與氮化矽的複合材料，在這些材料層之間不需具有明顯地分隔，僅需可以構成必要之倒U形價帶，並於離開通道表面一偏移距離處具有價帶能階之變化即可，用以產生有效地電洞穿隧。又，能帶偏移技術亦可應用其他材料之組合。
【0112】
由於本技術所解決之問題，係關於矽-氧化物-氮化物-氧化物-矽(SONOS)型記憶體中的電洞穿隧，因此對於介電穿隧層的描述係著重於「電洞穿隧」而非電子穿隧。例如，由二氧化矽所組成的穿隧介電質係夠薄，以在實際的速度上支持電洞穿隧，此穿隧介電質將太薄而無法藉由電子穿隧來阻擋漏電流(leakage)。然而，此項工程的效果亦改善電子穿隧的效能。因此，藉由電子穿隧的程式化以及藉由電洞穿隧的抹除係實質上地藉由帶隙工程技術受到改善。
【0113】
第28圖係一經改變的帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞的二維反及閘(NAND)陣列的簡化示圖，以包括多個用以儲存電荷的氮化物層以及在多層穿隧結構中的氮化物層。
【0114】
如圖所示係經改變的帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞之部分的反及閘(NAND)串列(string)，以包括多氮化物層儲存電荷。記憶胞2810與2820係第6圖中所示的記憶胞的範例。記憶胞2810與2820係位於通道材料2830上。在相鄰的記憶胞2810與2820之間的介電質可以用絕緣的介電材料(例如是氧化物或空氣間隙)填充。ONONONO層可以分離各個記憶胞2810與2820，或者連續的介於鄰近的記憶胞2810與2820之間。介於鄰近的記憶胞2810與2820之間的通道材料可以具有不同的摻雜程度的接面(junction)、或沒有接面(junction)。
【0115】
第29圖係一經改變的帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞的三維垂直閘極陣列的簡化示圖，以包括多個用以儲存電荷的氮化物層以及在多層穿隧結構中的氮化物層。第29圖係一反及閘(NAND)快閃陣列的透視圖，顯示多個半導體材料串列係在一解碼結構中彼此連接的情形，並繪示硬罩幕(hard mask)與一選擇性的實施步驟。第29圖中元件的透視圖係經過旋轉，使得Y與Z軸位於紙本的平面上。
【0116】
在半導體材料串列之間於脊狀堆疊中的絕緣層係從圖式中移除，以暴露出其他的結構。
【0117】
多層陣列係形成於一絕緣層610上，且包括複數個導線625-1、…、625-n，這些導線625-1、…、625-n共型(conformal)於複數個脊狀堆疊，並作為字元線WLn、WLn-1、... WL1。複數個脊狀堆疊包括半導體材料串列612、613、614，這些半導體材料串列612、613、614耦接於位在相同平面中平行於脊狀堆疊的延伸612A、613A、614A。半導體材料串列的這些延伸612A、613A、614A係導向沿著X軸的方向，耦接於半導體材料串列的複數個脊狀堆疊。並且，如下所述，這些延伸612A、613A、614A延伸至陣列的邊緣之外，並且被配置為連接於解碼電路(decoding circuitry)，以選擇陣列中的平面。這些延伸612A、613A、614A可以在複數個脊狀堆疊被定義之時同時地被圖案化，或在半導體材料與絕緣材料的交替層形成之前被圖案化。
【0118】
在一些實施例中，延伸612A、613A、614A形成一階梯結構，終止半導體材料串列612、613、614。這些延伸612A、613A、614A可以在複數個脊狀堆疊被定義之時同時地被圖案化。
【0119】
記憶體材料615的一層包括一多層電荷捕捉結構ONONONO，將導線625-1至625-n從詳述如上的半導體材料串列612至614分隔。
【0120】
電晶體(例如是電晶體650)係形成於延伸612A、613A、614A與導線625-1之間。並且，電晶體(例如是電晶體651)係形成於半導體材料串列的相對端，用於控制陣列的扇區(sector)之連結，成為共同源極線(未顯示)。在電晶體650、651中，半導體材料串列(例如是612)係作為元件的通道區域。閘極結構(例如是629、649)係在與導線625-1至625-n被定義的相同步驟的期間被圖案化。閘極選擇線(GSL)649可以沿著一列(row)導向，橫越過半導體材料串列的複數個脊狀堆疊。一矽化物層626可以沿著導線的頂表面形成，且位於閘極結構629、649之上。記憶體材料層615可以作為用於電晶體的閘極介電質。這些電晶體650、651係作為選擇閘極，耦接於解碼電路，用於選擇沿著陣列中的脊狀堆疊的區段與行。
【0121】
一可選擇的製造步驟包括形成硬罩幕601-1至601-n，位於複數個導線之上，硬罩幕648係位於閘極選擇線(GSL)649之上，且硬罩幕602與603係位於閘極結構629之上。硬罩幕可以使用相對厚的氮化矽層或其他可以阻擋離子摻雜製程(ion implantation process)的材料。在硬罩幕形成之後，可以施以一取決於實行之選擇的n型或p型摻雜物的摻雜(implant)600，以增加在半導體材料串列612至614、以及延伸612A至614A中的摻雜濃度，且因而降低沿著半導體材料串列之電流路徑的電阻。並且，摻雜物具有相對於主體半導體材料串列(bulk semiconductor material strip)的導電型(例如假使半導體材料串列摻雜係p型，則摻雜物係n型)，若有需要，可以沿著半導體材料串列形成摻雜的源極/汲極接合。藉由使用所控制的摻雜能量，可以使摻雜穿透至半導體材料串列612的底部，且穿透至各個於堆疊中之重疊的半導體材料串列。
【0122】
為了程式化一選擇的記憶胞，在此實施例中，被選擇的字元線可以被施予+20伏特的偏壓，未被選擇的字元線可以被設置於+10伏特，被選擇的位元線BL(1)、BL(2)、BL(3)可以設置於0伏特，未被選擇的位元線可以被設置於0伏特，被選擇的SSL線可以被設置於3.3伏特，且未被選擇SSL線與GSL線可以被設置於0伏特。為了讀取一被選擇的記憶胞，在此實施例中，被選擇的字元線可以用一讀取參考電壓(read reference voltage)被施加偏壓，未被選擇的字元線可以被設置於6伏特，被選擇的位元線可以被設置於1伏特，未被選擇的位元線可以被設置於0伏特，被選擇的SSL線可以被設置於3.3伏特，且未被選擇的SSL線可以被設置於0伏特。
【0123】
第30圖係一三維(3D)記憶體元件100的示意圖。記憶體元件100包括一記憶胞的反及閘(NAND)串列的陣列，且可以是一雙閘極垂直通道記憶體陣列(DGVC)。記憶體元件100包括一積體電路基板、與複數個藉由絕緣材料分開的導電串列堆疊，包括至少一導電串列(GSL)的底面、複數個導電串列(WLs)的中間面、與導電串列(SSLs)的頂面。第30圖的範例中顯示，一堆疊110包括導電串列(GSL)的一底面、複數個從WL0 分布至WLN-1 的導電串列(WLs)的中間面、與導電串列(SSLs)的一頂面，其中N可以是8、16、32、64等等。
【0124】
複數個位元線結構係配置為正交於複數個堆疊之上，並具有與複數個堆疊共型的表面，包括位於堆疊間半導體本體元件120以及位於堆疊之上連接於堆疊間半導體本體元件120之間的連接元件130。在此範例中的連接元件130包括一半導體(例如是多晶矽)，具有一相對高的摻雜濃度，使得連接元件130相較於堆疊間半導體本體元件120具有更高的導電性，堆疊間半導體本體元件120係被配置以提供用於堆疊中之記憶胞的通道區域。
【0125】
記憶體元件包括ONONONO結構，ONONONO結構位在堆疊中之複數個中間平面(WLs)的導電串列的側表面以及複數個位元線結構的堆疊間半導體本體元件120之間的交叉點180的表面區域。在所繪示的範例中，在交叉點180中的記憶胞係配置為垂直的雙閘極反及閘(NAND)串列，單一的堆疊間半導體本體元件之兩側上的導電串列作為雙閘極，並且可以被配合地操作，用來讀取、抹除、與程式化操作。
【0126】
參考導體(reference conductor)160係配置於導電串列之底面(GSL)以及積體電路基板(未顯示)之間。至少一參考線結構係正交地配置於複數個堆疊之上，包括堆疊間垂直導電元件140以及連接元件150。堆疊間垂直導電元件140係位在與參考導體160電性連接的堆疊之間。連接元件150係位在堆疊110之上，連接於堆疊間垂直導電元件140。堆疊間垂直導電元件140可能具有比堆疊間半導體本體元件120更高的導電性。
【0127】
記憶體元件包括串列選擇開關190與參考選擇開關170。串列選擇開關190係位在導電串列的頂面的介面區域。參考選擇開關170係位在導電串列的底面(GSL)的介面區域。電荷儲存結構的介電層可以作為在一些實施例中用於開關170、190的閘極介電層。
【0128】
記憶體元件包括一第一重疊圖案化導電層(未顯示)，連接於複數個位元線結構，包括耦接於感應線路的複數個總體位元線(global bit line)。記憶體元件亦包括一第二重疊圖案化導電層(未顯示)，可以被圖案化，並且可以是位在第一圖案化導體層之下或之上。第二重疊圖案化導電層係連接於至少一參考線結構，例如是藉由接觸於連接元件150。第二圖案化導體層可以將至少一參考線結構連接至一參考電壓源極、或連接至用於提供一參考電壓的電路。
【0129】
在第30圖中的範例顯示，位元線結構的連接元件130包括N摻雜的半導體材料。位元線結構的堆疊間半導體本體元件120包括輕度摻雜的半導體材料。在第30圖所示的範例中，參考導體160包括N摻雜的半導體材料，且至少一參考線結構的連接元件150包括N摻雜的半導體材料。至少一參考線結構的堆疊間垂直導電元件140亦包括N摻雜的半導體材料。在替代的實施方式中，可以使用一金屬或金屬化合物來取代摻雜的半導體。
【0130】
在一實施例中，為了降低參考導體160的電阻，記憶元件可以包括底閘極101，位在參考導體160附近。在讀取操作的期間，底閘極101可以藉由一合適的導通電壓(pass voltage)被開啟，導通電壓係施加於摻雜的井或基板中的井之下、或其他圖案化的導體結構之下，以增加參考導體160的導電性。
【0131】
第31圖係經改變的帶隙工程矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞的簡化示圖，以包括多個用以儲存電荷的氮化物層以及在多層穿隧結構中的氮化物層，以在管型雙閘極配置中形成一ONONONO結構。在實施例中，字元線係被氧化物3128、3129分隔為奇數字元線與偶數字元線。在實施例的水平橫截面中，在此範例中的氧化矽層3124的外表面係沿著一第一弧形邊緣3141接觸於偶數字元線3125，且沿著一第二弧形邊緣3142接觸於奇數字元線3126。一增加的第一與第二弧形邊緣3141、3142的曲度的平均半徑可以實質上地降低字元線與鄰近的半導體材料之間的電場增益，並顯著地改善元件的讀取與程式化干擾效能(program disturb performance)。
【0132】
獨立的雙閘極記憶體結構的實施例可以包括方形、矩形、圓形及/或其他形狀的橫截面，位於一或多個的字元線層。
【0133】
第32圖係經改變的帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞的簡化示圖，以包括多個用以儲存電荷的氮化物層以及在多層穿隧結構中的氮化物層，呈現「閘極環繞」的配置。
【0134】
第32圖中的記憶胞係相似於第31圖。然而，其字元線3225、3226係並未被氧化物分隔為奇數字元線與偶數字元線。
【0135】
請一併參閱申請號第14/284,306號之美國專利。本發明所述之多電荷儲存層記憶胞可以使用申請號第14/284,306號之美國專利的記憶元件。
【0136】
第33圖係如本發明所述之具有多層電荷儲存氮化物層與帶隙工程穿隧介電層之使用阻擋介電工程的帶隙工程矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞的積體電路簡化框圖。積體電路3310包括一記憶體陣列3312，使用如本文所述之阻擋介電工程的帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞來實行，位於半導體基板上。一字元線(或列(row))與阻擋選擇解碼器3314係耦接並電性通訊於複數個字元線3316並阻擋選擇線，且沿記憶體陣列3312中的列(row)進行配置。一位元線(行(column))解碼器與驅動器3318係耦接且電性通訊於複數個位元線3320，沿記憶體陣列3312中的行(column)進行配置，用於從記憶體陣列3312中的記憶胞讀取數據或寫入數據至記憶胞。位址(Address)係於匯流排3322上供應至字元線解碼器與驅動器3314，並供應至位元線解碼器3318。方塊3324中的感測放大器與資料輸入結構包括用於讀取、程式化與抹除模式的電流來源，並經由資料匯流排3326耦接於位元線解碼器3318。資料係經由資料輸入線(data-in line)3328從積體電路上3310上的輸入/輸出埠、或從其他積體電路3310內部與外部的資料來源供應至方塊3324中的資料輸入結構。在所示的實施例中，其他電路3330係包括積體電路3310，例如是提供一般用途處理器(general purpose processor)或是特定用途應用電路(special purpose application circuit)，或是提供系統晶片(system-on-a-chip)功能且受到記憶胞陣列所支援的整合模組。資料係經由資料輸出線3332從方塊3324中的感測放大器供應至積體電路3310上的輸入/輸出埠，或者供應至積體電路3310內部或外部的其他資料目的。
【0137】
陣列3312可以是一反極閘陣列、一極閘陣列(AND array)、或一反或陣列(NOR array)，取決於特定的用途。非常大的記憶體訊窗能夠支援每記憶胞儲存多位元，且因此多位元感測放大器可以包括於元件中。
【0138】
此範例中所採用的控制器，是使用偏壓配置狀態機(bia arrangement state machine)3334，來控制偏壓配置供應電壓與電流來源3336的施加，例如是用於字元線與位元線的讀取、程式化、抹除驗證、程式化驗證電壓或電流，並使用一存取控制程序(access control process)來控制字元線/源極線操作。控制器的施加係選自多偏壓配置中的其一。程式化偏壓配置係藉由從通道表面移動電子，通過包括第一穿隧氮化物層的多層穿隧結構至第一電荷儲存氮化物層來程式化數據。抹除偏壓配置係藉由從通道表面移動電洞至第一電荷儲存氮化物層來抹除數據，並使用儲存於第二電荷儲存氮化物層中的電子，來阻擋其他的電子移動進入第一電荷儲存氮化物層。
【0139】
控制器3334可以採用習知的特定用途邏輯電路。在另一實施例之中，控制器3334包括一般用途處理器，一般用途處理器可在同一積體電路中實施，且可執行電腦程式以控制元件操作。在又一實施例之中，控制器3334可以使用特定用途邏輯電路和一般用途的處理器之整合。
【0140】
第34圖及附件1係經改變的帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞示圖，以包括一三維垂直閘極陣列(例如是第29圖)的多個用以儲存電荷的氮化物層以及在多層穿隧結構中的氮化物層。
【0141】
O1/N1/O2/N2/O3/N3/O4之厚度為10埃/17埃/18埃/69埃/49埃/49埃/34埃。總體厚度係約24奈米。
【0142】
第35圖及附件2係經改變的帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞示圖，以包括一三維垂直閘極陣列(例如是第29圖)的多個用以儲存電荷的氮化物層以及在多層穿隧結構中的氮化物層，具有不同的層厚度。
【0143】
O1/N1/O2/N2/O3/N3/O4之厚度為10埃/16埃/18埃/57埃/52埃/30埃/34埃。總體厚度係約22奈米。
【0144】
第36圖係第34圖之記憶胞的臨界電壓對於程式化電壓之關係的曲線圖。記憶胞3612係以0.75的增階型脈衝程式化(ISPP)斜率被程式化。由於留存的記憶胞3602、3604、3606、3608、3610、3614、3616、3618、3620並未被選擇，在臨界電壓中並未變化，故呈現程式化抑制(Program inhibit)。通道電壓所啟動的程式化抑制(Program inhibit)係9伏特。
【0145】
第37圖係第34圖的記憶胞的臨界電壓對於抹除時間之關係的曲線圖。在第37圖中，記憶胞係在-18伏特的閘極電壓3710、-20伏特的閘極電壓3720、與-22伏特的閘極電壓3730下被抹除。在第37圖中，記憶胞顯示約12伏特的記憶訊窗，介於6伏特與-6伏特之間。抹除飽和隨著約-6伏特的深度抹除(deep erase)而發生。3DVG反及閘(NAND)抹除係藉由可限制通道電洞產生速率的閘極致汲極漏電流(gate induced drain leakage, GIDL)誘導抹除來受到減緩。
【0146】
第38圖係第34圖的記憶胞的臨界電壓訊窗對於記憶胞之位元數的曲線圖。
【0147】
圖中所示係用於棋盤式程式化(checkerboard programming)3810與抹除狀態3820的位元分布。棋盤式程式化記憶胞係在一抹除電壓分布(erase voltage distribution)3812與一程式化電壓分布(program voltage distribution)3811中。圖中亦顯示被抹除的位元3820。
【0148】
第39圖係第34圖之記憶胞的臨界電壓訊窗對於記憶胞數目之關係的曲線圖，顯示保持時間(retention time)。
【0149】
在初始分布(initial distribution)3910之後，位元數分布顯示在不同時間下的儲存係實質上相同，亦即，於10分鐘、300分鐘、600分鐘、960分鐘、1600分鐘、與2700分鐘下，在2.5伏特的程式化電壓下的一程式與抹除分布、以及儲存時間分布皆相同。
【0150】
第40圖係第6圖之記憶胞的一實施例之平帶電壓對於抹除電壓與程式化電壓關係的曲線圖。
【0151】
程式化與抹除操作係在經改變的矽-氧化物-氮化物-氧化物-矽(SONOS)記憶胞上進行，具有多電荷儲存氮化物層、p+多晶矽閘極、與厚度為約1奈米/1.5奈米/2奈米/5.5奈米/5.5奈米/4奈米/4奈米的O1/N1/O2/N2/O3/N3/O4。
【0152】
一具有200微秒程式化脈衝的增階型脈衝程式化(ISPP)程式化操作產生實驗曲線4020，斜率約0.9。一具有200微秒抹除脈衝的增階型脈衝抹除(ISPE)抹除操作產生實驗曲線4010。
【0153】
增階型脈衝程式化(ISPP)程式化操作與增階型脈衝抹除(ISPE)抹除操作皆來自抹除或程式化之前的初始狀態(fresh state)的記憶胞。
【0154】
第41圖係第6圖之記憶胞之一實施例的平帶電壓對於抹除時間關係之曲線圖。
【0155】
抹除操作係在經改變的一矽-氧化物-氮化物-氧化物-矽(SONOS)記憶胞上進行，具有多電荷儲存氮化物層、p+多晶矽閘極與厚度約1奈米/1.5奈米/2奈米/5.5奈米/5.5奈米/4奈米/4奈米的O1/N1/O2/N2/O3/N3/O4。在-18伏特的閘極電壓下的一抹除操作產生一實驗曲線4110。在-20伏特的閘極電壓下的一抹除操作產生一實驗曲線4120。在-22伏特的閘極電壓下的一抹除操作產生一實驗曲線4130。在-22伏特的閘極電壓下，小於-4伏特的平帶電壓係在1毫秒內到達。在平帶電壓(VFB ) ＜-5伏特之下觀察到抹除飽和。相較於不具有多電荷儲存氮化物層的先前技術，抹除飽和係受到大於3伏特的改善(下降)。
【0156】
第42圖係第6圖之記憶胞之一實施例的平帶電壓對於抹除時間之關係的曲線圖。
【0157】
抹除操作係在經改變的矽-氧化物-氮化物-氧化物-矽(SONOS)記憶胞上進行，具有多電荷儲存氮化物層、p+多晶矽閘極與厚度約1奈米/1.5奈米/2奈米/5.5奈米/5.5奈米/4奈米/4奈米的O1/N1/O2/N2/O3/N3/O4。在-18伏特的閘極電壓下的一抹除操作產生一實驗圖點4210以及一模擬曲線4240。在-20伏特的閘極電壓下的一抹除操作產生一實驗圖點4220以及一模擬曲線4250。在-22伏特的閘極電壓下的一抹除操作產生一實驗圖點4230以及模擬曲線4260。模擬係使用理論上的文側-克拉馬西-布里元(WKB)模式。
【0158】
第43圖係第6圖之記憶胞在用以儲存電荷之不同的氮化物層之捕捉電荷密度對於抹除時間之關係的曲線圖。
【0159】
這些曲線模擬N2中的捕捉電荷密度4310以及N3中的的捕捉電荷密度4320。在足夠長的抹除時間之後，N3開始捕捉電子，然而N2係藉由基板電洞注入連續地被抹除，電洞密度超過1E13/平方公分。在N3中被捕捉的電子密度超過5E12/平方公分之後，閘極注入係受到停止。雖然N3係在電洞被注入N2中時捕捉電子，由於N2係較接近通道並且對於臨界電壓偏移(threshold voltage shift)具有較大的加權因子(weighting factor)，使得臨界電壓係連續地降低。
【0160】
在第44與45圖中，閘極感測(gate-sensing)與通道感測(channel-sensing)技術係被應用於實驗性地量測被儲存的電荷分布。通道感測具有重度摻雜的p+型閘極以及輕度摻雜的p型井(p-well)。在下列方程式中，氮化物層N2與N3之個別的電荷密度QN2與QN3係被提取出(extracted)。
【0161】
【0162】
【0163】
【0164】
【0165】
第44圖係第6圖之記憶胞之一實施例之平帶電壓變化對於程式化時間之關係的實驗曲線圖。
【0166】
平帶電壓變化係對一記憶胞在程式化與抹除之前的初始狀態中以+20伏特的第一+FN程式化進行量測。曲線4410使用通道感測技術。曲線4420使用閘極感測技術。
【0167】
第45圖係第6圖之記憶胞之一實施例在用以儲存電荷的不同的氮化物層中之電荷密度對於程式化時間之關係的實驗曲線圖。
【0168】
曲線4510顯示對一記憶胞在程式化與抹除之前的初始狀態下，於N2中用+20伏特之第一+FN程式化的電荷密度QN2。曲線4520顯示對一記憶胞在程式化與抹除之前的初始狀態下，於N3中用+20伏特之第一+FN程式化的電荷密度QN3。
【0169】
+FN注入的電子係大部分地被儲存於N2中，且N3具有更少的被儲存的電子。N2具有優良的捕獲效率，且O3可以阻擋大部分從N2朝向N3的外穿隧。
【0170】
第46圖係第6圖之記憶胞之一實施例於第一程式化之後用於第一抹除的平帶電壓變化對於程式化時間之關係的實驗曲線圖。
【0171】
曲線4610顯示使用用於抹除的通道感測技術所量測的平帶電壓變化。曲線4620顯示使用用於抹除的閘極感測技術所量測的平帶電壓變化。
【0172】
由於N2與N3之不同的平帶電壓加權因子，通道感測與閘極感測技術具有非常不同的結果，取決於從通道的距離或者是從閘極的距離。
【0173】
第47圖係第6圖之記憶胞之一實施例於第一程式化之後以第一抹除在用以儲存電荷的不同的氮化物層中的電荷密度對於程式化時間之關係的實驗曲線圖。
【0174】
曲線4710顯示在用於第一抹除的N2中的電荷密度QN2。曲線4720顯示在用於第一抹除的N3中的電荷密度QN3。曲線4720顯示N3在較長的抹除時間下，捕捉電子的數量有所增加。曲線4710顯示N2係藉由電洞注入被抹除，且持續捕捉電洞，允許用於通道感測元件的深度抹除。
【0175】
第48圖係第6圖之記憶體之一實施例在第一抹除之後於第二程式化下平帶電壓變化對於程式化時間之關係的實驗曲線圖。
【0176】
曲線4810顯示使用用於抹除的通道感測技術所量測的平帶電壓變化。曲線4820顯示使用用於抹除的閘極感測技術所量測的平帶電壓變化。
【0177】
第49圖係第6圖之記憶體之一實施例在第一抹除之後於第二程式化下的用以儲存電荷之不同的氮化物層中電荷密度對於程式化時間之關係之實驗曲線圖。
【0178】
曲線4910顯示於第二程式化下N2中之電荷密度QN2。曲線4920顯示於第二程式化下N3中之電荷密度QN3。曲線4920顯示，在第二程式化+FN的期間，先前注入於N3中的電子(從抹除)係實質上地維持常數。曲線4910顯示，在第二程式化之下，被捕捉於N2中的電洞係與從基板注入的電子重組。
【0179】
第50圖係第6圖之記憶胞的記憶胞三維垂直閘極陣列之臨界電壓對於程式化電壓之關係的曲線圖。
【0180】
曲線5010顯示進行增階型脈衝程式化(ISPP)的記憶胞之臨界電壓。3DVG電晶體元件的增階型脈衝程式化(ISPP)斜率係約0.75，比理想值更小。此降低的增階型脈衝程式化(ISPP)斜率係來自小的三維電晶體中的邊緣電場效應(fringe field effect)，此邊緣電場效應調整穿隧氧化物與阻擋氧化物電場，改變FN穿隧增階型脈衝程式化(ISPP)表現。曲線5020顯示其他記憶胞在Z方向上並未進行程式化的干擾效應(disturb effect)。曲線5030顯示其他字元線之其他記憶胞並未進行程式化的干擾效應。
【0181】
第51圖及附件3係第6圖的記憶胞之狹縫頁面(split-page)三維垂直閘極陣列的示意圖。測試晶片包括一整塊的64字元線的記憶胞，以進行棋盤式(checkerboard, CKB)程式化。陣列包括64字元線5110，由G0標示至G63。鄰近於字元線5110，位於頂部的是偶數接地選擇線(ground select line)5160，且位於底部的是奇數接地選擇線5170。鄰近於接地選擇線，位於頂部的是共同源極線5140，且位於底部的是共同源極線5150。鄰近於共同源極線，位於頂部的是用於頁面1與3的串列選擇線結構(string select line structure)5180，且位於底部的是用於頁面0與2的串列選擇線結構5190。位於頂部的係位元線5120，且位於底部的係位元線5130。第52圖係第51圖的記憶胞陣列的單階記憶胞記憶窗(single-level cell memory window)的示意圖。
【0182】
記憶胞進行不同數量的程式化/抹除循環：1、2、10、50、與100。然而，對應於不同數量的程式化/抹除循環的軌跡(trace)係實質上相同。各個軌跡具有多重分布，包括一塊抹除分布(block erase distribution)5210、程式化干擾分布(program disturb distribution)5220、以及程式化分布5230。由於多氮化物層儲存電荷，塊抹除分布5210顯示深度的抹除臨界電壓分布。在塊抹除之後，塊抹除分布之被抹除的上邊界係低於-2伏特。即使程式化干擾分布5220一般係低於0伏特，仍允許大設計訊窗。
【0183】
第53圖係第51圖的記憶胞陣列之多階記憶胞記憶訊窗之示圖。
【0184】
記憶胞進行不同數量的程式化/抹除循環：開始/初始、1、2、10、20、50、100、200、500、與1000。然而，對應於不同數量的程式化/抹除循環軌跡係實質上相同，除了在分布5310之下的1個循環軌跡。各個軌跡具有多重分布，包括棋盤式抹除驗證分布(checkerboard erase verify distribution)5310、一程式化驗證1分布5320、一程式化分布5330、與一程式化驗證3分布5340。雖然使用多階記憶訊窗會比單階記憶胞訊窗受到更多干擾，多階記憶胞訊窗仍然是合適的。
【0185】
第54圖係第51圖之記憶胞陣列的程式化驗證分布之曲線圖。
【0186】
這些分布包括一隨機電報雜訊(Random Telegraph Noise, RTN)分布5410、一用於單一字元線的程式化驗證分布5420、以及用於一全塊(full block)的程式化驗證分布5430。箭頭5440源自於2伏特之定義的程式化驗證程度，並且交叉於這些分布的頂峰。
【0187】
單一字元線程式化驗證分布(single-WL PV distribution)5420係緊密的分布，且在感測電路中從被定義的程式化驗證程度具有一小偏移，表示一小且快速的初始電荷流失。分布的緊密程度係與隨機電報雜訊(RTN)分布5410一致。由於低洩漏的O4係接觸於閘極，此小的程式化驗證(PV)偏移意味著快速的初始電荷流失係被最小化。
【0188】
由於許多的干涉(interference)以及後退型樣效應(back-pattern effect)，全塊(full block)棋盤式程式化驗證分布5430係比單一字元線程式化驗證分布5420更寬。此向右的偏移係由於干涉所致，並非係由於電荷流失所造成。
【0189】
第55圖係程式化與抹除臨界電壓對於程式化與抹除循環數量的曲線圖。
【0190】
元件的程式化與抹除循環耐受度係在1次(shot)的程式化與抹除、或「啞巴模式(dumb-mode)」的環境之下決定。曲線5520係在進行+22伏特的注入(shot)達10微秒之後的程式化狀態。曲線5510係在進行-20伏特塊抹除達10毫秒之後的抹除狀態。用於程式化與抹除狀態的高循環次數下係觀察到降低的情形。抹除狀態5510具有比在高循環次數的程式化狀態5520更大強度的臨界電壓變化。
【0191】
第56圖係I-V特性(IV characteristic)之次臨界斜率(subthreshold slope)對於程式化與抹除循環數目之關係的曲線圖。
【0192】
曲線5620係程式化的狀態。曲線5610係抹除的狀態。由於介面捕捉的產生，次斜率係增加。
【0193】
第57圖係在不同數目的程式化與抹除循環下之程式化與抹除記憶體的I-V特性(IV characteristic)的曲線圖。
【0194】
在不同數目的程式化與抹除循環下的抹除狀態的曲線係匯集於5720。各別的抹除狀態曲線一般代表依箭頭朝向曲線圖中間的方向之較高數目的程式化與抹除循環。在不同數目的程式化與抹除循環下的程式化的狀態曲線係匯集於5710。類似地，各別的程式化狀態曲線一般代表依箭頭朝向曲線圖中間的方向之較高數目的程式化與抹除循環。汲極電流-閘極電壓曲線(IdVg curve)的匯集點並不相同，於抹除狀態下係5720，於程式化狀態下係5710。此匯集點的差異係解釋於關於第58圖之處。
【0195】
第58圖及附件4係經改變以包括多個用以儲存電荷的氮化物層的帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)記憶胞的電場的簡化示意圖。
【0196】
交替的矽與氧化物堆疊係藉由O1 5842、N1 5844、O2 5846、與多晶矽閘極5848所圍繞。圖中虛線的矩型係結合對應於一記憶胞的矽條5850。如圖所示，記憶胞係藉由儲存於N1 5844之兩側上的電子5830被程式化。這些所儲存的電子影響範圍從約10E10/立方公分至10E15/立方公分的電子密度輪廓(electron density profile)。在鄰近於所捕捉的電子的矽條5850的側邊5810與5812上之電子密度係約10E10/立方公分。在遠離於所捕捉的電子的矽條5850的頂部5822與底部5824上之電子密度係約10E15/立方公分。其他的矽條5850具有位於中間值的電子密度。
【0197】
由於邊緣電場效應，在PGM狀態下的逆向電子(Inversion electron)係易於在靠近側壁處被啟動。次臨界電流係在程式化的狀態下朝向側壁移動。此情況導致在Si/O1介面的介面缺陷密度(Dit)之較低的靈敏度，以及在程式化/抹除循環(P/E cycling)有所增加之後的程式化狀態之較小的臨界電壓變化。
【0198】
因此，耐受度降低並不是由於雙捕捉層所致，而是從O1/Si介面狀態所產生。耐受度係藉由強化O1後壓力抗擾性(post-stress immunity)所改善。
【0199】
第59圖顯示受到溫度壓力之後的記憶胞之平帶電壓保持結果。
【0200】
進行高溫的150℃熱處理。在長期的熱處理之後，較高的程式化與深度抹除的狀態具有明顯的電荷流失。對於中等程度狀態而言，儲存仍屬優異。
【0201】
第60至61圖顯示在溫度壓力之後的記憶胞的電荷密度保持結果。第60圖顯示在N2中被捕捉電子區域密度。第61圖顯示在N3中的被捕捉的電子區域密度。閘極感測與通道感測(GSCS)的分析指出，在N3中的電荷係穩定。阻擋氧化物O3與O4可以維持電荷保存，並防止N2與N3之間的電荷混合。
【0202】
第62圖顯示在溫度壓力之後的記憶胞的記憶訊窗保持結果。
【0203】
圖中顯示棋盤式程式化(CKB program)6210之一測試晶片於25℃1000分鐘之熱處理的保持情況曲線6220、以及85℃1000分鐘之熱處理的保持情況。曲線6230電荷流失係一般地為群組表現，使得曲線重疊並分開為多重分布6240、6250、6260、與6270，並沒有尾端分布(tail distributions)。
【0204】
第63圖顯示記憶胞在85℃、25℃之不同的溫度下的電荷流失速率。
【0205】
曲線6310係用於一3伏特之低界限的程式驗證位準(lower bound program verify level)。曲線6320係用於一3伏特之上界限的程式驗證位準(upper bound program verify level)。曲線6330係用於一2伏特低界限的程式驗證位準。曲線6340係用於一2伏特上界限的程式驗證位準。
【0206】
低於85℃下的電荷流失速率係低於30毫伏/十進數(mV/decade)，在長期的儲存之後提供足夠的感測訊窗，但在較高的熱處理溫度之下，電荷流失速率係顯著地增加。在較高的溫度下，電荷流失速率係顯著地增加，且並未遵循簡單阿瑞尼士式模式(simple Arrhenius model)。
【0207】
第64圖顯示不同的閘極摻雜或功函數(work function)與O2厚度下的抹除操作。
【0208】
曲線6410係-20伏特抹除、P+閘極、與20埃的O2厚度。曲線6420係-20伏特抹除、N+閘極、與20埃的O2厚度。曲線6430係-21伏特抹除、P+閘極、與30埃的O2厚度。
【0209】
從P+閘極至N+閘極之多閘極的變化並不會影響抹除飽和。閘極注入係藉由在N3中被捕捉的電子來受到阻止，並非是高功函數閘極(high work function gate)所致。因此，多閘極摻雜變化或甚至是閘極之非常規尖角(irregular sharp corner)(產生較高的閘極注入)在抹除訊窗中係可承受的。
【0210】
爲了改善帶隙工程-矽-氧化物-氮化物-氧化物-矽(BE-SONOS)的儲存，較厚(大於30埃)的O2在較低的熱處理溫度下可有效地阻止電荷流失。較厚的O2進一步最小化低電場漏電流(low-field leakage current)，並防止來自N2的電荷釋放(de-trapping)。另一方面，由於在高抹除電場下，帶偏移效應遮檔(screens out)大部分的O2穿隧阻障，較厚的O2並不會降低抹除訊窗。不同的實施例解決了抹除與儲存之間的交替(trade-off)問題。薄的O1與N1在抹除期間係有助於電洞注入，而厚的O2維持在N2中的電荷儲存。
【0211】
第65圖顯示讀取干擾測試(read disturb test)。
【0212】
曲線6510係在一整塊(full block)之後進行棋盤式程式化。曲線6520係在一整塊(full block)之後進行1M讀取干擾。2條曲線顯示相似的表現，並具有分布6530與6540。一最佳化的讀取波形可避免熱載體注入。在1M整塊(full block)讀取壓力之後，一小的讀取干擾係顯著。由於扁平的佈局(flat topology)並沒有來自曲線的電場增益效應(field enhancement effect)，可獲得高讀取耐受抗干擾性(read endurance immunity)，以承受1M讀取壓力。元件係相當快速地對抗閘極壓力。
【0213】
第66圖及附件5顯示一垂直通道之實施例的示意圖。可以在最小的設計尺規4F2記憶胞尺寸下執行扁平(flat)與平面佈局(planar topology)，以最大化三維反及閘快閃(3D NAND Flash)的記憶體密度。
【0214】
綜上所述，雖然本發明已以較佳實施例詳細地揭露如上，然其僅用於說明這些範例，並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧通道
10a‧‧‧表面
11‧‧‧源極
12‧‧‧汲極
13、14、15‧‧‧穿隧層
16、19‧‧‧電荷儲存層
17、20‧‧‧阻擋層
18‧‧‧閘極

Claims (20)

  1. 【第1項】
    一種記憶體，包括一記憶胞陣列，該記憶胞陣列中的各個記憶胞包括:
    一閘極；
    一通道材料，具有一通道表面；
    一介電堆疊，位於該閘極與該通道表面之間，該介電堆疊包括：
    一多層穿隧結構，位於該通道表面上，該多層穿隧結構包括至少一第一穿隧介電層，該第一穿隧介電層具有一穿隧價帶邊緣(tunneling valence band edge)；
    一第一電荷儲存介電層，位於該多層穿隧結構上；
    一第一阻擋介電層，位於該第一電荷儲存介電層上；
    一第二電荷儲存介電層，位於該第一阻擋介電層上；
    一第二阻擋介電層，位於該第二電荷儲存介電層上；以及
    一控制電路，施加一偏壓配置，該偏壓配置選自複數個偏壓配置中，該些偏壓配置包括：
    一程式化偏壓配置，該程式化偏壓配置係藉由移動複數個電子來程式化資料，該些電子係從該通道表面經過該多層穿隧結構移動至該第一電荷儲存介電層，該多層穿隧結構包括該第一穿隧介電層；以及
    一抹除偏壓配置，該抹除偏壓配置係藉由移動複數個電洞來抹除資料，該些電洞係從該通道表面移動至該第一電荷儲存介電層。
  2. 【第2項】
    如申請專利範圍第1項所述之記憶體，其中該記憶體對於該控制電路的反應並不是進行抹除飽和，該控制電路以一強度範圍在20至24伏特之中的閘極電壓施加該抹除偏壓配置於具有程式化的資料的該記憶體。
  3. 【第3項】
    如申請專利範圍第1項所述之記憶體，其中該第一電荷儲存介電層具有一大於該第二電荷儲存介電層的厚度。
  4. 【第4項】
    如申請專利範圍第1項所述之記憶體，其中該閘極包括多晶矽。
  5. 【第5項】
    如申請專利範圍第1項所述之記憶體，其中該閘極包括n型摻雜的多晶矽。
  6. 【第6項】
    如申請專利範圍第1項所述之記憶體，其中該閘極包括p型摻雜的多晶矽。
  7. 【第7項】
    如申請專利範圍第1項所述之記憶體，
    其中位於該通道表面上的該多層穿隧結構包括：
    一第一穿隧氧化物層；
    該第一穿隧介電層，包括一第一穿隧氮化物層，該第一穿隧氮化物層位於該第一穿隧氧化物層上；以及
    一第二穿遂氧化物層，位於該第一穿隧氮化物層上；
    且其中：
    該第一電荷儲存介電層包括一第一電荷儲存氮化物層，該第一電荷儲存氮化物層位於該多層穿隧結構上；
    該第一阻擋介電層包括一第一阻擋氧化物層，該第一阻擋氧化物層位於該第一電荷儲存氮化物層上；
    該第二電荷儲存介電層包括一第二電荷儲存氮化物層，該第二電荷儲存氮化物層位於該第一阻擋介電層上；且
    該第二阻擋介電層包括一第二阻擋氧化物層，該第二阻擋氧化物層位於該第二電荷儲存氮化物層上。
  8. 【第8項】
    如申請專利範圍第7項所述之記憶體，
    其中該抹除偏壓配置係藉由該控制電路施加，該抹除偏壓配置增加該第二電荷儲存氮化物層中的電子密度。
  9. 【第9項】
    如申請專利範圍第7項所述之記憶體，
    其中該第一穿隧氮化物層具有一20埃(angstrom)或更小的厚度。
  10. 【第10項】
    如申請專利範圍第7項所述之記憶體，
    其中該第二電荷儲存氮化物層具有一至少35埃的厚度。
  11. 【第11項】
    如申請專利範圍第7項所述之記憶體，
    其中該第一電荷儲存氮化物層具有在一第一範圍中的厚度，該第一範圍係至少50埃，且該第二電荷儲存氮化物層具有在一第二範圍中的厚度，該第二範圍係35至50埃。
  12. 【第12項】
    如申請專利範圍第7項所述之記憶體，
    其中該記憶體除了該第一穿隧氮化物層、該第一電荷儲存氮化物層、與該第二電荷儲存氮化物層之外，不包括氮化物層。
  13. 【第13項】
    一種記憶體，包括一記憶胞陣列，該記憶胞陣列中的各個記憶胞包括:
    一閘極；
    一通道材料，具有一通道表面與一通道價帶邊緣；
    一介電堆疊，位於該閘極與該通道表面之間，該介電堆疊包括：
    一多層穿隧結構，位於該通道表面上，該多層穿隧結構包括至少一第一穿隧介電層，該第一穿隧介電層具有一穿隧價帶邊緣；
    一第一電荷儲存介電層，位於該多層穿隧結構上；
    一第一阻擋介電層，位於該第一電荷儲存介電層上；
    一第二電荷儲存介電層，位於該第一阻擋介電層上；
    一第二阻擋介電層，位於該第二電荷儲存介電層上；以及
    一控制電路，施加一偏壓配置，該偏壓配置選自複數個偏壓配置中，該些偏壓配置包括：
    一抹除偏壓配置，該第一穿遂介電層的至少部分的該穿隧價帶邊緣相較於位在該通道表面的該通道價帶邊緣具有更大的能帶能階(band energy)，
    其中在未施加偏壓於該記憶體的情況下，該第一穿遂介電層的該穿遂價帶邊緣具有相較於位在該通道表面的該通道價帶邊緣更低的能帶能階。
  14. 【第14項】
    如申請專利範圍第13項所述之記憶體，
    其中該控制電路施加該抹除偏壓配置，造成在該第二電荷儲存介電層中的電子密度增加。
  15. 【第15項】
    如申請專利範圍第13項所述之記憶體，
    其中該記憶體對於該控制電路的反應並不是進行抹除飽和，該控制電路以一強度範圍在20至24伏特之中的閘極電壓施加該抹除偏壓配置於具有程式化的資料的該記憶體。
  16. 【第16項】
    如申請專利範圍第13項所述之記憶體，其中該第一電荷儲存介電層具有一大於該第二電荷儲存介電層的厚度。
  17. 【第17項】
    如申請專利範圍第13項所述之記憶體，其中該閘極包括多晶矽。
  18. 【第18項】
    如申請專利範圍第13項所述之記憶體，其中該閘極包括n型摻雜的多晶矽。
  19. 【第19項】
    如申請專利範圍第13項所述之記憶體，其中該閘極包括p型摻雜的多晶矽。
  20. 【第20項】
    一種記憶體，包括一記憶胞陣列，該記憶胞陣列中的各個記憶胞包括:
    一閘極；
    一通道材料，具有一通道表面；
    一介電堆疊，位於該閘極與該通道表面之間，該介電堆疊包括：
    一多層穿隧結構，位於該通道表面上，該多層穿隧結構包括至少一第一穿隧介電層，該第一穿隧介電層具有一穿隧價帶邊緣；
    一第一電荷儲存介電層，位於該多層穿隧結構上；
    一第一阻擋介電層，位於該第一電荷儲存介電層上；
    一第二電荷儲存介電層，位於該第一阻擋介電層上；以及
    一第二阻擋介電層，位於該第二電荷儲存介電層上。
TW103132477A 2014-06-19 2014-09-19 具有多個用以儲存電荷之電荷儲存層的帶隙工程記憶體 TWI566336B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/309,622 US9391084B2 (en) 2014-06-19 2014-06-19 Bandgap-engineered memory with multiple charge trapping layers storing charge

Publications (2)

Publication Number Publication Date
TW201601258A true TW201601258A (zh) 2016-01-01
TWI566336B TWI566336B (zh) 2017-01-11

Family

ID=54870359

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103132477A TWI566336B (zh) 2014-06-19 2014-09-19 具有多個用以儲存電荷之電荷儲存層的帶隙工程記憶體

Country Status (3)

Country Link
US (1) US9391084B2 (zh)
CN (1) CN105226062B (zh)
TW (1) TWI566336B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI759769B (zh) * 2019-12-30 2022-04-01 台灣積體電路製造股份有限公司 記憶體裝置之半導體結構及其形成方法
TWI767512B (zh) * 2020-01-22 2022-06-11 美商森恩萊斯記憶體公司 薄膜儲存電晶體中冷電子抹除
TWI882282B (zh) * 2022-01-27 2025-05-01 力旺電子股份有限公司 電荷捕捉式非揮發性記憶體的記憶胞
TWI882700B (zh) * 2023-03-20 2025-05-01 力旺電子股份有限公司 電荷捕捉式非揮發性記憶體的儲存電晶體
TWI897475B (zh) * 2017-08-11 2025-09-11 美商美光科技公司 具有電荷捕獲結構之設備、記憶體裝置及製造電荷捕捉結構之方法

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437605B2 (en) 2012-12-24 2016-09-06 Macronix International Co., Ltd. 3D NAND array architecture
US9679849B1 (en) 2014-01-17 2017-06-13 Macronix International Co., Ltd. 3D NAND array with sides having undulating shapes
US9373632B2 (en) 2014-01-17 2016-06-21 Macronix International Co., Ltd. Twisted array design for high speed vertical channel 3D NAND memory
US10236115B2 (en) * 2014-06-16 2019-03-19 Stmicroelectronics S.R.L. Integrated transformer
US9362302B1 (en) * 2015-01-28 2016-06-07 Macronix International Co., Ltd. Source line formation in 3D vertical channel and memory
US20160268500A1 (en) * 2015-03-09 2016-09-15 Kabushiki Kaisha Toshiba Resistance change memory
US9401371B1 (en) 2015-09-24 2016-07-26 Macronix International Co., Ltd. Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US10269822B2 (en) * 2015-12-29 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method to fabricate uniform tunneling dielectric of embedded flash memory cell
JP6876500B2 (ja) * 2017-04-19 2021-05-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10043819B1 (en) 2017-05-17 2018-08-07 Macronix International Co., Ltd. Method for manufacturing 3D NAND memory using gate replacement, and resulting structures
US20190013387A1 (en) * 2017-07-05 2019-01-10 Micron Technology, Inc. Memory cell structures
US10153381B1 (en) * 2017-07-05 2018-12-11 Micron Technology, Inc. Memory cells having an access gate and a control gate and dielectric stacks above and below the access gate
CN109841631A (zh) * 2017-11-29 2019-06-04 旺宏电子股份有限公司 存储元件及其制造方法
US10957392B2 (en) 2018-01-17 2021-03-23 Macronix International Co., Ltd. 2D and 3D sum-of-products array for neuromorphic computing system
US11138497B2 (en) 2018-07-17 2021-10-05 Macronix International Co., Ltd In-memory computing devices for neural networks
US10720444B2 (en) 2018-08-20 2020-07-21 Sandisk Technologies Llc Three-dimensional flat memory device including a dual dipole blocking dielectric layer and methods of making the same
JP2020043285A (ja) 2018-09-13 2020-03-19 キオクシア株式会社 半導体装置およびその製造方法
CN109148468A (zh) * 2018-09-26 2019-01-04 长江存储科技有限责任公司 一种3d nand存储器
US10629608B2 (en) 2018-09-26 2020-04-21 Macronix International Co., Ltd. 3D vertical channel tri-gate NAND memory with tilted hemi-cylindrical structure
US11636325B2 (en) 2018-10-24 2023-04-25 Macronix International Co., Ltd. In-memory data pooling for machine learning
US11562229B2 (en) 2018-11-30 2023-01-24 Macronix International Co., Ltd. Convolution accelerator using in-memory computation
US11934480B2 (en) 2018-12-18 2024-03-19 Macronix International Co., Ltd. NAND block architecture for in-memory multiply-and-accumulate operations
US11119674B2 (en) 2019-02-19 2021-09-14 Macronix International Co., Ltd. Memory devices and methods for operating the same
JP7189814B2 (ja) 2019-03-18 2022-12-14 キオクシア株式会社 半導体記憶装置
US11132176B2 (en) 2019-03-20 2021-09-28 Macronix International Co., Ltd. Non-volatile computing method in flash memory
US11037947B2 (en) 2019-04-15 2021-06-15 Macronix International Co., Ltd. Array of pillars located in a uniform pattern
WO2021127218A1 (en) 2019-12-19 2021-06-24 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor
US12256547B2 (en) 2020-01-22 2025-03-18 Sunrise Memory Corporation Silicon oxide nitride tunnel dielectric for a storage transistor in a 3-dimensional NOR memory string array
US11675500B2 (en) 2020-02-07 2023-06-13 Sunrise Memory Corporation High capacity memory circuit with low effective latency
US11437393B2 (en) * 2020-05-28 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, memory array and method of forming the same
WO2021248072A1 (en) * 2020-06-04 2021-12-09 Cerium Laboratories Llc System and method for forming radiation hardened circuitry
WO2022108848A1 (en) 2020-11-17 2022-05-27 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
US20220336487A1 (en) * 2021-04-19 2022-10-20 Micron Technology, Inc. Electronic devices comprising blocks with different memory cells, and related methods and systems
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列
US12299597B2 (en) 2021-08-27 2025-05-13 Macronix International Co., Ltd. Reconfigurable AI system
US12402319B2 (en) 2021-09-14 2025-08-26 Sunrise Memory Corporation Three-dimensional memory string array of thin-film ferroelectric transistors formed with an oxide semiconductor channel
CN114927527B (zh) * 2022-07-20 2022-11-04 合肥晶合集成电路股份有限公司 闪存器件、存储单元及其制造方法
US12536404B2 (en) 2023-02-22 2026-01-27 Macronix International Co., Ltd. Data optimization for high bandwidth (HBW) NVM AI inference system
US12321603B2 (en) 2023-02-22 2025-06-03 Macronix International Co., Ltd. High bandwidth non-volatile memory for AI inference system
US20240370715A1 (en) * 2023-05-04 2024-11-07 Macronix International Co., Ltd. 3D Hybrid Bonding 3D Memory Devices with NPU/CPU for AI Inference Application
US12417170B2 (en) 2023-05-10 2025-09-16 Macronix International Co., Ltd. Computing system and method of operation thereof

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582795A (ja) 1991-08-22 1993-04-02 Rohm Co Ltd 半導体記憶装置
US5844270A (en) 1996-05-17 1998-12-01 Samsung Electronics Co., Ltd. Flash memory device and manufacturing method therefor
JP2000515327A (ja) 1996-08-01 2000-11-14 シーメンス アクチエンゲゼルシヤフト メモリセル装置の作動方法
US6040995A (en) 1996-08-01 2000-03-21 Siemens Aktiengesellschaft Method of operating a storage cell arrangement
US5981404A (en) 1996-11-22 1999-11-09 United Microelectronics Corp. Multilayer ONO structure
JPH10247692A (ja) 1997-03-04 1998-09-14 Sony Corp 不揮発性記憶素子
JPH118325A (ja) 1997-04-25 1999-01-12 Nippon Steel Corp 不揮発性半導体記憶装置、その製造方法、その書き込み方法、その読み出し方法、記録媒体並びに半導体記憶装置
US6469343B1 (en) 1998-04-02 2002-10-22 Nippon Steel Corporation Multi-level type nonvolatile semiconductor memory device
JPH1140682A (ja) 1997-07-18 1999-02-12 Sony Corp 不揮発性半導体記憶装置及びその製造方法
JP4441993B2 (ja) 2000-06-23 2010-03-31 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
US6445030B1 (en) 2001-01-30 2002-09-03 Advanced Micro Devices, Inc. Flash memory erase speed by fluorine implant or fluorination
JP2002280465A (ja) 2001-03-19 2002-09-27 Sony Corp 不揮発性半導体記憶装置およびその製造方法
JP4198903B2 (ja) 2001-08-31 2008-12-17 株式会社東芝 半導体記憶装置
US6839278B1 (en) 2002-02-07 2005-01-04 Aplus Flash Technology, Inc. Highly-integrated flash memory and mask ROM array architecture
US20030232507A1 (en) 2002-06-12 2003-12-18 Macronix International Co., Ltd. Method for fabricating a semiconductor device having an ONO film
US6912163B2 (en) 2003-01-14 2005-06-28 Fasl, Llc Memory device having high work function gate and method of erasing same
JP4040534B2 (ja) 2003-06-04 2008-01-30 株式会社東芝 半導体記憶装置
KR100663345B1 (ko) 2004-01-27 2007-01-02 삼성전자주식회사 공통의 드레인 라인들을 구비하는 비휘발성 메모리 셀 어레이
US7164603B2 (en) 2004-04-26 2007-01-16 Yen-Hao Shih Operation scheme with high work function gate and charge balancing for charge trapping non-volatile memory
US7075828B2 (en) 2004-04-26 2006-07-11 Macronix International Co., Intl. Operation scheme with charge balancing erase for charge trapping non-volatile memory
US8264028B2 (en) 2005-01-03 2012-09-11 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US20060198189A1 (en) 2005-01-03 2006-09-07 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7612403B2 (en) 2005-05-17 2009-11-03 Micron Technology, Inc. Low power non-volatile memory and gate stack
US7636257B2 (en) 2005-06-10 2009-12-22 Macronix International Co., Ltd. Methods of operating p-channel non-volatile memory devices
KR100680455B1 (ko) 2005-06-30 2007-02-08 주식회사 하이닉스반도체 Ｎａｎｄ형 플래쉬 메모리 소자, 그 제조 방법 및 그 구동방법
JP2008052808A (ja) 2006-08-24 2008-03-06 Toshiba Corp 不揮発性半導体記憶装置及びそのデータの読出方法並びにメモリカード
US7675783B2 (en) 2007-02-27 2010-03-09 Samsung Electronics Co., Ltd. Nonvolatile memory device and driving method thereof
US8643124B2 (en) * 2007-05-25 2014-02-04 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US20090050953A1 (en) * 2007-08-22 2009-02-26 Macronix International Co., Ltd. Non-volatile memory device and method for manufacturing the same
US7816727B2 (en) 2007-08-27 2010-10-19 Macronix International Co., Ltd. High-κ capped blocking dielectric bandgap engineered SONOS and MONOS
JP2009193631A (ja) 2008-02-14 2009-08-27 Toshiba Corp 不揮発性半導体記憶装置
KR101027350B1 (ko) * 2008-04-30 2011-04-11 주식회사 하이닉스반도체 다층의 블록킹막을 구비하는 비휘발성메모리장치 및 그제조 방법
US7995388B1 (en) 2008-08-05 2011-08-09 Anobit Technologies Ltd. Data storage using modified voltages
US8861273B2 (en) * 2009-04-21 2014-10-14 Macronix International Co., Ltd. Bandgap engineered charge trapping memory in two-transistor nor architecture
US8169835B2 (en) 2009-09-28 2012-05-01 Macronix International Co., Ltd. Charge trapping memory cell having bandgap engineered tunneling structure with oxynitride isolation layer
US8149624B1 (en) 2010-09-09 2012-04-03 Macronix International Co., Ltd. Method and apparatus for reducing read disturb in memory
US8772059B2 (en) * 2011-05-13 2014-07-08 Cypress Semiconductor Corporation Inline method to monitor ONO stack quality

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI897475B (zh) * 2017-08-11 2025-09-11 美商美光科技公司 具有電荷捕獲結構之設備、記憶體裝置及製造電荷捕捉結構之方法
TWI759769B (zh) * 2019-12-30 2022-04-01 台灣積體電路製造股份有限公司 記憶體裝置之半導體結構及其形成方法
US11588031B2 (en) 2019-12-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure for memory device and method for forming the same
TWI767512B (zh) * 2020-01-22 2022-06-11 美商森恩萊斯記憶體公司 薄膜儲存電晶體中冷電子抹除
TWI882282B (zh) * 2022-01-27 2025-05-01 力旺電子股份有限公司 電荷捕捉式非揮發性記憶體的記憶胞
TWI882700B (zh) * 2023-03-20 2025-05-01 力旺電子股份有限公司 電荷捕捉式非揮發性記憶體的儲存電晶體

Also Published As

Publication number Publication date
CN105226062B (zh) 2018-03-20
US20150371998A1 (en) 2015-12-24
TWI566336B (zh) 2017-01-11
CN105226062A (zh) 2016-01-06
US9391084B2 (en) 2016-07-12

Similar Documents

Publication Publication Date Title
TWI566336B (zh) 具有多個用以儲存電荷之電荷儲存層的帶隙工程記憶體
EP3262690B1 (en) Memory cell with high-k charge trapping layer
EP1918984B1 (en) Charge-trapping device with cylindrical channel and method of manufacturing thereof
TWI415269B (zh) 高介電常數上蓋阻障介電層之能隙工程矽－氧化矽－氮化矽－氧化矽－矽與金屬－氧化矽－氮化矽－氧化矽－矽裝置
US7737488B2 (en) Blocking dielectric engineered charge trapping memory cell with high speed erase
JP5466421B2 (ja) ポリ間電荷トラップ構造体を有する浮遊ゲートメモリ素子
US7948799B2 (en) Structure and method of sub-gate NAND memory with bandgap engineered SONOS devices
US9406387B2 (en) Charge redistribution during erase in charge trapping memory
CN101604706B (zh) 集成电路存储单元及非易失性存储单元
EP3262689B1 (en) Method of forming memory cell with high-k charge trapping layer
US7701769B2 (en) Method and apparatus for programming nonvolatile memory
US7471568B2 (en) Multi-level cell memory structures with enlarged second bit operation window
JP2009049368A (ja) 高速消去式電荷捕捉メモリーセル
JP5238208B2 (ja) 不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置
US8975687B2 (en) Nonvolatile memory array with continuous charge storage dielectric stack
KR20160009299A (ko) 전하를 저장하는 다중 전하 트래핑막들을 갖는 밴드갭 조절된 메모리
CN106158019B (zh) 非易失性存储单元及其控制方法
JP2016018805A (ja) 電荷を蓄積する複数の電荷トラップ層を備えたバンドギャップエンジニアドメモリ
EP2026384A2 (en) Charge trapping memory cell with high speed erase