CN111602216A - 薄层电容器及薄层电容器的制造方法 - Google Patents

Abstract

就半导体装置的MIM电容器或MIS电容器而言，在作为电容器的结构要素的上部电极(1)和下部电极(2)之间，作为总膜厚小于100nm的薄层而构成包含非晶质高介电常数绝缘膜(6、6a、6b)、多个SiO₂等的非晶质高耐压膜(3、3a、3c)、非晶质高介电常数缓冲膜(5、5a、5b)的电介质层，并且由于该薄层的高可靠化和半导体装置内的占有面积的缩小，因此使所述非晶质高介电常数绝缘膜(6、6a、6b)的特性为泄漏电流大且耐压低。

Description

薄层电容器及薄层电容器的制造方法

技术领域

本发明涉及能够实现半导体装置的构成元件即MIM电容器或MIS电容器的高可靠化和缩小在半导体装置内的占有面积的薄层电容器、及薄层电容器的制造方法。

背景技术

图10示出半导体装置、或作为其构成元件的MIM(Metal Insulator Metal)电容器的现有构造的一个例子的剖视图(例如参照专利文献1)。MIM电容器例如为MMIC(MicrowaveMonolithic IC)等半导体装置的构成元件，但通常其占有面积(与半导体基板相对的面的面积)大，占半导体装置整体的20～30％。因此，该MIM电容器的占有面积大成为缩小半导体装置整体的面积时的妨碍因素。即，缩小该MIM电容器的占有面积大幅地有利于削减制造成本，因此在半导体装置内有效地利用MIM电容器所使用的面积成为重要的课题。

专利文献1：日本特开平11-150246号公报

专利文献2：日本特开2007-287856号公报

专利文献3：日本特开2011-199062号公报

专利文献4：日本特开平6-77402号公报

发明内容

为了使MIM电容器的面积(与半导体基板表面相对的面)缩小，有效的方式是使电介质层薄层化，提高每单位面积的静电电容。例如，如果将电介质层的膜厚设为1/2则静电电容变为2倍，因此能够将MIM电容器的面积设为1/2。

通常，作为电介质，使用耐压高，容易制造出能够得到所需的可靠性的电容器的氮化硅(也称为硅氮化物。以下相同)、氧化硅(也称为硅氧化物。以下相同)。但是，如果将氮化硅、氧化硅的膜厚薄层化至小于100nm，则MIM电容器的可靠性(平均故障时间MTTF)急剧恶化，因此存在无法应用这样的问题。

就现有的薄层电容器而言，通过用于求出平均故障时间MTTF(以下简写为MTTF(Mean Time To Failure)的TDDB(Time Dependent Dielectric Breakdown；介质层时变击穿)试验中的长时间的电压施加，如图10中箭头所示(箭头的长度表示发展出的缺陷的大小)，从上部电极或下部电极任意一者侧，通常在各自的界面产生的缺陷容易贯穿电介质层30，因此在短时间内击穿而导致故障。

本发明的目的在于提供消除这些问题的薄层电容器、及薄层电容器的制造方法。

本发明涉及的薄层电容器为半导体装置中的薄层电容器，该薄层电容器在上部电极和下部电极之间配置有层叠了多个不同电气特性的电介质膜的电介质层，

所述电介质层具有：

中央部电介质层，其配置于中央部分，具有非晶质高介电常数绝缘膜和非晶质高耐压膜，该非晶质高介电常数绝缘膜为具有比氮化硅所具有的介电常数高的介电常数的电介质膜，该非晶质高耐压膜为夹着该非晶质高介电常数绝缘膜的电介质膜且具有大于或等于8MV/cm的耐压；以及

非晶质高介电常数缓冲膜，其配置于所述中央部电介质层的外侧，与所述上部电极及所述下部电极的任意1者或两者接触，为具有比氮化硅所具有的介电常数高的介电常数的电介质膜。

发明的效果

通过在SiO₂等的高耐压层之间插入非晶质高介电常数绝缘膜，从而能够对缺陷的贯穿进行抑制，由此实现实用级别的MTTF(1E

+06hr，即大于或等于100万小时)。

附图说明

图1是本发明的实施方式1涉及的薄层电容器的剖视图。

图2是用于说明本发明的实施方式1涉及的薄层电容器的制造方法的图。

图3是本发明的实施方式2涉及的薄层电容器的剖视图。

图4是本发明的实施方式3涉及的薄层电容器的剖视图。

图5是本发明的实施方式4涉及的薄层电容器的剖视图。

图6是本发明的实施方式5涉及的薄层电容器的剖视图。

图7是本发明的实施方式6涉及的薄层电容器的剖视图。

图8是本发明的实施方式7涉及的薄层电容器的剖视图。

图9是通过表来表示本发明的实施方式1、4～7涉及的薄层电容器的MTTF的测定值的图。

图10是用于说明本发明的课题的图。

具体实施方式

实施方式1.

图1示出本发明的实施方式1涉及的薄层电容器的剖视图。该薄层电容器为在上部电极1和下部电极2之间夹着电介质层的构造的MIM电容器的一个例子。具体而言，构成为非晶质高介电常数绝缘膜与上部电极1及下部电极2的每一者接触。这是因为，在设为非晶质高耐压膜3与上部电极1、或下部电极2直接接触的结构的情况下，在与电极表面的微小的凹凸(也可以换称为表面粗糙度)部分相当的电极表面和电介质层的界面4发生电场集中，由此产生缺陷，击穿容易在非晶质高耐压膜3中发展，因此通过设为非晶质高耐压膜3不与上部电极1或下部电极2直接接触的结构，使耐击穿的非晶质高介电常数绝缘膜与上部电极1及下部电极2接触，从而对击穿进行抑制。

在上述中，非晶质高介电常数绝缘膜的高介电常数为比氮化硅所具有的介电常数(相对介电常数通常为7左右的值)高的介电常数。

并且，在非晶质高耐压膜3中插入耐击穿的非晶质高介电常数绝缘膜6，以使得当击穿已在非晶质高耐压膜3中发展时，缺陷不会将上部电极1和下部电极2之间贯穿。通过设为这样的结构，从而即使由缺陷导致的击穿已向图中箭头所示的方向发展，也会在记号×所示的缺陷发展停止点(以下，简称为停止点)处停止，不会进一步发展。即，即使将非晶质高介电常数绝缘膜6设为低耐压层，由缺陷导致的击穿也不会在该非晶质高介电常数绝缘膜6内发展。此外，以下将构成为与上部电极1及下部电极2的每一者接触的非晶质高介电常数绝缘膜称为非晶质高介电常数缓冲膜5。而且，将上述电介质层中的由该非晶质高介电常数缓冲膜之外的膜构成的部分称为中央部分，将配置于该中央部分的膜的集合总称为中央部电介质层。

这样，即使在界面产生缺陷，由该缺陷导致的击穿也不会将电介质层贯穿，在维持了非晶质高耐压膜3的良好的耐压、低泄漏电流特性的状态下，实现薄层电容器的可靠性的提高。

其理由是，非晶质Ta₂O₅等的非晶质高介电常数绝缘膜(这里，高介电常数是指，以氮化硅的介电常数为基准，大于或等于氮化硅的介电常数。作为相对介电常数，以大于或等于7为目标，更优选为具有大于或等于10的值)具有如下特征，即，泄漏电流大，因此，耐压被计算得低(小于3MV/cm)，但难以产生绝缘击穿，通过在SiO₂等的高耐压层(这里，高耐压通常是指大于或等于8MV/cm的值)之间插入非晶质高介电常数绝缘膜，从而对缺陷的贯穿进行抑制。这里，耐压被定义为流过0.1A/cm²泄漏电流时的施加电压值。此外，对于电介质的材料，由于在多晶的情况下在晶界处容易击穿，因此需要是非晶质。

此外，下部电极2的表面也可以不是图1那样的平面型(平面构造)，也可以具有(未图示的)沟槽构造那样的凹凸。

这里，作为本实施方式1涉及的薄层电容器的制造方法，优选图2所示的流程。

下面，使用该图对该制造方法进行说明。

(1)首先，准备砷化镓(GaAs)等的半绝缘性半导体基板100(图2(a))。

(2)接着，在上述半绝缘性半导体基板之上，使用剥离法，将通过蒸镀、溅射法成膜的钛(Ti)、金(Au)、铂(Pt)等金属进行图案化，由此形成下部电极2(图2(b))。

(3)接着，使用ALD(Atomic Layer Deposition)法，对非晶质高介电常数绝缘膜6、非晶质高介电常数缓冲膜5、及非晶质高耐压膜3进行成膜。这里，从上述下部电极2的上侧，按照非晶质高介电常数缓冲膜5、非晶质高耐压膜3、非晶质高介电常数绝缘膜6、非晶质高耐压膜3、非晶质高介电常数缓冲膜5的顺序，以不暴露于大气的方式，在相同的成膜室连续地成膜(图2(c))。通过采用该方法，缺陷、杂质难以侵入至非晶质高介电常数绝缘膜6及非晶质高介电常数缓冲膜5与非晶质高耐压膜3的界面，因此薄层电容器的可靠性提高。

(4)接着，按照上述(3)中形成的电介质层即非晶质高介电常数缓冲膜5、非晶质高耐压膜3、非晶质高介电常数绝缘膜6、非晶质高耐压膜3、非晶质高介电常数缓冲膜5的顺序，通过干蚀刻等形成接触孔101(图2(d))。

(5)使用剥离法，将通过蒸镀、溅射法成膜的钛(Ti)、金(Au)、铂(Pt)等金属进行图案化，由此形成上部电极1、及配线102(图2(e))。

实施方式2.

图3示出本发明的实施方式2涉及的薄层电容器的剖视图。实施方式2的薄层电容器为非晶质高介电常数缓冲膜5以电极表面与电介质层的界面4为边界，仅与下部电极2接触的构造的MIM电容器，除此之外与在实施方式1中说明过的薄层电容器相同。

就本实施方式2涉及的薄层电容器而言，不能够对上部电极1与非晶质高耐压膜3的界面处的缺陷的生成进行抑制，但存在能够减少电介质层数这样的优点。另外，在上述中，说明了非晶质高介电常数缓冲膜5仅与下部电极2接触的构造，但不限于此，也可以是非晶质高介电常数缓冲膜5仅与上部电极1接触的构造。

实施方式3.

图4示出本发明的实施方式3涉及的薄层电容器的剖视图。在本实施方式中，替代实施方式1中的下部电极2，构成了半导体7。即，本实施方式的薄层电容器为MIS(MetalInsulator Semiconductor)电容器构造。除此之外为与实施方式1的薄层电容器相同的结构。

在采用了该构造的情况下，也能够得到与实施方式1相同的击穿抑制效果。并且，作为新的效果，通过采用该构造，还能够应用于MIS型晶体管的栅极构造。并且，由此能够实现可靠性高的MIS型晶体管。

实施方式4.

图5示出本发明的实施方式4涉及的薄层电容器的一个例子的剖视图。本实施方式的特征在于设为如下结构，即，为了进一步可靠地对在上部电极及下部电极的界面处的缺陷的生长进行抑制，除了在实施方式1涉及的薄层电容器的结构中已经说明过的在上下2个非晶质高耐压膜3之间配置的非晶质高介电常数绝缘膜6之外，还包含由其它非晶质高介电常数绝缘膜6和具有大于或等于8MV/cm的耐压的电介质膜即非晶质高耐压膜3构成的组合电介质层8。此外，在该图5中示出相对于实施方式1所示的薄层电容器，进一步增加1个组合电介质层8而构成的薄层电容器，但并不限于此，也可以设为增加大于或等于2个组合电介质层8的结构。追加的个数越多，对缺陷的生长进行抑制的效果越大。

就这样构成的本实施方式4的薄层电容器而言，多数缺陷例如如图中的虚线的箭头Q及×所示的停止点所示的那样，在最上方所示的非晶质高耐压膜3和上述非晶质高介电常数绝缘膜6的界面处停止发展，或如图中的虚线的箭头R及×所示的停止点所示的那样，在最下方所示的非晶质高耐压膜3和非晶质高介电常数绝缘膜6的界面处停止发展。

而且，即使是罕见地在最上方或最下方的非晶质高耐压膜3和非晶质高介电常数绝缘膜6的界面处没有停止发展、进一步发展的缺陷，也会在缺陷的发展方向上即将侵入至与下一个非晶质高介电常数绝缘膜6相当的“接下来的”非晶质高介电常数绝缘膜6之前的点处分别停止发展，即，在由2个非晶质高介电常数绝缘膜6夹着的(中央位置的)非晶质高耐压膜3和前述的“接下来的”非晶质高介电常数绝缘膜6的界面(参照图中的虚线的箭头P及×所示的停止点、及图中的虚线的箭头S及×所示的停止点)处分别停止发展。

这样，非晶质高介电常数绝缘膜6的层数越多，缺陷越难以将上部电极和下部电极之间(缺陷从上部电极向下部电极发展的情况及缺陷从下部电极向上部电极发展的情况这两者)贯穿，因此能够进一步提高可靠性。

此外，由于具有由2个非晶质高介电常数绝缘膜6夹着的(中央位置的)非晶质高耐压膜3，还会增加能够增加电介质层整体的耐压性的效果。

实施方式5.

图6示出本发明的实施方式5涉及的薄层电容器的剖视图。在本实施方式中，与实施方式1的薄层电容器的区别在于，使非晶质高介电常数缓冲膜5、非晶质高介电常数绝缘膜6均由具有小于3MV/cm的耐压的非晶质高介电常数缓冲膜5a、及非晶质高介电常数绝缘膜6a构成，使非晶质高耐压膜3由具有大于或等于8MV/cm的耐压的非晶质高耐压膜3a构成。

就本实施方式的薄层电容器而言，在非晶质高介电常数缓冲膜5a、及非晶质高介电常数绝缘膜6a为小于3MV/cm的耐压的情况下，由于特别耐击穿，因此是对于具有耐压大于或等于8MV/cm的非晶质高耐压膜的薄层电容器的高可靠化进一步有利的构造。

实施方式6.

图7示出本发明的实施方式6涉及的薄层电容器的剖视图。在实施方式1的基础上，本实施方式的特征在于，为由如下非晶质高介电常数绝缘膜、非晶质高耐压膜构成的薄层电容器，将该非晶质高介电常数绝缘膜设为如下材料的非晶质高介电常数缓冲膜5b、或非晶质高介电常数绝缘膜6b，该材料是从氧化钽(Ta_xO_y)、氧化铪(Hf_xO_y)、氧化锆(Zr_xO_y)、氧化钛(Ti_xO_y)、氧化镧(La_xO_y)、氧化铌(Nb_xO_y)、氧化铝(Al_xO_y)、氧化钇(Y_xO_y)、钛酸锶(Sr_xTi_yO_z)、钛酸钡锶(Ba_wSr_xTi_yO_z)中选择出的，将该非晶质高耐压膜设为限定为从氮化硅(Si_xN_y)、氧化硅(Si_xO_y)、氮氧化硅(Si_xO_yN_z)中选择出的材料的非晶质高耐压膜3c。这里，w、x、y、z表示组成比，为(由组成比决定的)任意的数值。

上述非晶质高介电常数绝缘膜的材料是耐击穿的材料，在与上述非晶质高耐压膜的材料组合时，特别是会使薄层电容器的可靠性提高。此外，如实施方式4中说明过的那样，在薄层电容器结构中存在多个非晶质高介电常数缓冲膜5、非晶质高介电常数绝缘膜6、非晶质高耐压膜3的情况下，可以选择相同的材料、相同的组成比的材料，也可以分别选择不同的材料、不同的组成比的材料。

实施方式7.

图8示出本发明的实施方式7涉及的薄层电容器的剖视图。在本实施方式中，为实施方式1中的非晶质高介电常数绝缘膜的膜厚T₂(参照图8)大于或等于4.5nm，电介质层的总膜厚L_t(参照图8)小于100nm的薄层电容器。

图9通过表来示出与实施方式1、4～7相当的薄层电容器的MTTF的测定值。就非晶质高介电常数绝缘膜6的膜厚大于或等于4.5nm时小于100nm的薄层电容器而言，能够得到实用的MTTF值即大于或等于1E+6hr(100万小时)。并且，非晶质高介电常数绝缘膜6的膜厚越厚则可靠性(MTTF的值)越高。

另外，如图9所示，可知在电介质层的总膜厚50nm时，在以往的SiN膜单层的情况下为2E+2hr(200小时)，是非常短的MTTF，但在将非晶质高介电常数绝缘膜6的膜厚设为9nm的情况下的本发明的薄层电容器构造中为5E+11hr(5×10¹¹小时)，得到了非常长的MTTF。

在以上说明过的所有实施方式中，上部电极1、下部电极2的材料都能够应用含有钛(Ti)、金(Au)、铂(Pt)、铝(Al)、铜(Cu)、钼(Mo)、钽(Ta)、铌(Nb)、镍(Ni)、钨(W)、钌(Ru)、钴(Co)等的导体、或它们的层叠构造。

另外，实施方式3中说明过的半导体应用硅(Si)、砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、碳化硅(SiC)、铝砷化镓(AlGaAs)、氮化铝镓(AlGaN)、氮化铝(AlN)、硅锗(SiGe)等。

此外，作为电介质层的成膜法，优选为ALD法，但也可以是除此之外的CVD(Chemical Vapor Deposition)法、蒸镀法、溅射法。另外，作为电介质层的干蚀刻法，举出RIE(Reactive Ion Etching)法、ICP-RIE(Inductive Coupled Plasma-RIE)法等。

此外，本发明可以在其实施的范围内将各实施方式自由地组合，对各实施方式适当进行变形、省略。

标号的说明

1上部电极，2下部电极，3、3a、3c非晶质高耐压膜，4电极表面和电介质层的界面，5、5a、5b非晶质高介电常数缓冲膜，6、6a、6b非晶质高介电常数绝缘膜，7半导体，8组合电介质层，Lt电介质层的总膜厚，T2非晶质高介电常数绝缘膜的膜厚

Claims (8)

1.一种薄层电容器，其为半导体装置中的薄层电容器，该薄层电容器在上部电极和下部电极之间配置有层叠了多个不同电气特性的电介质膜的电介质层，

该薄层电容器的特征在于，

所述电介质层具有：

中央部电介质层，其配置于中央部分，具有非晶质高介电常数绝缘膜和非晶质高耐压膜，该非晶质高介电常数绝缘膜为具有比氮化硅所具有的介电常数高的介电常数的电介质膜，该非晶质高耐压膜为夹着该非晶质高介电常数绝缘膜的电介质膜且具有大于或等于8MV/cm的耐压；以及

非晶质高介电常数缓冲膜，其配置于所述中央部电介质层的外侧，与所述上部电极及所述下部电极的任意1者或两者接触，为具有比氮化硅所具有的介电常数高的介电常数的电介质膜。

2.根据权利要求1所述的薄层电容器，其中，

仅具有与所述上部电极及所述下部电极的任意一者接触的所述非晶质高介电常数缓冲膜。

3.根据权利要求1或2所述的薄层电容器，其特征在于，

所述中央部电介质层还包含组合电介质层，该组合电介质层由在夹着所述非晶质高介电常数绝缘膜的非晶质高耐压膜之间层叠的所述非晶质高介电常数绝缘膜和具有大于或等于8MV/cm的耐压的电介质膜即非晶质高耐压膜构成。

4.根据权利要求1至3中任一项所述的薄层电容器，其特征在于，

所述非晶质高介电常数缓冲膜、及所述非晶质高介电常数绝缘膜具有小于3MV/cm的耐压。

5.根据权利要求1至4中任一项所述的薄层电容器，其特征在于，

所述非晶质高介电常数绝缘膜、及所述非晶质高介电常数缓冲膜由从氧化钽(Ta_xO_y)、氧化铪(Hf_xO_y)、氧化锆(Zr_xO_y)、氧化钛(Ti_xO_y)、氧化镧(La_xO_y)、氧化铌(Nb_xO_y)、氧化铝(Al_xO_y)、氧化钇(Y_xO_y)、钛酸锶(Sr_xTi_yO_z)、钛酸钡锶(Ba_wSr_xTi_yO_z)中选择出的材料构成，所述非晶质高耐压膜由从氮化硅(Si_xN_y)、氧化硅(Si_xO_y)、氮氧化硅(Si_xO_yN_z)中选择出的材料构成。

6.根据权利要求1至5中任一项所述的薄层电容器，其特征在于，

所述电介质层的总膜厚小于100nm，

所述非晶质高介电常数绝缘膜包含其膜厚大于或等于4.5nm的非晶质高介电常数绝缘膜。

7.根据权利要求1至6中任一项所述的薄层电容器，其特征在于，

所述下部电极为半导体。

8.一种薄层电容器的制造方法，其特征在于，

使用ALD法，以不暴露于大气的方式，连续地对权利要求1至7中任一项所述的包含所述非晶质高介电常数绝缘膜、所述非晶质高介电常数缓冲膜、及所述非晶质高耐压膜的电介质层进行成膜。

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