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TWI744921B - 半導體記憶裝置 - Google Patents

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TWI744921B
TWI744921B TW109117921A TW109117921A TWI744921B TW I744921 B TWI744921 B TW I744921B TW 109117921 A TW109117921 A TW 109117921A TW 109117921 A TW109117921 A TW 109117921A TW I744921 B TWI744921 B TW I744921B
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semiconductor layer
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additive
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後藤正和
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日商鎧俠股份有限公司
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Abstract

一種半導體記憶裝置包括：基板；多個第一導電層，於第一方向上排列；及第一半導體層，於第二方向上與多個第一導電層相向，且含有添加物。第一半導體層包含100nm以上的結晶粒。在沿著於第二方向上延伸的假想直線測定第一半導體層中的添加物的濃度時，將添加物的濃度為最大值的點設為第一點的情況下，將假想直線中特定區域中濃度滿足特定條件值的點設為第二點值與第三點，自第二點至第一半導體層的第一導電層側的端部的距離小於自第二點至另一端部的距離，自第三點至第一半導體層的第一導電層側的端部的距離大於自第三點至另一端部的距離。

Description

半導體記憶裝置
本實施形態是有關於一種半導體記憶裝置。
已知一種半導體記憶裝置，包括：基板；多個第一導電層，於與基板表面交叉的第一方向上排列；第一半導體層，於第一方向上延伸，且於與第一方向交叉的第二方向上與多個第一導電層相向，並含有添加物；以及記憶單元(memory cell)，設置於第一導電層與第一半導體層的交叉部。
實施形態提供一種具有較佳的導通/關斷(ON/OFF)特性的半導體記憶裝置。
一實施形態的半導體記憶裝置包括：基板；多個第一導電層，於與基板表面交叉的第一方向上排列；第一半導體層，於第一方向上延伸，且於與第一方向交叉的第二方向上與多個第一導電層相向，並含有添加物；以及記憶單元，設置於第一導電層與第一半導體層的交叉部。第一半導體層包含100nm以上大小的結晶粒。在沿著於第二方向上延伸的假想直線測定第一半導體層中的添加物的濃度時，將添加物的濃度為最大值的假想直線上的點設為第一點的情況下，將於較第一點更靠近第一導電層的區域 內添加物的濃度為最小值的假想直線上的點設為第二點，將於較第一點更遠離第一導電層的區域內添加物的濃度為最小值的假想直線上的點設為第三點，則自第二點至第一半導體層的第一導電層側的端部的距離小於自第二點至第一半導體層的第一導電層的相反側的端部的距離，自第三點至第一半導體層的第一導電層側的端部的距離大於自第三點至第一半導體層的第一導電層的相反側的端部的距離。
一實施形態的半導體記憶裝置包括：基板；多個第一導電層，於與基板表面交叉的第一方向上排列；第一半導體層，於第一方向上延伸，且於與第一方向交叉的第二方向上與多個第一導電層相向，並含有添加物；以及記憶單元，設置於第一導電層與第一半導體層的交叉部。第一半導體層包含100nm以上大小的結晶粒。在沿著於第二方向上延伸的假想直線測定第一半導體層中的添加物的濃度時，將添加物的濃度為最小值的假想直線上的點設為第一點的情況下，將於較第一點更遠離第一導電層的區域內添加物的濃度為最大值的假想直線上的點設為第二點，則自第二點至第一半導體層的第一導電層側的端部的距離大於自第二點至第一半導體層的第一導電層的相反側的端部的距離。
100:半導體基板
101、125、125':絕緣層
110、111、112、113、114:導電層
110A、114B、114C、114D:犧牲層
114A、114E、120、120'、121A、122A、123A、127A、127B:半導體層
121、122、123、124、122'、123'、124'、128:區域
126、127:雜質區域
127C:覆蓋膜
130:閘極絕緣膜
131:穿隧絕緣膜
132:電荷蓄積膜
133:阻擋絕緣膜
A、C:部分
B-B':線
BL:位元線
CH:觸點
d11~d15、d21~d23:距離
FS:指狀結構
L1、L2:假想直線/直線
MA:記憶單元陣列
MB:記憶塊
MC:記憶單元
MH、STA:開口
MS:記憶串
PC:周邊電路
p11~p16、p21~p24:點
SHE:子區塊間絕緣層
SGD:選擇閘極線/汲極選擇線
SGS:選擇閘極線/源極選擇線
SL:源極線
ST:區塊結構間絕緣層
STB:保護膜
STD:汲極選擇電晶體/選擇電晶體
STS:源極選擇電晶體/選擇電晶
SU:串單元
W1:大小
WL:字線
X、Y、Z:方向
圖1是表示第一實施形態的半導體記憶裝置的構成的示意性電路圖。
圖2是表示所述半導體記憶裝置的構成的示意性平面圖。
圖3是圖2中的由A所示的部分的放大圖。
圖4是將圖3所示的結構利用B-B'線切斷且於箭頭方向觀察的剖面圖。
圖5是圖4中的由C所示的部分的放大圖。
圖6是表示沿著圖5所示的假想直線L1測定添加物的濃度時所獲取的添加物的濃度分佈的示意性圖表。
圖7~圖19是表示第一實施形態的半導體記憶裝置的製造方法的示意性剖面圖。
圖20是表示第二實施形態的半導體記憶裝置的構成的示意性剖面圖。
圖21是圖20中的由C所示的部分的放大圖。
圖22是表示沿著圖21所示的假想直線L2測定添加物的濃度時所獲取的添加物的濃度分佈的示意性圖表。
圖23~圖28是表示第二實施形態的半導體記憶裝置的製造方法的示意性剖面圖。
接著，參照圖式對實施形態的半導體記憶裝置詳細地進行說明。再者，以下的實施形態僅為一例，並非意圖限定本發明而表示。又，以下的圖式為示意性圖式，有時為了便於說明，而省略一部分構成等。又，有時對多個實施形態中共通的部分標註相同符號而省略說明。
又，於本說明書中，在言及「半導體記憶裝置」時，有時指記憶晶粒(memory die)，有時指記憶晶片(memory chip)、記憶卡(memory card)、固態硬碟(solid state drives，SSD)等包含控制晶粒(control die)的記憶系統(memory system)。進而，有時亦指智慧型手機(smart phone)、平板終端機、個人電腦等(personal computer)包含主電腦(host computer)的構成。
又，於本說明書中，於言及第一構成「電性連接」於第二構成時，第一構成可直接連接於第二構成，亦可為第一構成經由配線、半導體構件或電晶體(transistor)等連接於第二構成。例如，於將三個電晶體串聯連接的情況下，即便第二個電晶體為關斷狀態，第一個電晶體亦「電性連接」於第三個電晶體。
又，於本說明書中，於言及第一構成「連接於第二構成與第三構成之間」的情況下，有時指將第一構成、第二構成及第三構串聯連接，且第一構成設置於第二構成與第三構成的電流路徑上。
又，於本說明書中，於言及電路等使兩條配線等「導通」的情況下，例如，有時指所述電路等包含電晶體等，所述電晶體等設置於兩條配線之間的電流路徑上，且所述電晶體等為導通狀態。
以下，參照圖式，對實施形態的半導體記憶裝置進行說明。
[第一實施方式]
[構成]
圖1是表示第一實施形態的半導體記憶裝置的構成的示意性等效電路圖。
本實施形態的半導體記憶裝置包括記憶單元陣列(memory cell array)MA、以及控制記憶單元陣列MA的周邊電路PC。
記憶單元陣列MA包括多個記憶塊(memory block)MB。所述多個記憶塊MB分別包括多個串單元(string unit)SU。所述多個串單元SU分別包括多個記憶串(memory string)MS。所述多個記憶串MS的一端分別經由位元線(bit line)BL連接於周邊電路PC。又，所述多個記憶串MS的另一端分別經由共通的源極線SL連接於周邊電路PC。
記憶串MS包括：串聯連接於位元線BL與源極線SL之間的汲極選擇電晶體STD、多個記憶單元MC、以及源極選擇電晶體STS。以下，有時將汲極選擇電晶體STD及源極選擇電晶體STS簡稱為選擇電晶體(STD、STS)等。
記憶單元MC是包括作為通道區域發揮功能的半導體層、包含電荷蓄積膜的閘極絕緣膜、以及閘極電極的電場效應型電晶體(記憶電晶體)。記憶單元MC的臨限值電壓根據電荷蓄積膜中的電荷量而變化。再者，於與一個記憶串MS對應的多個記憶單元MC的閘極電極，分別連接有字線(word line)WL。所述字線WL分別以共用的方式連接於一個記憶塊MB中的全部記憶 串MS。
選擇電晶體(STD、STS)是包括作為通道區域發揮功能的半導體層、閘極絕緣膜、以及閘極電極的電場效應型電晶體。於選擇電晶體(STD、STS)的閘極電極分別連接有選擇閘極線(SGD、SGS)。汲極選擇線SGD與串單元SU對應而設置，以共用的方式連接於一個串單元SU中的全部記憶串MS。源極選擇線SGS以共用的方式連接於多個串單元SU中的全部記憶串MS。
周邊電路PC包括：工作電壓生成電路，生成工作電壓；位址解碼器(address decoder)，解碼位址資料(address data)；電壓傳送電路，根據位址解碼器的輸出訊號將工作電壓傳送至記憶單元陣列MA；感測放大器(sense amplifier)，檢測位元線BL的電流或電壓；以及定序器(sequencer)，控制所述部件。
圖2是本實施形態的半導體記憶裝置的示意性平面圖。如圖2所示般，本實施形態的半導體記憶裝置包括半導體基板100。於圖示的例子中，於半導體基板100設置有於X方向上排列的兩個記憶單元陣列MA。記憶單元陣列MA包括於Y方向上排列的多個記憶塊MB。記憶塊MB包括於Y方向上排列的兩個指狀(finger)結構FS。指狀結構FS包括於Y方向上排列的兩個串單元SU。
圖3是圖2中的由A所示的部分的示意性放大圖。如圖3所示般，於在Y方向上排列的兩個指狀結構FS之間，設置有於X方向上延伸的區塊結構間絕緣層ST。指狀結構FS包括：導電 層110，於X方向上延伸；以及多個半導體層120，於X方向及Y方向上以規定的模式排列。又，於在Y方向上排列的兩個串單元SU之間，設置有於X方向上延伸的子區塊間絕緣層SHE。又，於圖3中，圖示有於X方向以及Y方向上延伸的多條位元線BL。所述多條位元線BL分別連接於各串單元SU所含的一個半導體層120。
圖4是將圖3所示的結構利用B-B'線切斷且於箭頭方向上觀察的示意性剖面圖。圖5是圖4中的由C所示的部分的示意性放大圖。
如圖4所示般，串單元SU包括：多個導電層110，於Z方向上排列；多個半導體層120，於Z方向上延伸；以及多個閘極絕緣膜130，分別設置於多個導電層110與多個半導體層120之間。
導電層110作為記憶單元MC等的閘極電極及字線WL等發揮功能。導電層110是於X方向上延伸的大致板狀的導電層。導電層110例如可包含氮化鈦(TiN)與鎢(W)的積層膜等，亦可包含含有磷(P)或硼(B)等雜質的多晶矽等。又，於在Z方向上排列的多個導電層110之間，設置有氧化矽(SiO2)等的絕緣層101。
於導電層110的下方，設置有導電層111。導電層111作為源極選擇電晶體STS的閘極電極及源極選擇線SGS發揮功能。導電層111例如可包含含有磷(P)等雜質的多晶矽等。又，於導 電層111與導電層110之間，設置有氧化矽(SiO2)等的絕緣層101。
於導電層111的下方，設置有導電層112。導電層112作為源極線SL發揮功能。導電層112例如可包含：導電層113，包含矽化鎢(Tungsten silicide，WSi)等金屬；以及多晶矽等的導電層114，包含磷(P)等N型雜質。又，於導電層112與導電層111之間，設置有氧化矽(SiO2)等的絕緣層101。
半導體層120作為一個記憶串MS(圖1)所含的多個記憶單元MC及選擇電晶體(STD、STS)的通道區域發揮功能。半導體層120例如為多晶矽(Si)等的半導體層。半導體層120例如具有大致有底圓筒狀的形狀，於中心部分設置有氧化矽等的絕緣層125。又，半導體層120的外周面分別被導電層110包圍。
又，半導體層120例如包含100nm以上大小的結晶粒。再者，此處所言的結晶粒的大小是指於藉由電子顯微鏡等觀察的剖面上自多個方向測定結晶粒的寬度時的最大寬度。例如，於圖示的例子中，於半導體層120包含有Z方向上的大小W1為100nm以上的結晶粒。
於半導體層120的下端部及上端部，設置有包含磷(P)等N型雜質的雜質區域126、雜質區域127。又，於雜質區域126、雜質區域127之間，設置有不包含磷(P)等N型雜質的區域128。雜質區域126連接於導電層114，且與導電層111相向。雜質區域127經由觸點(contact)CH連接於位元線BL(圖3)。區域128 與導電層111及於Z方向上排列的全部導電層110相向。
閘極絕緣膜130具有覆蓋半導體層120的外周面及下端的大致有底圓筒狀的形狀。然而，閘極絕緣膜130未設置於半導體層120與導電層114的連接部分。
例如如圖5所示般，閘極絕緣膜130包括：積層於半導體層120與導電層110之間的穿隧絕緣膜131、電荷蓄積膜132、以及阻擋絕緣膜133。穿隧絕緣膜131及阻擋絕緣膜133例如為氧化矽(SiO2)等的絕緣膜。電荷蓄積膜132例如為氮化矽(Si3N4)等的可蓄積電荷的膜。穿隧絕緣膜131、電荷蓄積膜132、以及阻擋絕緣膜133具有大致圓筒狀的形狀，沿著半導體層120的外周面於Z方向上延伸。
再者，在圖5中示出了閘極絕緣膜130包括氮化矽等的電荷蓄積膜132的例子。然而，閘極絕緣膜130例如可包括包含N型或P型雜質的多晶矽等的浮動閘極(floating gate)。
接著，參照圖5及圖6，對半導體層120所含的添加物的濃度進行說明。
再者，此處所言的添加物為碳(C)、氧(O)、氮(N)或硼(B)的任一種。
又，圖6是表示當於圖5所示般的剖面設定假想直線L1，沿著所述假想直線L1測定添加物的濃度時所獲取的添加物的濃度分佈的示意性圖表。假想直線L1例如為連結一部分絕緣層125與一部分閘極絕緣膜130的直線。直線L1在與Z方向交叉的方 向、例如X方向或Y方向等上延伸。濃度分佈例如可藉由如下方式測定：對圖5所示的剖面沿著直線L1照射電子束等，沿著電子束破壞一部分半導體層120，分析被破壞的部分的組成。
圖6中例示設置於假想直線L1上的多個點p11~p16。
點p11表示添加物的濃度為最大值的點。於圖示的例子中，自點p11至半導體層120的閘極絕緣膜130側的端部的距離d11大於自點p11至半導體層120的絕緣層125側的端部的距離d12。
點p12表示在較點p11更靠近閘極絕緣膜130的區域內添加物的濃度為最小值的點。於圖示的例子中，添加物的濃度自點p11至點p12單調地(monotonously)減少。又，於圖示的例子中，自點p12至半導體層120的閘極絕緣膜130側的端部的距離d13小於自點p12至半導體層120的絕緣層125側的端部的距離d14。
點p13表示在較點p11更靠近絕緣層125的區域內添加物的濃度為最小值的點。於圖示的例子中，添加物的濃度自點p13至點p11單調地增大。又，於圖示的例子中，自點p13至半導體層120的閘極絕緣膜130側的端部的距離d15大於自點p13至半導體層120的絕緣層125側的端部的距離。例如，於圖示的例子中，點p13位於半導體層120的絕緣層125側的端部。
點p14表示點p11與點p12之間的點中，添加物的濃度為點p11處的濃度與點p12處的濃度的中間值的點。再者，當於 點p11與點p12之間，添加物的濃度為點p11處的濃度與點p12處的濃度的中間值的點存在多個時，例如可將此種多個點中的最靠近點p11的點確定為p14。
點p15表示點p11與點p13之間的點中，添加物的濃度為點p11處的濃度與點p13處的濃度的中間值的點。再者，當於點p11與點p13之間，添加物的濃度為點p11處的濃度與點p13處的濃度的中間值的點存在多個時，例如可將此種多個點中的最靠近點p11的點確定為點p15。
點p16表示在較點p12更靠近閘極絕緣膜130的區域內添加物的濃度為最大值的點。於圖示的例子中，添加物的濃度自點p12至點p16單調地增大。又，於圖示的例子中，點p16位於半導體層120的閘極絕緣膜130側的端部。
又，於圖示的例子中，將半導體層120自絕緣層125側至閘極絕緣膜130側，分成區域121、區域122、區域123、及區域124此四個區域而表示。區域121是自半導體層120的絕緣層125側的端部至點p15的區域。區域122是自點p15至點p14的區域。區域123是自點p14至點p12的區域。區域124是自點p12至半導體層120的閘極絕緣膜130側的端部的區域。
於圖示的例子中，區域122中的添加物的濃度的平均值大於區域121、區域123、區域124中的添加物的濃度的平均值。再者，各區域中的添加物的濃度的平均值例如基於沿著直線L1所獲取的添加物的濃度分佈而算出。
[製造方法]
接著，參照圖7~圖19，對本實施形態的半導體記憶裝置的製造方法進行說明。圖7~圖19是用於說明所述製造方法的示意性剖面圖。
例如如圖7所示般，於所述製造方法中，於絕緣層101上形成：導電層113、矽等的半導體層114A、氧化矽等的犧牲層114B、矽等的犧牲層114C、氧化矽等的犧牲層114D、矽等的半導體層114E、絕緣層101、以及導電層111。又，將多個絕緣層101及多個犧牲層110A交替形成。所述步驟例如藉由化學氣相沈積(Chemical Vapor Deposition，CVD)等方法而進行。
接著，例如如圖8所示般，將多個絕緣層101及多個犧牲層110A、導電層111、半導體層114E、犧牲層114D、犧牲層114C、以及犧牲層114B貫通而形成在Z方向上延伸的開口MH。所述步驟例如藉由反應離子蝕刻(Reactive Ion Etching，RIE)等方法而進行。
接著，例如如圖9所示般，於開口MH的內部、及多個絕緣層101中位於最上層的絕緣層(以下稱為「位於最上層的絕緣層101」)的上表面，形成閘極絕緣膜130、矽等的半導體層123A、半導體層122A、半導體層121A、以及絕緣層125。半導體層122A包含如上文所述的添加物。半導體層123A、半導體層121A可包含如上文所述的添加物，亦可不包含如上文所述的添加物。當於半導體層123A、半導體層121A包含如上文所述的添加物的 情況下，半導體層123A、半導體層121A所含的添加物的濃度低於半導體層122A所含的添加物的濃度。所述步驟例如藉由CVD等方法而進行。再者，於形成閘極絕緣膜130後至形成半導體層123A的期間，可於閘極絕緣膜130的表面，包含上文所述的任一添加物。
接著，例如如圖10所示般，去除閘極絕緣膜130、矽等的半導體層123A、半導體層122A、半導體層121A及絕緣層125中的設置於位於最上層的絕緣層101的上表面的部分。所述步驟例如藉由基於RIE的回蝕(Etch back)等方法而進行。
接著，例如如圖11所示般，藉由熱處理等方法將半導體層123A、半導體層122A、半導體層121A的晶體結構改質。藉此，形成半導體層120的區域128。
接著，例如如圖12所示般，去除一部分半導體層120及絕緣層125。所述步驟例如以半導體層120及絕緣層125的上端位於絕緣層101的上表面及下表面之間的方式進行，所述絕緣層101位於最上層。所述步驟例如藉由RIE等方法而進行。
接著，例如如圖13所示般，於半導體層120及絕緣層125的上端、以及位於最上層的絕緣層101的上表面，形成包含磷等雜質的矽等的半導體層127A。所述步驟例如藉由CVD等方法而進行。
其次，例如如圖14所示般，去除半導體層127A中的設置於位於最上層的絕緣層101的上表面的部分。藉此，形成半導 體層120的雜質區域127。所述步驟例如藉由RIE等方法而進行。
接著，例如如圖15所示般，於半導體層120及位於最上層的絕緣層101的上表面，形成氧化矽等的絕緣層101。所述步驟例如藉由CVD等方法而進行。
接著，例如如圖15所示般，將多個絕緣層101及多個犧牲層110A、導電層111、半導體層114E及犧牲層114D貫通，而形成於X方向及Z方向上延伸的開口STA。所述步驟例如藉由RIE等方法而進行。
接著，例如如圖15所示般，於開口STA的Y方向側面，形成氮化矽等的保護膜STB。所述步驟例如藉由CVD等方法而進行。
接著，例如如圖16所示般，去除犧牲層114C。所述步驟例如藉由濕式蝕刻等方法而進行。
接著，例如如圖16所示般，去除犧牲層114B及犧牲層114D。所述步驟，例如藉由濕式蝕刻等方法而進行。
接著，例如如圖17所示般，形成導電層114。例如，藉由磊晶成長等方法，於半導體層114A的上表面及半導體層114E的下表面，形成包含磷等雜質的矽。
接著，例如如圖18所示般，去除保護膜STB。所述步驟例如藉由濕式蝕刻等方法而進行。
接著，例如如圖19所示般，形成導電層110。例如，藉由濕式蝕刻等方法而去除犧牲層110A，藉由CVD等方法而形成 鎢等。
其後，藉由CVD等方法於開口STA的內部形成區塊結構間絕緣層ST(圖20)，藉由RIE及CVD等方法形成子區塊間絕緣層SHE(圖20)，藉由RIE及CVD等方法形成觸點CH(圖20)。藉此，形成參照圖4等所說明的結構。
[效果]
於本實施形態中，例如如參照圖9所說明般，於開口MH的內部，形成閘極絕緣膜130、矽等的半導體層123A、半導體層122A、半導體層121A、以及絕緣層125。又，半導體層122A包含碳(C)、氧(O)、氮(N)或硼(B)作為添加物。
又，於本實施形態中，如參照圖11所說明般，例如藉由熱處理等方法將半導體層123A、半導體層122A、半導體層121A的晶體結構改質。
發明者等人積極研究的結果可知，藉由此種方法，可增大半導體層120所含的結晶粒的大小。例如，根據此種方法可知，如參照圖4所說明般，能夠將半導體層120所含的結晶粒的大小W1設為100nm以上。藉此，可降低在記憶單元MC為導通狀態時的由晶界引起的電阻值。又，可降低在記憶單元MC為關斷狀態時的由晶界引起的關斷洩漏電流。
[第二實施方式]
[構成]
接著，參照圖20~圖22對第二實施形態的半導體記憶裝置 的構成進行說明。
圖20是表示本實施形態的半導體記憶裝置的構成的示意性剖面圖。圖21是圖20中的由C所示的部分的示意性放大圖。
本實施形態的半導體記憶裝置基本上與第一實施形態的半導體記憶裝置同樣地構成。然而，本實施形態的半導體記憶裝置的半導體層120'及絕緣層125'的一部分構成與第一實施形態的半導體層120及絕緣層125不同。
圖22是表示於圖21所示般的剖面設定假想直線L2，在沿著所述假想直線L2測定添加物的濃度時所獲取的添加物的濃度分佈的示意性圖表。假想直線L2例如為連結一部分絕緣層125'與一部分閘極絕緣膜130的直線。直線L2於與Z方向交叉的方向、例如X方向或Y方向等上延伸。濃度分佈例如可藉由如下方式測定：對圖21所示般的剖面沿著直線L2照射電子束等，沿著電子束破壞一部分半導體層120'，分析被破壞的部分的組成。
圖22中例示設置於假想直線L2上的多個點p21~p24。
點p21表示添加物的濃度為最小值的點。於圖示的例子中，自點p21至半導體層120'的閘極絕緣膜130側的端部的距離d21小於自點p21至半導體層120'的絕緣層125'側的端部的距離d22。
點p22表示在較點p21更靠近絕緣層125的區域內添加物的濃度為最大值的點。於圖示的例子中，添加物的濃度自點p21至點p22單調地增大。又，於圖示的例子中，自點p22至半導體 層120'的閘極絕緣膜130側的端部的距離d23大於自點p22至半導體層120'的絕緣層125'側的端部的距離。例如，於圖示的例子中，點p22位於半導體層120'的絕緣層125'側的端部。
點p23表示點p21與點p22之間的點中，添加物的濃度為點p21處的濃度與點p22處的濃度的中間值的點。再者，當於點p21與點p22之間，添加物的濃度為點p21處的濃度與點p22處的濃度的中間值的點存在多個時，例如可將此種多個點中的最靠近點p22的點確定為點p23。
點p24表示在較點p21更靠近閘極絕緣膜130的區域內添加物的濃度為最大值的點。於圖示的例子中，添加物的濃度自點p21至點p24單調地增大。又，於圖示的例子中，點p24位於半導體層120'的閘極絕緣膜130側的端部。
又，於圖示的例子中，將半導體層120'自絕緣層125'側至閘極絕緣膜130側，分成區域122'、區域123'、及區域124'此三個區域而表示。區域122'是自半導體層120'的絕緣層125'側的端部至點p23的區域。區域123'是自點p23至點p21的區域。區域124'是自點p21至半導體層120'的閘極絕緣膜130側的端部的區域。
於圖示的例子中，區域122'中的添加物的濃度的平均值大於區域123'、區域124'中的添加物的濃度的平均值。再者，各區域中的添加物的濃度的平均值例如基於沿著直線L2所獲取的添加物的濃度分佈而算出。
[製造方法]
接著，參照圖23~圖28，對本實施形態的半導體記憶裝置的製造方法進行說明。圖23~圖28是用於說明所述製造方法的示意性剖面圖。
於所述製造方法中，例如，進行第一實施形態的半導體記憶裝置的製造方法中的、參照圖7~圖12所說明的步驟。
接著，例如如圖23所示般，於半導體層120及絕緣層125的上端、以及位於最上層的絕緣層101的上表面，形成矽等的半導體層127B。半導體層127B以不將開口MH填埋的程度較薄地形成。所述步驟例如藉由CVD等方法而進行。
接著，例如如圖23所示般，於半導體層127B的覆蓋位於最上層的絕緣層101的部分，形成覆蓋膜127C。所述步驟例如藉由結晶成長等方法而進行。
接著，例如如圖24所示般，去除半導體層127B的覆蓋絕緣層125的上端的部分。所述步驟例如藉由RIE等方法而進行。
接著，例如如圖25所示般，去除絕緣層125。所述步驟例如藉由濕式蝕刻等方法而進行。
接著，例如如圖26所示般，去除一部分半導體層120及半導體層127B，而將所述半導體層的構成薄膜化。所述步驟例如藉由濕式蝕刻等方法而進行。
接著，例如如圖26所示般，將半導體層127B結晶化。藉此，形成半導體層120'。
接著，例如如圖27所示般，於開口MH的內部形成絕緣層125'。所述步驟例如藉由CVD等方法而進行。
接著，例如如圖27所示般，於絕緣層125'的上表面、半導體層120'的內周面及半導體層120'的上表面，形成包含磷等雜質的矽等的半導體層127A。所述步驟例如藉由CVD等方法而進行。
接著，例如如圖28所示般，去除半導體層120'及半導體層127A中的設置於位於最上層的絕緣層101的上表面的部分。藉此，形成半導體層120'的雜質區域127。所述步驟例如藉由RIE等方法而進行。
接著，例如進行第一實施形態的半導體記憶裝置的製造方法中的、參照圖15所說明的步驟以後的步驟。
[效果]
於例如參照圖11所說明般的將半導體層123A、半導體層122A、半導體層121A的晶體結構改質的步驟中，理想的是半導體層123A、半導體層122A、半導體層121A的膜厚較大。
另一方面，為了降低半導體記憶裝置的讀出運作等的關斷洩漏電流，理想的是半導體層120、半導體層120'的膜厚較小。
因此，於本實施形態中，在半導體層123A、半導體層122A、半導體層121A的膜厚為比較大的狀態下進行晶體結構的改質，其後，例如參照圖26所說明般，將半導體層120薄膜化。藉此，可製造將半導體層的晶體結構較佳地改質、且關斷洩漏電 流少的半導體層120'。
[其他實施形態]
以上，對實施形態的半導體記憶裝置進行了說明。然而，以上說明僅為例示，可適當調整上文所述的構成或方法等。
例如，於參照圖9所說明的步驟中，依序形成矽等的半導體層123A、半導體層122A、半導體層121A。然而，例如，所述半導體膜可藉由CVD等方法一併形成。此種步驟例如可在藉由CVD等形成半導體膜時，藉由操作包含添加物的氣體的流量而進行。
[其他]
雖然對本發明的若干個實施形態進行了說明，但所述實施形態是作為例子而提出，而並非意圖限定發明的範圍。所述新穎的實施形態可利用其他各種形態而實施，在不脫離發明的主旨的範圍內可進行各種省略、置換、變更。所述實施形態或其變形，包含於發明的範圍或主旨內，且包含於申請專利範圍所記載的發明及其均等的範圍內。
[相關申請案]
本申請案享有以日本專利申請案2020-8477號(申請日：2020年1月22日)為基礎申請案的優先權。本申請案藉由參照所述基礎申請案而包含基礎申請案的全部內容。
121、122、123、124:區域
125:絕緣層
130:閘極絕緣膜
d11~d15:距離
p11~p16:點

Claims (8)

  1. 一種半導體記憶裝置，包括：基板；多個第一導電層，於與所述基板表面交叉的第一方向上排列；第一半導體層，於所述第一方向上延伸，且於與所述第一方向交叉的第二方向上與所述多個第一導電層相向，並含有添加物；以及記憶單元，設置於所述第一導電層與所述第一半導體層的交叉部，且所述第一半導體層包含100nm以上大小的結晶粒，在沿著於所述第二方向上延伸的假想直線測定所述第一半導體層的所述添加物的濃度時，將所述添加物的濃度為最大值的所述假想直線上的點設為第一點的情況下，將於較所述第一點更靠近所述第一導電層的區域內所述添加物的濃度為最小值的所述假想直線上的點設為第二點，將於較所述第一點更遠離所述第一導電層的區域內所述添加物的濃度為最小值的所述假想直線上的點設為第三點，自所述第二點至所述第一半導體層的所述第一導電層側的端部的距離小於自所述第二點至所述第一半導體層的所述第一導電層的相反側的端部的距離，自所述第三點至所述第一半導體層的所述第一導電層側的端 部的距離大於自所述第三點至所述第一半導體層的所述第一導電層的相反側的端部的距離。
  2. 如請求項1所述的半導體記憶裝置，其中自所述第一點至所述第一半導體層的所述第一導電層側的端部的距離大於自所述第一點至所述第一半導體層的所述第一導電層的相反側的端部的距離。
  3. 如請求項1所述的半導體記憶裝置，其中將位於所述第一點與所述第二點之間、且所述添加物的濃度為所述第一點所對應的最大值與所述第二點所對應的最小值的中間值的所述假想直線上的點設為第四點，將位於所述第一點與所述第三點之間、且所述添加物的濃度為所述第一點所對應的最大值與所述第三點所對應的最小值的中間值的所述假想直線上的點設為第五點，將所述第一半導體層的較所述第四點更靠近所述第一導電層的區域設為第一區域，將所述第一半導體層的自所述第四點至所述第五點的區域設為第二區域，將所述第一半導體層的較所述第五點更遠離所述第一導電層的區域設為第三區域，則所述第二區域中的所述添加物的濃度的平均值大於所述第一區域中的所述添加物的濃度的平均值，所述第二區域中的所述添加物的濃度的平均值大於所述第三 區域中的所述添加物的濃度的平均值。
  4. 如請求項1所述的半導體記憶裝置，其中所述第三點位於所述第一半導體層的與所述第一導電層為相反側的端部。
  5. 一種半導體記憶裝置，包括：基板；多個第一導電層，於與所述基板表面交叉的第一方向上排列；第一半導體層，於所述第一方向上延伸，且於與所述第一方向交叉的第二方向上與所述多個第一導電層相向，並含有添加物；以及記憶單元，設置於所述第一導電層與所述第一半導體層的交叉部，且所述第一半導體層包含100nm以上大小的結晶粒，於沿著於所述第二方向上延伸的假想直線測定所述第一半導體層的所述添加物的濃度時，將所述添加物的濃度為最小值的所述假想直線上的點設為第一點的情況下，將於較所述第一點更遠離所述第一導電層的區域內所述添加物的濃度為最大值的所述假想直線上的點設為第二點，將於較所述第一點更靠近所述第一導電層的區域內所述添加物的濃度為最大值的所述假想直線上的點設為第四點，所述添加物的濃度自所述第一點至所述第四點單調地增大， 則自所述第二點至所述第一半導體層的所述第一導電層側的端部的距離大於自所述第二點至所述第一半導體層的所述第一導電層的相反側的端部的距離，自所述第一點至所述第一半導體層的所述第一導電層側的端部的距離小於自所述第一點至所述第一半導體層的所述第一導電層的相反側的端部的距離。
  6. 如請求項5所述的半導體記憶裝置，其中若將位於所述第一點與所述第二點之間、且所述添加物的濃度為所述第一點所對應的最大值與所述第二點所對應的最小值的中間值的所述假想直線上的點設為第三點，將所述第一半導體層的自所述第三點至所述第一點的區域設為第一區域，將所述第一半導體層的較所述第三點更遠離所述第一導電層的區域設為第二區域，則所述第二區域中的所述添加物的濃度的平均值，大於所述第一區域中的所述添加物的濃度的平均值。
  7. 如請求項5所述的半導體記憶裝置，其中所述第二點位於所述第一半導體層的與所述第一導電層為相反側的端部。
  8. 如請求項1至請求項7中任一項所述的半導體記憶裝置，其中所述添加物為碳(C)、氧(O)、氮(N)或硼(B)。
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