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TW201921685A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法

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TW201921685A
TW201921685A TW107130956A TW107130956A TW201921685A TW 201921685 A TW201921685 A TW 201921685A TW 107130956 A TW107130956 A TW 107130956A TW 107130956 A TW107130956 A TW 107130956A TW 201921685 A TW201921685 A TW 201921685A
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TW
Taiwan
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silicide layer
gate electrode
insulating film
semiconductor device
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TW107130956A
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Inventor
山口直
Original Assignee
日商瑞薩電子股份有限公司
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Publication date
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Abstract

本發明提供一種半導體裝置及其製造方法，改善半導體裝置的性能。以覆蓋從半導體基板SB的頂面突出之鰭FA的方式，形成記憶閘極電極MG及控制閘極電極CG。藉由成為記憶單元MC之源極區及汲極區之一部分的矽化物層S1，包夾鰭FA中的以記憶閘極電極MG及控制閘極電極CG覆蓋之處。而此一矽化物層S1，形成為全矽化物層。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，特別關於有效應用在包含鰭式電晶體之半導體裝置的技術。
作為可使運作速度高速化，使漏電流及消耗電力減少，並使半導體元件細微化之電場效應電晶體，已知有鰭式電晶體。鰭式電晶體（FINFET：FIN Field Effect Transistor），例如為下述半導體元件：具有在半導體基板上突出的半導體層作為通道區，具備以越過此一突出的半導體層上方之方式形成的閘極電極。
此外，作為可電性寫入／抹除之非揮發性記憶體，廣泛使用快閃記憶體或EEPROM（Electrically Erasable and Programmable Read Only Memory，電子抹除式可複寫唯讀記憶體）。此等記憶裝置，於MISFET（Metal Oxide Semiconductor Field Effect Transistor，金氧半場效電晶體）之閘極電極下方，具備以氧化膜包圍的導電性之浮動閘極電極或捕集性絕緣膜，將在浮動閘極電極或捕集性絕緣膜的電荷儲存狀態作為儲存資訊，讀取其作為電晶體的閾值。此一捕集性絕緣膜，係指可儲存電荷之絕緣膜，作為一例，可列舉氮化矽膜等。藉由往此等電荷儲存層注入／釋出電荷，而改變MISFET的閾值，使其作為記憶元件而運作。此一快閃記憶體，亦稱作MONOS（Metal-Oxide-Nitride-Oxide-Semiconductor，金屬氧氮氧半導體）型電晶體。此外，將MONOS型電晶體作為記憶體用電晶體使用，進一步廣泛使用追加控制用電晶體之分離閘極式記憶單元。
於專利文獻1記載：在FINFET中，於鰭的表面形成矽化物層。
於專利文獻2記載：將覆蓋源極區的表面及汲極區的表面之矽化物層，施行2次的加熱步驟而形成，藉以防止矽化物層之異常成長。
於專利文獻3記載：在以FINFET構造形成包含MONOS型電晶體之分離閘極式記憶單元時，形成覆蓋鰭的表面之矽化物層。 ［習知技術文獻］ ［專利文獻］
專利文獻1：美國專利申請公開第2011／0001169號說明書 專利文獻2：日本特開2011－210790號公報 專利文獻3：日本特開2006－041354號公報
［本發明所欲解決的問題］
本案發明人對下述內容加以研討：為了改善半導體裝置的性能，而如同專利文獻3所揭露般，在非揮發性記憶單元的寫入採用SSI（Source Side Injection，源極側注入）方式之情況，藉由改善電子的注入效率，而追求記憶單元之改寫時間的縮短。本案發明人，特別研討在形成FINFET構造之非揮發性記憶體時，形成於源極區及汲極區的矽化物層，與電子的注入效率之關係。
其他問題與新特徵，應可自本說明書之記述內容及附圖明暸。 ［解決問題之技術手段］
若欲簡單地說明本申請案中揭露之實施形態裡的代表實施形態，則其概要如同下述。
一實施形態的半導體裝置，包含：第1突出部，係半導體基板之一部分，從半導體基板的頂面突出，且朝向沿著該半導體基板的主面之第1方向延伸；以及第1閘極電極，以往與第1方向垂直之第2方向延伸，且隔著第1閘極絕緣膜，覆蓋第1突出部之第1處的頂面及側面之方式形成。此外，半導體裝置，具備：第1矽化物層與第2矽化物層，以在第1方向中包夾第1處的方式形成，該第1矽化物層構成第1源極區之一部分，該第2矽化物層構成第1汲極區之一部分。
一實施形態的半導體裝置之製造方法，包含：（a）第1突出部形成步驟，藉由使半導體基板的頂面之一部分後退而形成第1突出部，該第1突出部係半導體基板之一部分，從後退之半導體基板的頂面突出，且朝向沿著半導體基板的主面之第1方向延伸。此外，半導體裝置之製造方法，包含：（b）第1閘極電極形成步驟，形成往與第1方向垂直之第2方向延伸，且隔著第1閘極絕緣膜，覆蓋第1突出部之第1處的頂面及側面之第1閘極電極。此外，半導體裝置之製造方法，包含：（c）矽化物層形成步驟，以在該第1方向中包夾該第1處的方式，形成構成第1源極區之一部分的第1矽化物層、及構成第1汲極區之一部分的第2矽化物層。 ［本發明之效果］
依一實施形態，則可改善半導體裝置的性能。
下述實施形態中，雖為了方便在必要時分割為複數個部分或實施形態予以說明，但除了特別指出之情況以外，其等並非彼此全無關聯，而係具有一方為另一方之部分或全部的變形例、詳細說明、補充說明等關係。此外，下述實施形態中，在提及要素的數目等（包括個數、數值、量、範圍等）之情況，除了特別指出之情況及原理上明顯限定為特定數目之情況等以外，並未限定於該特定數目，可為特定數目以上亦可為以下。進一步，下述實施形態中，其構成要素（亦包括要素步驟等），除了特別指出之情況及原理上明顯被視為必須之情況等以外，自然可說是並非為必要。同樣地，下述實施形態中，在提及構成要素等之形狀、位置關係等時，除了特別指出之情況及原理上明顯被視為並非如此之情況等以外，包含實質上與該形狀等近似或類似者。此一條件，對於上述數值及範圍亦相同。
以下，依據附圖詳細地說明實施形態。另，在用於說明實施形態的全部附圖中，對於具有同一功能之構件給予同一符號，並省略其重複的說明。此外，下述實施形態中，除了特別必要時以外，原則上不重複同一或同樣部分的說明。
此外，在實施形態使用的附圖中，為了使附圖容易觀看，亦有省略影線之情況。
（實施形態1） 參考附圖，並對本實施形態之具備非揮發性記憶體的半導體裝置予以說明。首先，茲就形成有包含非揮發性記憶體之系統的半導體裝置（半導體晶片）之佈置構造予以說明。圖1為，顯示本實施形態的半導體晶片CHP之佈置構造例的概略圖。圖1中，半導體晶片CHP，具備非揮發性記憶體電路C1、CPU（Central Processing Unit，中央處理單元）電路C2、RAM（Random Access Memory，隨機存取記憶體）電路C3、類比電路C4、及I／O（Input/Output，輸入／輸出）電路C5。
非揮發性記憶體電路C1，具備可電性改寫儲存資訊之EEPROM（Electrically Erasable Programmable Read Only Memory，電子抹除式可複寫唯讀記憶體）及快閃記憶體等，作為半導體元件，例如為形成MONOS型電晶體的區域。
CPU電路C2，具備以1.5V程度之電壓驅動的邏輯電路，作為半導體元件，為形成耐壓低且運作快之低耐壓MISFET的區域。
RAM電路C3，具備SRAM（Static RAM，靜態隨機存取記憶體），作為半導體元件，為形成與CPU電路C2為幾乎相同構造之低耐壓MISFET的區域。
類比電路C4，具備類比電路，作為半導體元件，為形成耐壓較低耐壓MISFET更高，且以6V程度之電壓驅動的中耐壓MISFET、電容元件、電阻元件、及雙極性電晶體等的區域。
I／O電路C5，具備輸出入電路，作為半導體元件，為形成與類比電路C4幾乎相同之中耐壓MISFET的區域。
＜半導體裝置之裝置構造＞ 以下，利用圖2～圖4，對本實施形態的半導體裝置之構造予以說明。圖2為，本實施形態的半導體裝置之俯視圖。圖3為，本實施形態的半導體裝置之立體圖。圖4為，本實施形態的半導體裝置之剖面圖。另，圖3中省略井的圖示。
圖2及圖3中，區域1A為，半導體裝置中之圖1的非揮發性記憶體電路C1之一部分，區域1B及區域1C為，半導體裝置中的CPU電路C2之一部分。
圖2為，顯示區域1A的複數記憶單元MC、區域1B的n型電晶體QN、及區域1C的p型電晶體QP之俯視圖。
圖3為，顯示區域1A的1個記憶單元MC、區域1B的n型電晶體QN、及區域1C的p型電晶體QP之立體圖。
如圖2及圖3所示，於區域1A，將往X方向延伸之複數個鰭FA，在Y方向等間隔地配置。X方向及Y方向，為沿著半導體基板SB的主面之方向，X方向垂直於Y方向。亦即，X方向為鰭FA的長邊方向，Y方向為鰭FA的短邊方向。鰭FA，例如為從半導體基板SB的主面選擇性地突出之直方體的突出部（凸部），具有壁狀（板狀）之形狀。鰭FA的下端部分，以覆蓋半導體基板SB的主面之元件隔離部STI包圍。鰭FA，為半導體基板SB之一部分，係用於形成記憶單元MC之主動區。俯視時，以元件隔離部STI，將相鄰的鰭FA彼此之間分離。
於區域1B，形成往X方向延伸的鰭FB；於區域1C，形成往X方向延伸的鰭FC。亦即，X方向為鰭FB及鰭FC的長邊方向，Y方向為鰭FB及鰭FC的短邊方向。鰭FB及鰭FC，為從半導體基板SB的主面選擇性地突出之直方體的突出部（凸部），具有壁狀（板狀）之形狀。鰭FB及鰭FC的下端部分，以覆蓋半導體基板SB的主面之元件隔離部STI包圍。鰭FB，為半導體基板SB之一部分，係用於形成n型電晶體QN之主動區。鰭FC，為半導體基板SB之一部分，係用於形成p型電晶體QP之主動區。
另，鰭FA、鰭FB、及鰭FC，不必非得為直方體，亦可在短邊方向之剖面視圖中，使長方形的角部呈圓弧。此外，鰭FA、鰭FB、及鰭FC各自的側面可對半導體基板SB的主面呈垂直，但亦可具備接近垂直之傾斜角度。亦即，鰭FA、鰭FB、及鰭FC之各自的剖面形狀，呈直方體，或呈梯形。
於複數個鰭FA上，配置往Y方向延伸之複數個控制閘極電極CG及複數記憶閘極電極MG。亦即，控制閘極電極CG及複數記憶閘極電極MG，分別隔著閘極絕緣膜GF1及閘極絕緣膜ON覆蓋鰭FA的頂面及側面，亦形成於元件隔離部STI上方。
以在X方向中，包夾鰭FA的以控制閘極電極CG及記憶閘極電極MG覆蓋之處的方式，形成控制閘極電極CG側之汲極區MD、及記憶閘極電極側之源極區MS。亦即，在X方向中，1個控制閘極電極CG及1個記憶閘極電極MG，位於源極區MS與汲極區MD之間。
記憶單元MC，為具備控制閘極電極CG、閘極絕緣膜GF1、記憶閘極電極MG、閘極絕緣膜ON、汲極區MD及源極區MS的MISFET，係非揮發性記憶單元。
汲極區MD，形成於在X方向中相鄰的2個控制閘極電極CG彼此之間；源極區MS，形成於在X方向中相鄰的2個記憶閘極電極MG彼此之間。在X方向鄰接的2個記憶單元MC，共用汲極區MD或源極區MS。共用汲極區MD的2個記憶單元MC，以汲極區MD為軸而在X方向呈線對稱；共用源極區MS的2個記憶單元MC，以源極區MS為軸而在X方向呈線對稱。
於鰭FB上，配置往Y方向延伸之閘極電極G1。亦即，閘極電極G1，隔著閘極絕緣膜GF2覆蓋鰭FB的頂面及側面，亦形成於元件隔離部STI上方。以在X方向中，包夾鰭FB的以閘極電極G1覆蓋之處的方式，形成汲極區LD1及源極區LS1。汲極區LD1及源極區LS1，為具有n型導電性的半導體區。
此外，以藉由磊晶成長法形成的磊晶層（半導體層）EP1，覆蓋構成汲極區LD1及源極區LS1之鰭FB的側面及頂面。磊晶層EP1，在沿著Y方向的剖面中具有菱形形狀，磊晶層EP1之一部分亦形成於元件隔離部STI上。亦即，磊晶層EP1的側面之未與鰭FB接觸的側面，具備下部的側面及上部的側面。下部的側面，具有從元件隔離部STI側，隨著朝向上方而在沿著半導體基板SB的主面之方向中遠離鰭FB的傾斜；上部的側面，具有從元件隔離部STI側，隨著朝向上方而在沿著半導體基板SB的主面之方向中接近鰭FB的傾斜。下部的側面之上端，與上部的側面之下端相連接。
換而言之，在Y方向中，磊晶層EP1的左側終端部與右側終端部之間的寬度為，相較於磊晶層EP1的上端及下端，在上端及下端之間的中心部較大。
此外，此等磊晶層EP1，例如由SiP（磷化矽）或SiC（碳化矽）構成。
n型電晶體QN，為具備閘極電極G1、閘極絕緣膜GF2、汲極區LD1及源極區LS1的MISFET。
於鰭FC上，配置往Y方向延伸之閘極電極G2。亦即，閘極電極G2，隔著閘極絕緣膜GF3覆蓋鰭FC的頂面及側面，亦形成於元件隔離部STI上方。以在X方向中，包夾鰭FC的以閘極電極G2覆蓋之處的方式，形成汲極區LD2及源極區LS2。汲極區LD2及源極區LS2，為具有p型導電性的半導體區。
此外，以藉由磊晶成長法形成的磊晶層（半導體層）EP2，覆蓋構成汲極區LD2及源極區LS2之鰭FC的側面及頂面。磊晶層EP2，在沿著Y方向的剖面中具有菱形形狀，磊晶層EP2之一部分亦形成於元件隔離部STI上。亦即，磊晶層EP2的側面之未與鰭FC接觸的側面，具有下部的側面及上部的側面。下部的側面，具有從元件隔離部STI側，隨著朝向上方而在沿著半導體基板SB的主面之方向中遠離鰭FC的傾斜；上部的側面，具有從元件隔離部STI側，隨著朝向上方而在沿著半導體基板SB的主面之方向中接近鰭FC的傾斜。下部的側面之上端，與上部的側面之下端相連接。
換而言之，在Y方向中，磊晶層EP2的左側終端部與右側終端部之間的寬度為，相較於磊晶層EP2的上端及下端，在上端及下端之間的中心部較大。
此外，此等磊晶層EP2，例如由SiGe（矽鍺）構成。
p型電晶體QP，為具備閘極電極G2、閘極絕緣膜GF3、汲極區LD2及源極區LS2的MISFET。
於各記憶單元MC上、n型電晶體QN上、及p型電晶體QP上，形成層間絕緣膜IL1、IL2；於層間絕緣膜IL1、IL2，形成插栓PG1、PG2。另，圖2及圖3中，省略層間絕緣膜IL1、IL2的圖示。各記憶單元MC之汲極區MD及源極區MS，分別經由插栓PG1，而與成為位元線的配線M1及成為源極線的配線M1電性連接。此外，n型電晶體QN之汲極區LD1及源極區LS1，與p型電晶體QP之汲極區LD2及源極區LS2，分別經由插栓PG2，而與配線M1電性連接。
接著，利用圖4，說明本實施形態的半導體裝置之剖面構造。
圖4之區域1A，為圖2之A－A線的剖面圖，係記憶單元MC之閘極長方向（X方向）的剖面圖。
圖4之區域1B，為圖2之B－B線的剖面圖，係n型電晶體QN之閘極長方向（X方向）的剖面圖。
圖4之區域1C，為圖2之C－C線的剖面圖，係p型電晶體QP之閘極長方向（X方向）的剖面圖。
如圖4所示，於包含鰭FA的半導體基板SB，形成具有p型導電性的半導體區，即井PW1；於包含鰭FB的半導體基板SB，形成具有p型導電性的半導體區，即井PW2；於包含鰭FC的半導體基板SB，形成具有n型導電性的半導體區，即井NW。
首先，茲就區域1A所示的記憶單元MC之剖面構造予以說明。
如區域1A所示，在從元件隔離部STI突出之鰭FA上部中，於鰭FA的頂面上方，隔著閘極絕緣膜GF1而形成控制閘極電極CG；於在X方向中與控制閘極電極CG相鄰的區域，隔著絕緣膜ON而形成記憶閘極電極MG。於控制閘極電極CG與記憶閘極電極MG之間，夾設絕緣膜ON；控制閘極電極CG與記憶閘極電極MG，以絕緣膜ON電性分離。此外，絕緣膜ON，以覆蓋記憶閘極電極MG之一方的側面及底面之方式連續地形成。
閘極絕緣膜GF1，例如為由氧化矽構成之絕緣膜。此外，亦可將閘極絕緣膜GF1，以介電常數較氧化矽更高之絕緣材料膜，即所謂的高介電常數膜（High－k膜）形成。此等高介電常數膜由金屬氧化膜構成，例如為含鉿的氧化膜、含鋁的氧化膜、或含鉭的氧化膜。閘極絕緣膜GF1之膜厚，例如為1～2nm。
控制閘極電極CG，例如為由具有n型導電性之多晶矽構成的導電性膜。
絕緣膜ON，由絕緣膜X1、形成於絕緣膜X1上之電荷儲存層CSL、及形成於電荷儲存層CSL上之絕緣膜X2的疊層膜構成。絕緣膜X1，例如為藉由將鰭FA的頂面及側面熱氧化而形成的氧化矽膜，具有4nm之膜厚。電荷儲存層CSL，係可保存電荷的捕集性絕緣膜，例如為利用CVD（Chemical Vapor Deposition，化學氣相沉積）法形成的氮化矽膜，具有7nm之膜厚。絕緣膜X2，例如為利用CVD法形成的氧化矽膜或氮氧化矽膜，具有9nm之膜厚。亦即，絕緣膜ON之膜厚，例如為20nm，較控制閘極電極CG下的閘極絕緣膜GF1之膜厚更大。
此外，電荷儲存層CSL，亦可取代氮化矽膜，而以將鉿或鋁等氮化之絕緣膜形成。
記憶閘極電極MG，例如為由具有n型導電性之多晶矽膜構成的導電性膜。
於控制閘極電極上及記憶閘極電極MG上，形成矽化物層S2。矽化物層S2，例如由鎳矽化物（NiSi）、或鈷矽化物（CoSi2 ）構成。此外，亦可於矽化物層S2，添加鉑（Pt）。
以側壁間隔件SW，覆蓋包含控制閘極電極CG、閘極絕緣膜GF1、記憶閘極電極MG、絕緣膜ON及矽化物層S2之圖案的側面。側壁間隔件SW，例如由氮化矽膜及氧化矽膜之疊層構造構成。
於區域1A的鰭FA，將圖2及圖3所示的記憶單元MC之源極區MS及汲極區MD，以在X方向中包夾鰭FA的由控制閘極電極CG及記憶閘極電極MG覆蓋之處的方式形成。源極區MS及汲極區MD，各自具備圖4之區域1A所示的n－ 型半導體區即延伸區EX1、n＋ 型半導體區即擴散區D1、及矽化物層S1。擴散區D1，雜質濃度較延伸區EX1更高。延伸區EX1與擴散區D1彼此接觸；延伸區EX1，位於較擴散區D1及矽化物層S1更接近記憶單元MC之通道區側的位置。另，本實施形態中，作為源極區MS及汲極區MD之一部分雖形成擴散區D1，但亦可不形成擴散區D1。
本實施形態的矽化物層S1，不僅形成於鰭FA的表面，亦形成於鰭FA的內部，形成為所謂的全矽化物層。亦即，使成為源極區MS及汲極區MD之鰭FA全矽化物化。換而言之，鰭FA中之較元件隔離部STI的頂面更為上部之處，幾乎全部矽化物化。具體而言，使鰭FA中之較元件隔離部STI的頂面更為上部之處的90%以上矽化物化，構成矽化物層S1。因此，源極區MS及汲極區MD的90%以上係由矽化物層S1構成，源極區MS及汲極區MD的未滿10%係由延伸區EX1等半導體區構成。藉此，在記憶單元MC的寫入運作時，改善熱電子往電荷儲存層CSL的注入效率，故可縮短記憶單元MC的改寫時間。
此外，本實施形態，在矽化物層S1中，或在形成延伸區EX1的鰭FA中，以抑制矽化物層S1過度成長為目的，而導入碳或氮等。
此等矽化物層S1，由包含鎳（Ni）及矽（Si）的膜構成，例如由鎳矽化物（NiSi）構成。
此外，利用鰭FA之Y方向的剖面圖，即圖45～圖47，於後述內容對矽化物層S1之形成方法詳細地予以說明。
於鰭FA上及元件隔離部STI上，形成例如由氧化矽膜構成之層間絕緣膜IL1。此外，亦可於鰭FA與層間絕緣膜IL1之間，形成例如由氮化矽膜構成之蝕刻阻擋膜。於層間絕緣膜IL1、控制閘極電極CG上之矽化物層S2、記憶閘極電極MG上之矽化物層S2、及側壁間隔件SW各自的頂面上，形成例如由氧化矽膜構成之層間絕緣膜IL2。
於層間絕緣膜IL2及層間絕緣膜IL1，形成與源極區MS及汲極區MD電性連接之接觸洞CH。於接觸洞CH內，形成插栓PG1；插栓PG1，例如係以由鈦膜、氮化鈦膜、或其等的疊層膜構成之金屬阻障層膜，及以鎢為主體之導電性膜所構成。
接著，對於區域1B所示的n型電晶體QN之構造予以說明。
如區域1B所示，閘極絕緣膜GF2，在X方向中，沿著2個側壁間隔件SW之間的露出鰭FB之開口部的底面及側面而形成。
閘極電極G1，隔著閘極絕緣膜GF2，嵌入至開口部而形成。如此地，本實施形態的閘極電極G1，係以所謂的閘極後製構造形成。
閘極絕緣膜GF2，由介電常數較氧化矽更高之絕緣材料膜構成，由所謂的高介電常數膜（High－k膜）構成。此等高介電常數膜，例如為含鉿的氧化膜、含鋁的氧化膜、或含鉭的氧化膜。閘極絕緣膜GF2之膜厚，例如為1～2nm。
此外，亦可於閘極絕緣膜GF2與鰭FB之間，將鰭FB的頂面及側面熱氧化，而形成膜厚為1nm程度的氧化矽膜。
閘極電極G1，例如係以由氮化鉭膜、鈦鋁膜、氮化鈦膜、鎢膜或鋁膜構成之單層金屬膜，或將此等膜適宜疊層之疊層膜所構成。
以側壁間隔件SW，覆蓋包含閘極電極G1及閘極絕緣膜GF2之圖案的側面。側壁間隔件SW，例如由氮化矽膜及氧化矽膜之疊層構造構成。
於鰭FB，將n型電晶體QN之源極區LS1及汲極區LD1，以在X方向中包夾鰭FB的由閘極電極G1覆蓋之處的方式形成。源極區LS1及汲極區LD1，各自具備n－ 型半導體區即延伸區EX2、及n＋ 型半導體區即擴散區D2。擴散區D2，雜質濃度較延伸區EX2更高。延伸區EX2與擴散區D2彼此接觸；延伸區EX2，位於較擴散區D2更接近n型電晶體QN之通道區側的位置。
此外，以藉由磊晶成長法形成的磊晶層EP1，覆蓋側壁間隔件SW旁之鰭FB的側面及頂面。上述擴散區D2，不僅形成於鰭FB，亦形成於磊晶層EP1。
接著，對於區域1C所示的p型電晶體QP之構造予以說明。
如區域1C所示，閘極絕緣膜GF3，在X方向中，沿著2個側壁間隔件SW之間的露出鰭FC之開口部的底面及側面而形成。
閘極電極G2，隔著閘極絕緣膜GF3，嵌入至開口部而形成。如此地，本實施形態的閘極電極G2，係以所謂的閘極後製構造形成。
閘極絕緣膜GF3，由介電常數較氧化矽更高之絕緣材料膜構成，由所謂的高介電常數膜（High－k膜）構成。此等高介電常數膜，例如為含鉿的氧化膜、含鋁的氧化膜、或含鉭的氧化膜。閘極絕緣膜GF2之膜厚，例如為1～2nm。
此外，亦可於閘極絕緣膜GF3與鰭FC之間，將鰭FC的頂面及側面熱氧化，而形成膜厚為1nm程度的氧化矽膜。
閘極電極G2，例如係以由氮化鉭膜、鈦鋁膜、氮化鈦膜、鎢膜或鋁膜構成之單層金屬膜，或將此等膜適宜疊層之疊層膜所構成。
以側壁間隔件SW，覆蓋包含閘極電極G2及閘極絕緣膜GF3之圖案的側面。側壁間隔件SW，例如由氮化矽膜及氧化矽膜之疊層構造構成。
於鰭FC，將p型電晶體QP之源極區LS2及汲極區LD2，以在X方向中包夾鰭FC的由閘極電極G2覆蓋之處的方式形成。源極區LS2及汲極區LD2，各自具備p－ 型半導體區即延伸區EX3、及p＋ 型半導體區即擴散區D3。擴散區D3，雜質濃度較延伸區EX3更高。延伸區EX3與擴散區D3彼此接觸；延伸區EX3，位於較擴散區D3更接近p型電晶體QP之通道區側的位置。
此外，以藉由磊晶成長法形成的磊晶層EP2，覆蓋側壁間隔件SW旁之鰭FC的側面及頂面。上述擴散區D3，不僅形成於鰭FC，亦形成於磊晶層EP2。
於鰭FB上及鰭FC上，形成例如由氧化矽膜構成之層間絕緣膜IL1。此外，亦可在鰭FB及鰭FC與層間絕緣膜IL1之間，形成例如由氮化矽膜構成之蝕刻阻擋膜。於層間絕緣膜IL1、閘極電極G1、閘極電極G2及側壁間隔件SW各自的頂面上，形成例如由氧化矽膜構成之層間絕緣膜IL2。
於層間絕緣膜IL2及層間絕緣膜IL1，形成與源極區LS1、汲極區LD1、源極區LS2及汲極區LD2電性連接之接觸洞CH。於接觸洞CH內，形成插栓PG2；插栓PG2，例如係以由鈦膜、氮化鈦膜、或其等的疊層膜構成之金屬阻障層膜，及以鎢為主體之導電性膜所構成。
於包含磊晶層EP1的擴散區D2與插栓PG2之間、及包含磊晶層EP2的擴散區D3與插栓PG2之間，形成矽化物層S3。矽化物層S3，例如由TiSi2 （鈦矽化物）構成。矽化物層S3，形成在插栓PG2之正下方，亦即，形成在接觸洞CH之底部；插栓PG2旁的區域之磊晶層EP1的頂面、及插栓PG2旁的區域之磊晶層EP2的頂面，從矽化物層S3露出。矽化物層S3，具有降低由半導體構成之磊晶層EP1與插栓PG2的連接電阻之作用。
於覆蓋記憶單元MC、n型電晶體QN及p型電晶體QP的層間絕緣膜IL2上，形成層間絕緣膜IL3。於層間絕緣膜IL3，形成配線用的溝，將例如以銅為主成分之導電性膜嵌入至此配線用的溝內，藉以於層間絕緣膜IL3內，形成與插栓PG1、PG2連接之第1層配線M1。將此第1配線M1之構造，稱作所謂的金屬鑲嵌（Damascene）配線構造。
而後，藉由雙重金屬鑲嵌（Dual Damascene）法等，形成第2層以後之配線，但此處省略圖示及其說明。此外，較配線M1及配線M1更為上層的配線，並未限定為金屬鑲嵌配線構造，亦可將導電性膜圖案化而形成，例如亦可使其為鎢配線或鋁配線。
此處，對於本實施形態之各區域1A～1C的源極區及汲極區之構造予以說明。
形成在區域1B及區域1C之磊晶層EP1、EP2各自的頂面之，經由矽化物層S3而與插栓PG2連接的面之位置，較區域1A的矽化物層S1的頂面之與插栓PG1連接的面之位置更高。此係因，相較於形成在鰭FA上的矽化物層S1之膜厚，形成在鰭FB上或鰭FC上的磊晶層EP1、EP2各自之膜厚較大的緣故。
如此地，藉由形成厚層磊晶層EP1、EP2，在本實施形態中，使n型電晶體QN之源極區LS1及汲極區LD1，與p型電晶體QP之源極區LS2及汲極區LD2各自的截面積增大。藉此，降低源極區LS1、汲極區LD1、源極區LS2、及汲極區LD2的電阻。此外，區域1A中，藉由以較半導體更為低電阻之矽化物層S1覆蓋鰭FA，而降低源極區MS及汲極區MD的電阻。
如此地，使用於降低源極區及汲極區之電阻的構造，在區域1A、區域1B、及區域1C不同，係因必須防止應力的產生。亦即，為了使FINFET之源極區及汲極區低電阻化，而考慮形成覆蓋源極區及汲極區的磊晶層，但記憶單元MC中，若於源極區MS及汲極區MD形成磊晶層，則在元件內產生應力，因此而有作為記憶裝置的性能及可靠度降低之問題。
因而，本實施形態中，藉由對形成有記憶單元MC的鰭FA，形成矽化物層S1，而實現源極／汲極區之低電阻化；藉由對形成有n型電晶體QN及p型電晶體QP的鰭FB、FC，形成體積大的磊晶層EP1、EP2，而實現源極／汲極區之低電阻化。
藉由上述內容，可實現記憶單元MC、n型電晶體QN、及p型電晶體QP各自之低電阻化，並防止記憶單元的性能降低。因此，可改善半導體裝置的性能。
＜關於非揮發性記憶體的運作＞ 接著，參考圖48及圖49，對非揮發性記憶體的運作例予以說明。
圖48為，非揮發性記憶體之記憶單元MC的等效電路圖。圖49為，顯示「寫入」、「抹除」、及「讀取」時的對選擇記憶單元之各部位的電壓施加條件之一例的表。於圖49的表，記載在進行「寫入」、「抹除」、「讀取」時，分別對圖48所示之記憶單元MC的記憶閘極電極MG施加之電壓Vmg、對源極區MS施加之電壓Vs、對控制閘極電極CG施加之電壓Vcg、對汲極區MD施加之電壓Vd、及對井PW1施加之電壓Vb。
另，圖49的表所示的內容係電壓施加條件之一適宜例，並未限定於此一內容，可因應必要而進行各種變更。此外，本實施形態中，將往記憶閘極電極MG下之絕緣膜ON中的電荷儲存層CSL之電子的注入，定義為「寫入」，將電洞（hole：正電洞）的注入，定義為「抹除」。
寫入方式，可使用所謂被稱作SSI（Source Side Injection：源極側注入）方式之，以源極側注入所產生的熱電子注入施行寫入之寫入方式，例如將圖49之「寫入」的欄位所示之電壓，對施行寫入的選擇記憶單元之各部位施加，往選擇記憶單元的電荷儲存層CSL注入電子，藉以施行寫入。
此時，熱電子，主要在鰭FA中的以2個閘極電極（記憶閘極電極MG及控制閘極電極CG）覆蓋之處（通道區）產生，熱電子往記憶閘極電極MG下方的電荷儲存層CSL注入。注入之熱電子，在電荷儲存層CSL中之陷阱能階被捕獲，此一結果，使具備記憶閘極電極MG之記憶電晶體的閾值電壓上升。亦即，記憶電晶體成為寫入狀態。
抹除方法，可使用所謂被稱作BTBT方式之，藉由BTBT（Band-To-Band Tunneling：能帶間穿隧）現象所產生的熱電洞注入施行抹除之抹除方式。亦即，將藉由BTBT產生之電洞往電荷儲存層CSL注入，藉以施行抹除。例如將圖49之「抹除」的欄位所示之電壓，對施行抹除的選擇記憶單元之各部位施加，藉由BTBT現象產生電洞，將電場加速，藉而往選擇記憶單元的電荷儲存層CSL中注入電洞，藉此降低記憶電晶體的閾值電壓。亦即，記憶電晶體成為抹除狀態。
在讀取時，例如將圖49之「讀取」的欄位所示之電壓，對施行讀取的選擇記憶單元之各部位施加。藉由使讀取時的對記憶閘極電極MG施加之電壓Vmg，為寫入狀態之記憶電晶體的閾值電壓與抹除狀態之記憶電晶體的閾值電壓之間的值，而可判別寫入狀態與抹除狀態。
＜關於半導體裝置的主要特徵＞ 本實施形態的半導體裝置之主要特徵點在於：形成在區域1A的記憶單元MC之源極區MS及汲極區MD的矽化物層S1，形成為全矽化物層。此外，各矽化物層S1，以在X方向中包夾鰭FA的由控制閘極電極CG及記憶閘極電極MG覆蓋之處的方式形成。具體而言，如圖4及圖47所示，不僅將鰭FA的表面矽化物化，亦將鰭FA的內部矽化物化，使鰭FA中之較元件隔離部STI的最頂面更為上部之處的90%以上，構成矽化物層S1。因此，源極區MS及汲極區MD的90%以上係由矽化物層S1構成。另，本實施形態中，將此等矽化物層S1稱作全矽化物層。
如此地，藉由使矽化物層S1為全矽化物層，而可降低源極區MS及汲極區MD的電阻。亦即，在僅於鰭FA的表面形成矽化物層之情況，鰭FA的內部為電阻較矽化物層更高之半導體層。因此，源極區MS及汲極區MD的電阻變高。因而，藉由如同本實施形態的矽化物層S1般地，不僅將鰭FA的表面矽化物化亦將鰭FA的內部矽化物化，而可降低源極區MS及汲極區MD的電阻。
進一步，依本案發明人之研討，判斷出藉由使矽化物層S1為全矽化物層，在記憶單元MC的寫入運作中，特別是上述SSI方式所進行的寫入運作中，可縮短記憶單元MC的改寫時間。
其理由，係因藉由在鰭FA的以控制閘極電極CG及記憶閘極電極MG覆蓋之處（記憶單元MC之通道區），與矽化物層S1的界面，產生肖特基障壁，而在寫入運作時，越過肖特基障壁之熱電子往通道區流動的緣故。亦即，習知之記憶單元MC中，僅於擴散區D1的表面形成矽化物層，故如上述之肖特基障壁並不存在。此等越過肖特基障壁之熱電子，相較於在習知記憶單元MC產生之熱電子，能量較高，故變得容易在電荷儲存層CSL捕獲。因此，往電荷儲存層CSL注入之電子的量增加。因而，可縮短記憶單元MC的寫入時間，改善記憶單元MC的寫入速度。因此，可改善半導體裝置的性能。
圖50為本案發明人所提出的實驗資料。縱軸表示記憶單元MC的閾值電壓之變化量，閾值電壓之變化量大，係指注入至電荷儲存層CSL之電子多。橫軸表示寫入運作之時間。另，圖50之縱軸及橫軸的值，並非為實測值，而係以相對值表示。此外，圖50中，以實線表示本實施形態之記憶單元MC，以虛線表示習知之記憶單元（僅於擴散區D1的表面形成矽化物層之記憶單元）。
如同從圖50的資料所判斷，本實施形態之記憶單元MC，相較於習知之記憶單元，往電荷儲存層CSL注入的電子之效率良好。
此外，可縮短在記憶單元MC之資料的改寫時間，故減少絕緣膜ON在每次寫入所承受之電應力。因此，可改善記憶單元MC的耐改寫性，亦改善記憶單元MC的維持特性。因此，可亦改善半導體裝置的可靠度。
此外，能量高的熱電子，可到達電荷儲存層CSL中之深的準位（從絕緣膜X1與電荷儲存層CSL的界面往上之位置）。因此，改善注入至電荷儲存層CSL之電子的保存特性。從此點來看，亦可改善記憶單元MC的維持特性。因此，可進一步改善半導體裝置的可靠度。
＜關於半導體裝置之製程＞ 以下，利用圖5～圖47，對本實施形態的半導體裝置之製造方法予以說明。
首先，利用圖5～圖18，說明圖2所示之區域1A的鰭FA、區域1B的鰭FB、及區域1C的鰭FC之形成步驟。另，圖5、圖7、圖9、圖11、圖12、圖14、及圖16，為本實施形態的半導體裝置之形成步驟中的立體圖；圖6、圖8、圖10、圖13、圖15、圖17、及圖18，為本實施形態的半導體裝置之形成步驟中的剖面圖。
如圖5及圖6所示，準備半導體基板SB，於半導體基板SB的主面上，依序形成絕緣膜IF1、絕緣膜IF2、及導電性膜SI1。半導體基板SB，例如由具有1～10Ωcm程度之比電阻的p型單晶矽等構成。絕緣膜IF1，例如由氧化矽膜構成，例如可利用熱氧化法或CVD法形成。絕緣膜IF1之膜厚，為2～10nm程度。絕緣膜IF2，例如由氮化矽膜構成，例如藉由CVD法形成。絕緣膜IF2之膜厚，為20～100nm程度。導電性膜SI1，例如由矽膜構成，例如藉由CVD法形成。導電性膜SI1之膜厚，例如為20～200nm。接著，利用光微影技術及蝕刻法，將區域1A～1C的導電性膜SI1加工。藉此，於絕緣膜IF2上，將往X方向延伸之複數導電性膜SI1的圖案，在Y方向排列而形成複數個。
接著，如圖7及圖8所示，形成覆蓋複數導電性膜SI1各自的側面之硬罩HM1。此處，例如，於半導體基板SB上，利用CVD法，形成具有10～40nm之膜厚的氧化矽膜後，施行非等向性蝕刻即乾蝕刻。藉此，使絕緣膜IF2及導電性膜SI1各自的頂面露出，藉以形成在導電性膜SI1的側面留下之硬罩HM1。硬罩HM1，並未完全嵌入相鄰的導電性膜SI1彼此之間，而係以包圍各導電性膜SI1的方式形成為環狀。
而後，利用濕蝕刻法，將導電性膜SI1去除。
接著，如圖9及圖10所示，形成光阻圖案PR1，其覆蓋區域1A的硬罩HM1，露出區域1B及區域1C的硬罩HM1。接著，藉由施行濕蝕刻，而將區域1B及區域1C的硬罩HM1之表面去除一部分。藉此，使區域1B及區域1C的硬罩HM1之寬度變細。另，本申請案所述之寬度，係指沿著半導體基板SB的主面之方向中的圖案等之長度。
硬罩HM1，係用於形成鰭的遮罩。因此，藉由如同上述地在區域1A的硬罩HM1之寬度、與區域1B及區域1C的硬罩HM1之寬度設置差異，而可在形成於區域1A的鰭FA之寬度、與形成於區域1B及區域1C的鰭FB及鰭FC之寬度設置差異。
而後，藉由灰化處理等，將光阻圖案PR1去除。
接著，如圖11所示，在區域1A～1C中，形成覆蓋各硬罩HM1之一部分的光阻圖案PR2。光阻圖案PR2，係覆蓋硬罩HM1中的往X方向延伸之部分，並露出往X方向延伸之該部分的端部、及往Y方向延伸之部分的圖案。亦即，X方向中的硬罩HM1之兩端，從光阻圖案PR2露出。
接著，如圖12及圖13所示，藉由使用光阻圖案PR2作為遮罩，施行蝕刻，而去除各硬罩HM1之一部分。藉此，硬罩HM1，僅留下往X方向延伸之部分。亦即，於絕緣膜IF2上，將往X方向延伸的圖案，即硬罩HM1，在Y方向並排配置複數個。
而後，藉由灰化處理等，將光阻圖案PR2去除。
接著，如圖14及圖15所示，將硬罩HM1作為遮罩，對絕緣膜IF2、絕緣膜IF1及半導體基板SB施行非等向性乾蝕刻。藉此，於硬罩HM1之正下方，形成加工為板狀（壁狀）的半導體基板SB之一部分的圖案，即鰭FA、鰭FB、及鰭FC。此處，藉由將從硬罩HM1露出的區域之半導體基板SB的主面下挖100～250nm，而形成具有從半導體基板SB的主面算起之高度100～250nm的鰭FA、鰭FB、及鰭FC。
接著，如圖16及圖17所示，於半導體基板SB上，以填入鰭FA、鰭FB、鰭FC、絕緣膜IF1、絕緣膜IF2、及硬罩HM1之間的方式，沉積由氧化矽膜等構成的絕緣膜。而後，對此絕緣膜施行CMP（Chemical Mechanical Polishing，化學機械研磨）法所進行的研磨處理，使硬罩HM1的頂面露出。藉此，形成由上述絕緣膜構成之元件隔離部STI。
接著，如圖18所示，將硬罩HM1、絕緣膜IF1、及絕緣膜IF2去除。而後，藉由對元件隔離部STI的頂面施行蝕刻處理，而使元件隔離部STI的頂面往高度方向後退。藉此，露出鰭FA、鰭FB、及鰭FC的側面之一部分及頂面。
而後，利用光微影法及離子注入法等，將雜質導入半導體基板SB的主面，藉以在區域1A的鰭FA內形成p型井PW1，在區域1B的鰭FB內形成p型井PW2，在區域1C的鰭FC內形成n型井NW。用於形成p型井PW1及p型井PW2之雜質，例如為硼（B）或二氟化硼（BF2 ）。用於形成n型井NW之雜質，例如為磷（P）或砷（As）。各井，於各鰭內全體及各鰭之下部的半導體基板SB之一部分擴散而形成。
如同上述，於區域1A形成鰭FA，於區域1B形成鰭FB，於區域1C形成鰭FC。
利用圖19～圖47，說明之後的製程。圖19～圖47所示之區域1A、區域1B、及區域1C，對應於圖4所說明之處，分別顯示與圖2之A－A線、圖2之B－B線、及圖2之C－C線對應的剖面。
圖19，顯示絕緣膜IF3、導電性膜SI2及絕緣膜IF4之形成步驟。首先，形成覆蓋鰭FA、鰭FB、及鰭FC的絕緣膜IF3。絕緣膜IF3，例如為藉由熱氧化法形成的氧化矽膜，具有2nm程度之膜厚。接著，例如利用CVD法，於絕緣膜IF3上沉積導電性膜SI2。而後，例如利用CMP法，將導電性膜SI2的頂面平坦化，藉以形成具有平坦頂面之導電性膜SI2。而後，於導電性膜SI2上，例如利用CVD法，形成絕緣膜IF4。導電性膜SI2例如由多晶矽膜構成，絕緣膜IF4例如由氮化矽膜構成。如同上述地，在對導電性膜SI2施行CMP法所進行的研磨步驟後，仍於鰭FA的頂面上及鰭FB的頂面上留下導電性膜SI2。
圖20，顯示控制閘極電極CG之形成步驟。首先，利用光微影法及乾蝕刻法，將區域1A的絕緣膜IF4選擇性地圖案化。此時，區域1B及區域1C的絕緣膜IF4並未圖案化。接著，藉由將圖案化的絕緣膜IF4作為遮罩，對導電性膜SI2施行乾蝕刻，而在區域1A形成控制閘極電極CG。而後，藉由將從控制閘極電極CG露出的絕緣膜IF3去除，而於控制閘極電極CG下形成閘極絕緣膜GF1。
圖21，顯示絕緣膜ON之形成步驟。絕緣膜ON，由絕緣膜X1、電荷儲存層CSL、及絕緣膜X2的疊層膜構成。首先，例如利用熱氧化法，在從控制閘極電極CG露出之鰭FA的頂面及側面，形成絕緣膜X1。絕緣膜X1，例如為氧化矽膜，具有4nm之膜厚。接著，例如利用CVD法，於絕緣膜X1上，形成電荷儲存層CSL。電荷儲存層CSL，係可保存電荷的捕集性絕緣膜，例如為氮化矽膜，具有7nm之膜厚。接著，例如利用CVD法，於電荷儲存層CSL上，形成絕緣膜X2。絕緣膜X2，例如為氧化矽膜或氮氧化矽膜，具有9nm之膜厚。此外，電荷儲存層CSL，亦可取代氮化矽膜，而以由將鉿或鋁等氮化之金屬氮化物構成的膜形成。
如區域1A所示，在鰭FA的長邊方向（X方向）中，絕緣膜ON，形成於鰭FA的頂面上、控制閘極電極CG的側面上、及絕緣膜IF4的側面上。亦即，絕緣膜ON，在鰭FA的長邊方向（X方向）中，形成為L字形。
圖22，顯示導電性膜SI3之形成步驟。於絕緣膜ON上，例如利用CVD法，沉積導電性膜SI3。導電性膜SI3，例如由多晶矽膜構成。而後，對此導電性膜SI3施行CMP處理，使控制閘極電極CG上方的絕緣膜ON露出。亦即，將絕緣膜ON作為阻擋件，研磨導電性膜SI3。藉此，如區域1A所示，在與控制閘極電極CG鄰接的區域，選擇性地形成導電性膜SI3。此外，在區域1B及區域1C，將導電性膜SI3去除，使絕緣膜ON露出。
圖23，顯示使導電性膜SI3的頂面後退之步驟。如區域1A所示，藉由對導電性膜SI3施行乾蝕刻處理或濕蝕刻處理，而降低導電性膜SI3的頂面之高度。此處，絕緣膜ON作為蝕刻阻擋件而作用，故不需要光阻圖案等遮罩。在此一蝕刻處理後，導電性膜SI3的頂面之高度，成為與控制閘極電極CG的頂面幾乎相等之高度。
圖24，顯示絕緣膜IF5及記憶閘極電極MG之形成步驟。首先，於在圖23後退之導電性膜SI3上，藉由CVD法，形成例如由氮化矽膜構成的絕緣膜IF5。而後，藉由施行非等向性乾蝕刻，以使絕緣膜IF5留在形成於區域1A之導電性膜SI3上的方式，將絕緣膜IF5加工為側壁間隔件狀。此時，去除區域1B及區域1C的絕緣膜IF5。之後，藉由將此絕緣膜IF5作為遮罩，施行非等向性乾蝕刻，而將從絕緣膜IF5露出的導電性膜SI3去除。藉此，於控制閘極電極CG之雙方的側面，隔著絕緣膜ON而形成記憶閘極電極MG。
圖25為，顯示將形成在控制閘極電極CG之雙方的側面之記憶閘極電極MG中的一方去除之步驟。首先，形成光阻圖案（未圖示），其覆蓋形成在控制閘極電極CG的單方側面之記憶閘極電極MG。接著，藉由將此光阻圖案作為遮罩，施行乾蝕刻及濕蝕刻，而去除未以光阻圖案覆蓋的絕緣膜IF5及記憶閘極電極MG。藉此，僅於記憶單元MC之源極區側留下記憶閘極電極MG。接著，將從記憶閘極電極MG露出之區域的絕緣膜ON，藉由乾蝕刻及濕蝕刻去除。藉此，如區域1A所示，於記憶閘極電極MG與鰭FA之間、及記憶閘極電極MG與控制閘極電極CG之間，選擇性地留下絕緣膜ON。另，將形成在區域1B及區域1C的絕緣膜ON，藉由此一步驟去除。
圖26，顯示虛設閘極電極DG及延伸區EX1～EX3之形成步驟。首先，在區域1B及區域1C中，利用光微影法及乾蝕刻法，將絕緣膜IF4及導電性膜SI2圖案化，藉以形成虛設閘極電極DG。而後，去除從虛設閘極電極DG露出的絕緣膜IF3。
接著，例如將砷（As）或磷（P），藉由離子注入法，往鰭FA及FB內導入，藉以在鰭FA內形成n－ 型延伸區EX1（半導體區EX1），在鰭FB內形成n－ 型延伸區EX2（半導體區EX2）。接著，例如將硼（B）或二氟化硼（BF2 ），藉由離子注入法，往鰭FC內導入，藉以在鰭FC內形成p－ 型延伸區EX3（半導體區EX3）。
區域1A的延伸區EX1，對控制閘極電極CG及記憶閘極電極MG以自對準方式形成。亦即，n型雜質，注入從控制閘極電極CG及記憶閘極電極MG露出之鰭FA的頂面及側面，因而延伸區EX1，係以在控制閘極電極CG及記憶閘極電極MG之兩側，包夾控制閘極電極CG及記憶閘極電極MG的方式形成。此外，雜質因離子注入後的熱處理而擴散，故俯視時，延伸區EX1與控制閘極電極CG及記憶閘極電極MG部分重疊。
區域1B的延伸區EX2，對虛設閘極電極DG以自對準方式形成。亦即，n型雜質，注入從虛設閘極電極DG露出之鰭FB的頂面及側面，因而延伸區EX2，係以在虛設閘極電極DG之兩側，包夾虛設閘極電極DG的方式形成。此外，雜質因離子注入後的熱處理而擴散，故俯視時，延伸區EX2與虛設閘極電極DG部分重疊。
區域1C的延伸區EX3，對虛設閘極電極DG以自對準方式形成。亦即，n型雜質，注入從虛設閘極電極DG露出之鰭FC的頂面及側面，因而延伸區EX3，係以在虛設閘極電極DG之兩側，包夾虛設閘極電極DG的方式形成。此外，雜質因離子注入後的熱處理而擴散，故俯視時，延伸區EX3與虛設閘極電極DG部分重疊。
圖27，顯示絕緣膜IF6之形成步驟。以覆蓋記憶單元MC、n型電晶體QN、及p型電晶體QP的方式，於半導體基板SB上，例如利用CVD法，形成例如由氮化矽構成的絕緣膜IF6。
接著，如圖28所示，形成光阻圖案PR3，其露出區域1B，覆蓋區域1A及區域1C。接著，藉由將光阻圖案PR3作為遮罩，施行乾蝕刻，而去除區域1B的絕緣膜IF6之一部分，藉此，露出元件隔離部STI、鰭FB、及絕緣膜IF4各自的頂面。此外，在區域1B中，於虛設閘極電極DG的側面、及絕緣膜IF4的側面，形成由絕緣膜IF6構成之側壁間隔件SW。
接著，藉由將光阻圖案PR3、絕緣膜IF4、及側壁間隔件SW作為遮罩，施行乾蝕刻，而使區域1B的從虛設閘極電極DG及側壁間隔件SW露出之鰭FB的頂面後退。藉此，使後退之鰭FB的頂面，成為較元件隔離部STI的頂面更高之位置，且成為較虛設閘極電極DG正下方之鰭FB的頂面更低之位置。
而後，藉由灰化處理等，將光阻圖案PR3去除。
圖29，顯示磊晶層EP1之形成步驟。利用磊晶成長法，在區域1B的從虛設閘極電極DG及側壁間隔件SW露出之鰭FB的頂面上及側面上，形成磊晶層EP1。磊晶層EP1，例如為以Si（矽）為主體的層，此處例如係由SiP（磷化矽）或SiC（碳化矽）構成。此時，區域1A及區域1C受到絕緣膜IF6覆蓋，故並未形成磊晶層EP1。
磊晶層EP1，如同利用圖3所說明般地，為具有菱形之剖面形狀的半導體層，覆蓋Y方向中之鰭FB的側面。圖29中，磊晶層EP1雖未覆蓋X方向中之鰭FB的側面，但磊晶層EP1亦可覆蓋該側面。
圖30，顯示絕緣膜IF7之形成步驟。首先，於半導體基板SB上，例如利用CVD法，形成例如由氮化矽膜構成的絕緣膜IF7。在區域1A及區域1C，以覆蓋絕緣膜IF6的表面之方式形成絕緣膜IF7，而附圖中使絕緣膜IF7與絕緣膜IF6成為一體，省略區域1A及區域1C的絕緣膜IF7之圖示。
接著，如圖31所示，形成光阻圖案PR4，其露出區域1C，覆蓋區域1A及區域1B。接著，藉由將光阻圖案PR4作為遮罩，施行乾蝕刻，而去除區域1C的絕緣膜IF7之一部分，藉此，露出元件隔離部STI、鰭FC、及絕緣膜IF4各自的頂面。此外，在區域1C中，於虛設閘極電極DG的側面、及絕緣膜IF4的側面，形成由絕緣膜IF7構成之側壁間隔件SW。
接著，藉由將光阻圖案PR4、絕緣膜IF4、及側壁間隔件SW作為遮罩，施行乾蝕刻，而使區域1C的從虛設閘極電極DG及側壁間隔件SW露出之鰭FC的頂面後退。藉此，使後退之鰭FC的頂面，成為較元件隔離部STI的頂面更高之位置，且成為較虛設閘極電極DG正下方之鰭FC的頂面更低之位置。
而後，藉由灰化處理等，將光阻圖案PR4去除。
圖32，顯示磊晶層EP2之形成步驟。利用磊晶成長法，在區域1C的從虛設閘極電極DG及側壁間隔件SW露出之鰭FC的頂面上及側面上，形成磊晶層EP2。磊晶層EP2，例如為以Si（矽）為主體的層，此處例如係由SiGe（矽鍺）構成。此時，區域1A及區域1B受到絕緣膜IF6或絕緣膜IF7覆蓋，故並未形成磊晶層EP2。
磊晶層EP2，如同利用圖3所說明般地，為具有菱形之剖面形狀的半導體層，覆蓋Y方向中之鰭FC的側面。圖32中，磊晶層EP2雖未覆蓋X方向中之鰭FC的側面，但該側面亦可覆蓋磊晶層EP2。
圖33，顯示絕緣膜IF8之形成步驟。首先，於半導體基板SB上，例如利用CVD法，形成例如由氮化矽膜構成的絕緣膜IF8。在區域1A，以覆蓋絕緣膜IF6的表面之方式形成絕緣膜IF8，而附圖中使絕緣膜IF8與絕緣膜IF6成為一體，省略區域1A的絕緣膜IF8之圖示。此外，在區域1B，以覆蓋絕緣膜IF7的表面之方式形成絕緣膜IF8，而附圖中使絕緣膜IF8與絕緣膜IF7成為一體，省略區域1B的絕緣膜IF8之圖示。
圖34，顯示側壁間隔件SW、n＋ 型的擴散區D1（半導體區D1）、n＋ 型的擴散區D2（半導體區D2）、及p＋ 型的擴散區D3（半導體區D3）之形成步驟。首先，藉由利用光微影法及非等向性乾蝕刻，將區域1A的絕緣膜IF6之一部分選擇性地去除，藉此，露出元件隔離部STI、鰭FA、絕緣膜IF4、及絕緣膜IF5各自的頂面。此處，在區域1A中，於控制閘極電極CG、記憶閘極電極MG、絕緣膜IF4、及絕緣膜IF5的側面，形成側壁間隔件SW。
接著，在區域1A及區域1B中，利用光微影法及離子注入法，例如將砷（As）或磷（P），往側壁間隔件SW旁之鰭FA及鰭FB導入，藉以形成n＋ 型的擴散區D1及n＋ 型的擴散區D2。另，擴散區D1具有較延伸區EX1更高的雜質濃度，擴散區D2具有較延伸區EX2更高的雜質濃度。
如此地，在記憶單元MC，形成作為汲極區MD及源極區MS之一部分而作用的擴散區D1；在n型電晶體QN，形成作為汲極區LD1及源極區LS1之一部分而作用的擴散區D2。
另，在區域1A的記憶單元MC，亦可不形成擴散區D1，但本實施形態中，顯示在區域1A形成擴散區D1之情況。
此外，亦可在區域1A中，將側壁間隔件SW作為遮罩，藉由離子注入法，往鰭FA中導入碳或氮等。藉此，在後續步驟於鰭FA形成矽化物層S1時，可抑制矽化物層S1過度成長。亦即，可抑制矽化物層S1的成長越過延伸區EX1，而到達至鰭FA的以控制閘極電極CG及記憶閘極電極MG覆蓋之處（記憶單元MC之通道區）的情形。因此，宜將碳或氮等，不僅導入至矽化物層S1之形成區域，亦導入至延伸區EX1。此外，用於形成此等碳或氮等之導入區域的離子注入，宜使劑量為1×1015 ／cm2 ，使注入能量為5keV，以對半導體基板SB垂直的角度施行，或以從對半導體基板SB之垂線傾斜1～10度的角度施行。
接著，在區域1C中，利用光微影法及離子注入法，例如將硼（B）或二氟化硼（BF2 ），往側壁間隔件SW旁之鰭FC導入，藉以形成p＋ 型的擴散區D3。另，擴散區D3具有較延伸區EX3更高的雜質濃度。
如此地，在p型電晶體QP，形成作為汲極區LD2及源極區LS2之一部分而作用的擴散區D3。
圖35，顯示矽化物層S1之形成步驟。如同上述，區域1A的矽化物層S1，形成為全矽化物層。矽化物層S1，由包含鎳（Ni）及矽（Si）的膜構成，例如由鎳矽化物（NiSi）構成。
圖45～圖47為，用於更為詳細地說明將矽化物層S1形成為全矽化物層之步驟的附圖，其係沿著圖2之D－D線的鰭FA之Y方向的剖面圖。
圖45，顯示於鰭FA的頂面上及側面上，形成薄層矽化物層SS之步驟。為了形成此等薄層矽化物層SS，首先，將半導體基板SB設置於濺鍍裝置內。接著，將半導體基板SB暴露於使用氬（Ar）等之惰性氣體環境，藉以使附著在鰭FA的頂面上及側面上之1～3nm程度的自然氧化膜去除。接著，於同一濺鍍裝置內，對半導體基板SB施行熱處理。此一熱處理，例如係200℃且90秒程度之RTA（Rapid Thermal Annealing，快速熱退火）。
接著，上述熱處理步驟結束後，於60秒以內，對半導體基板SB的主面，藉由濺鍍法沉積金屬膜MS1。金屬膜MS1，為包含Ni及Pt的膜，例如由Pt濃度為5atom%程度之NiPt構成。如此地，在藉由上述熱處理加熱之半導體基板SB的溫度（例如200℃）降低前，施行濺鍍。若對高溫狀態之半導體基板SB藉由濺鍍法將金屬膜MS1成膜，則高溫狀態之鰭FA的表面之一部分與金屬膜MS1之一部分反應，而使薄層矽化物層SS，以覆蓋鰭FA的側面及頂面之方式形成。矽化物層SS，例如包含NiSi（鎳矽化物）與Pt（鉑）。亦即，矽化物層SS，為NiPt矽化物層。
此時，金屬膜MS1，並未連續地覆蓋鰭FA的側面及頂面，覆蓋鰭FA之金屬膜MS1，分離為複數個。亦即，以金屬膜MS1覆蓋鰭FA的頂面全體及元件隔離部STI的頂面全體，相對於此，鰭FA的側面，係以對鰭FA的側面往垂直方向延伸之柱狀的複數金屬膜MS1部分地覆蓋。亦即，覆蓋鰭FA的側面之金屬膜MS1，由在沿著鰭FA的側面之方向中彼此分開並排的複數膜（圖案）構成。
形成在鰭FA的側面之金屬膜MS1成為柱狀，係由於下述原因：藉由濺鍍法形成之金屬膜MS1，對於如鰭FA的側面般地對半導體基板SB的主面以接近垂直之角度形成的面，不易成膜；以及鰭FA的側面受到矽化物層SS覆蓋。形成在鰭FA的側面之柱狀的複數金屬膜MS1彼此互相分開，故即便金屬膜MS1具有應力，仍可防止鰭FA因該應力而受到影響。
此處，沉積的金屬膜MS1之膜厚為60nm程度。此外，鰭FA中之較元件隔離部STI的最頂面更為上部之處的高度，為40～80nm程度。此外，鰭FA的Y方向之寬度，為10～30nm程度。本實施形態中，在鰭FA的Y方向中之寬度為上述範圍的情況，若金屬膜MS1之膜厚為60nm程度，亦即，若使金屬膜MS1之膜厚為鰭FA的Y方向中之寬度的2～6倍程度，則可在後續步驟將矽化物層S1形成為全矽化物層。
接著，如圖46及圖47所示，藉由施行2次熱處理，而使鰭FA全矽化物化。
首先，如圖46所示，作為第1熱處理，藉由在240～300℃施行35～60秒程度之RTA，使金屬膜MS1與鰭FA的頂面及側面反應，藉以形成主要包含Ni2 Si（二鎳矽化物）之矽化物層MS2。藉此，鰭FA中之較元件隔離部STI的最頂面更為上部之處的50%以上成為矽化物層MS2。可依鰭FA之高度及寬度，調整第1熱處理的時間及溫度，藉而形成此等矽化物層MS2。而後，藉由施行包含硫酸之藥液所進行的濕蝕刻處理，而將未反應之金屬膜MS1去除。
接著，如圖47所示，作為第2熱處理，藉由在500℃施行10～15秒程度之RTA，使矽化物層MS2與鰭FA的頂面及側面反應，藉以形成主要包含NiSi（單鎳矽化物）之矽化物層S1。矽化物層S1，相較於矽化物層MS2，不僅形成於鰭FA的表面部，亦形成至鰭FA的內部，具有更低的電阻。藉此，鰭FA中之較元件隔離部STI的最頂面更為上部之處的90%以上成為矽化物層S1。亦即，以在X方向中包夾鰭FA的由控制閘極電極CG及記憶閘極電極MG覆蓋之處的方式，形成矽化物層S1。
此外，如同圖34所說明，在將碳或氮等導入鰭FA之情況，矽化物層S1的過度成長受到抑制。
另，在區域1B及區域1C中，鰭FB、鰭FC、磊晶層EP1、及磊晶層EP2等，受到絕緣膜IF7或絕緣膜IF8覆蓋，故即便於區域1B及區域1C沉積金屬膜MS1，施行上述熱處理，鰭FB、FC、磊晶層EP1、及磊晶層EP2各自的表面仍未矽化物化。此外，矽化物層S1的最頂面之位置，較磊晶層EP1、EP2的最頂面之位置更低。
圖36，顯示層間絕緣膜IL1之形成步驟。首先，以覆蓋記憶單元MC、n型電晶體QN、及p型電晶體QP的方式，於半導體基板SB上，例如利用CVD法，形成例如由氧化矽膜構成之層間絕緣膜IL1。接著，利用CMP法等，研磨層間絕緣膜IL1。藉由此一研磨處理，將形成在控制閘極電極CG上、記憶閘極電極MG上、及虛設閘極電極DG上的，層間絕緣膜IL1、絕緣膜IF4、及絕緣膜IF5去除。如此地，露出控制閘極電極CG、記憶閘極電極MG、及虛設閘極電極DG的各頂面。
另，亦可在形成層間絕緣膜IL1前，作為蝕刻阻擋膜，於半導體基板SB上形成氮化矽膜等。
圖37，顯示在區域1C中露出的虛設閘極電極DG之去除步驟。首先，於半導體基板SB上，例如藉由CVD法形成硬罩HM2後，利用光微影法及蝕刻法，將區域1C的硬罩HM2選擇性地去除，藉此，使區域1C的虛設閘極電極DG露出。硬罩HM2，例如由氧化矽膜或TiN（氮化鈦）膜構成。 接著，於區域1C中，藉由濕蝕刻，將從硬罩HM2露出的虛設閘極電極DG去除。另，此處雖亦將虛設閘極電極DG下方之絕緣膜IF3去除，但亦可留下絕緣膜IF3。
接著，如圖38所示，在區域1C之去除虛設閘極電極DG的溝內，形成閘極絕緣膜GF3、閘極電極G2。首先，於包含硬罩HM2上的半導體基板SB上方，例如利用CVD法或ALD（Atomic layer Deposition，原子層沉積）法，形成閘極絕緣膜GF3。閘極絕緣膜GF3，為介電常數較氮化矽膜更高的high－k膜，此處係由氮化鉿膜構成。閘極絕緣膜GF3，亦可藉由氧化鋯膜、氧化鋁膜、氮化鉭膜或氧化鑭膜等金屬氧化物形成。
接著，例如利用濺鍍法，於閘極絕緣膜GF3上，形成成為閘極電極G2的金屬膜。此金屬膜，例如係以由氮化鉭膜、鈦鋁膜、氮化鈦膜、鎢膜或鋁膜構成之單層金屬膜，或將此等膜適宜疊層之疊層膜所構成。
而後，例如藉由CMP法，去除硬罩HM2上之不需要的閘極絕緣膜GF3及金屬膜，藉以在區域1C之去除虛設閘極電極DG的溝內，嵌入形成閘極絕緣膜GF3、閘極電極G2。
而後，藉由濕蝕刻處理等，將硬罩HM2去除。
圖39，顯示在區域1B中露出的虛設閘極電極DG之去除步驟。首先，於半導體基板SB上，例如藉由CVD法形成硬罩HM3後，利用光微影法及蝕刻法，將區域1B的硬罩HM3選擇性地去除，藉此，使區域1B的虛設閘極電極DG露出。硬罩HM3，例如由氧化矽膜或TiN（氮化鈦）膜構成。 接著，於區域1B中，藉由濕蝕刻，將從硬罩HM3露出的虛設閘極電極DG去除。另，此處雖亦將虛設閘極電極DG下方之絕緣膜IF3去除，但亦可留下絕緣膜IF3。
接著，如圖40所示，在區域1B之去除虛設閘極電極DG的溝內，形成閘極絕緣膜GF2、閘極電極G1。首先，於包含硬罩HM3上的半導體基板SB上方，例如利用CVD法或ALD法，形成閘極絕緣膜GF2。閘極絕緣膜GF2，為介電常數較氮化矽膜更高的high－k膜，此處係由氮化鉿膜構成。閘極絕緣膜GF2，亦可藉由氧化鋯膜、氧化鋁膜、氮化鉭膜或氧化鑭膜等金屬氧化物形成。
接著，例如利用濺鍍法，於閘極絕緣膜GF2上，形成成為閘極電極G1的金屬膜。此金屬膜，例如係以由氮化鉭膜、鈦鋁膜、氮化鈦膜、鎢膜或鋁膜構成之單層金屬膜，或將此等膜適宜疊層之疊層膜所構成。
而後，例如藉由CMP法，去除硬罩HM3上之不需要的閘極絕緣膜GF2及金屬膜，藉以在區域1B之去除虛設閘極電極DG的溝內，嵌入形成閘極絕緣膜GF2、閘極電極G1。
而後，藉由濕蝕刻處理等，將硬罩HM3去除。
圖41，顯示絕緣膜IF9及矽化物層S2之形成步驟。首先，於半導體基板SB上，例如藉由CVD法形成絕緣膜IF9後，利用光微影法及蝕刻法，將區域1A的絕緣膜IF9選擇性地去除。藉此，以絕緣膜IF9，覆蓋區域1B的閘極電極G1、及區域1C的閘極電極G2。
接著，於區域1A中，在從絕緣膜IF9露出的控制閘極電極CG上及記憶閘極電極MG上，形成矽化物層S2。矽化物層S2，例如由鎳矽化物（NiSi）、或鈷矽化物（CoSi2 ）構成。此外，亦可於矽化物層S2添加鉑（Pt）。作為矽化物層S2之形成方法，首先，於半導體基板SB上形成金屬膜，施行熱處理，藉以使金屬膜，與控制閘極電極CG的多晶矽、及記憶閘極電極MG的多晶矽反應。而後，將未反應的金屬膜藉由濕蝕刻等去除，再度施行熱處理，藉而形成矽化物層S2。
接著，如圖42所示，於包含絕緣膜IF9上的半導體基板SB上方，例如利用CVD法，形成例如由氧化矽膜構成之層間絕緣膜IL2。接著，將層間絕緣膜IL2的頂面藉由CMP法等平坦化。接著，利用光微影法及乾蝕刻法，形成複數個貫通層間絕緣膜IL2、IL1的接觸洞CH。另，區域1B及區域1C的接觸洞CH，亦貫通絕緣膜IF9。
在區域1A中，於接觸洞CH之底部，露出矽化物層S1的頂面之一部分。在區域1B中，於接觸洞CH之底部，露出磊晶層EP1（擴散區D2）的頂面之一部分。在區域1C中，於接觸洞CH之底部，露出磊晶層EP2（擴散區D3）的頂面之一部分。
此外，在未圖示的區域中，形成接觸洞CH，其露出閘極電極G1、G2、控制閘極電極CG及記憶閘極電極MG各自的頂面之一部分。此等接觸洞CH，並未貫通層間絕緣膜IL1。此外，在對半導體基板SB的主面垂直之方向中，磊晶層EP1、EP2各自之正上方的接觸洞CH之長度，較矽化物層S1之正上方的接觸洞CH之長度更小。
接著，如圖43所示，於區域1A的接觸洞CH內形成插栓PG1，於區域1B及區域1C的接觸洞CH內形成插栓PG2。插栓PG1、PG2為，例如包含鈦膜及氮化鈦膜之金屬阻障層膜、與例如包含鎢膜之導電性膜的疊層構造。首先，於接觸洞CH內，利用CVD法或濺鍍法，依序形成鈦膜及氮化鈦膜。接著，於金屬阻障層膜上，利用CVD法或濺鍍法，形成包含鎢膜的導電性膜。接著，例如利用CMP法，將接觸洞CH外部的金屬阻障層膜及上述導電性膜去除，藉以在接觸洞CH內，嵌入由金屬阻障層膜及上述導電性膜構成的插栓PG1、PG2。
而後，藉由對半導體基板SB施行熱處理，在區域1B及區域1C中，磊晶層EP1、EP2，與金屬阻障層膜反應，形成矽化物層S3。亦即，矽化物層S3，由TiSi2 （鈦矽化物）膜構成。
此處，在對半導體基板SB的主面垂直之方向中，磊晶層EP1、EP2各自之正上方的接觸洞CH之長度，較矽化物層S1之正上方的接觸洞CH之長度更小。此係因，矽化物層S1的頂面之相對於半導體基板SB的主面之高度，較磊晶層EP1、EP2各自的頂面之相對於半導體基板SB的主面之高度更低的緣故。
磊晶層EP1、EP2各自的頂面之高度，較矽化物層S1的頂面之高度更高，係由於以大的體積形成磊晶層EP1、EP2，而在n型電晶體QN及p型電晶體QP中，降低源極區LS1、汲極區LD1、源極區LS2及汲極區LD2的電阻。
此處，區域1A的矽化物層S1，由電阻值較半導體層更低之材料構成，故即便未具有大的體積及膜厚，仍可使記憶單元MC之源極區MS及汲極區MD充分地低電阻化。
相對於此，磊晶層EP1、EP2較矽化物層S1更為高電阻。因此，在n型電晶體QN及p型電晶體QP中，為了使源極區LS1、汲極區LD1、源極區LS2、及汲極區LD2低電阻化，相較於矽化物層S1須成為更大的體積及膜厚。進一步，藉由在磊晶層EP1、EP2各自的頂面上，形成矽化物層S3，而可於n型電晶體QN及p型電晶體QP中，使源極區LS1、汲極區LD1、源極區LS2及汲極區LD2低電阻化。換而言之，在n型電晶體QN及p型電晶體QP中，矽化物層S3並未如矽化物層S1般地全矽化物化，而係僅於磊晶層EP1、EP2各自的頂面上，形成矽化物層S3。
接著，如圖44所示，於層間絕緣膜IL2上，例如藉由CVD法，形成例如以氧化矽膜為主體之層間絕緣膜IL3。接著，於層間絕緣膜IL3，形成配線用的溝，將例如以銅為主成分之導電性膜嵌入至此配線用的溝內，藉以於層間絕緣膜IL3內，形成與插栓PG1、PG2連接之第1層配線M1。
如同上述地，製造本實施形態之半導體裝置。
（實施形態2） 以下，利用圖51及圖52，說明實施形態2之半導體裝置及其製造方法。
實施形態1中，如同圖35及圖45～圖47所說明，於鰭FA的頂面及側面沉積金屬膜MS1，而後，施行2次熱處理，藉以使鰭FA全矽化物化而形成矽化物層S1。
實施形態2中，主要特徵為：使鰭FA的頂面後退，而後，在後退之鰭FA上，藉由CVD法使矽化物層S4成長。
圖51及圖52為，顯示接續實施形態1之圖34的半導體裝置之製程。此外，實施形態2中，關於區域1A以外的區域，由於與實施形態1相同，故僅對於區域1A進行說明。
首先，如圖51所示，對區域1A的鰭FA，選擇性地施行乾蝕刻處理。藉此，使區域1A的從側壁間隔件SW露出之鰭FA的頂面，後退至成為元件隔離部STI的最頂面附近之高度。亦即，使在X方向中，包夾鰭FA的由控制閘極電極CG及記憶閘極電極MG覆蓋之處的2處的頂面，後退至較形成有控制閘極電極CG及記憶閘極電極MG之鰭FA的頂面更低之位置。
此外，此時，在區域1A中，分別以絕緣性之側壁間隔件SW、絕緣膜IF4、及絕緣膜IF5，覆蓋控制閘極電極CG的頂面及側面、與記憶閘極電極MG的頂面及側面。進一步，如圖34所示，由絕緣膜IF7或絕緣膜IF8，覆蓋區域1B及區域1C。因此，可不設置追加的光阻圖案，而以自對準方式施行對於鰭FA之乾蝕刻處理。
接著，於後退之鰭FA的表面，藉由CVD法，使包含NiSi2 之矽化物層S4磊晶成長。此一CVD法中，使用含鎳（Ni）氣體、及含矽（Si）氣體的混合氣體。此等混合氣體所使用之氣體，例如為Ni（PF3 ）4 氣體、Si3 H8 氣體、及H2 氣體。此外，此一CVD法所進行的成膜溫度，為400～500℃程度。
此外，此矽化物層S4，僅於露出矽（Si）之鰭FA的表面成長，並未於由絕緣膜構成之元件隔離部STI的表面成長。此外，如圖34所示，藉由絕緣膜IF7或絕緣膜IF8，覆蓋區域1B及區域1C，故矽化物層S4並未形成於區域1B及區域1C。
而後，經由與實施形態1的圖36以後同樣之步驟，藉而製造實施形態2的半導體裝置。
此處，說明在鰭FA的表面，使矽化物層S4磊晶成長之理由。構成鰭FA之Si、及構成矽化物層S4之NiSi2 為立方晶，矽（Si）的晶格常數為5.430Å，NiSi2 的晶格常數為5.406Å。亦即，Si及NiSi2 為立方晶，彼此的晶格常數幾乎相同。因此，藉由上述CVD法，而可在構成鰭FA之Si的表面，使NiSi2 磊晶成長。另，矽化物層S4之膜厚，可藉由調整上述CVD法所進行的成膜時間而任意設定。因此，亦可使實施形態2的矽化物層S4之膜厚，與實施形態1的矽化物層S1之膜厚為相同程度。
如同上述，依實施形態2，亦可於記憶單元MC之源極區MS及汲極區MD，分別將矽化物層S4形成為全矽化物層。亦即，以在X方向中，包夾鰭FA的由控制閘極電極CG及記憶閘極電極MG覆蓋之處的方式，形成2個矽化物層S4。因此，可獲得與實施形態1同樣的效果。
此外，矽化物層S4，亦可應用CoSi2 取代NiSi2 。CoSi2 亦為立方晶，其晶格常數為5.356Å。因此，CoSi2 的晶格常數，亦與矽（Si）的晶格常數即5.430Å幾乎相同。因此，利用CVD法，可在構成鰭FA之Si的表面，使CoSi2 磊晶成長。
另，實施形態2的包含NiSi2 或CoSi2 之矽化物層S4，相較於實施形態1的包含NiSi之矽化物層S1，電阻略高。因此，在即便微小但仍欲降低記憶單元MC之源極區MS及汲極區MD的電阻之情況，宜為實施形態1的半導體裝置。然而，實施形態2的矽化物層S4之形成步驟，相較於實施形態1之形成步驟，不需要追加的遮罩，能夠以少的步驟數目施行。因此，在欲使製程簡略化，抑制製造成本之情況，宜為實施形態2的半導體裝置。
（實施形態3） 以下，利用圖53，說明實施形態3之半導體裝置及其製造方法。
實施形態1中，如同圖4等所說明，區域1A的記憶單元MC，具備控制閘極電極CG與記憶閘極電極MG。
實施形態3中，區域1A的記憶單元MC，並未具備控制閘極電極CG，而係僅具備記憶閘極電極MG之單閘極構造。
此等記憶單元MC的記憶閘極電極MG，例如可藉由下述方式形成：於區域1A並未形成由導電性膜SI2構成的控制閘極電極CG，而係形成圖21所說明之絕緣膜ON，於此絕緣膜ON上，形成圖22所說明之導電性膜SI3，而後，將導電性膜SI3與絕緣膜ON圖案化。
實施形態3中，亦與實施形態1同樣地，可將矽化物層S1形成為全矽化物層。亦即，以在X方向中包夾鰭FA的由記憶閘極電極MG覆蓋之處的方式，形成2個矽化物層S1。因此，可降低記憶單元MC之源極區MS及汲極區MD的電阻，可改善半導體裝置的性能。
此外，實施形態3的半導體裝置，亦可應用實施形態2所說明之技術，可獲得與實施形態2同樣的效果。
以上，依據上述實施形態，具體地說明本案發明人所提出之發明，但本發明並未限定為上述實施形態，自然可在不脫離其要旨的範圍進行各種變更。
1A‧‧‧區域（非揮發性記憶單元電路）
1B‧‧‧區域（CPU電路）
1C‧‧‧區域（CPU電路）
C1～C5‧‧‧電路
CG‧‧‧控制閘極電極
CH‧‧‧接觸洞
CHP‧‧‧半導體晶片
CSL‧‧‧電荷儲存層
D1～D3‧‧‧擴散區（半導體區）
DG‧‧‧虛設閘極電極
EP1、EP2‧‧‧磊晶層（半導體層）
EX1～EX3‧‧‧延伸區（半導體區）
FA、FB、FC‧‧‧鰭
G1、G2‧‧‧閘極電極
GF1～GF3‧‧‧閘極絕緣膜
HM1～HM3‧‧‧硬罩
IF1～IF9‧‧‧絕緣膜
IL1～IL3‧‧‧層間絕緣膜
LD1、LD2‧‧‧汲極區
LS1、LS2‧‧‧源極區
M1‧‧‧配線
MC‧‧‧記憶單元
MD‧‧‧汲極區
MG‧‧‧記憶閘極電極
MS‧‧‧源極區
MS1‧‧‧金屬膜
MS2‧‧‧矽化物層
NW‧‧‧井
ON‧‧‧絕緣膜（閘極絕緣膜）
PG1、PG2‧‧‧插栓
PR1～PR4‧‧‧光阻圖案
PW1、PW2‧‧‧井
QN‧‧‧n型電晶體
QP‧‧‧p型電晶體
S1～S4‧‧‧矽化物層
SB‧‧‧半導體基板
SI1～SI3‧‧‧導電性膜
SS‧‧‧矽化物層
STI‧‧‧元件隔離部
SW‧‧‧側壁間隔件
X1、X2‧‧‧絕緣膜
［圖1］係顯示實施形態1的半導體晶片之佈置構造的概略圖。 ［圖2］係顯示實施形態1的半導體裝置之俯視圖。 ［圖3］係顯示實施形態1的半導體裝置之立體圖。 ［圖4］係顯示實施形態1的半導體裝置之剖面圖。 ［圖5］係說明實施形態1的半導體裝置之製程的立體圖。 ［圖6］係沿著圖5所示之製程中的半導體裝置之Y方向的剖面圖。 ［圖7］係說明接續圖5的半導體裝置之製程的立體圖。 ［圖8］係沿著圖7所示之製程中的半導體裝置之Y方向的剖面圖。 ［圖9］係說明接續圖7的半導體裝置之製程的立體圖。 ［圖10］係沿著圖9所示之製程中的半導體裝置之Y方向的剖面圖。 ［圖11］係說明接續圖9的半導體裝置之製程的立體圖。 ［圖12］係說明接續圖11的半導體裝置之製程的立體圖 ［圖13］係沿著圖12所示之製程中的半導體裝置之Y方向的剖面圖。 ［圖14］係說明接續圖12的半導體裝置之製程的立體圖。 ［圖15］係沿著圖14所示之製程中的半導體裝置之Y方向的剖面圖。 ［圖16］係說明接續圖14的半導體裝置之製程的立體圖。 ［圖17］係沿著圖16所示之製程中的半導體裝置之Y方向的剖面圖。 ［圖18］係說明接續圖17的半導體裝置之製程的剖面圖。 ［圖19］係說明接續圖17的半導體裝置之製程的剖面圖。 ［圖20］係說明接續圖19的半導體裝置之製程的剖面圖。 ［圖21］係說明接續圖20的半導體裝置之製程的剖面圖。 ［圖22］係說明接續圖21的半導體裝置之製程的剖面圖。 ［圖23］係說明接續圖22的半導體裝置之製程的剖面圖。 ［圖24］係說明接續圖23的半導體裝置之製程的剖面圖。 ［圖25］係說明接續圖24的半導體裝置之製程的剖面圖。 ［圖26］係說明接續圖25的半導體裝置之製程的剖面圖。 ［圖27］係說明接續圖26的半導體裝置之製程的剖面圖。 ［圖28］係說明接續圖27的半導體裝置之製程的剖面圖。 ［圖29］係說明接續圖28的半導體裝置之製程的剖面圖。 ［圖30］係說明接續圖29的半導體裝置之製程的剖面圖。 ［圖31］係說明接續圖30的半導體裝置之製程的剖面圖。 ［圖32］係說明接續圖31的半導體裝置之製程的剖面圖。 ［圖33］係說明接續圖32的半導體裝置之製程的剖面圖。 ［圖34］係說明接續圖33的半導體裝置之製程的剖面圖。 ［圖35］係說明接續圖34的半導體裝置之製程的剖面圖。 ［圖36］係說明接續圖35的半導體裝置之製程的剖面圖。 ［圖37］係說明接續圖36的半導體裝置之製程的剖面圖。 ［圖38］係說明接續圖37的半導體裝置之製程的剖面圖。 ［圖39］係說明接續圖38的半導體裝置之製程的剖面圖。 ［圖40］係說明接續圖39的半導體裝置之製程的剖面圖。 ［圖41］係說明接續圖40的半導體裝置之製程的剖面圖。 ［圖42］係說明接續圖41的半導體裝置之製程的剖面圖。 ［圖43］係說明接續圖42的半導體裝置之製程的剖面圖。 ［圖44］係說明接續圖43的半導體裝置之製程的剖面圖。 ［圖45］係說明圖35之製程細節的剖面圖。 ［圖46］係說明接續圖45的半導體裝置之製程的剖面圖。 ［圖47］係說明接續圖46的半導體裝置之製程的剖面圖。 ［圖48］係非揮發性記憶體之記憶單元的等效電路圖。 ［圖49］係顯示「寫入」、「抹除」及「讀取」時的對選擇記憶單元之各部位的電壓施加條件之一例的表。 ［圖50］係本案發明人所提出的實驗資料。 ［圖51］係說明實施形態2的半導體裝置之製程的剖面圖。 ［圖52］係說明接續圖51的半導體裝置之製程的剖面圖。 ［圖53］係說明實施形態3的半導體裝置之剖面圖。

Claims (20)

  1. 一種半導體裝置，包含： 第1突出部，係半導體基板之一部分，從該半導體基板的頂面突出，且朝向沿著該半導體基板的主面之第1方向延伸； 第1閘極電極，朝向與該第1方向垂直之第2方向延伸，且形成為隔著第1閘極絕緣膜，覆蓋於該第1突出部之第1處的頂面及側面；以及 第1矽化物層與第2矽化物層，以在該第1方向中包夾該第1處的方式形成，該第1矽化物層構成第1源極區之一部分，而該第2矽化物層構成第1汲極區之一部分。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該第1矽化物層，構成該第1源極區之90%以上； 該第2矽化物層，構成該第1汲極區之90%以上。
  3. 如申請專利範圍第2項之半導體裝置，其中， 該第1源極區，包含形成在該第1突出部內之第1半導體區； 該第1汲極區，包含形成在該第1突出部內之第2半導體區； 該第1半導體區，位於較該第1矽化物層更接近該第1閘極電極的位置； 該第2半導體區，位於較該第2矽化物層更接近該第1閘極電極的位置。
  4. 如申請專利範圍第1項之半導體裝置，其中， 該第1矽化物層及該第2矽化物層，各自包含Ni及Si。
  5. 如申請專利範圍第4項之半導體裝置，其中， 該第1矽化物層及該第2矽化物層，各自以NiSi構成。
  6. 如申請專利範圍第1項之半導體裝置，其中， 該第1矽化物層及該第2矽化物層，各自以NiSi2 或CoSi2 構成。
  7. 如申請專利範圍第1項之半導體裝置，其中， 該第1閘極絕緣膜具備電荷儲存層； 該第1閘極電極、該第1閘極絕緣膜、該第1源極區、及該第1汲極區，構成非揮發性記憶單元。
  8. 如申請專利範圍第7項之半導體裝置，其中， 該非揮發性記憶單元， 更包含第2閘極電極，朝向該第2方向延伸，且形成為隔著第2閘極絕緣膜而覆蓋於該第1突出部之第2處的頂面及側面； 該第2閘極電極，與該第1閘極電極鄰接而形成； 該第1矽化物層及該第2矽化物層，形成在該第1方向中包夾著該第1處及該第2處。
  9. 如申請專利範圍第8項之半導體裝置，其中， 該非揮發性記憶單元的寫入運作，係藉由SSI（Source Side Injection，源極側注入）方式施行。
  10. 如申請專利範圍第1項之半導體裝置，其中， 更包含： 第2突出部，係該半導體基板之一部分，從該半導體基板的頂面突出，且朝向沿著該半導體基板的主面之第1方向延伸； 第3閘極電極，朝向該第2方向延伸，且形成為隔著第3閘極絕緣膜而覆蓋於該第2突出部之第3處的頂面及側面； 第1磊晶層，形成為覆蓋於該第2突出部之第4處的頂面及側面； 第2磊晶層，形成為覆蓋於該第2突出部之第5處的頂面及側面； 第3半導體區，形成在該第1磊晶層內及該第4處內； 第4半導體區，形成在該第2磊晶層內及該第5處內； 第3矽化物層，形成在該第1磊晶層上；以及 第4矽化物層，形成在該第2磊晶層上； 該第4處及該第5處，在該第1方向中位於包夾該第3處的位置； 該第3半導體區，構成第2源極區之一部分； 該第4半導體區，構成第2汲極區之一部分。
  11. 一種半導體裝置之製造方法，包含如下步驟： （a）藉由使半導體基板的頂面之一部分後退，而形成第1突出部，該第1突出部係該半導體基板之一部分，從後退之該半導體基板的該頂面突出，且朝向沿著該半導體基板的主面之第1方向延伸； （b）形成第1閘極電極，該第1閘極電極往與該第1方向垂直之第2方向延伸，且隔著第1閘極絕緣膜，覆蓋該第1突出部之第1處的頂面及側面；以及 （c）以在該第1方向中包夾該第1處的方式，形成構成第1源極區之一部分的第1矽化物層、及構成第1汲極區之一部分的第2矽化物層。
  12. 如申請專利範圍第11項之半導體裝置之製造方法，其中， 該（c）步驟，包含如下步驟： （c1）於在該第1方向中包夾該第1處的該第1突出部之第2處上及該第1突出部之第3處上，分別沉積金屬膜；以及 （c2）藉由對該金屬膜施行熱處理，而使該金屬膜與該第2處反應以形成該第1矽化物層，使該金屬膜與該第3處反應以形成該第2矽化物層。
  13. 如申請專利範圍第12項之半導體裝置之製造方法，其中， 於該（c1）步驟沉積的該金屬膜之膜厚，為該第2方向中的該第1突出部之寬度的2～6倍。
  14. 如申請專利範圍第12項之半導體裝置之製造方法，其中， 在該（b）步驟後且在該（c1）步驟前，包含藉由離子注入法，而往該第2處內及該第3處內導入碳或氮之步驟。
  15. 如申請專利範圍第12項之半導體裝置之製造方法，其中， 該金屬膜包含Ni及Pt。
  16. 如申請專利範圍第15項之半導體裝置之製造方法，其中， 該第1矽化物層及該第2矽化物層，各自包含Ni及Si。
  17. 如申請專利範圍第11項之半導體裝置之製造方法，其中， 該（c）步驟，包含如下步驟： （c3）使在該第1方向中包夾該第1處的該第1突出部之第2處及該第1突出部之第3處，後退至較該第1處的頂面更低之位置；以及 （c4）於後退之該第2處上，藉由CVD法形成該第1矽化物層，於後退之該第3處上，藉由CVD法形成該第2矽化物層。
  18. 如申請專利範圍第17項之半導體裝置之製造方法，其中， 該第1矽化物層及該第2矽化物層，各自以NiSi2 或CoSi2 構成。
  19. 如申請專利範圍第11項之半導體裝置之製造方法，其中， 該第1矽化物層，構成該第1源極區之90%以上； 該第2矽化物層，構成該第1汲極區之90%以上。
  20. 如申請專利範圍第17項之半導體裝置之製造方法，其中， 更包含： （d）在該（b）步驟後且在該（c）步驟前，藉由離子注入法，於該第1突出部內，形成成為該第1源極區之一部分的第1半導體區、及成為該第1汲極區之一部分的第2半導體區； 在該（c）步驟後，該第1半導體區位於較該第1矽化物層更接近該第1閘極電極的位置，而該第2半導體區位於較該第2矽化物層更接近該第1閘極電極的位置。
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