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TW202147553A - 半導體記憶裝置 - Google Patents

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TW202147553A
TW202147553A TW110104439A TW110104439A TW202147553A TW 202147553 A TW202147553 A TW 202147553A TW 110104439 A TW110104439 A TW 110104439A TW 110104439 A TW110104439 A TW 110104439A TW 202147553 A TW202147553 A TW 202147553A
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Taiwan
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layer
conductive
conductive layers
insulating
semiconductor
Prior art date
Application number
TW110104439A
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English (en)
Inventor
岩崎太一
Original Assignee
日商鎧俠股份有限公司
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Abstract

本發明揭示一種半導體記憶體裝置，其包含：複數個第一導電層，其等經安置成相互分離；一第二導電層，其經安置成與該複數個第一導電層分離；一半導體層，其經一體成型；一閘極絕緣層；複數個第一絕緣部分，其等將該複數個第一導電層與該第二導電層分離；及複數個第二絕緣部分，至少一個第二絕緣部分將該第二導電層分離為在彼此相鄰之該等第一絕緣部分之間的兩個或更多個。該複數個第一導電層各連續地形成於彼此相鄰之該等第一絕緣部分之間，且該複數個第一導電層含有一第一材料。該第二導電層含有不同於該第一材料之一第二材料。

Description

半導體記憶裝置
本文描述之實施例大體上係關於一種半導體記憶體裝置。
已知一種半導體記憶體裝置，其包含一基板、複數個導電層、一半導體層及一閘極絕緣層。複數個導電層安置於與基板之一表面相交之一第一方向上，且在與第一方向相交之一第二方向上延伸。半導體層在第一方向上延伸，且與複數個導電層相對。閘極絕緣層安置於複數個導電層與半導體層之間。
根據一實施例之一半導體記憶體裝置包含：複數個第一導電層，該複數個第一導電層經安置以在一第一方向上相互分離，該複數個第一導電層在與該第一方向相交之一第二方向上延伸；一第二導電層，該第二導電層經安置以在該第一方向上與該複數個第一導電層分離，該第二導電層在該第二方向上延伸；一半導體層，該半導體層在該第一方向上延伸，該半導體層在該第一方向上一體成型，且與該複數個第一導電層及該第二導電層相對；一閘極絕緣層，該閘極絕緣層安置於該複數個第一導電層與該半導體層之間及該第二導電層與該半導體層之間；複數個第一絕緣部分，該複數個第一絕緣部分在該複數個第一導電層及該第二導電層中沿該第一方向及該第二方向延伸，該複數個第一絕緣部分在與該第一方向及該第二方向相交之一第三方向上分離該複數個第一導電層及該第二導電層；及複數個第二絕緣部分，該複數個第二絕緣部分在該第二導電層中沿該第一方向及該第二方向延伸，該複數個第二絕緣部分之至少一個第二絕緣部分安置於該複數個第一絕緣部分中在該第三方向上彼此相鄰之第一絕緣部分之間，該至少一個第二絕緣部分在該第三方向上將該第二導電層分離為在該第三方向上彼此相鄰之該等第一絕緣部分之間的兩個或更多個。該複數個第一導電層各連續地形成於在該第三方向上彼此相鄰之該等第一絕緣部分之間，且該複數個第一導電層含有一第一材料。該第二導電層含有不同於該第一材料之一第二材料。
根據該實施例，在半導體記憶體裝置之高整合中亦提供容許改良之製造成品率之一效應。
接下來，參考附圖詳細描述根據實施例之半導體記憶體裝置。以下實施例僅係實例，而非為了限制本發明而描述。以下附圖係示意圖，且為了方便描述，有時省略一組態之一部分及其類似者。複數個實施例中之共同部分附加相同附圖標記，且可省略其等之描述。
在本說明書中，當提及「半導體記憶體裝置」時，其可指一記憶體晶粒且可指包含一控制晶粒之一記憶體系統，諸如一記憶體晶片、一記憶體卡及一SSD。此外，其可指包含一主機電腦之一組態，諸如一智慧電話、一平板終端及一個人電腦。
在本說明書中，當提及一第一組態「電連接」至一第二組態時，第一組態可直接連接至第二組態，且第一組態可經由一佈線、一半導體部件、一電晶體及其類似者連接至第二組態。例如，當三個電晶體串聯連接時，即使第二電晶體處於關斷狀態，第一電晶體亦「電連接」至第三電晶體。
在本說明書中，當提及一電路或其類似者「電導通」兩個佈線或其類似者時，例如其可指此電路或其類似者包含一電晶體或其類似者，此電晶體或其類似者安置於兩個佈線之間的一電流路徑上，且此電晶體或其類似者導通。
在本說明書中，與基板上表面平行之一方向稱為一X方向，與基板上表面平行且與X方向垂直之一方向稱為一Y方向，且與基板上表面垂直之一方向稱為一Z方向。
在本說明書中，沿著一預定平面之一方向可稱為一第一方向，沿著此預定平面且與第一方向相交之一方向可稱為一第二方向，且與此預定平面相交之一方向可稱為一第三方向。此等第一方向、第二方向及第三方向可對應於X方向、Y方向及Z方向之任一者，且未必對應於此等方向。
在本說明書中，諸如「上方」及「下方」之表達係基於基板的。例如，沿Z方向遠離基板之一方向稱為上方，且沿Z方向接近基板之一方向稱為下方。一特定組態之一下表面及一下端意指此組態之基板側處之一表面及一端部分。一特定組態之一上表面及一上端意指與此組態之基板相對之一側之一表面及一端部分。與X方向或Y方向相交之一表面稱為一側表面及其類似者。
在本說明書中，當提及一組態、一部件或其類似者之一預定方向上之一「寬度」或一「厚度」時，此可意指用一掃描電子顯微鏡(SEM)、一透射電子顯微鏡(TEM)或其類似者觀察之一橫截面表面或其類似者之一寬度或一厚度。 [第一實施例] [記憶體系統10]
圖1係繪示根據第一實施例之一半導體記憶體裝置之一例示性組態之一示意方塊圖。
例如，記憶體系統10回應於自一主機電腦20傳輸之一信號來讀取、寫入及抹除使用者資料。記憶體系統10例如係包含一記憶體晶片、一記憶體卡及一SSD之能夠儲存使用者資料之任何系統。記憶體系統10包含儲存使用者資料之複數個記憶體晶粒MD及連接至複數個記憶體晶粒MD及主機電腦20之一控制晶粒CD。控制晶粒CD例如包含一處理器、一RAM及其類似者，且執行一邏輯位址與一實體位址之間的轉換、位元錯誤偵測/校正、一廢棄項目收集(壓縮)、一損耗均衡及其類似者。 [記憶體晶粒MD之組態]
圖2及圖3係繪示根據實施例之半導體記憶體裝置之例示性組態之示意方塊圖及電路圖。
如圖2中繪示，記憶體晶粒MD包含儲存資料之一記憶體單元陣列MCA及連接至記憶體單元陣列MCA之一周邊電路PC。周邊電路PC包含一電壓產生電路VG、一列解碼器RD、一感測放大器模組SAM及一定序器SQC。周邊電路PC包含一快取記憶體CM、一位址暫存器ADR、一命令暫存器CMR及一狀態暫存器STR。周邊電路PC包含一輸入/輸出控制電路I/O及一邏輯電路CTR。
電壓產生電路VG包含例如一升壓電路(諸如一電荷泵電路)及一降壓電路(諸如一調節器)，及連接至電源端子VCC、VSS之複數個電壓供應線(未繪示)。電壓產生電路VG根據來自定序器SQC之一內部控制信號在記憶體單元陣列MCA上之一讀取操作、一寫入操作及一抹除操作中產生施加至一位元線BL、一源極線SL、一字線WL及選擇閘極線(SGD、SGS)之複數個操作電壓，以同時自複數個電壓供應線輸出操作電壓。
列解碼器RD包含例如一解碼電路及一開關電路。解碼電路對由位址暫存器ADR保存之一列位址RA進行解碼。開關電路根據解碼電路之一輸出信號，將對應於列位址RA之字線WL及選擇閘極線(SGD、SGS)與對應電壓供應線電導通。
感測放大器模組SAM包含對應於複數個位元線BL之複數個感測放大器電路、複數個電壓調整電路及複數個資料鎖存器。感測放大器電路使資料鎖存器根據位元線BL之一電流或一電壓鎖存指示記憶體單元MC之導通/關斷之「H」或「L」資料。電壓調整電路根據由資料鎖存器鎖存的資料，將位元線BL與對應的電壓供應線電導通。
感測放大器模組SAM亦包含未繪示之一解碼電路及一開關電路。解碼電路對保存於位址暫存器ADR中之一行位址CAD進行解碼。開關電路根據解碼電路之一輸出信號，經由一資料匯流排DBUS及一快取記憶體CM將對應於行位址CAD之資料鎖存器與一匯流排DB電導通。
定序器SQC依序對保存於命令暫存器CMR中之命令資料CMD進行解碼，並將一內部控制信號輸出至列解碼器RD、感測放大器模組SAM及電壓產生電路VG。定序器SQC根據需要將指示其自身狀態之狀態資料STT輸出至狀態暫存器STR。
定序器SQC產生一就緒/忙碌信號並將就緒/忙碌信號輸出至一端子RY//BY。在端子RY//BY係一「L」狀態之一時段(忙碌時段)中，基本上禁止對記憶體晶粒MD之存取。在端子RY//BY係「H」狀態之一時段(就緒時段)中，准許對記憶體晶粒MD之存取。
輸入/輸出控制電路I/O包含資料輸入/輸出端子I/O0至I/O7、連接至此等資料輸入/輸出端子I/O0至I/O7之一移位暫存器、及連接至此移位暫存器之一緩衝記憶體。
緩衝記憶體將資料輸出至對應於來自邏輯電路CTR之內部控制信號之感測放大器模組SAM之資料鎖存器、位址暫存器ADR或命令暫存器CMR。緩衝記憶體自對應於來自邏輯電路CTR之內部控制信號之資料鎖存器或狀態暫存器STR接收資料。緩衝記憶體可藉由移位暫存器之一部分來達成，或可藉由諸如一SRAM之一組態來達成。
邏輯電路CTR經由外部控制端子/CEn、CLE、ALE、/WE及/RE接收來自控制晶粒CD之一外部控制信號，並將內部控制信號輸出至對應於外部控制信號之輸入/輸出控制電路I/O。
記憶體單元陣列MCA包含如圖3中繪示之複數個記憶體塊BLK。複數個記憶體塊BLK各包含複數個串單元SU。複數個串單元SU各包含複數個記憶體串MS。複數個記憶體串MS具有經由一位元線BL各連接至周邊電路PC之一端。複數個記憶體串MS具有經由一共同源極線SL各連接至周邊電路PC之另一端。
記憶體串MS包含一汲極側選擇電晶體STD、複數個記憶體單元MC(記憶體電晶體)、一源極側選擇電晶體STS，其等串聯連接在位元線BL與源極線SL之間。在下文中，汲極側選擇電晶體STD及源極側選擇電晶體STS可簡稱為選擇電晶體(STD、STS)。
記憶體單元MC係一場效應型電晶體，其包含用作一通道區域之一半導體層、包含一電荷累積膜之一閘極絕緣膜及一閘極電極。記憶體單元MC具有根據電荷累積膜中之一電荷量而變化之一臨限電壓。記憶體單元MC儲存一位元或複數位資料。字線WL連接至對應於一個記憶體串MS之複數個記憶體單元MC之各自閘極電極。此等字線WL共同地各連接至一個記憶體塊BLK中之所有記憶體串MS。
選擇電晶體(STD、STS)係場效應型電晶體，其包含用作一通道區域之一半導體層、一閘極絕緣膜及一閘極電極。選擇閘極線(SGD、SGS)連接至選擇電晶體(STD、STS)之各自閘極電極。汲極側選擇閘極線SGD經安置成對應於串單元SU，且共同地連接至一個串單元SU中之所有記憶體串MS。源極側選擇閘極線SGS共同地連接至複數個串單元SU中之所有記憶體串MS。 [記憶體晶粒MD之結構]
圖4係繪示根據實施例之半導體記憶體裝置之一例示性組態之一示意平面圖，且繪示記憶體晶粒MD之一平面結構。
如圖4中繪示，在一基板S上安置複數個記憶體單元陣列MCA及一區域PERI。在所繪示之實例中，兩個記憶體單元陣列MCA經安置以在基板S上沿X方向對準，且區域PERI經安置於Y方向之一端。
記憶體單元陣列MCA包含沿Y方向安置之複數個記憶體塊BLK。記憶體單元陣列MCA包含其中安置記憶體單元MC之一區域R1及其中以階梯圖案安置接點CC及其類似者之區域R2。區域PERI包含周邊電路PC之一部分、一墊電極及其類似者。 [記憶體單元陣列MCA]
圖5係圖4中指示為A之一部分之一示意透視圖。圖6係圖5中指示為C之一部分之一示意橫截面圖。圖7係圖4中指示為B之一部分之一示意平面圖，且部分地繪示上述區域R1及區域R2。圖8係沿一箭頭方向觀看之圖7中繪示之結構沿著一線A-A'獲取之一示意橫截面圖。
如圖5中繪示，記憶體單元陣列MCA包含一記憶體層ML及安置於記憶體層ML下方之一電路層CL。 [記憶體層ML]
在記憶體層ML中，如圖5中繪示，記憶體塊BLK包含沿Z方向延伸之複數個記憶體孔結構MH、複數個導電層110、複數個絕緣層101、複數個位元線BL及一下佈線層150。複數個導電層110包含沿Z方向安置之複數個導電層110A及導電層110B。複數個導電層110在一XY橫截面表面中覆蓋複數個記憶體孔結構MH之外周邊表面。複數個絕緣層101安置於複數個導電層110之間。複數個位元線BL連接至記憶體孔結構MH之上端。下佈線層150連接至記憶體孔結構MH之下端。
例如，如圖5中繪示，在Y方向上彼此相鄰之兩個記憶體塊BLK之間安置一塊間絕緣層ST。塊間絕緣層ST在複數個導電層110A及複數個導電層110B中在X方向及Z方向上延伸，且在Y方向上分離複數個導電層110A及複數個導電層110B。
記憶體孔結構MH以一預定圖案安置於X方向及Y方向上。記憶體孔結構MH包含在Z方向上延伸之一半導體層120、安置於半導體層120與導電層110A及導電層110B之間的一閘極絕緣層130、連接至半導體層120之上端之一半導體層121，及安置於記憶體孔結構MH之中心之一絕緣層125。
半導體層120例如用作包含在一個記憶體串MS (圖3)中之複數個記憶體單元MC、汲極側選擇電晶體STD及源極側選擇電晶體STS之一通道區域。半導體層120具有自下端至上端一體成型之一大致圓柱形，且包含嵌入在中心之氧化矽(SiO2 )或其類似者之絕緣層125。半導體層120係例如非摻雜多晶矽(Si)或其類似者之一半導體層。
閘極絕緣層130沿著半導體層120之一外周邊表面在Z方向上延伸，且具有自下端至上端一體成型之一大致圓柱形。如圖6中繪示，閘極絕緣層130包含堆疊在半導體層120與導電層110A及導電層110B之間的一穿遂絕緣層131、一電荷累積層132及一塊絕緣層133。穿遂絕緣層131及塊絕緣層133係氧化矽(SiO2 )或其類似者之絕緣層。電荷累積層132係氮化矽(SiN)或其類似者之一層，且能夠累積電荷。電荷累積層132可係在Z方向上配置之複數個浮動閘極。此浮動閘極可含有摻雜有N型雜質(諸如磷(P))或P型雜質(諸如硼(B))之多晶矽(Si)、非摻雜多晶矽(Si)或其類似者。
半導體層121係例如含有N型雜質(諸如磷(P))之多晶矽(Si)之一半導體層。
複數個導電層110A經由絕緣層101在Z方向上安置，且係在X方向及Y方向上延伸之大致板形狀之導電層。如圖6中繪示，導電層110A包含一導電膜112A及覆蓋此導電膜112A之一上表面、一下表面及一側表面之一障壁金屬膜113。障壁金屬膜113之此上表面、下表面及側表面被一高介電絕緣層114覆蓋。導電膜112A係含有鎢(W)、鉬(Mo)或其類似者之一金屬膜。障壁金屬膜113係氮化鈦(TiN)或其類似者之一金屬膜。高介電絕緣層114係氧化鋁(Al2 O3 )或其類似者之一金屬氧化物膜。
導電層110A用作字線WL (圖3)及連接至字線WL之複數個記憶體單元MC (圖3)之閘極電極。
一個或複數個導電層110B經由絕緣層101安置於Z方向上，且導電層110B係在X方向及Y方向上延伸且具有一大致板形狀之一導電層。如圖6中繪示，導電層110B包含一導電膜112B。導電膜112B係多晶矽(Si)或其類似者之一半導體膜。
導電層110B經由絕緣層101安置於複數個導電層110A之上方，且用作汲極側選擇閘極線SGD(圖3)及連接至此汲極側選擇閘極線SGD之複數個汲極側選擇電晶體STD(圖3)之閘極電極。
如圖6中繪示，雖然障壁金屬膜113及高介電絕緣層114安置於導電膜112A與半導體層120之間，然障壁金屬膜113及高介電絕緣層114不安置於導電層110B與半導體層120之間。因此，導電膜112A與半導體層120之間的一距離D11a比導電層110B與半導體層120之間的一距離D12大對應於障壁金屬膜113及高介電絕緣層114之一總厚度之一長度。導電層110A與半導體層120之間的一距離D11b比導電層110B與半導體層120之間的一距離D12大對應于高介電絕緣層114之厚度之一長度。
在複數個導電層110A中向下安置之導電層110A之一部分用作源極側選擇閘極線SGS (圖3)及與其連接之複數個源極側選擇電晶體STS(圖3)之閘極電極。
絕緣層101各安置於沿Z方向安置之複數個導電層110A與一個或複數個導電層110B之間。絕緣層101係氧化矽(SiO2 )或其類似者之一絕緣膜。
複數個位元線BL安置於X方向上，且在Y方向上延伸。位元線BL經由接點Cb及半導體層121連接至半導體層120。
例如，如圖5中繪示，下佈線層150包含連接至半導體層120之一導電層151及安置於導電層151之一下表面上之一導電層152。下佈線層150用作一下佈線SC (圖3)。
例如，如圖8中繪示，導電層151包含一半導體層151E、一半導體層151G及一半導體層151A。半導體層151G定位於半導體層151E下方，且自X方向(圖5)及Y方向連接至半導體層120至側表面之部分。半導體層151A定位於半導體層151G下方。半導體層151E、半導體層151G及半導體層151A用作源極線SL之一部分(圖3)。半導體層151E、半導體層151G及半導體層151A包含例如含有雜質(諸如磷(P))之多晶矽之導電膜。
導電層152經由一絕緣層160形成於一基板100上，且包含例如金屬(諸如鎢(W))、含有N型雜質(諸如磷(P))之多晶矽(Si)、或矽化物之一導電膜。絕緣層160係氧化矽(SiO2 )或其類似者之一絕緣膜。
如圖7中繪示，在區域R1中，安置經由塊間絕緣層ST在Y方向上彼此相鄰之複數個記憶體塊BLK。記憶體塊BLK各包含經由絕緣部分SHE在Y方向上彼此相鄰之複數個串單元SU。絕緣部分SHE包含在X方向上延伸之與串單元SU之一邊界表面，且該邊界表面經安置以在X方向上大致線性地延伸。絕緣部分SHE之上端及下端之邊緣部分在X方向上大致線性地延伸。在各記憶體塊BLK中，複數個記憶體孔結構MH以一交錯圖案安置。
如圖7及圖8中繪示，複數個記憶體孔結構MH以一預定間隔安置於X方向及Y方向上與絕緣部分SHE分離之位置處。複數個記憶體孔結構MH經由接點Ch及接點Cb主要電連接至位元線BL。此記憶體孔結構MH用作記憶體串MS(圖3)。
如圖7中繪示，複數個記憶體孔結構MHb經安置成在X方向上以預定間隔與絕緣部分SHE接觸。在記憶體孔結構MHb中，在半導體層120之一上端部分及閘極絕緣層130之一上端部分中形成一凹槽，且絕緣部分SHE安置於凹槽中。此記憶體孔結構MHb未電連接至位元線BL，且不用作記憶體串MS。記憶體孔結構MH可在X方向及Y方向上以一規則圖案安置，同時在沿絕緣部分SHE之位置處省略記憶體孔結構MHb。
如圖8中繪示，將複數個導電層110B中最靠近導電層110A之導電層110B之一下端表面之一位置界定為一位置z1。將複數個導電層110A中最靠近導電層110B之導電層110A之一下端表面之一位置界定為一位置z2。絕緣部分SHE在Z方向上之一下端部分E_SHE安置於位置下方(包含位置z1)且在位置z2上方(不包含位置z2)之一位置處。例如，下端部分E_SHE經安置以與複數個導電層110A中最靠近導電層110B之導電層110A接觸。由於絕緣部分SHE經安置於此一位置，因此絕緣部分SHE在Y方向上將導電層110B分離為兩個或更多個，但不分離在Y方向上彼此相鄰之塊間絕緣層ST之間的導電層110A。換言之，複數個導電層110A連續地安置於Y方向上彼此相鄰之塊間絕緣層ST之間。下端部分E_SHE之至少一個可經安置以與複數個導電層110A中最靠近導電層110B之導電層110A接觸。
如圖8中繪示，塊間絕緣層ST包含一電極部分LI及側壁部分SW。電極部分LI用作至下佈線層150之一連接電極。側壁部分SW用作使電極部分LI與導電層110A、導電層110B及其類似者之間絕緣之區域。
如圖5及圖7中繪示，接觸區域Rcc安置於區域R2中。例如，如圖5中繪示，接觸區域Rcc包含複數個導電層110A、導電層110B、絕緣層101、接點CC及支撐結構HR。各接點CC在Z方向上延伸，且具有連接至複數個導電層110A及導電層110B在X方向上之端部分之各自下端。 [電路層CL]
例如，如圖5中繪示，電路層CL包含基板S、構成周邊電路PC之複數個電晶體Tr及連接至此等複數個電晶體Tr之複數個佈線及接點。
基板S係由單晶矽(Si)或其類似者形成之一半導體基板。基板S具有一雙阱結構，其包含例如一半導體基板表面上之磷(P)或其類似者之一N型雜質層，且在此N型雜質層中進一步包含硼(B)或其類似者之一P型雜質層。 [製造方法]
接下來，參考圖9至圖22，描述根據本實施例之半導體記憶體裝置之製造方法。圖9至圖22繪示沿圖7中之線A-A'獲取之橫截面表面。
如圖9中繪示，在此製造方法中，在基板100上形成絕緣層160、導電層152、半導體層151A、絕緣層151B、一犧牲層151C、一絕緣層151D及半導體層151E。在其上方交替形成作為第一膜之複數個絕緣層101及犧牲層111。在其上方交替形成作為第二膜之複數個絕緣層101及導電層110B。
基板100例如係包含如圖5中繪示之電路層CL之一基板或Si或其類似者之一半導體基板。絕緣層160係氧化矽或其類似者之一絕緣層。導電層152係矽化鎢(WSi)或其類似者之一導電膜。半導體層151A及半導體層151E係例如摻雜有磷(P)之多晶矽(Si)之半導體層。絕緣層151B、絕緣層151D及絕緣層101係氧化矽或其類似者之絕緣層。犧牲層151C及犧牲層111係氮化矽(SiN)或其類似者之絕緣層。導電層110B係例如摻雜有磷(P)之多晶矽(Si)之一半導體層。此程序係藉由諸如化學氣相沈積(CVD)之一方法執行。
接下來，如圖10中繪示，形成開口MHa。開口MHa在Z方向上延伸，且穿透絕緣層101、導電層110B、犧牲層111、半導體層151E、絕緣層151D、犧牲層151C及絕緣層151B以暴露半導體層151A。在此程序中，例如，在圖9中繪示之結構之一上表面上形成於對應於開口MHa之部分處具有開口之一絕緣層，且使用絕緣層作為一遮罩執行反應離子蝕刻(RIE)或其類似者，從而形成開口MHa。
接下來，如圖11中繪示，在開口MHa之內周表面上形成閘極絕緣層130、半導體層120及絕緣層125。此程序係藉由諸如CVD之一方法執行。因此，形成具有大致柱狀形狀之記憶體孔結構MH。在此程序中，例如，執行熱處理以修改半導體層120之晶體結構。
接下來，如圖12中繪示，在圖11中繪示之結構之上表面上形成氧化矽(SiO2 )或其類似者之一絕緣層102。此程序係藉由諸如CVD之一方法執行。
接下來，如圖13中繪示，形成開口SHEa。開口SHEa在X方向及Z方向上延伸，且在Y方向上分離複數個導電層110B。開口SHEa在Z方向上穿透絕緣層102、絕緣層101及導電層110B以暴露複數個犧牲層111之最上層。此程序係藉由諸如RIE之一方法執行。
接下來，如圖14中繪示，在開口SHEa中嵌入氧化矽(SiO2 )或其類似者之絕緣層以形成絕緣部分SHE。此程序係藉由諸如CVD之一方法執行。
接下來，如圖15中繪示，形成開口STa。開口STa在X方向及Z方向上延伸，且在Y方向上分離複數個導電層110B及複數個犧牲層111。開口STa在Z方向上穿透絕緣層102、絕緣層101、導電層110B、犧牲層111及半導體層151E以暴露絕緣層151D。此程序係藉由諸如RIE之一方法執行。
如圖15中繪示，在開口Sta之一內壁表面及一底表面上形成氧化矽(SiO2 )或其類似者之一絕緣層161及非晶矽(Si)或其類似者之一半導體層162。此程序係藉由諸如CVD之一方法執行。
接下來，如圖16中繪示，將開口Sta之底表面向下挖到半導體層151A。此程序係藉由諸如RIE之一方法執行。接下來，在開口Sta之內壁表面中，在半導體層162之暴露部分上形成保護層163，且在開口Sta之底表面上形成保護層164。保護層163及保護層164含有氧化矽(SiO2 )或其類似者。此程序係藉由諸如熱氧化之一方法執行。
接下來，如圖17中繪示，經由開口STa移除犧牲層151C，以部分暴露記憶體孔結構MH之閘極絕緣層130之側壁。此程序係藉由諸如濕蝕刻之一方法執行。在此程序中，由於由與犧牲層151C相同種類之材料形成之犧牲層111受到保護層163保護，因此蝕刻犧牲層111不會被同時蝕刻。
接下來，如圖18中繪示，經由開口STa及提供犧牲層151C之空腔部分地移除閘極絕緣層130以暴露半導體層120之側表面。在此程序中，亦同時移除含有與閘極絕緣層130相同種類之材料之絕緣層151B、絕緣層151D、保護層163及保護層164。此程序係藉由諸如化學幹蝕刻之一方法執行。
接下來，如圖19中繪示，在半導體層120之側表面、半導體層151A之上表面、半導體層151E之下表面及開口STa之內壁上形成多晶矽(Si)或其類似者之半導體層151G。此程序係藉由諸如半導體層之外延生長之一方法執行。
接下來，如圖20中繪示，移除開口STa之內壁部分上之一半導體層151G及半導體層162。此時，未被絕緣層161覆蓋之開口STa之底表面部分之部分膨脹。此程序係藉由諸如濕蝕刻之一方法執行。
接下來，如圖21中繪示，移除覆蓋開口STa之側壁之絕緣層161，且隨後，經由開口STa移除複數個犧牲層111以形成空腔CA。此程序係藉由諸如濕蝕刻之一方法執行。
接下來，如圖22中繪示，在藉由移除犧牲層111形成之空腔CA中經由高介電絕緣層114 (圖6)形成複數個導電層110A。導電層110A之形成係藉由諸如CVD之一方法執行。
接下來，在開口STa中安置側壁部分SW及電極部分LI，在記憶體孔結構MH之上部分上安置接點Ch及接點Cb，且在接點Cb之上部分上安置位元線BL，從而形成參考圖8描述之組態。 [第一實施例之效應]
將基於圖23A及圖23B中繪示之一比較實例1及圖23C中繪示之一比較實例2來描述本實施例之效應。圖23A及圖23B係繪示根據比較實例1之用於製造一半導體記憶體裝置之一方法之示意橫截面圖。圖23C係繪示根據比較實例2之用於製造一半導體記憶體裝置之一方法之一示意橫截面圖。圖23A至圖23C係沿一箭頭方向觀看之圖7中繪示之結構沿一線B-B'獲取之示意橫截面圖。
在圖23A中繪示之比較實例1之程序中，安置了類似於本實施例之包含由相同材料形成之一種類型之犧牲層111'及絕緣層101而不包含導電層110B之一堆疊結構。同樣在比較實例1中，在Y方向上配置之複數個絕緣部分SHE'類似於此實施例安置。
接下來，圖23B繪示當經由開口STa移除犧牲層111'且在藉由移除犧牲層111'形成之空腔中形成導電層110'時之一結構。當一單一記憶體塊BLK包含三個或更多個串單元SU時，即，當兩個或更多個絕緣部分SHE'安置於塊間絕緣層ST之間時，在移除犧牲層111'之前絕緣部分SHE'之形成不容許一濕蝕刻液體侵入至在Y方向配置之複數個絕緣部分SHE'之間的區域R中之犧牲層111'之部分中，從而不能移除該等部分。因此，如圖23B中繪示，在區域R中，犧牲層111'保持不變，且不能形成導電層110'。因此，在絕緣部分SHE'之間的區域R中，發生用作汲極側選擇電晶體STD之電極之導電層110'之不良形成。
在比較實例2中，在圖23C中繪示在形成導電層110''之後形成絕緣部分SHE''之一情況。此結構不包含作為用於在藉由RIE或其類似者在一深度方向上處理絕緣部分SHE''時控制Z方向上之一蝕刻深度之一結構之一蝕刻停止件。因此，在一些情況下不容易控制絕緣部分SHE''之深度。換言之，絕緣部分SHE''之深度發生一處理偏差d1。此處理變化導致汲極側選擇電晶體STD及記憶體單元MC之一操作失敗。
因此，在此實施例中，在如圖9中繪示之程序之一早期階段，以一堆疊結構形成亦作為汲極側選擇電晶體STD之閘極電極之導電層110B。在此情況下，如圖13中繪示，不同於導電層110B材料之犧牲層111可用作形成絕緣部分SHE之蝕刻停止件，從而有利於在深度方向上控制絕緣部分SHE。當導電層110及絕緣層101為了半導體記憶體裝置之進一步高整合而進一步變薄時，可在深度方向上執行令人滿意之一程序控制。因此，在半導體記憶體裝置之高整合中亦提供容許改良之製造成品率之一效應。
在此實施例中，記憶體孔結構MH在Z方向上一體成型，以便與用作字線WL之導電層110A及用作汲極側選擇閘極線SGD之導電層110B之各者相對。與在對應於字線WL及汲極側選擇閘極線SGD之各自區域中以不同程序形成記憶體孔結構MH之一結構相比，其中記憶體孔結構MH係一體成型之結構可減少製造程序之數量。因此，在此實施例中，可以較低成本製造半導體記憶體裝置。由於半導體層120整體地形成於記憶體單元MC及汲極側選擇電晶體STD中，故與在不同程序中形成記憶體孔結構MH之結構相比，可減小記憶體串MS之一通道電阻。
在此實施例中，安置用作汲極側選擇閘極線SGD之複數個導電層110B。與例如安置寬度在Z方向上之一單一導電層的情況相比，利用複數個導電層110B有利於控制載流子注入至與各導電層110B相對之電荷累積層132之一量及一深度。因此，此實施例中之結構能夠以更高精度執行通道區域中之一臨限值控制。 [修改]
用作汲極側選擇閘極線SGD之導電層110B之數量不一定需要係複數個。圖24係根據修改之一半導體記憶體裝置之一示意橫截面圖。在該修改中，僅形成一單層導電層110B'作為汲極側選擇閘極線SGD。在此情況下，與以複數層形式提供之導電層110B相比，導電層110B'可形成為在Z方向上係厚的。
如圖24中繪示，將導電層110B'之一下端表面之一位置界定為一位置z1'。將複數個導電層110A中最靠近導電層110B'之導電層110A之一下端表面之一位置界定為位置z2'。絕緣部分SHE在Z方向上之一下端部分E_SHE'經安置於位置z1'下方(包含位置z1')且在位置z2'上方(不包含位置z2')之一位置處。例如，下端部分E_SHE'經安置以與複數個導電層110A'中最靠近導電層110B'之導電層110A'接觸。由於絕緣部分SHE經安置於此一位置，故絕緣部分SHE在Y方向上將導電層110B'分離為兩個或更多個，但不分離導電層110A。換言之，複數個導電層110A連續地安置於塊間絕緣層ST之間。下端部分E_SHE'之至少一個可經安置以與複數個導電層110A中最靠近導電層110B'之導電層110A接觸。 [修改效應]
在此修改中，由於僅安置一單層導電層110B'，故與形成複數個導電層之情況相比，更減少了層形成之製造程序之數量。因此，在此修改中，可以較低成本製造半導體記憶體裝置。 [第二實施例] [組態]
接下來，參考圖25及圖26，將描述根據第二實施例之一半導體記憶體裝置之一組態。圖25係繪示根據第二實施例之半導體記憶體裝置之一例示性組態之一示意橫截面圖。圖26係圖25中指示為D之一部分之一示意橫截面圖。
如圖25中繪示，根據實施例之半導體記憶體裝置基本上經組態為類似於根據第一實施例之半導體記憶體裝置。然而，根據本實施例之半導體記憶體裝置包含代替導電層110A之導電層110C及代替導電層110B之導電層110D。
複數個導電層110C經由絕緣層101安置於Z方向上，且導電層110C係具有大致板形狀且在X方向及Y方向上延伸之導電層。如圖26中繪示，導電層110C包含一導電膜112C及覆蓋此導電膜112C之一上表面、一下表面及一側表面之一障壁金屬膜113。障壁金屬膜113之此上表面、下表面及側表面被一高介電絕緣層114覆蓋。導電膜112C係鉬(Mo)或其類似者之一金屬膜。障壁金屬膜113係氮化鈦(TiN)或其類似者之一金屬膜。高介電絕緣層114係氧化鋁(Al2 O3 )或其類似者之一金屬氧化物膜。
導電層110C用作字線WL (圖3)及連接至字線WL之複數個記憶體單元MC (圖3)之閘極電極。在複數個導電層110C中向下安置之導電層110C之一部分用作源極側選擇閘極線SGS (圖3)及與其連接之複數個源極側選擇電晶體STS (圖3)之閘極電極。
一個或複數個導電層110D經由絕緣層101安置於Z方向上，且導電層110D係在X方向及Y方向上延伸且具有大致板形狀之一導電層。如圖26中繪示，導電層110D包含一導電膜112D及覆蓋此導電膜112D之一上表面、一下表面及一側表面之一障壁金屬膜113。導電膜112D係鎢(W)或其類似者之一導電膜。障壁金屬膜113係氮化鈦(TiN)或其類似者之一金屬膜。
導電層110D經由絕緣層101安置於複數個導電層110C上方，且用作汲極側選擇閘極線SGD (圖3)及連接至此汲極側選擇閘極線SGD之複數個汲極側選擇電晶體STD (圖3)之閘極電極。
如圖26中繪示，雖然障壁金屬膜113及高介電絕緣層114安置於導電膜112C與半導體層120之間，然在導電層110D與半導體層120之間未安置高介電絕緣層114而安置障壁金屬膜113。因此，導電層110C與半導體層120之間的一距離D21比導電層110D與半導體層120之間的一距離D22大對應于高介電絕緣層114之厚度之一長度。
如圖25中繪示，將複數個導電層110D中最靠近導電層110C之導電層110D之一下端表面之一位置界定為一位置z3。將複數個導電層110C中最靠近導電層110D之導電層110C之一下端表面之一位置界定為一位置z4。一絕緣部分SHE2在Z方向上之一下端部分E_SHE2安置於位置z3下方(包含位置z3)且在位置z4上方(不包含位置z4)之一位置處。由於絕緣部分SHE2安置於此一位置，故絕緣部分SHE2在Y方向上將導電層110D分離為兩個或更多個，但不分離導電層110C。換言之，複數個導電層110C連續地安置於塊間絕緣層ST之間。下端部分E_SHE2之至少一個可經安置以與複數個導電層110C中最靠近導電層110D之導電層110C接觸。 [製造方法]
接下來，參考圖27至圖41，描繪根據本實施例之半導體記憶體裝置之製造方法。圖27至圖41繪示沿圖7中之線A-A'獲取之橫截面表面。類似附圖標記附加至與第一實施例中之組件類似之組件，藉此在一些情況下省略描述。
如圖27中繪示，在此製造方法中，在基板100上形成絕緣層160、導電層152、半導體層151A、絕緣層151B、犧牲層151C、絕緣層151D及半導體層151E。在其上方交替形成作為第一膜之複數個絕緣層101及犧牲層111A。在其上方交替形成作為第二膜之複數個絕緣層101及犧牲層111B。
犧牲層111A係氮化矽(SiN)或其類似者之一絕緣層。犧牲層111B例如係非摻雜多晶矽(Si)或摻雜有磷(P)之多晶矽(Si)之一半導體層。
接下來，如圖28中繪示，形成開口MHa。開口MHa在Z方向上延伸，且穿透絕緣層101、犧牲層111B、犧牲層111A、半導體層151E、絕緣層151D、犧牲層151C及絕緣層151B以暴露半導體層151A。
接下來，如圖29中繪示，在開口MHa之內周面上形成閘極絕緣層130、半導體層120及絕緣層125。
接下來，如圖30中繪示，在圖29中繪示之結構之一上表面上形成氧化矽(SiO2 )或其類似者之一絕緣層102。
接下來，如圖31中繪示，形成開口STa。開口STa在X方向及Z方向上延伸，且在Y方向上分離複數個犧牲層111B及層111A。開口STa在Z方向上穿透絕緣層102、絕緣層101、犧牲層111B、犧牲層111A及半導體層151E以暴露絕緣層151D。
如圖31中繪示，在開口STa之一內壁表面及一底表面上形成氧化矽(SiO2 )或其類似者之絕緣層161及非晶矽(Si)或其類似者之一半導體層162。
接下來，如圖32中繪示，將開口STa之底表面向下挖到半導體層151A。然後，在開口STa之內壁表面中之半導體層162之暴露部分上形成保護層163，且在開口STa之底表面上形成保護層164。
接下來，如圖33中繪示，經由開口STa移除犧牲層151C，以部分暴露記憶體孔結構MH之閘極絕緣層130之側壁。在此程序中，由於由與犧牲層151C相同種類之材料形成之犧牲層111A受到保護層163保護，故犧牲層111A不會同時被蝕刻。
接下來，如圖34中繪示，閘極絕緣層130經由開口STa及提供犧牲層151C之空腔部分地移除以暴露半導體層120之側表面。在此程序中，亦同時移除含有與閘極絕緣層130相同種類之材料之絕緣層151B、絕緣層151D、保護層163及保護層164。
接下來，如圖35中繪示，在半導體層120之側表面、半導體層151A之上表面、半導體層151E之下表面及開口STa之內壁上形成多晶矽(Si)或其類似者之半導體層151G。
接下來，如圖36中繪示，移除開口STa之內壁部分上之半導體層151G及半導體層162。此時，未被絕緣層161覆蓋之開口STa之底表面部分之部分膨脹。
接下來，如圖37中繪示，移除覆蓋開口STa之側壁之絕緣層161，且隨後，經由開口STa移除複數個犧牲層111A以形成第一空腔CA1。此程序係藉由諸如濕蝕刻之一方法執行。
接下來，如圖38中繪示，在藉由移除犧牲層111A形成之一第一空腔CA1中經由高介電絕緣層114 (圖26)形成複數個導電層110C。導電層110C之形成係藉由諸如CVD之一方法執行。
接下來，如圖39中繪示，在開口STa之內壁部分上形成保護層165，且保護層165經回蝕以暴露犧牲層111B。保護層165之形成係例如藉由組合使用CVD、回蝕及其類似者之一方法執行。
如圖39中繪示，經由開口STa移除複數個犧牲層111B，因此形成第二空腔CA2。此程序係藉由諸如濕蝕刻之一方法執行。
接下來，如圖40中繪示，在藉由移除犧牲層111B而形成之第二空腔CA2中形成複數個導電層110D。導電層110D之形成係藉由諸如CVD之一方法執行。
接下來，如圖41中繪示，形成絕緣部分SHE2。絕緣部分SHE2在X方向及Z方向上延伸，且在Y方向上分離複數個導電層110D。藉由使用導電層110C作為Z方向上之一蝕刻停止件而形成穿透絕緣層102、絕緣層101及導電層110D以暴露複數個導電層110C之最上層之一開口，並將絕緣層嵌入該開口中而形成絕緣部分SHE2。此程序係藉由諸如RIE、CVD及其類似者之一方法執行。
接下來，在開口STa中安置側壁部分SW及電極部分LI，在記憶體孔結構MH之上部分上安置接點Ch及接點Cb，且在接點Cb之上部分上安置位元線BL，從而形成參考圖25描述之組態。 [第二實施例之效應]
在此實施例中，絕緣部分SHE2具有在Y方向上分離複數個導電層110D之一結構。在此實施例中，如圖41中繪示，由不同於導電層110D之材料形成之導電層110C可用作藉由RIE或其類似者在深度方向上處理絕緣部分SHE2之蝕刻停止件。因此，提供有利於控制絕緣部分SHE2之深度之一效應。因此，可改良半導體記憶體裝置之製造成品率。 [其他實施例]
在此實施例中，記憶體層ML安置於電路層CL上方。同時，可利用一結構，其中包含一電路層CL之一第一基板及包含一記憶體層ML之一第二基板以不同程序製造，接合電極安置於各自基板之上表面上，及該第一基板及該第二基板藉由接合電極相互接合，因此具有與第一實施例或第二實施例相同之功能。 [其他]
雖然已描述了某些實施例，然此等實施例僅以實例方式呈現，且不意欲限制本發明之範疇。實際上，本文所描述之新穎實施例可以各種其他形式體現；此外，可在不脫離本發明精神之情況下對本文所描述之實施例之形式進行各種省略、替換及改變。隨附發明申請專利範圍及其等之等效物意欲涵蓋將落入本發明之範疇及精神內之此類形式或修改。 相關申請案之交叉引用
本申請案係基於及主張2020年2月21日申請之日本專利申請案第2020-28746號之權利，該案之全部內容以引用方式併入本文中。
10:記憶體系統 20:主機電腦 100:基板 101:絕緣層 102:絕緣層 110:導電層 110':導電層 110'':導電層 110A:導電層 110A':導電層 110B:導電層 110B':導電層 110C:導電層 110D:導電層 111:犧牲層 111':犧牲層 111A:犧牲層 111B:犧牲層 112A:導電膜 112B:導電膜 112C:導電膜 112D:導電膜 113:障壁金屬膜 114:高介電絕緣層 120:半導體層 121:半導體層 125:絕緣層 130:閘極絕緣層 131:穿遂絕緣層 132:電荷累積層 133:塊絕緣層 150:下佈線層 151:導電層 151A:半導體層 151B:絕緣層 151C:犧牲層 151D:絕緣層 151E:半導體層 151G:半導體層 152:導電層 160:絕緣層 161:絕緣層 162:半導體層 163:保護層 164:保護層 165:保護層 ADR:位址暫存器 ALE:外部控制端子 BL:位元線 BLK:記憶體塊 CA:空腔 CA1:第一空腔 CA2:第二空腔 CAD:行位址 Cb:接點 CC:接點 CD:控制晶粒 /CEn:外部控制端子 Ch:接點 CMD:命令資料 CL:電路層 CLE:外部控制端子 CM:快取記憶體 CMD:命令資料 CMR:命令暫存器 CTR:邏輯電路 d1:處理偏差 D11a:距離 D11b:距離 D12:距離 D21:距離 D22:距離 DB:匯流排 DBUS:資料匯流排 E_SHE:下端部分 E_SHE':下端部分 E_SHE2:下端部分 HR:支撐結構 I/O:輸入/輸出控制電路 I/O0至I/O7:資料輸入/輸出端子 LI:電極部分 MC:記憶體單元 MCA:記憶體單元陣列 MD:記憶體晶粒 MH:記憶體孔結構 MHb:記憶體孔結構 ML:記憶體層 MS:記憶體串 PC:周邊電路 PERI:區域 R:區域 R1:區域 R2:區域 RA:列位址 Rcc:接觸區域 RD:列解碼器 /RE:外部控制端子 RY//BY:端子 S:基板 SAM:感測放大器模組 SC:下佈線 SGD:選擇閘極線 SGS:選擇閘極線 SHE:絕緣部分 SHE':絕緣部分 SHE'':絕緣部分 SHE2:絕緣部分 SL:源極線 SQC:定序器 ST:塊間絕緣層 STa:開口 STD:汲極側選擇電晶體 STR:狀態暫存器 STS:源極側選擇電晶體 STT:狀態資料 SU:串單元 SW:側壁部分 Tr:電晶體 VCC:電源端子 VG:電壓產生電路 VSS:電源端子 /WE:外部控制端子 WL:字線 z1:位置 z1':位置 z2:位置 z2':位置 z3:位置 z4:位置
圖1係繪示根據一第一實施例之一半導體記憶體裝置之一組態之一示意方塊圖；
圖2係繪示例示性組態之一示意方塊圖；
圖3係繪示例示性組態之一示意電路圖；
圖4係繪示例示性組態之一示意平面圖；
圖5係圖4中指示為A之一部分之一示意透視圖；
圖6係圖5中指示為C之一部分之一示意橫截面圖；
圖7係圖4中指示為B之一部分之一示意平面圖；
圖8係圖7中繪示之結構沿一線A-A'獲取之一示意橫截面圖；
圖9係繪示用於製造半導體記憶體裝置之一方法之一示意橫截面圖；
圖10係繪示製造方法之一示意橫截面圖；
圖11係繪示製造方法之一示意橫截面圖；
圖12係繪示製造方法之一示意橫截面圖；
圖13係繪示製造方法之一示意橫截面圖；
圖14係繪示製造方法之一示意橫截面圖；
圖15係繪示製造方法之一示意橫截面圖；
圖16係繪示製造方法之一示意橫截面圖；
圖17係繪示製造方法之一示意橫截面圖；
圖18係繪示製造方法之一示意橫截面圖；
圖19係繪示製造方法之一示意橫截面圖；
圖20係繪示製造方法之一示意橫截面圖；
圖21係繪示製造方法之一示意橫截面圖；
圖22係繪示製造方法之一示意橫截面圖；
圖23A係繪示根據一比較實例1之用於製造一半導體記憶體裝置之一方法之一示意橫截面圖；
圖23B係繪示用於製造半導體記憶體裝置之方法之一示意橫截面圖；
圖23C係繪示根據一比較實例2之用於製造一半導體記憶體裝置之一方法之一示意橫截面圖；
圖24係根據一修改之一半導體記憶體裝置之一示意橫截面圖；
圖25係繪示根據一第二實施例之一半導體記憶體裝置之一例示性組態之一示意橫截面圖；
圖26係圖25中指示為D之一部分之一示意橫截面圖；
圖27係繪示用於製造半導體記憶體裝置之一方法之一示意橫截面圖；
圖28係繪示製造方法之一示意橫截面圖；
圖29係繪示製造方法之一示意橫截面圖；
圖30係繪示製造方法之一示意橫截面圖；
圖31係繪示製造方法之一示意橫截面圖；
圖32係繪示製造方法之一示意橫截面圖；
圖33係繪示製造方法之一示意橫截面圖；
圖34係繪示製造方法之一示意橫截面圖；
圖35係繪示製造方法之一示意橫截面圖；
圖36係繪示製造方法之一示意橫截面圖；
圖37係繪示製造方法之一示意橫截面圖；
圖38係繪示製造方法之一示意橫截面圖；
圖39係繪示製造方法之一示意橫截面圖；
圖40係繪示製造方法之一示意橫截面圖；及
圖41係繪示製造方法之一示意橫截面圖。
100:基板
101:絕緣層
102:絕緣層
110A:導電層
110B:導電層
120:半導體層
121:半導體層
125:絕緣層
130:閘極絕緣層
151:導電層
151A:半導體層
151E:半導體層
151G:半導體層
152:導電層
160:絕緣層
BL:位元線
Cb:接點
Ch:接點
E_SHE:下端部分
LI:電極部分
MCA:記憶體單元陣列
MH:記憶體孔結構
SHE:絕緣部分
ST:塊間絕緣層
SW:側壁部分
z1:位置
z2:位置

Claims (20)

  1. 一種半導體記憶體裝置，其包括： 複數個第一導電層，其等經安置以在一第一方向上相互分離，該複數個第一導電層在與該第一方向相交之一第二方向上延伸； 一第二導電層，其經安置以在該第一方向上與該複數個第一導電層分離，該第二導電層在該第二方向上延伸； 一半導體層，其在該第一方向上延伸，該半導體層在該第一方向上一體成型且與該複數個第一導電層及該第二導電層相對； 一閘極絕緣層，其安置於該複數個第一導電層與該半導體層之間及該第二導電層與該半導體層之間； 複數個第一絕緣部分，其等在該複數個第一導電層及該第二導電層中沿該第一方向及該第二方向延伸，該複數個第一絕緣部分在與該第一方向及該第二方向相交之一第三方向上分離該複數個第一導電層及該第二導電層；及 複數個第二絕緣部分，其等在該第二導電層中沿該第一方向及該第二方向延伸，該複數個第二絕緣部分之至少一個第二絕緣部分安置於該複數個第一絕緣部分中在該第三方向上彼此相鄰之第一絕緣部分之間，該至少一個第二絕緣部分在該第三方向上將該第二導電層分離為在該第三方向上彼此相鄰之該等第一絕緣部分之間的兩個或更多個，其中 該複數個第一導電層各連續地形成於在該第三方向上彼此相鄰之該等第一絕緣部分之間，且該複數個第一導電層含有一第一材料，且 該第二導電層含有不同於該第一材料之一第二材料。
  2. 如請求項1之半導體記憶體裝置，其中 該複數個第二絕緣部分之至少兩個第二絕緣部分安置於該第三方向上彼此相鄰之該等第一絕緣部分之間， 該至少兩個第二絕緣部分在該第三方向上將該第二導電層分離為在該第三方向上彼此相鄰之該等第一絕緣部分之間的三個或更多個。
  3. 如請求項1之半導體記憶體裝置，其進一步包括 複數個該等半導體層，其等安置於該第二方向及該第三方向上，其中 該複數個半導體層包含： 複數個第一半導體層，其等安置於該第三方向上彼此相鄰之該等第一絕緣部分之間與該至少一個第二絕緣部分分離之位置處；及 複數個第二半導體層，其等安置於該第二方向上，與在該第三方向上彼此相鄰之該等第一絕緣部分之間的該至少一個第二絕緣部分接觸。
  4. 如請求項1之半導體記憶體裝置，其中 該複數個第二部分之至少一者在該第一方向上之一個端部分與該複數個第一導電層中最靠近該第二導電層之一第一導電層接觸。
  5. 如請求項1之半導體記憶體裝置，其中 一金屬氧化物膜安置於該複數個第一導電層與該閘極絕緣層之間，且 該複數個第一導電層與該半導體層之間的一距離大於該第二導電層與該半導體層之間的一距離。
  6. 如請求項1之半導體記憶體裝置，其中 該第一材料含有鎢或鉬，且該第二材料含有多晶矽。
  7. 如請求項6之半導體記憶體裝置，其中 該複數個第一導電層各包含一第一導電膜及一障壁金屬膜，該第一導電膜含有鎢或鉬，該障壁金屬膜經安置以覆蓋該第一導電膜，且該障壁金屬膜被插入該第一導電膜與該閘極絕緣層之間， 該第二導電層包含含有多晶矽之一第二導電膜，且該第二導電膜未被一障壁金屬膜覆蓋，且 該第一導電膜與該半導體層之間的一距離大於該第二導電膜與該半導體層之間的一距離。
  8. 如請求項1之半導體記憶體裝置，其中 該第一材料含有鉬，且該第二材料含有鎢。
  9. 一種半導體記憶體裝置，其包括： 複數個第一導電層，其等經安置以在一第一方向上相互分離，該複數個第一導電層在與該第一方向相交之一第二方向上延伸； 複數個第二導電層，其等經安置以在一第一方向上相互分離且在該第一方向上與該複數個第一導電層分離，該複數個第二導電層在該第二方向上延伸； 一半導體層，其在該第一方向上延伸，該半導體層與該複數個第一導電層及該複數個第二導電層相對； 一閘極絕緣層，其安置於該複數個第一導電層與該半導體層之間及該複數個第二導電層與該半導體層之間； 複數個第一絕緣部分，其等在該複數個第一導電層及該複數個第二導電層中沿該第一方向及該第二方向延伸，該複數個第一絕緣部分在與該第一方向及該第二方向相交之一第三方向上分離該複數個第一導電層及該複數個第二導電層；及 複數個第二絕緣部分，其等在該複數個第二導電層中沿該第一方向及該第二方向延伸，該複數個第二絕緣部分之至少一個第二絕緣部分安置於該複數個第一絕緣部分中在該第三方向上彼此相鄰之第一絕緣部分之間，該至少一個第二絕緣部分在該第三方向上將該複數個第二導電層分離為在該第三方向上彼此相鄰之該等第一絕緣部分之間的兩個或更多個，其中 該複數個第一導電層各連續地形成於在該第三方向上彼此相鄰之該等第一絕緣部分之間，且該複數個第一導電層含有一第一材料，且 該複數個第二導電層含有不同於該第一材料之一第二材料。
  10. 如請求項9之半導體記憶體裝置，其中 該半導體層在該第一方向上一體成型。
  11. 如請求項9之半導體記憶體裝置，其中 該複數個第二絕緣部分之至少兩個第二絕緣部分安置於該第三方向上彼此相鄰之該等第一絕緣部分之間， 該至少兩個第二絕緣部分在該第三方向上將該複數個第二導電層分離為在該第三方向上彼此相鄰之該等第一絕緣部分之間的三個或更多個。
  12. 如請求項9之半導體記憶體裝置，其進一步包括 複數個該等半導體層，其等安置於該第二方向及該第三方向上，其中 該複數個半導體層包含： 複數個第一半導體層，其等安置於該第三方向上彼此相鄰之該等第一絕緣部分之間與該至少一個第二絕緣部分分離之位置處；及 複數個第二半導體層，其等安置於該第二方向上，與該第三方向上彼此相鄰之該等第一絕緣部分之間的該至少一個第二絕緣部分接觸。
  13. 如請求項9之半導體記憶體裝置，其中 該複數個第二部分之至少一者在該第一方向上之一個端部分與該複數個第一導電層中最靠近該複數個第二導電層之一第一導電層接觸。
  14. 如請求項9之半導體記憶體裝置，其中 一金屬氧化物膜安置於該複數個第一導電層與該閘極絕緣層之間，且 該複數個第一導電層與該半導體層之間的一距離大於該複數個第二導電層與該半導體層之間的一距離。
  15. 如請求項9之半導體記憶體裝置，其中 該第一材料含有鎢或鉬，且該第二材料含有多晶矽。
  16. 如請求項15之半導體記憶體裝置，其中 該複數個第一導電層各包含一第一導電膜及一障壁金屬膜，該第一導電膜含有鎢或鉬，該障壁金屬膜經安置以覆蓋該第一導電膜，且該障壁金屬膜被插入該第一導電膜與該閘極絕緣層之間， 該複數個第二導電層各包含含有多晶矽之一第二導電膜，且該第二導電膜未被一障壁金屬膜覆蓋，且 該第一導電膜與該半導體層之間的一距離大於該第二導電膜與該半導體層之間的一距離。
  17. 如請求項9之半導體記憶體裝置，其中 該第一材料含有鉬，且該第二材料含有鎢。
  18. 一種半導體記憶體裝置，其包括： 複數個第一導電層，其等經安置以在一第一方向上相互分離，該複數個第一導電層在與該第一方向相交之一第二方向上延伸； 一第二導電層，其經安置以在該第一方向上與該複數個第一導電層分離，該第二導電層在該第二方向上延伸； 一半導體層，其在該第一方向上延伸，該半導體層與該複數個第一導電層及該第二導電層相對； 一閘極絕緣層，其安置於該複數個第一導電層與該半導體層之間及該第二導電層與該半導體層之間； 複數個第一絕緣部分，其等在該複數個第一導電層及該第二導電層中沿該第一方向及該第二方向延伸，該複數個第一絕緣部分在與該第一方向及該第二方向相交之一第三方向上分離該複數個第一導電層及該第二導電層；及 複數個第二絕緣部分，其等在該第二導電層中沿該第一方向及該第二方向延伸，該複數個第二絕緣部分之至少一個第二絕緣部分安置於該複數個第一絕緣部分中在該第三方向上彼此相鄰之第一絕緣部分之間，該至少一個第二絕緣部分在該第三方向上將該第二導電層分離為在該第三方向上彼此相鄰之該等第一絕緣部分之間的兩個或更多個，其中 該複數個第一導電層各連續地形成於在該第三方向上彼此相鄰之該等第一絕緣部分之間，且該複數個第一導電層含有一第一材料， 該第二導電層含有不同於該第一材料之一第二材料，且 該複數個第二部分之至少一者在該第一方向上之一個端部分與該複數個第一導電層中最靠近該第二導電層之該第一導電層接觸。
  19. 如請求項18之半導體記憶體裝置，其中 該複數個第二絕緣部分之各自一個端部分終止於比最靠近該第二導電層之該第一導電層之一表面更靠近該第二導電層之位置處，該表面位於該第二導電層之一遠側上。
  20. 如請求項18之半導體記憶體裝置，其中 該複數個第二絕緣部分之至少兩個第二絕緣部分安置於在該第三方向上彼此相鄰之該等第一絕緣部分之間， 該至少兩個第二絕緣部分在該第三方向上將該第二導電層分離為在該第三方向上彼此相鄰之該等第一絕緣部分之間的三個或更多個。
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