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TW201717361A - 包含垂直堆疊記憶體單元之整合結構 - Google Patents

包含垂直堆疊記憶體單元之整合結構 Download PDF

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TW201717361A
TW201717361A TW105120814A TW105120814A TW201717361A TW 201717361 A TW201717361 A TW 201717361A TW 105120814 A TW105120814 A TW 105120814A TW 105120814 A TW105120814 A TW 105120814A TW 201717361 A TW201717361 A TW 201717361A
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TW105120814A
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劉海濤
錢德拉 毛利
塞吉 科維斯尼可夫
迪米崔歐斯 帕夫洛普洛斯
黃廣宇
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美光科技公司
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Abstract

一些實施例含有一種整合結構，其具有介電階層及導電階層之一交替堆疊，且具有該等導電階層內之垂直堆疊記憶體單元。一開口延伸穿過該堆疊。通道材料位於該開口內且沿該等記憶體單元。該通道材料之至少部分包含鍺。

Description

包含垂直堆疊記憶體單元之整合結構
本發明係關於包含垂直堆疊記憶體單元之整合結構。
記憶體為電子系統提供資料儲存。快閃記憶體係一類型之記憶體，且在現代電腦及裝置中具有諸多用途。例如，現代個人電腦可具有儲存於一快閃記憶體晶片上之BIOS。作為另一實例，電腦及其他裝置越來越普遍地利用固態磁碟中之快閃記憶體來替換習知硬碟。作為又一實例，快閃記憶體普遍用於無線電子裝置中，此係因為其使製造者能夠隨著無線電子裝置變得標準化而支援新通信協定且使製造者能夠提供遠端升級裝置之能力以改進特徵。
「反及」可為整合閃存記憶體之一基本架構，且可經組態以包括垂直堆疊記憶體單元。吾人期望開發改良型「反及」架構。
10‧‧‧半導體建構/整合結構
10a‧‧‧建構
10b‧‧‧建構
10c‧‧‧建構
10d‧‧‧建構
10e‧‧‧建構
10f‧‧‧建構
10g‧‧‧建構
10h‧‧‧建構
15‧‧‧堆疊
18‧‧‧介電階層
20‧‧‧導電階層
22‧‧‧電荷阻擋材料
23‧‧‧側壁
24‧‧‧電荷儲存材料
25‧‧‧側壁
26‧‧‧閘極介電質/穿隧介電質
27‧‧‧開口
28‧‧‧通道材料
30a‧‧‧垂直堆疊記憶體單元
30b‧‧‧垂直堆疊記憶體單元
31a‧‧‧垂直堆疊記憶體單元
31b‧‧‧垂直堆疊記憶體單元
33‧‧‧外表面
35‧‧‧外表面
36‧‧‧內部區域/自內部區域至外表面之方向
38‧‧‧自內部區域至外表面之方向
40‧‧‧自外表面朝向內部區域之方向
42‧‧‧自外表面朝向內部區域之方向
44‧‧‧不含鍺襯層
45‧‧‧襯層材料
46‧‧‧不含鍺襯層
48‧‧‧含鍺襯層
49‧‧‧外表面
50‧‧‧含鍺襯層
51‧‧‧外表面
52‧‧‧絕緣體
53‧‧‧外表面
55‧‧‧外表面
56‧‧‧自絕緣體至開口之側壁之方向
58‧‧‧自絕緣體至開口之側壁之方向
60‧‧‧內部區域
62‧‧‧內部區域
64‧‧‧自外表面朝向含鍺襯層之內部區域之方向
66‧‧‧自外表面朝向含鍺襯層之內部區域之方向
90‧‧‧自第一外表面至內部區域之第一方向
91‧‧‧自第二外表面至內部區域之第二方向
92‧‧‧自第二外表面至內部區域之第二方向
93‧‧‧自第一外表面至內部區域之第一方向
圖1係一實例性實施例整合結構之一圖解橫截面圖。
圖2係圖1之實例性實施例整合結構之一圖解俯視圖，且係沿圖1之線2-2之一視圖。
圖3至圖10係實例性實施例整合結構之圖解橫截面圖。
一些實施例含有在垂直「反及」組態之通道材料內利用鍺或矽/ 鍺。鍺具有比常用於通道材料之矽更好之遷移率，此可改良沿一「反及」串之電流傳導性。參考圖1至圖10來描述實例性實施例。
參考圖1，圖中展示包括第一層18及第二層20之一交替堆疊15之一半導體建構(即，整合結構)10。階層18可為介電的，且階層20可為導電的。導電階層20可包括(例如)各種金屬之一或多者(例如鎢、鈦等等)、含金屬組合物(例如金屬氮化物、金屬碳化物、金屬矽化物等等)及導電型摻雜半導體材料(例如導電型摻雜矽、導電型摻雜鍺等等)。例如，導電階層20可包括n型摻雜多結晶矽(即，n型摻雜多晶矽)。介電階層18可包括任何適合組合物或組合物之組合，且可(例如)包括二氧化矽。
階層18及20可具有任何適合厚度，且可(例如)具有自約5nm至約300nm之一範圍內之厚度。在一些應用中，階層18可薄於階層20。例如，階層18可為約20nm厚且階層20可為約30nm厚。
電荷儲存材料24鄰近導電階層20，且藉由電荷阻擋材料22而與階層20之導電材料隔開。
電荷儲存材料24可包括任何適合組合物或組合物之組合，且在一些實施例中，可包括浮動閘極材料(例如摻雜矽或未摻雜矽)或電荷捕捉材料(例如氮化矽、金屬點等等)。
電荷阻擋材料22可包括任何適合組合物或組合物之組合，且在一些實施例中，可包括二氧化矽、氧化鉿、氧化鋯、氮化矽等等之一或多者。
閘極介電質26鄰近電荷儲存材料24。閘極介電質可包括任何適合組合物或組合物之組合，且在一些實施例中，可包括(例如)二氧化矽。
一開口27延伸穿過堆疊15，且在所展示之實施例中，此開口由通道材料28完全填充。通道材料包括鍺。例如，通道材料可包括 Si(1-x)Gex，其中x係大於零且小於或等於1之一數目。在一些實施例中，通道材料可包括矽及鍺，基本上由矽及鍺組成，或由矽及鍺組成。鍺可具有(例如)自約5原子%至約80原子%之一範圍內之一濃度。作為另一實例，鍺可具有自約10原子%至約30原子%之一範圍內之一濃度。
在一些實施例中，通道材料可包括一或多個摻雜劑。在此等實施例中，摻雜劑可為p型的、n型的及/或i型的。
各種材料22、24及26與導電階層20及通道材料28之區域一起形成一第一系列之垂直堆疊記憶體單元30a及30b及一第二系列之垂直堆疊記憶體單元31a及31b。垂直堆疊記憶體單元30a及30b可被視為形成一第一「反及」串，且垂直堆疊記憶體單元31a及31b可被視為形成一第二「反及」串。在所繪示之實施例中，記憶體單元可被視為位於導電階層20內(即，與導電階層立向共同延伸)。
各垂直串中之記憶體單元之數目取決於導電階層20之數目。堆疊可包括任何適合數目個導電階層。在一些實施例中，堆疊15可包括8個導電階層、16個導電階層、32個導電階層、64個導電階層、1024個導電階層等等。
圖1之橫截面展示具有兩個相對側壁23及25之開口27。然而，當自上方觀看時，開口可具有一閉合形狀，使得此等側壁實際上合併成一單一連續側壁。例如，當自上方觀看時，開口可具有一圓形形狀、橢圓形形狀、多邊形形狀、矩形形狀等等。圖2展示具有一閉合形狀(當自上方觀看時)之一開口27之一實例性實施例。在圖2之實施例中，側壁23及25係圍繞開口27之閉合形狀延伸之一單一連續側壁之部分。
圖1展示整體包括一均質組合物之通道材料28。在其他實施例中，通道材料可包括鍺濃度之一梯度及/或摻雜劑濃度之一梯度。例如，圖3及圖4分別展示包括鍺濃度之水平擴大梯度之建構10a及10b。
參考圖3，通道材料具有分別沿開口27之側壁23及25之外表面33及35。通道材料亦包括介於外表面之間之一內部區域36，其中內部區域自外表面水平偏移。在所展示之實施例中，鍺濃度[Ge]沿自內部區域至外表面之方向增大，如由箭頭36及38指示。替代地，圖3之實施例可被視為繪示沿自外表面33及35朝向內部區域36之方向減小鍺濃度。
鍺濃度梯度可自任何適合第一濃度增大至任何適合第二濃度。例如，在一些實施例中，第一濃度可為約0原子%鍺且第二濃度可為約100原子%鍺。作為另一實例，第一濃度可為約0原子%鍺且第二濃度可為約85原子%鍺。作為另一實例，第一濃度可為約5原子%鍺且第二濃度可為約85原子%鍺。作為另一實例，第一濃度可為約0原子%鍺且第二濃度可為約30原子%鍺。作為另一實例，第一濃度可為約10原子%鍺且第二濃度可為約30原子%鍺。
圖4展示類似於圖3之實施例的一實施例，但其中鍺濃度[Ge]沿自外表面33及35朝向通道材料28之內部區域36之方向增大，如由箭頭40及42指示。鍺濃度梯度可自任何適合第一濃度增大至任何適合第二濃度。例如，在一些實施例中，第一濃度可為約0原子%鍺且第二濃度可為約100原子%鍺。作為另一實例，第一濃度可為約0原子%鍺且第二濃度可為約85原子%鍺。作為另一實例，第一濃度可為約5原子%鍺且第二濃度可為約85原子%鍺。作為另一實例，第一濃度可為約0原子%鍺且第二濃度可為約30原子%鍺。作為另一實例，第一濃度可為約10原子%鍺且第二濃度可為約30原子%鍺。
圖3及圖4之實施例可有利地使通道材料性質能夠適應特定應用以具有沿記憶體單元30a、30b、31a及31b之所要電性質、物理性質及/或化學性質。例如，可期望沿記憶體單元之通道材料內之鍺濃度與矽濃度之間具有一適當平衡以達成所要電遷移率及半導體性質。
儘管圖3及圖4之實施例特定地繪示鍺濃度之水平梯度，但在其他實施例中，亦可存在摻雜劑濃度之水平梯度(例如p型摻雜劑、n型摻雜劑及/或i型摻雜劑之水平梯度)。摻雜劑梯度可沿相同於鍺梯度之方向擴大，或可被定向成與鍺梯度相反。
圖1至圖4展示完全填充開口27之含鍺材料28。在其他實施例中，可在用通道材料28填充開口之前沿開口之側壁提供襯層。例如，圖5展示沿開口27之側壁具有襯層44及46之一建構10c。儘管圖5之橫截面中繪示兩個襯層，但應瞭解，開口可具有一閉合形狀(如參考圖2所描述)，且相應地，所繪示之襯層可為完全圍繞開口之閉合形狀延伸之一單一襯層之部分。
襯層44及46包括襯層材料45。此襯層材料可為一不含鍺材料。在一些實施例中，襯層材料可為不含鍺半導體材料(且在特定實施例中，可為一含寬帶隙半導體材料)。例如，襯層材料可包括矽(其可為單晶矽、多晶矽、非晶矽等等)、III/V族半導體材料、II/VI族半導體材料等等。例如，襯層可包括碳化矽、砷化鎵、氧化鋅、氧化銦、氧化錫等等。襯層在一些實施例中可經摻雜，且在其他實施例中可不摻雜。
在圖5之實施例中，材料28可被視為藉由襯層44及46之不含鍺材料45而與開口27之側壁23及25隔開之一含鍺材料。含鍺材料28可為均質的，或可包括上文參考圖3及圖4所描述之類型之水平擴大鍺梯度。
襯層44及46可具有任何適合厚度，且在一些實施例中，可具有自約1個單分子層至約60Å之一範圍內之厚度、自約20Å至約50Å之一範圍內之厚度等等。
襯層可有利地使通道材料性質能夠適應特定應用。例如，在一些實施例中，可使襯層保持足夠薄，使得垂直堆疊記憶體單元(例如記憶體單元30a、30b、31a及31b)之導電通道延伸穿過襯層之半導體 材料且亦延伸穿過鄰近襯層之含鍺材料28之一區域(圖中未展示)。相應地，襯層及含鍺材料28之組合物可經獨立調整以使電性質、物理性質及/或化學性質適應特定應用。在一些實施例中，襯層可增大自記憶體單元(例如30a、30b、31a及31b)之穿隧介電質26至通道材料28之一距離，此可減少庫侖散射。
圖1至圖5之實施例展示由通道材料完全填充之開口27之一中央區域。在其他實施例中，開口之中央區域可包括絕緣體(其可為(例如)空氣、二氧化矽等等)，如下文將參考圖6至圖10來描述。
參考圖6，圖中展示包括沿開口27之側壁23及25之含鍺襯層48及50之一建構10d，其中此等襯層僅部分填充開口以留下一中空部。建構進一步包括介於襯層48與50之間且位於中空部內之絕緣體52。絕緣體52可含有氣體(例如空氣)。另外或替代地，絕緣體可含有半固體或固體材料(例如二氧化矽、氮化矽等等)。
襯層48及50可具有任何適合厚度T，且在一些實施例中，可具有自約2奈米(nm)至約50nm之一範圍內之厚度。
襯層48及50之含鍺材料28可包括上文參考圖1之含鍺材料28所描述之組合物之任何者。襯層48及50之含鍺材料28可為均質的(如圖6中所展示)，或可包括鍺濃度之水平擴大梯度。例如，圖7至圖9分別展示包括鍺濃度之水平擴大梯度之建構10e、10f及10g。
參考圖7，含鍺襯層48具有外表面49及51，且類似地，含鍺襯層50具有外表面53及55，其中表面51及55鄰近絕緣體52且表面49及53沿開口27之側壁。在所展示之實施例中，鍺濃度[Ge]沿自絕緣體至開口27之側壁之方向增大，如由箭頭56及58所指示。鍺濃度梯度可自任何適合第一濃度增大至任何適合第二濃度，且可(例如)包括上文參考圖3及圖4所描述之濃度梯度之任何者。
襯層48及50可被視為分別包括內部區域60及62(其中此等內部區 域自外表面向內，且因此相對於外表面而水平偏移)，且圖7之實施例可被視為繪示沿自外表面49及53朝向內部區域60及62之方向減小鍺濃度。
圖8展示類似於圖7之實施例的一實施例，但其中鍺濃度[Ge]沿自外表面49及53朝向含鍺襯層之內部區域60及62之方向增大，如由箭頭64及66所指示。鍺濃度梯度可自任何適合第一濃度增大至任何適合第二濃度，且可(例如)包括上文參考圖3及圖4所描述之濃度梯度之任何者。
圖9展示其中含鍺襯層之各者內之鍺濃度[Ge]沿自外表面朝向內部區域之方向增大(如由箭頭90至93所指示)的一實施例。含鍺襯層48可被視為包括沿開口27之側壁之一第一外表面49、沿絕緣體填充中空部之一第二外表面51及介於第一外表面及第二外表面之間之一內部區域60。襯層48內之鍺濃度可被視為沿自第一外表面49至內部區域60之一第一方向增大(如由箭頭90所指示)且亦沿自第二外表面51至內部區域60之一第二方向增大(如由箭頭91所指示)。類似地，含鍺襯層50可被視為包括一第一外表面53、一第二外表面55及介於第一外表面與第二外表面之間之一內部區域62。襯層50內之鍺濃度可被視為沿自第一外表面53至內部區域之一第一方向增大(如由箭頭93所指示)且亦沿自第二外表面55至內部區域62之一第二方向增大(如由箭頭92所指示)。
圖9之組態之一優點可為：此能夠在利用「反及」串期間沿襯層48及50內之量子井載運電荷。
圖7至圖9之實施例可有利地使通道材料性質能夠適應特定應用以具有沿記憶體單元30a、30b、31a及31b之所要電性質、物理性質及/或化學性質。例如，可期望沿記憶體單元之通道材料內之鍺濃度與矽濃度之間具有一適當平衡以達成所要電遷移率及半導體性質。
儘管圖7至圖9之實施例特定地繪示鍺濃度之水平梯度，但在其 他實施例中，亦可存在摻雜劑濃度之水平梯度(例如p型摻雜劑、n型摻雜劑及/或i型摻雜劑之水平梯度)。摻雜劑梯度可沿相同於鍺梯度之方向擴大，或可被定向成與鍺梯度相反。
在一些實施例中，圖6至圖9之含鍺襯層可與圖5之不含鍺襯層組合使用。例如，圖10展示包括與含鍺襯層48及50一起利用之不含鍺襯層44及46之一建構10h。襯層44及46包括上文參考圖5所描述之襯層材料45。
在圖10之實施例中，可利用材料28及45兩者作為記憶體單元(例如記憶體單元30a、30b、31a及31b)之通道材料，且相應地，襯層44、46、48及50可全部指稱通道材料襯層，其中襯層44及46係不含鍺通道材料襯層，且其中襯層48及50係含鍺通道材料襯層。在圖10之實施例中，由不含鍺通道材料襯層44及46使含鍺通道材料襯層與開口27之側壁23及25隔開。
襯層48及50之含鍺材料28可為均質的，或可包括上文參考圖7至圖9所描述之類型之水平擴大鍺梯度。
上文所描述之結構可由一下伏基板(圖中未展示)支撐。基板可包括半導體材料(例如，可包括單晶矽，基本上由單晶矽組成，或由單晶矽組成)，且可指稱一半導體基板。術語「半導體基板」意指包括半導電材料之任何建構，其含有(但不限於)塊狀半導電材料，諸如一半導電晶圓(單獨或組合地包括其他材料)及半導電材料層(單獨或組合地包括其他材料)。術語「基板」係指任何支撐結構，其含有(但不限於)上文所描述之半導體基板。
本文中所描述之整合結構可併入至電子系統中。此等電子系統可用於(例如)記憶體模組、裝置驅動器、電源模組、通信數據機、處理器模組及特定應用模組中，且可含有多層多晶片模組。該等電子系統可為一廣泛範圍之系統之任何者，諸如(例如)相機、無線裝置、顯 示器、晶片組、視訊轉換器、遊戲、照明、載具、時鐘、電視、蜂巢式電話、個人電腦、汽車、工業控制系統、飛機等等。
除非另外指定，否則可使用現在已知或待開發之任何適合方法(其含有(例如)原子層沈積(ALD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)等等)來形成本文中所描述之各種材料、物質、組合物等等。
術語「介電」及「電絕緣」兩者可用於描述具有電絕緣性質之材料。在本發明中，將該等術語視為同義的。在一些例項中利用術語「介電」且在其他例項中利用術語「電絕緣」可在本發明內提供語言變異以簡化以下申請專利範圍內之前置基礎，且不用於指示任何顯著化學或電差異。
圖式中之各種實施例之特定定向僅供說明，且在一些應用中，可使實施例相對於所展示之定向旋轉。本文中所提供之[實施方式]及以下申請專利範圍係針對具有各種特徵之間之所描述關係之任何結構，無論結構是否沿圖式之特定定向或相對於此定向旋轉。
附圖之橫截面圖僅展示橫截面之平面內之特徵，且未展示橫截面之平面後之材料以簡化圖式。
當在上文中將一結構稱為「在另一結構上」或「抵靠」另一結構時，該結構可直接在該另一結構上或亦可存在介入結構。相比而言，當將一結構指為「直接在另一結構上」或「直接抵靠」另一結構時，則不存在介入結構。當將一結構指為「連接」或「耦合」至另一結構時，該結構可直接連接或耦合至該另一結構，或可存在介入結構。相比而言，當將一結構稱為「直接連接」或「直接耦合」至另一結構時，則不存在介入結構。
一些實施例含有一種整合結構，其具有介電階層及導電階層之一交替堆疊，且具有該等導電階層內之垂直堆疊記憶體單元。一開口延伸穿過該堆疊。通道材料位於該開口內且沿該等記憶體單元。該通 道材料之至少部分包含鍺。
一些實施例含有一種整合結構，其沿一橫截面包括：介電階層及導電階層之一交替堆疊；垂直堆疊記憶體單元，其等位於該等導電階層內；一開口，其延伸穿過該堆疊；含鍺通道材料襯層，其等位於該開口內且沿該等記憶體單元；及一絕緣體填充中空部，其位於該開口內且介於該等含鍺襯層之間。
一些實施例含有一種整合結構，其沿一橫截面包括：介電階層及導電階層之一交替堆疊；垂直堆疊記憶體單元，其等位於該等導電階層內；一開口，其延伸穿過該堆疊；不含鍺通道材料襯層，其等沿該開口之側壁且沿該等記憶體單元；含鍺通道材料襯層，其等位於該開口內且沿該等不含鍺材料襯層；及一絕緣體填充中空部，其位於該開口內且介於該等含鍺襯層之間。
10‧‧‧半導體建構/整合結構
15‧‧‧堆疊
18‧‧‧介電階層
20‧‧‧導電階層
22‧‧‧電荷阻擋材料
23‧‧‧側壁
24‧‧‧電荷儲存材料
25‧‧‧側壁
26‧‧‧閘極介電質/穿隧介電質
27‧‧‧開口
28‧‧‧通道材料
30a‧‧‧垂直堆疊記憶體單元
30b‧‧‧垂直堆疊記憶體單元
31a‧‧‧垂直堆疊記憶體單元
31b‧‧‧垂直堆疊記憶體單元

Claims (25)

  1. 一種整合結構，其包括：介電階層及導電階層之一交替堆疊；垂直堆疊記憶體單元，其等位於該等導電階層內；一開口，其延伸穿過該堆疊；及通道材料，其位於該開口內且沿該等記憶體單元，其中該通道材料之至少部分包括鍺。
  2. 如請求項1之整合結構，其中該通道材料整體包括Si(1-x)Gex；其中x係大於0且小於或等於1之一數目。
  3. 如請求項1之整合結構，其中該通道材料之該至少部分包括自約10原子%至約30原子%之一範圍內之一鍺濃度。
  4. 如請求項1之整合結構，其中該通道材料包括鍺濃度之一水平擴大梯度。
  5. 如請求項4之整合結構，其中該通道材料具有沿該開口之一側壁之一外表面及自該外表面水平偏移之一內部區域，且其中該鍺濃度沿自該外表面朝向該內部區域之一方向增大。
  6. 如請求項4之整合結構，其中該通道材料具有沿該開口之一側壁之一外表面及自該外表面水平偏移之一內部區域，且其中該鍺濃度沿自該外表面朝向該內部區域之一方向減小。
  7. 如請求項1之整合結構，其中該通道材料包括不含鍺材料之一襯層及含鍺材料之一區域，其中該襯層介於該開口之一側壁與該含鍺材料區域之間。
  8. 如請求項1之整合結構，其進一步包括該通道材料之一含鍺區域內之至少一摻雜劑，該摻雜劑係p型的、n型的或i型的。
  9. 如請求項8之整合結構，其中該通道材料之該含鍺區域包括摻雜 劑濃度之一水平擴大梯度。
  10. 如請求項8之整合結構，其中該通道材料之該含鍺區域包括摻雜劑濃度之一水平擴大梯度及鍺濃度之一水平擴大梯度。
  11. 如請求項1之整合結構，其中該通道材料完全填充該開口。
  12. 如請求項1之整合結構，其中該通道材料內襯於該開口之側壁上以在該開口內留下一中空部。
  13. 一種整合結構，其沿一橫截面包括：介電階層及導電階層之一交替堆疊；垂直堆疊記憶體單元，其等位於該等導電階層內；一開口，其延伸穿過該堆疊；含鍺通道材料襯層，其等位於該開口內且沿該等記憶體單元；及一絕緣體填充中空部，其位於該開口內且介於該等含鍺襯層之間。
  14. 如請求項13之整合結構，其中該等含鍺通道材料襯層包括鍺濃度之水平擴大梯度。
  15. 如請求項14之整合結構，其中該等含鍺通道材料襯層具有沿該開口之側壁之外表面及自該等外表面水平偏移之內部區域，且其中各襯層之該鍺濃度沿自該外表面朝向該內部區域之一方向增大。
  16. 如請求項14之整合結構，其中該等含鍺通道材料襯層具有沿該開口之側壁之外表面及自該等外表面水平偏移之內部區域，且其中各襯層之該鍺濃度沿自該外表面朝向該內部區域之一方向減小。
  17. 如請求項14之整合結構，其中該等含鍺通道材料襯層具有沿該開口之側壁之第一外表面、沿該絕緣體填充中空部之第二外表 面及介於該等第一外表面與該等第二外表面之間之內部區域；且其中各襯層之該鍺濃度沿自該第一外表面朝向該內部區域之一第一方向增大，且沿自該第二外表面朝向該內部區域之一第二方向增大。
  18. 一種整合結構，其沿一橫截面包括：介電階層及導電階層之一交替堆疊；垂直堆疊記憶體單元，其等位於該等導電階層內；一開口，其延伸穿過該堆疊；不含鍺通道材料襯層，其等沿該開口之側壁且沿該等記憶體單元；含鍺通道材料襯層，其等位於該開口內且沿該等不含鍺材料襯層；及一絕緣體填充中空部，其位於該開口內且介於該等含鍺襯層之間。
  19. 如請求項18之整合結構，其中該等含鍺通道材料襯層包括鍺濃度之水平擴大梯度。
  20. 如請求項19之整合結構，其中該等含鍺通道材料襯層具有沿該等不含鍺通道材料襯層之外表面及自該等外表面水平偏移之內部區域，且其中各含鍺通道材料襯層之該鍺濃度沿自該外表面朝向該內部區域之一方向增大。
  21. 如請求項19之整合結構，其中該等含鍺通道材料襯層具有沿該等不含鍺通道材料襯層之外表面及自該等外表面水平偏移之內部區域，且其中各含鍺通道材料襯層之該鍺濃度沿自該外表面朝向該內部區域之一方向減小。
  22. 如請求項19之整合結構，其中該等含鍺通道材料襯層具有沿該等不含鍺通道材料襯層之第一外表面、沿該絕緣體填充中空部 之第二外表面及介於該等第一外表面與該等第二外表面之間之內部區域；且其中各含鍺通道材料襯層之該鍺濃度沿自該第一外表面朝向該內部區域之一第一方向增大，且沿自該第二外表面朝向該內部區域之一第二方向增大。
  23. 如請求項18之整合結構，其中該等不含鍺通道材料襯層包括半導體材料。
  24. 如請求項23之整合結構，其中該半導體材料包括單晶矽、非晶矽及多晶矽之一或多者。
  25. 如請求項23之整合結構，其中該半導體材料係III/V族半導體材料或II/VI族半導體材料。
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