JP2009170511A - 半導体素子及び半導体装置 - Google Patents

Abstract

【課題】短チャネル効果が抑制され高い電流駆動力を有する細線半導体素子を実現する。
【解決手段】半導体基板上に設けられた絶縁領域と、絶縁領域上に略平行に整列して設けられた第一導電型の複数の線状半導体層と、各線状半導体層に離間して設けられた第二導電型のソース・ドレイン領域と、ソース・ドレイン領域の間に設けられたチャネル領域と、各線状半導体層の上面と側面上に設けられた第一の絶縁膜と、第一の絶縁膜上に設けられ、複数の線状半導体層と交差するように連続的に設けられたゲート電極とを有し、線状半導体層を線方向に流れる電流に垂直、且つ基板表面に平行に測ったチャネル領域の長さが、チャネル領域中の不純物濃度で決まる最大空乏層幅の二倍以下であり、複数の線状半導体層の間隔が、線状半導体層の上面とゲート電極との間隔の二倍以下であり、絶縁領域の表面の少なくとも一部に於ける誘電率が、酸化シリコンの誘電率よりも低い。
【選択図】 図２

Description

本発明は、複数の細線状半導体層を有するＭＯＳ型半導体素子、及びこれを用いた半導体装置に関する。

従来のＭＯＳ型半導体素子は、ソース・ドレイン領域の間に設けられた平面状のチャネル領域の上にゲート絶縁膜を介してゲート電極が形成されている。チャネル領域を流れる電流の制御は、ゲート絶縁膜を介したゲート電極とチャネル領域との容量結合に依り、チャネル領域の電位を制御する事により行なわれている。さらに、素子の性能向上を図る為に、素子の微細化が進められている。

然しながら、素子の微細化が進むとチャネル領域の電位は、ゲート電極のみならずソース・ドレイン領域の電位にも大きく影響される様になる為、チャネル領域の電位に対するゲート電極の制御性が低下し、その結果としてチャネル領域を流れる電流をゲート電極では制御しきれなくなる、所謂短チャネル効果が顕在化してくる。

上記問題の対策として、チャネル領域を細線状に形成し、チャネル領域の上及び左右にゲート絶縁膜を介してゲート電極を形成する、所謂細線構造素子が提案されている(例えば非特許文献１参照)。このような構造で、チャネル領域の電位に対するゲート電極の制御性の向上を図り、その結果としてチャネル領域を流れる電流に対するゲート電極の制御性を向上させている。

また、素子の微細化が進むとゲート絶縁膜は薄膜化されるので、従来と同様の酸化シリコンでゲート絶縁膜を形成すると、ゲート絶縁膜を貫いて流れる電流が無視しえなくなる。この結果、本来は絶縁膜であるべきゲート絶縁膜が絶縁膜として機能しなくなる。この対策として、酸化シリコンよりも誘電率の高い材料を用いてゲート絶縁膜を形成することにより、ゲート絶縁膜の幾何学的な意味での厚さ、すなわち物理膜厚を厚く形成し、その結果としてゲート絶縁膜を貫いて流れる電流の抑制を図る素子が構築されている。(例えば非特許文献２参照)
J. P. Colinge, et al., "A silicon-on-insulator quantum wire," in Solid-State Electronics vol. 39 no.1 (1996) pp.49-51 G. D. Wilk, et al., "High-gate dielectrics: Current status and materials properties considerations," in Journal of Applied Physics vol. 89 no.10 (2001) pp.5243-5275

上記した細線構造素子に於いては、チャネル領域の電位に対するゲート電極の制御性の向上は図られるが、同時にチャネル領域を細線状に形成する為に、高い電流駆動力を得るには工夫が必要になる。その為にチャネル領域を成す細線を複数本、並列に形成する事で電流駆動力の向上を図っている。それ故、半導体基板表面に平行に測った単位幅辺りの電流駆動力の更なる向上を図る為には、細線状のチャネル領域の間隔を狭めて、チャネル領域を密に形成する必要がある。

ところが、チャネル領域の間隔がゲート絶縁膜の物理膜厚の二倍を下回ると、新たな問題が生ずる。この様子を図１に示す。図１は素子のチャネル領域を流れる電流の主方向に垂直な断面を示す。図１に於いて１は支持半導体基板、２は絶縁領域、３はチャネル領域、４はゲート絶縁膜、５はゲート電極、である。

図１（ａ）に示す様に、チャネル領域の間隔がゲート絶縁膜の物理膜厚の二倍よりも広い場合には、ゲート電極はチャネル領域の上及び左右に形成されているので、チャネル領域の電位に対するゲート電極の制御性の向上が図られる。これは、細線構造素子の利点の一つである。ここで、チャネル領域の間隔とは、チャネル領域を流れる電流の主方向に垂直且つ半導体基板表面に平行に測った、隣接するチャネル領域間の距離を言う。

然しながら、図１（ｂ）に示す様に、チャネル領域の間隔がゲート絶縁膜の二倍以下の場合には、隣り合うチャネル領域の間にはゲート電極を形成する事はできず、ゲート電極はチャネル領域の上にのみ形成されている。この様な場合には、ゲート電極がチャネル領域の上及び左右に形成されている事に依る、チャネル領域の電位に対するゲート電極の制御性の向上、と言う細線構造素子の利点は失われてしまう。

それ故、チャネル領域の間隔を、ゲート絶縁膜の物理膜厚の二倍よりも狭める事はできず、電流駆動力の向上の妨げとなっていた。この様に従来の技術に於いては、チャネル領域の電位に対するゲート電極の制御性の向上を図る事に依る短チャネル効果の抑制と、高い電流駆動力を得る事との両立が図られないと言う問題点があった。

本発明は、上記問題点を解決するために成されたもので、その目的は細線構造素子に於いて、ゲート電極がチャネル領域の上にのみ形成されている場合でも、チャネル領域の電位に対するゲート電極の制御性の向上を図ることにある。これにより、短チャネル効果を抑制し、その結果としてチャネル領域の間隔が、ゲート絶縁膜の物理膜厚の二倍よりも狭い素子の構築を可能とする。さらにその帰結として、短チャネル効果が抑制されていると共に高い電流駆動力を有する素子を実現する。

上記目的を達成する為に本発明の半導体素子の第１は、半導体基板と、前記半導体基板上に設けられた絶縁領域と、前記絶縁領域上に略平行に整列して設けられ、上面と側面を有する第一導電型の複数の線状半導体層と、前記複数の線状半導体層の各々に、離間して設けられた第二導電型のソース・ドレイン領域と、前記複数の線状半導体層の各々の、前記ソース・ドレイン領域の間に設けられたチャネル領域と、前記複数の線状半導体層の各々の、前記チャネル領域の前記上面と側面との上に設けられた第一の絶縁膜と、前記第一の絶縁膜上に設けられ、前記複数の線状半導体層と交差するように連続的に設けられたゲート電極とを有し、前記線状半導体層を線方向に流れる電流に垂直、且つ前記半導体基板表面に平行に測った前記チャネル領域の長さが、前記チャネル領域中の不純物濃度で決まる最大空乏層幅の二倍以下であり、前記複数の線状半導体層の間隔が、前記線状半導体層の上面と前記ゲート電極との間隔の二倍以下であり、前記絶縁領域の表面の少なくとも一部に於ける比誘電率が、３．９よりも低いことを特徴とする。

本発明の半導体素子の第２は、半導体基板と、前記半導体基板上に略平行に整列して設けられ、上面と側面を有する第一導電型の複数の線状半導体層と、前記複数の線状半導体層を避ける様に、前記半導体基板上に形成された絶縁領域と、前記複数の線状半導体層の各々に、離間して設けられた第二導電型のソース・ドレイン領域と、前記複数の線状半導体層の各々の、前記ソース・ドレイン領域の間に設けられたチャネル領域と、前記複数の線状半導体層の各々の、前記チャネル領域の前記上面と側面との上に設けられた第一の絶縁膜と、前記第一の絶縁膜上に設けられ、前記複数の線状半導体層と交差するように連続的に設けられたゲート電極とを有し、前記線状半導体層を線方向に流れる電流に垂直、且つ前記半導体基板表面に平行に測った前記チャネル領域の長さが、前記チャネル領域中の不純物濃度で決まる最大空乏層幅の二倍以下であり、前記複数の線状半導体層の間隔が、前記線状半導体層の上面と前記ゲート電極との間隔の二倍以下であり、前記絶縁領域の表面の少なくとも一部に於ける比誘電率が、３．９よりも低いことを特徴とする。

本発明の半導体素子の第３は、半導体基板と、前記半導体基板上に設けられた絶縁領域と、前記絶縁領域上に略平行に整列して設けられ、上面と側面を有する第一導電型の複数の線状半導体層と、前記複数の線状半導体層の各々に、離間して設けられた第二導電型のソース・ドレイン領域と、前記複数の線状半導体層の各々の、前記ソース・ドレイン領域の間に設けられたチャネル領域と、前記複数の線状半導体層の各々の、前記チャネル領域の前記上面と側面との上に設けられた第一の絶縁膜と、前記第一の絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた第二の絶縁膜と、前記第二の絶縁膜上に設けられ、前記複数の線状半導体層と交差するように連続的に設けられたゲート電極とを有し、前記線状半導体層を線方向に流れる電流に垂直、且つ前記半導体基板表面に平行に測った前記チャネル領域の長さが、前記チャネル領域中の不純物濃度で決まる最大空乏層幅の二倍以下であり、前記複数の線状半導体層の間隔が、前記線状半導体層の上面と前記ゲート電極との間隔の二倍以下であり、前記絶縁領域の表面の少なくとも一部に於ける比誘電率が、３．９よりも低いことを特徴とする。

本発明の半導体素子の第４は、半導体基板と、前記半導体基板上に略平行に整列して設けられ、上面と側面を有する第一導電型の複数の線状半導体層と、前記複数の線状半導体層を避ける様に、前記半導体基板上に形成された絶縁領域と、前記複数の線状半導体層の各々に、離間して設けられた第二導電型のソース・ドレイン領域と、前記複数の線状半導体層の各々の、前記ソース・ドレイン領域の間に設けられたチャネル領域と、前記複数の線状半導体層の各々の、前記チャネル領域の前記上面と側面との上に設けられた第一の絶縁膜と、前記第一の絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた第二の絶縁膜と、前記第二の絶縁膜上に設けられ、前記複数の線状半導体層と交差するように連続的に設けられたゲート電極とを有し、前記線状半導体層を線方向に流れる電流に垂直、且つ前記半導体基板表面に平行に測った前記チャネル領域の長さが、前記チャネル領域中の不純物濃度で決まる最大空乏層幅の二倍以下であり、前記複数の線状半導体層の間隔が、前記線状半導体層の上面と前記ゲート電極との間隔の二倍以下であり、前記絶縁領域の表面の少なくとも一部に於ける比誘電率が、３．９よりも低いことを特徴とする。

本発明によれば、チャネル領域の電位に対するゲート電極の制御性の向上を図ることにより、短チャネル効果が抑制されていると共に、高い電流駆動力を有する素子が実現できる。

以下、図面を用いて本発明の実施形態を詳細に説明する。なお、全ての実施形態の構造図面において、層間絶縁膜、配線金属等は省略され示されていない。また、縮尺は正確ではない。製造方法ではｎ型の半導体素子の場合を説明するが、ｐ型の素子の場合も不純物の導電型を逆にすれば、全く同様に実施できる。さらに、本発明は以下の実施形態に限定されるものではなく、種々変更して用いる事ができる。

（第１実施形態）
図２に第１の実施形態に係る半導体素子の構造を模式的に示す。図２のＡ−Ａ’線、ないしＢ−Ｂ’線に沿った断面を各々図３ないし図４に示す。図３中のＷ，Ｘ、Ｙ、Ｚについては後述する。

本実施形態の半導体素子は、支持半導体基板１上に絶縁領域２が形成され、絶縁領域２上に細線状の半導体層が形成されている。半導体層中に形成されたソース・ドレイン領域６の間にチャネル領域３が形成され、チャネル領域３の上面と左右の側面にゲート絶縁膜４が形成されている。ゲート絶縁膜４の上には、ゲート電極５が形成されている。チャネル領域３の幅は、チャネル領域中の不純物濃度で決まる最大空乏層幅の二倍以下に形成され、絶縁領域２の表面に於ける誘電率が、酸化シリコンの誘電率よりも低く形成されている。

但し「チャネル領域中の不純物濃度で決まる最大空乏層幅」とは、チャネル領域と等しい濃度の不純物を含む、十分に厚さの在る半導体基板に於いて、基板の裏面に対して基板の表面にシリコンの禁制帯幅(１．１ｅＶ)を素電荷（１．６×１０^-19Ｃ）で割った値に等しい電圧を印加した場合にできる空乏層の幅を、本実施形態では意味する。

チャネル領域の幅を「チャネル領域中の不純物濃度で決まる最大空乏層幅」の二倍以下に設定しておくと、チャネル領域の電位はゲート電極とチャネル領域の上ないし左右の面との間に形成される容量結合を通じてゲート電極に制御されるので、平面構造の素子と比較して短チャネル効果が極めて効果的に抑制される。

図２に示す様に素子を構成すると、細線状に形成された半導体層のチャネル領域３の上のみにゲート電極５が形成されている場合であっても、チャネル領域３の側面とゲート電極５との間の容量結合が増大する事の結果として、チャネル領域３の電位に対するゲート電極５の制御性が向上し、短チャネル効果が抑制される。以下にこれについて詳細に説明する。

先ず、一般的に誘電率の不連続面を考える。それを模式的に図５に示す。図の実線よりも上方の誘電率はε₁ 、下方の誘電率はε₂ とする。ここではε₁ > ε₂の場合を示してある。不連続面を貫く電気力線を考え、不連続面の両側に於ける電気力線と不連続面の法線との成す角を各々Θ₁、Θ₂とすると、tan(Θ₁)/tan(Θ₂) = ε₁ / ε₂が成り立つ。それ故、ε₁がある特定の値の場合を考えるとε₂が小さいほど、Θ₁は大きな値となる。すなわち誘電率の不連続面の、誘電率がε₁である側に於いて電気力線は不連続面に平行に近くなる。本発明の実施形態では、この事象を利用する。

図６に、図２中のＡ−Ａ’に於ける断面の、チャネル領域３近傍のみを拡大したものを模式的に示す。なお、図６に於いては支持半導体基板１の図示を省略している。またチャネル領域３は一つのみ描いてある。図６（ａ）は絶縁領域２の誘電率がある特定の値の場合を、図６（ｂ）は絶縁領域２の誘電率が図６（ａ）よりも低い場合を各々示す。なお、図６に於いて電気力線はゲート絶縁膜４中のみ示して在る。

図６（ａ）に示す場合と図６（ｂ）に示す場合とを比べると、図５を用いて説明した誘電率の不連続面の法線と電気力線との成す角の性質に依り、図６（ｂ）の方が図６（ａ）よりもゲート電極から出た電気力線は、ゲート絶縁膜４と絶縁領域２との界面と、界面に平行に近く交わる事になる。

これにより、図６（ｂ）に示す場合は図６（ａ）に示す場合と比較して、ゲート電極から出た電気力線は、チャネル領域３の方へと曲げられる。その結果として、チャネル領域の側面とゲート電極との間に形成される容量結合は、図６（ｂ）の方が図６（ａ）と比較して大きな値となる。

この様な理由に依り、本発明の半導体素子に於いては、細線状に形成されたチャネル領域３上のみにゲート電極５が形成されている場合であっても、チャネル領域３の側面とゲート電極５との間の容量結合が増大し、その結果としてチャネル領域３の電位に対するゲート電極５の制御性が向上し、短チャネル効果が抑制される。

絶縁領域２として、従来用いられていた酸化シリコンを用いる場合、絶縁領域２の誘電率を酸化シリコンよりも低く設定しておくと、従来の半導体素子と比較して短チャネル効果の抑制された素子が構築される。

以上の結果に加え、チャネル領域３を複数本形成すると、電流駆動力の向上を図ることが可能となるのみならず、チャネル領域３の間隔Ｙ（図３参照）を詰めて、ゲート絶縁膜４の物理膜厚Ｗ（図３参照）の二倍以下に狭く形成する事も可能になる。これにより、素子の電流駆動力の更なる向上を図る事が可能となる。

なお、ここに於いてはｎ型の半導体素子を想定して、電気力線はゲート電極５から出る様に描いてあるが、この事は本質ではない。p型素子の場合であっても、極性が逆になる事の結果として、電気力線の向きが逆になる事を除いては、ｎ型素子と全く同様の効果が得られる。

短チャネル効果に関して、数値シミュレーションを用いた検討を行ったので、その結果を以下に示す。シミュレーションに用いた素子は、チャネル領域は断面が一辺１０ｎｍの正方形、ゲート絶縁膜は比誘電率が１９．５（すなわち酸化シリコンの５倍）でチャネル領域上の物理膜厚が５ｎｍ（すなわち酸化膜換算膜厚は１ｎｍ。ここで酸化膜換算膜厚とは、物理膜厚と酸化シリコンの比誘電率（３．９）との積をその絶縁膜の比誘電率で割った値を言う）の素子である。このような構造の素子に対して３次元シミュレーションを行った。

図７と図８とにしきい値電圧とS-factorとのチャネル長に対する依存性を各々示す。

先ず、図７を見ると、短チャネル効果に依り、チャネル長の減少に伴ってしきい値電圧が低下している。本実施形態では絶縁領域の比誘電率を１．０としており（○で示す）、絶縁領域の比誘電率を酸化シリコンの値である３．９とした従来技術の素子（□で示す）と比較して、本検討では短チャネル効果が有効に抑制されていることが判る。

次に図８を見ると、短チャネル効果に依り、チャネル長の減少に伴ってS-factorが増大している。絶縁領域の比誘電率を１．０とした本実施形態（○で示す）於いては、絶縁領域の比誘電率を酸化シリコンの値である３．９とした従来技術の素子（□で示す）と比較してS-factorが小さく、短チャネル効果が有効に抑制されていることが判る。

上記の様に、本実施形態の半導体素子に於いては、短チャネル効果が有効に抑制されていることが示された。それ故、特にチャネル領域が複数本形成されている素子に於いて、チャネル領域の間隔Ｙをゲート絶縁膜の物理膜厚Ｗの二倍よりも狭めることと、短チャネル効果を抑制することとの両立が図られ、その結果として高い電流駆動力を持つ高性能の半導体素子が提供される。

なお、チャネル領域３が絶縁領域２の上に形成されている素子に於いては、細線構造の素子に限らず、絶縁領域２の誘電率を下げることに依り短チャネル効果が抑制される。これは、次のように理解できる。絶縁領域の誘電率を下げると絶縁領域を貫く電気力線に依りドレイン領域６とチャネル領域３との間に形成される容量結合が弱められる。この為にチャネル領域３の電位に対するドレイン領域６の影響が弱まり、その結果としてチャネル領域３の電位に対するゲート電極５の制御性が向上する。

本実施形態の素子に於いても上記と同様の効果は存在するが、本実施形態の様に、チャネル領域が細線状に形成されている素子に於いては、図６を用いて説明したゲート電極５とチャネル領域３の側面との間に形成される容量結合が強められると言う、異なる効果が存在する。この事を定量的に考察する為に、シミュレーションを用いた検討を行ったのでその結果を以下に示す。

絶縁領域２の比誘電率が１．０の場合と３．９の場合との、しきい値電圧の差を本実施形態中では「しきい値電圧低下の改善」と呼ぶ事にする。絶縁領域２の誘電率を下げると絶縁領域２を貫く電気力線に依り、ドレイン領域６とチャネル領域３との間に形成される容量結合が弱められる為に短チャネル効果が抑制される。

先ず、上記の効果を調べる為に、図４に示す断面を持ち、且つチャネルの幅方向には一様な構造を持つ素子に対して、２次元のシミュレーションを行った。この構造の素子に於いては、チャネル領域３の側面は存在しないので、「しきい値電圧低下の改善」の内で、絶縁領域２の誘電率を下げると、絶縁領域２を貫く電気力線に依り、ドレイン領域６とチャネル領域３との間に形成される容量結合が弱められる為に、短チャネル効果が抑制される効果のみが抽出される。

上記の結果と、図７ないし図８に結果を示したところの、チャネル領域３の側面をも考慮した３次元シミュレーションの結果との差をつくると、「しきい値電圧低下の改善」の内で、図６を用いて説明したゲート電極５とチャネル領域３の側面との間に形成される容量結合が強められる事の効果が抽出される。この「しきい値電圧低下の改善」の内で、図６を用いて説明した「ゲート電極５とチャネル領域３の側面との間に形成される容量結合が強められる事に依る効果」の、チャネル長に対する依存性を図９に示す。

図９を見ると、「しきい値電圧低下の改善」の内で、図６を用いて説明した、「ゲート電極とチャネル領域の側面との間に形成される容量結合が強められる事に依る効果」は、有効に得られている事が判る。従って本実施形態は、単に絶縁領域の誘電率を低く設定する事と、チャネル領域を細線状に形成する事との組み合わせとは本質的に異なる。

「しきい値電圧低下の改善」の内で、図６を用いて説明した「ゲート電極５とチャネル領域３の側面との間に形成される容量結合が強められる事に依る効果」の、チャネル領域３の間隔Ｙ（図３）に対する依存性を図１０に示す。シミュレーションに用いた素子は、チャネル領域３が断面が一辺１０ｎｍの正方形（即ち、Ｘ＝１０［ｎｍ］）、ゲート絶縁膜４が比誘電率が１９．５でチャネル領域３上の物理膜厚Ｗが５ｎｍ、絶縁領域２の比誘電率が１．０乃至３，９、の素子であり、素子のチャネル長はパラメーターとして３０ｎｍから１００ｎｍまで変化させてある。

図１０を見るとチャネル領域３の間隔Ｙが広がると、「しきい値電圧低下の改善」の内で、図６を用いて説明した、「ゲート電極５とチャネル領域３の側面との間に形成される容量結合が強められる事に依る効果」は減少し、チャネル領域３の間隔Ｙが２０ｎｍ程度になると失われてしまう。

上記の現象は次のように説明できる。チャネル領域３の間隔が広がるほど、チャネル領域３の側面に接して存在しているゲート絶縁膜４を貫く電気力線に依り、チャネル領域３とドレイン領域６との間に形成される容量結合を通じて、チャネル領域３の電位がドレイン領域６の電位に影響される程度が増す。その結果として、チャネル領域３の電位に対するゲート電極５の制御性が弱まる。

図１０においてＹ≦２０ｎｍでしきい値電圧の低下の効果が現れている。Ｘ＝１０ｎｍであるので、Ｘ／Ｙ≧０．５となる。容量結合の程度は素子の相似変換でほぼ一定であるので、チャネル領域３の幅Ｘをチャネル領域の間隔Ｙで割った値は０．５以上であると好ましい事が判る。

次に「しきい値電圧低下の改善」の内で、図６を用いて説明した「ゲート電極５とチャネル領域３の側面との間に形成される容量結合が強められる事に依る効果」の全「しきい値電圧低下の改善」に占める割合を考える。この割合のチャネル領域３の幅Ｘに対する依存性を図１１に示す。シミュレーションに用いた素子は、チャネル領域３の高さＺと間隔Ｙとが何れも１０ｎｍ、ゲート絶縁膜４は比誘電率が１９．５でチャネル領域３上の物理膜厚Ｗが５ｎｍ、絶縁領域２の比誘電率は１．０乃至３．９の素子であり、素子のチャネル長はパラメーターとして３０ｎｍから１００ｎｍまで変化させてある。

図１１を見ると、チャネル領域３の幅が増大するに従って、「しきい値電圧低下の改善」の内で、図６を用いて説明した「ゲート電極５とチャネル領域３の側面との間に形成される容量結合が強められる事に依る効果」の全「しきい値電圧低下の改善」に占める割合は減少し、チャネル領域３の幅Ｘが３０ｎｍ程度になると、チャネル領域３の幅が１０ｎｍの場合と比較して半減してしまっていることが判る。

上記の現象は、チャネル領域３の幅が広がるに伴ってチャネル領域３の側面の影響が弱まり、その結果としてしきい値電圧低下の改善」の内で、図６を用いて説明した「ゲート電極５とチャネル領域３の側面との間に形成される容量結合が強められる事に依る効果」が減少する為である。上記のように、Ｙ＝１０ｎｍでチャネル領域３の幅Ｘが３０ｎｍ以下であるとき効果が顕著である。容量結合の程度は素子の相似変換でほぼ一定であるので、チャネル領域の幅をチャネル領域の間隔で割った値、すなわち図３のＸをＹで割った値は３以下であると好ましい事が判る。

ここで、細線構造の素子はゲート電極５がチャネル領域３の電位を上と左右との三方向から制御する事により、チャネル領域３の電位に対するゲート電極５の制御性の向上を図っている。それ故、チャネル領域３の高さがあまり高くなると、その利点は失われると考えられる。ここで、チャネル領域３の高さとは、半導体基板の表面に垂直に測ったチャネル領域の長さ、すなわち図３のＺで示す長さを言う。

しきい値電圧のチャネル長に対する依存性を図１２に示す。シミュレーションに用いた素子は、チャネル領域３の幅Ｘと間隔Ｙとが何れも１０ｎｍ、ゲート絶縁膜４は比誘電率が１９．５でチャネル領域３上の物理膜厚Ｗが５ｎｍ、絶縁領域２の比誘電率は１．０の素子であり、チャネル領域３の高さＺは、パラメーターとして１０ｎｍから１５ｎｍまで変化させてある。なお、チャネル領域３の高さＺが１０ｎｍ、絶縁領域２の比誘電率は３．９の素子の結果をも同時に示してある（黒丸で示す）。

図１２を見ると、チャネル領域３の高さＺが１５ｎｍの素子に於いては、チャネル長３０ｎｍの素子のしきい値電圧は、チャネル長１００ｎｍの素子と比較して約１．０Ｖ低い値となっている。すなわち、チャネル長の減少に伴うしきい値電圧の低下が、チャネル長３０ｎｍ程度の素子に対して予想されている電源電圧とほぼ同程度となっている（例えば、International Technology Roadmap for Semiconductors 2006 Update, Process Integration, Devices & Structures参照）。

チャネル領域の幅Ｘが１０ｎｍ、チャネル領域３の高さＺが１５ｎｍの素子において、しきい値電圧低下の許容値が上記の程度（１．０Ｖ）であるとすれば、容量結合の程度は素子の相似変換でほぼ一定であるので、チャネル領域の高さＺをチャネル領域の幅Ｘで割った値は１．５以下であると好ましい事が判る。

更に図１２を見ると、チャネル領域の高さが１２ｎｍの素子は、チャネル領域の高さが幅と等しく１０ｎｍ、且つ絶縁領域２の比誘電率が３．９の素子とほぼ同程度の値を与えている。すなわち絶縁領域２の比誘電率を下げる事の利点がほぼ失われている。容量結合の程度は素子の相似変換でほぼ一定であるので、チャネル領域の高さＺをチャネル領域の幅Ｘで割った値は１．２以下であると更に好ましいことが判る。

次に、本実施形態に依る半導体素子の製造方法を説明する。なお、図１３から図１６までは図２のＡ−Ａ’に於ける断面を示す。先ず図１３に示す様に、第一のシリコン基板７の上に、例えばＳＨ₄ ガスとＳＦ₄ ガスと酸素ガスとＡｒ(アルゴン)ガスとを用いて、例えば化学的気相成長法(Chemical Vapor Deposition法。以下、ＣＶＤ法と記す)等の方法に依り、例えば厚さ５００ｎｍの、フッ素を例えば１２原子数（atomic）％含む酸化シリコン膜８を形成する。

次に図１４に示す様に、例えばＨ(水素)イオン９を例えばエネルギー６５ｋｅＶ、ドーズ５×１０¹⁶／ｃｍ² で注入する。続いてフッ素を含む酸化シリコン膜８の上に第二のシリコン基板１０を貼り付ける。

次に図１５に示す様に、例えば５００℃の熱工程を施す事に依り、第一のシリコン基板７の一部を除去する。その後に表面の平坦化を行う。なお、本図以降の図は図１３ないし図１４とは上下を逆にしてある。この様にして第二のシリコン基板１０が支持半導体基板１となり、前記フッ素を含む酸化シリコン８が絶縁領域２となる。

次に図１６に示す様に、第一のシリコン基板７中にＢ（ホウ素）イオンを、例えば５ｋｅＶのエネルギー、1×１０¹²／ｃｍ²のドーズで注入する。続いて第一のシリコン基板７に、例えば反応性イオンエッチング法(Reactive Ion Etching法。以下、ＲＩＥ法と記す)等の異方性エッチングを施す事に依り、例えば幅が１０ｎｍの半導体層１１を形成する。

以下、図１７から図２０までは図２のＢ−Ｂ’に於ける断面を示す。まず、図１７に示す様に、例えばＣＶＤ法等の方法を用いる事に依り、半導体層１１を含む絶縁領域２全面に、例えば厚さ５ｎｍの、例えば酸化ハフニウム膜１２を形成する。

次に図１８に示す様に、例えばＣＶＤ法等の方法を用いる事に依り、酸化ハフニウム膜１２全面に、例えば厚さ１０ｎｍの、例えばＷ(タングステン)膜１３を形成する。

次に図１９に示す様に、例えばＲＩＥ法等の異方性エッチングを施す事に依り、Ｗ膜１３及び酸化ハフニウム膜１２を加工してゲート絶縁膜４及びゲート電極５を形成する。

次に図２０に示す様に、例えばＡｓ(砒素)イオンを、例えば１０ｋｅＶのエネルギー、1×１０¹⁵／² のドーズで注入する事に依り、ソース・ドレイン領域６及びその間のチャネル領域３を形成する。以後は従来技術と同様に、層間絶縁膜形成工程や配線工程等を実施することにより、図２に示す本発明の半導体素子を形成する。

本実施形態の製造方法は、光蝕刻法等の方法を用いて基板内の特定の領域にのみ不純物を導入すれば、相補型の場合に対しても同様に適用できる。また、それらを一部として含む半導体装置にも用いる事ができる。

また、本実施形態に於いては単一の半導体素子のみの形成工程を示したが、単一の半導体素子の他に、電界効果トランジスタやバイポーラ型トランジスタ、単一電子トランジスタ等の能動素子、または抵抗体やダイオードやインダクタ、キャパシタ等の受動素子、または半導体記憶素子、または例えば強誘電体を用いた素子や磁性体を用いた素子をも含む半導体装置の一部として、半導体素子を形成する場合にも用いる事ができる。ＯＥＩＣ(オプト・エレクトリカル・インテグレーテッド・サーキット)やＭＥＭＳ(マイクロ・エレクトロ・メカニカル・システム)の一部として半導体素子を形成する場合にも、同様に適用できる。

また、本実施形態に於いては、n型半導体層を形成する為の不純物としてはＡｓを、ｐ型半導体層を形成する為の不純物としてはＢを用いたが、ｎ型半導体層を形成する為の不純物として他のＶ族不純物を用いる、ないしはｐ型半導体層を形成する為の不純物として他のIII族不純物を用いてもよい。また、III族やＶ族の不純物の導入はそれらを含む化合物の形で行ってもよい。

また、本実施形態に於いては、ソース・ドレインへの不純物の導入はイオン注入を用いて行ったが、イオン注入以外の例えば固相拡散や気相拡散等の方法を用いて行ってもよい。また、不純物を含有する半導体を堆積する、ないしは成長させる等の方法を用いてもよい。また、不純物を含有する半導体を堆積させてもよい。イオン注入の方法を用いるとｎ型素子とｐ型素子とを含む相補型の半導体装置の形成が容易であり、不純物を含有する半導体を堆積する、ないしは固相拡散や気相拡散等の方法を用いて不純物の導入を行うと、高い不純物濃度の実現が容易である。

また、本実施形態に於いては、素子のしきい値電圧を調節する為の不純物導入は行っていないが、第一のシリコン基板７への不純物導入とは別に、しきい値電圧調節の為の不純物導入を行ってもよい。この様にすると、しきい値電圧を所望の値に設定しやすくなる。また、本実施形態の様にすると工程の簡略化が図られる。

また、本実施形態に於いては、チャネル領域が二つ存在する例を示したが、この事は本質ではなく、チャネル領域は三つ以上存在してもよいし、一つのみでもよい。素子を流れる全電流は、各々のチャネル領域を流れる電流の和で与えられるので、複数のチャネル領域があると高い電流駆動力が得られる。

また、本実施形態に於いては、シングルドレイン構造の素子を示したが、シングルドレイン構造以外の、例えばエクステンション構造の素子を構築したとしてもよい。またハロー構造等の素子を構築してもよい。これらの様な構造とすると素子の短チャネル効果に対する耐性が更に向上するので好ましい。

また、本実施形態に於いては、ソース・ドレイン領域の形成をゲート電極ないしゲート絶縁膜の加工の後に行っているが、これらの順序は本質ではなく、逆の順序で行ってもよい。ゲート電極ないしゲート絶縁膜の材質によっては熱工程を施す事が好ましくない場合がある。その様な場合には、ソース・ドレイン領域への不純物の導入ないし活性化の熱工程を、ゲート電極ないしゲート絶縁膜の加工に先立って行う事が好ましい。

また、本実施形態に於いては、ゲート電極はタングステンを用いて形成しているが、他の金属を用いて形成してもよい。また単結晶シリコンや非晶質シリコン等の半導体、金属を含む化合物等、ないしはそれらの積層等で形成してもよい。半導体を用いてゲート電極を形成するとしきい値電圧の制御が容易であり、また相補型の半導体装置を形成する場合にｎ型の素子とｐ型の素子との何れに対しても、しきい値電圧を所望の値に設定する事が容易である。また、金属ないし金属を含む化合物でゲート電極を形成すると、ゲート電極の抵抗が抑制され、素子の高速動作が得られるので好ましい。また、金属でゲート電極を形成すると、酸化反応が進みにくいので、ゲート電極ないしチャネル領域と絶縁膜との界面に於ける準位が抑制される。このように、金属ゲート電極は界面の制御性が良いと言う利点がある。

また、本実施形態に於いては、ゲート電極の形成は、その材料を堆積した後に異方性エッチングを施すと言う方法を用いて形成しているが、例えばダマシンプロセスのような埋め込み方法を用いて形成してもよい。ゲート電極の形成に先立ってソース・ドレイン領域を形成する場合には、ダマシンプロセスを用いるとソース・ドレイン領域とゲート電極とが自己整合的に形成されるので好ましい。

また、本実施形態に於いては、素子を流れる電流の主方向（細線構造の線方向）に測ったゲート電極の長さは、ゲート電極の上部も下部も等しいが、この事は本質的ではない。例えばゲート電極の上部を測った長さの方が、下部を測った長さよりも長いアルファベットの「Ｔ」の字の様な形であってもよい。この場合にはゲート抵抗を低減する事ができると言う利点が得られる。

また、本実施形態に於いては明記していないが、配線の為の金属層の形成は、例えばスパッタ法を用いて行ってもよいし、堆積法を用いて行ってもよい。また、金属の選択成長等の方法を用いてもよいし、ダマシン法を用いてもよい。また、配線金属の材料は、例えばシリコンを含有するアルミニウム（Ａｌ）や、銅（Ｃｕ）等の金属を用いてもよい。特にＣｕは抵抗率が低いので好ましい。

また、本実施形態に於いては、シリサイド工程には言及しなかったが、ソース・ドレイン領域上にシリサイド層を形成してもよい。また、ソース・ドレイン領域上に金属を含む層を堆積ないしは成長させる等の方法を用いてもよい。この様にするとソース・ドレイン領域の抵抗が低減されるので好ましい。また、ゲート電極を多結晶シリコンで形成する場合には、ゲート電極に対してのシリサイド化を施してもよい。その場合にシリサイド化を施すとゲート抵抗が低減されるので好ましい。また、エレベート構造を用いてもよい。エレベート構造によってもソース・ドレイン領域の抵抗が低減されるので好ましい。

また、本実施形態に於いては、ゲート電極の上部は電極が露出する構造であるが、上部に、例えば酸化シリコンや窒化シリコンや酸化窒化シリコン等の絶縁物を設けてもよい。特にゲート電極が金属を含む材料で形成されており、且つソース・ドレイン領域上にシリサイド層を形成する場合等、製造工程の途中でゲート電極を保護する必要がある場合は、ゲート電極の上部に酸化シリコンや窒化シリコン、酸化窒化シリコン等の保護材料を設ける事は必須である。

また、本実施形態に於いては、ゲート絶縁膜として酸化ハフニウム膜を用いたが、酸化シリコン膜ないし酸化窒化シリコン膜等の絶縁膜、ないしはそれらの積層等の他の絶縁膜を用いてもよい。絶縁膜中に窒素が存在すると、ゲート電極として不純物を含有する多結晶シリコンを用いる場合に、不純物が基板中に拡散する事が抑制される。この為、しきい値電圧のバラツキが抑制されるので好ましい。

一方、酸化シリコンを用いると、ゲート電極との界面の界面準位ないしは絶縁膜中の固定電荷が少ない為、素子特性のバラツキが抑制される。また、絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいて、それを酸化する等の方法を用いてもよい。また、必ずしも昇温を伴わない励起状態の酸素気体に曝してもよい。昇温を伴わない励起状態の酸素気体に曝すと言う方法を用いて形成すれば、チャネル領域中の不純物が、拡散に依り濃度分布を変える事が抑制されるので好ましい。

更に酸化窒化シリコンを用いる場合には、先ず酸化シリコン膜を形成し、その後に昇温状態ないし励起状態の窒素を含む気体に曝す事に依り、絶縁膜中に窒素を導入してもよい。昇温を伴わない励起状態の窒素気体に曝すと言う方法を用いて形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。または、先ず窒化シリコン膜を形成し、その後に昇温状態ないし励起状態の酸素を含む気体に曝す事に依り絶縁膜中に酸素を導入してもよい。昇温を伴わない励起状態の酸素気体に曝すと言う方法を用いて形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。

また、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｔａ（タンタル）、Ａｌ、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｐｒ（プラセオジム）、ないしはランタノイド系列の金属元素等の酸化物、ないしはこれらの元素を初めとする様々な元素を含むシリケート材料、ないしはそれらに窒素をも含有させた絶縁膜の高誘電体膜、ないしはそれらの積層等の、他の絶縁膜を用いてもよい。

本実施形態の本質は、ゲート絶縁膜の誘電率が絶縁領域の表面の誘電率よりも高い事にあり、その為にはゲート絶縁膜の近くに形成されている絶縁領域の誘電率は低い程、そして絶縁領域の近くに形成されているゲート絶縁膜の誘電率は高い程、有効に効果が得られる。特に、ゲート絶縁膜の誘電率は、従来技術に於いてゲート絶縁膜に用いられていた酸化シリコンより高い事が好ましい。例えばＨｆ、Ｚｒ、Ｔｉ、Ｓｃ、Ｙ、Ｔａ、Ａｌ、Ｌａ、Ｃｅ、Ｐｒ、ないしはランタノイド系列の金属元素等の酸化物、ないしはこれらの元素を初めとする様々な元素を含むシリケート材料、ないしはそれらに窒素をも含有させた絶縁膜等の高誘電体膜は、酸化シリコン、窒化シリコン、酸化窒化シリコン等と比較して高い誘電率を持つので、これらの材料をゲート絶縁膜に用いる事は好ましい。

また、絶縁膜の形成方法はＣＶＤ法に限るものではなく、熱酸化法等の方法、蒸着法ないしスパッタ法、エピタキシャル成長法等の他の方法を用いてもよい。

また、本実施形態に於いては、フッ素を含む酸化シリコンを用いて絶縁領域を形成したが、他の材料を用いて形成してもよい。本実施形態に示したフッ素を含む酸化シリコンの比誘電率は３．２〜３．６程度と、酸化シリコンよりも低いので好ましい。また、例えばスピンオングラスは比誘電率が２．５〜３．５程度と、フッ素を含む酸化シリコンの比誘電率の３．２〜３．６程度と比較して低いので更に好ましい。

また、例えばフッ素添加非晶質炭素は比誘電率が２．３程度と低いので更に好ましい。また、例えばフッ素添加ポリイミドは比誘電率が２．７〜２．８程度と低いので好ましい。一方、本実施形態に用いたフッ素を含む酸化シリコンは、従来の半導体素子ないし半導体装置の製造工程でよく用いられていた、酸化シリコンと類似の材料であるので扱いが容易であると言う利点がある。

また、本実施形態に於いてはゲート側壁には言及していないが、ゲート電極に側壁絶縁膜を設けてもよい。特に高誘電率材料でゲート絶縁膜を形成する場合に、高誘電率材料でゲート側壁を設けると、ゲート電極の下端角近傍に於ける、ゲート絶縁膜中の電場が緩和される為、ゲート絶縁膜の信頼性の向上が図られるので好ましい（特許第3658564号公報参照）。

また、本実施形態に於いては、ゲート電極形成後の後酸化には言及していないが、ゲート電極の材料等に鑑みて可能であれば、後酸化工程を行ってもよい。また、必ずしも後酸化に限らず、例えば薬液処理ないしは反応性の気体に曝す等の方法を用いて、ゲート電極の角を丸める処理を行ってもよい。これらの工程が可能な場合にはそれに依りゲート電極の下端角部の電場が緩和されるので、ゲート絶縁膜の信頼性が向上し好ましい。

また、本実施形態に於いては明記していないが、層間絶縁膜としては酸化シリコン膜を用いてもよいし、例えば低誘電率材料等の酸化シリコン以外の物質を、層間絶縁膜に用いてもよい。層間絶縁膜の誘電率を低くすると、素子の寄生容量が低減されるので素子の高速動作が得られると言う利点がある。

また、コンタクト孔に関しては言及していないが、自己整合コンタクトを形成する事も可能である。自己整合コンタクトを用いると素子の面積を低減する事ができるので、集積度の向上が図られ好ましい。

以上述べたように、第１の実施形態によれば、チャネル領域の側面とゲート電極との間に形成される容量結合が強められる為に、ゲート電極はチャネル領域の上にのみ形成されている場合にも、チャネル領域の電位に対するゲート電極の制御性の向上が図られ、短チャネル効果の抑制が図られる。それ故、チャネル領域を複数形成し、且つチャネル領域の間隔をゲート絶縁膜の物理膜厚の二倍よりも狭く形成した場合に於いても、短チャネル効果の抑制が図られ、その結果として、短チャネル効果が抑制され且つ高い電流駆動力を有する高性能の半導体素子が提供される。

（第２実施形態）
本発明の第２実施形態に係る半導体素子の構造を図２１に模式的に示す。図２１のＣ−Ｃ’ないしＤ−Ｄ’線に沿った断面を各々図２２、２３に示す。この半導体素子は、第１実施形態に示した半導体素子と異なり、絶縁領域２がフッ素を含む酸化シリコン膜８と酸化シリコン膜１４との積層である事に特徴があり、他は第１の実施形態と同じであるので、重複する説明は省略する。

次に、本実施形態に依る半導体素子の製造方法を説明する。なお図２４と図２５とは図２１のＣ−Ｃ’に於ける断面を示す。先ず、第１実施形態の図１３と同様に、第一のシリコン基板７の上に、例えばＳＨ₄ガスとＳＦ₄ガスと酸素ガスとＡｒガスとを用いて、例えばＣＶＤ法等の方法に依り、例えば厚さ２００ｎｍのフッ素を、例えば１２atomic ％含む酸化シリコン膜８を形成する。続いて、フッ素を含む酸化シリコン膜８の上に、例えばＣＶＤ法等の方法を用いる事に依り、例えば厚さ３００ｎｍの酸化シリコン膜１４を形成して、図２４に示す構造を得る。

次に図２５に示す様に、例えばＨイオン９を、例えばエネルギー６５ｋｅＶ、ドーズ５×１０¹⁶／ｃｍ²で注入する。続いて、酸化シリコン膜１４の上に第二のシリコン基板１０を貼り付ける。以後は第１実施形態の図１５以降に示す工程と同様である。

本実施形態に示した半導体素子に於いては、上記した様に絶縁領域２が、フッ素を含む酸化シリコン膜８と酸化シリコン膜１４との積層として形成されている。さらに、絶縁領域２の内でゲート絶縁膜４に近い側は、酸化シリコンよりも誘電率の低いフッ素を含む酸化シリコン８で形成されているので、第１実施形態に於いて記したのと同様に、チャネル領域３の側面とゲート電極５との間の容量結合が増大する事に依り、チャネル領域３の電位に対するゲート電極５の制御性の向上が図られる。その帰結としてゲート電極５がチャネル領域３の上にのみ形成されている素子に於いても、短チャネル効果の抑制が図られる。

その結果、チャネル領域３を複数設け、且つその間隔をゲート絶縁膜４の物理膜厚の二倍よりも狭く設定して電流駆動力の向上を図る事と、短チャネル効果の抑制を図る事との両立が可能となり、高い電流駆動力を有すると共に短チャネル効果の抑制された高性能の半導体素子が構築される。

本実施形態に於いては、絶縁領域がフッ素を含む酸化シリコン膜と酸化シリコン膜との積層となっている。酸化シリコン膜は、従来の半導体装置に用いられていた材料であるので性質がよく知られており、第１実施形態に示した様に、絶縁領域をすべて、例えばフッ素を含む酸化シリコン膜の様な誘電率の低い材料で形成する場合と比較して、材料の扱いが容易であると言う利点がある。一方、第１実施形態の様に、絶縁領域２を一つの材料で形成する場合には、製造工程が簡略になると言う利点がある。

また、本実施形態に於いては、第一の半導体基板７の上に形成したフッ素を含む酸化シリコン膜８の上に酸化シリコン膜１４を形成し、その上に第二の半導体基板１０を貼り付けた。然しながら、この方法に限るものではなく、第一の半導体基板７の上にフッ素を含む酸化シリコン膜を形成した上に、表面に酸化シリコン膜を形成した第２のシリコン基板１０を貼り付けてもよい。

本実施形態に示した様に、２つの絶縁層を何れも第１のシリコン基板上に形成してから第２のシリコン基板を貼り付けると言う方法を用いれば、絶縁層を連続する工程で形成する事が可能となる為、積層を成す膜の界面の制御が容易であると言う利点がある。

一方、積層を成す絶縁層の内で誘電率の低い材料よりなる層は第１のシリコン基板上に形成し、酸化シリコンよりなる層は第２のシリコン基板上に形成するのであれば、酸化シリコン層の形成に、例えば熱酸化等の、従来の貼り合わせ基板の製造工程でも用いられてよく知られている方法を用いる事が可能となる。この為工程の制御が容易になると言う利点がある。

また、本実施形態に於いては、絶縁領域の内で支持半導体基板に接する領域は、酸化シリコン膜を用いて形成したが、他の材料を用いても良い。本実施形態の様に酸化シリコンを用いて形成すると、酸化シリコンは従来の半導体装置製造工程で頻繁に用いられていた材料である為、製造工程の制御が容易であると言う利点が得られる。

（第３実施形態）
本発明の第３の実施形態に係る半導体素子の構造を図２６に模式的に示す。図２６のＥ−Ｅ’線に沿った断面を図２７に示す。図２６のＦ−Ｆ’線に沿った断面は図４と同様である。この半導体素子は第１実施形態に示した半導体素子と異なり、絶縁領域２がゲート絶縁膜４と接する領域に於いては、フッ素を含む酸化シリコン膜８と酸化シリコン膜１４との積層である事に特徴があり、他は第１の実施形態と同じであるので、詳細な説明は省略する。

次に、本実施形態に依る半導体素子の製造方法を説明する。なお、図２８から図３３までは図２６のＥ−Ｅ’に於ける断面を示す。先ず図２８に示す様に、第一のシリコン基板７の上に、例えばＣＶＤ法等に依り、例えば厚さ５００ｎｍの酸化シリコン膜１４を形成する。

次に図２９に示す様に、例えば水素（Ｈ）イオン９を、例えばエネルギー６５ｋｅＶ、ドーズ５×１０¹⁶／ｃｍ²で注入する。続いて、酸化シリコン膜１４の上に第二のシリコン基板１０を貼り付ける。

次に、図３０示す様に、例えば５００℃の熱工程を施す事に依り、第一のシリコン基板７の一部を除去する。その後に表面の平坦化を行う。なお、本図以降の図は、図２８ないし図２９の上下を逆にしたものである。この様にして第二のシリコン基板１０が支持半導体基板１となり、酸化シリコン１４が絶縁領域２の一部となる。

次に図３１に示す様に、第一のシリコン基板７中にＢイオンを、例えば５ｋｅＶのエネルギー、１×１０¹²／ｃｍ²のドーズで注入する。続いて前記第一のシリコン基板７に、例えばＲＩＥ法等の異方性エッチングを施す事に依り、例えば幅が１０ｎｍの半導体層１１を形成する。

次に図３２に示す様に、半導体層１１を含む酸化シリコン膜１４の上に、例えばＳＨ₄ ガスとＳＦ₄ ガス、酸素ガス、Ａｒガスとを用いて、例えばＣＶＤ法等に依り、例えば厚さ２０ｎｍの、フッ素を例えば１２ atomic％含む酸化シリコン膜８を形成する。そして例えば化学的機械的研磨法(Chemical Mechanical Polishing法。以下、ＣＭＰ法と記す)等の方法を用いて、フッ素を含む酸化シリコン膜８の表面を平坦化する。

次に図３３に示す様に、フッ素を含む酸化シリコン膜８に、例えばＲＩＥ法等の異方性エッチングを施す事に依り、一部を酸化シリコン膜１４の上に残して一部を除去する。以後は第１実施形態の図１７以降に示す工程と同様に実施する。

本実施形態に示した半導体素子に於いては、上記した様に絶縁領域２がゲート絶縁膜４と接する領域に於いてフッ素を含む酸化シリコン膜８と酸化シリコン膜１４との積層として形成されている。さらに、絶縁領域２の内でゲート絶縁膜４に近い側は、酸化シリコンよりも誘電率の低いフッ素を含む酸化シリコンで形成されている。従って、第１実施形態に記したのと同様に、チャネル領域の側面とゲート電極との間の容量結合が増大する事に依り、チャネル領域の電位に対するゲート電極の制御性の向上が図られ、その帰結としてゲート電極がチャネル領域の上にのみ形成されている素子に於いても短チャネル効果の抑制が図られる。

その結果、チャネル領域を複数設け、且つその間隔をゲート絶縁膜の物理膜厚の二倍よりも狭く設定して電流駆動力の向上を図る事と、短チャネル効果の抑制を図る事との両立が可能となり、高い電流駆動力を有すると共に、短チャネル効果の抑制された高性能の半導体素子が構築される。

本実施形態に於いては、絶縁領域２がゲート絶縁膜４と接する領域のみフッ素を含む酸化シリコン膜８と酸化シリコン膜１４との積層となっている。それ故、市販のＳＯＩ(Silicon-On-Insulator)基板を用いて素子を形成する事が可能である。一方、第１ないし第２実施形態の様に、絶縁領域２を半導体基板１の全面に渡って一様に形成する場合には、製造工程が簡略になると言う利点がある。

また、本実施形態に於いては、半導体層１１形成後に半導体層１１を含む半導体基板全面にフッ素を含む酸化シリコン膜８を形成し、絶縁領域２とゲート絶縁膜４との接する領域以外はフッ素を含む酸化シリコン膜８を除去した。然しながら、本発明はこの方法に限るものではなく、例えば半導体層１１形成後に、イオン注入ないし気相拡散、固相拡散等の方法を用いる事で、絶縁領域１４とゲート絶縁膜４との接する領域の絶縁領域１４にフッ素を導入してもよい。特にイオン注入ないし気相拡散等の方法を用いると、フッ素を含む酸化シリコン膜８の除去の工程が不要であるので工程が簡略となる、若しくは除去に伴う下地へのダメージが防がれると言う利点がある。

一方、本実施形態に示した様に、フッ素を含む酸化シリコンを堆積する場合には、絶縁領域８中に高い濃度のフッ素を導入する事が可能となると言う利点が得られる。

（第４実施形態）
本発明の第４実施形態に係る半導体素子の構造を図３４に模式的に示す。図３４のＧ−Ｇ’ないしＨ−Ｈ’、Ｉ−Ｉ’線に沿った断面を、図３５、３６、３７にそれぞれ示す。この半導体素子は、絶縁領域２がゲート絶縁膜４と接する領域に空隙１６を有している事に特徴があり、他は第１実施形態と同じなので、重複する説明は省略する。

次に、本実施形態に依る半導体素子の製造方法を説明する。なお図３８から図４１までは図３４のＧ−Ｇ’に於ける断面を示す。先ず図３８に示す様に、第一のシリコン基板７の上に、例えばＣＶＤ法等の方法に依り、例えば厚さ１０ｎｍの第一の窒化シリコン膜１５を形成する。続いて、第一の窒化シリコン膜１５の上に、例えばＣＶＤ法等に依り、例えば厚さ５００ｎｍの酸化シリコン膜１４を形成する。

次に図３９に示す様に、例えば水素（Ｈ）イオン９を、例えばエネルギー６５ｋｅＶ、ドーズ５×１０¹⁶／ｃｍ²で注入する。続いて酸化シリコン膜１４の上に第二のシリコン基板１０を貼り付ける。

次に図４０に示す様に、例えば５００℃の熱工程を施す事に依り、第一のシリコン基板７の一部を除去する。その後に表面の平坦化を行う。なお、本図以降の図は図３８、３９とは上下を逆にしてある。この様にして前記第二のシリコン基板１０が支持半導体基板１となり、前記第一の窒化シリコン膜１５及び酸化シリコン膜１４が絶縁領域２となる。

次に図４１に示す様に、前記第一のシリコン基板７中にボロン（Ｂ）イオンを、例えば５ｋｅＶのエネルギーで１×１０¹²／ｃｍ²のドーズで注入する。続いて前記第一のシリコン基板７に、例えばＲＩＥ法等の異方性エッチングを施す事に依り、例えば幅が１０ｎｍの半導体層１１を形成する。

以下、図４２から図４５までは、図３４のＨ−Ｈ’に於ける断面を示す。図４２に示す様に、例えばＣＶＤ法等の方法を用いる事に依り、半導体層１１を含む第一の窒化シリコン膜１５全面に、例えば厚さ５ｎｍの、例えば酸化ハフニウム膜１２を形成する。

次に図４３に示す様に、例えばＣＶＤ法等の方法を用いる事に依り、酸化ハフニウム膜１２全面に、例えば厚さ１０ｎｍの、例えばＷ膜１３を形成する。

次に図４４に示す様に、例えばＲＩＥ法等の異方性エッチングを施す事に依り、Ｗ膜１３及び酸化ハフニウム膜１２を加工して、ゲート絶縁膜４及びゲート電極５を形成する。

次に図４５に示す様に、例えばＡｓイオンを、例えば１０ｋｅＶのエネルギーで１×１０¹⁵／ｃｍ² 注入する事に依り、ソース・ドレイン領域６及びその間のチャネル領域３を形成する。

以下、図４６から図４９までは図３のＩ−Ｉ’に於ける断面を示す。図４６に示す様に、例えばＣＶＤ法等の方法を用いる事に依り、ゲート電極５、ゲート絶縁膜４、第一の窒化シリコン膜１５上に、例えば厚さ１０ｎｍの、例えば第二の窒化シリコン膜１９を形成する。

次に図４７に示す様に、例えばＲＩＥ法等の異方性エッチングを、第二の窒化シリコン膜１９に施す事に依り、側壁絶縁膜２０を形成する。この時に、第一の窒化シリコン膜１５及び第二の窒化シリコン膜１９の少なくとも一部を、例えばフォトレジストで覆っておいても良い。本実施形態に於いては、ゲート電極５近傍以外の第一の窒化シリコン膜１５及び第二の窒化シリコン膜１９は残存させている。

次に図４８に示す様に、例えば弗化水素酸処理等の方法を用いる事に依り、酸化シリコン膜１４の一部を除去し、空隙１６を形成する。

続いて、図４９に示す様に、例えば熱リン酸処理等の方法を用いる事に依り、ゲート絶縁膜４下部近傍の第一の窒化シリコン膜１５及び側壁絶縁膜２０を除去する。この時に、第一の窒化シリコン膜１５及び第二の窒化シリコン膜１９の少なくとも一部を、例えばフォトレジストで覆っておいても良い。

本実施形態に於いてはゲート電極近傍以外の第一の窒化シリコン膜１５及び第二の窒化シリコン膜１９は残存させている。また、本実施形態に於いては側壁絶縁膜２０は除去しているが、側壁絶縁膜２０は同様にして残存させても良い。また、図３４から図３７に於いては、第二の窒化シリコン膜１９及び側壁２０は図示を省略している。以後は従来技術と同様に、層間絶縁膜形成工程や配線工程等を実施して、図３４に示す本実施形態の半導体素子を形成する。

本実施形態に示した半導体素子に於いては、上記した様に絶縁領域２がゲート絶縁膜と接する領域に於いて空隙１６が形成されている。空隙は非誘電率が実質的に１に等しいと見做す事ができるので、第一実施形態に記したのと同様に、チャネル領域３の側面とゲート電極５との間の容量結合が増大する事に依り、チャネル領域３の電位に対するゲート電極５の制御性の向上が図られ、且つその効果は極めて大きい。その帰結として、ゲート電極５がチャネル領域３の上にのみ形成されている素子に於いても、短チャネル効果の抑制が図られ、且つその効果は極めて大きい。

その結果、チャネル領域３を複数設け且つその間隔をゲート絶縁膜４の物理膜厚の二倍よりも狭く設定して電流駆動力の向上を図る事と、短チャネル効果の抑制を図る事との両立が可能となり、高い電流駆動力を有すると共に、短チャネル効果の極めて有効に抑制された高性能の半導体素子が構築される。この様に本実施形態の構造の半導体素子を構築すると、期待する効果が極めて有効に実現される。一方、前述の実施形態の素子を構築する場合には、空隙を形成する工程が存在しないので製造工程が簡略であると言う利点がある。

なお、本実施形態に於いては、絶縁領域の内の酸化シリコン膜１４は、空隙１６の下部には残存していないが、残存させても良い。本実施形態に示した様に、酸化シリコン膜１４を空隙１６の下部に残存させない場合は、形成工程の制御が容易であると言う利点が得られる。

（第５実施形態）
本発明の第５実施形態に係る半導体素子の構造を図５０に模式的に示す。図５０のＪ−Ｊ’ないしＫ−Ｋ’線に沿った断面を、図５１、５２にそれぞれ示す。この半導体素子は第１実施形態に示した半導体素子と異なり、ソース・ドレイン領域６ないしチャネル領域３が形成される半導体層１１は、シリコン基板１７の上に形成され、半導体層１１の下部には、絶縁領域２が形成されていない事に特徴がある。その他の構成は第１の実施形態とおなじであるので、詳細な説明は省略する。

次に、本実施形態に依る半導体素子の製造方法について以下に説明する。なお図５３から図５５までは、図５０のＪ−Ｊ’に於ける断面を示す。先ず、図５３に示す様に、シリコン基板１７に、例えばＲＩＥ法等の異方性エッチングを施す事に依り、半導体層１１を形成する。

次に図５４に示す様に、シリコン基板１７及び半導体層１１の上に、例えばＳＨ₄ガスと、ＳＦ₄ガス、酸素ガス、Ａｒガスとを用いて、例えばＣＶＤ法等の方法に依り、例えば厚さ３０ｎｍの、フッ素を例えば１２atomic％含む酸化シリコン膜８を形成する。続いて、例えばＣＭＰ法等の方法を用いる事に依り、フッ素を含む酸化シリコン膜８の表面を平坦化する。

次に図５５に示す様に、フッ素を含む酸化シリコン膜８に、例えばＲＩＥ法等の異方性エッチングを施す事に依り一部を除去し、半導体層１１を避ける様に絶縁領域２を形成する。続いて半導体層１１中にＢイオンを、例えば５ｋｅＶのエネルギー、１×１０¹²／ｃｍ²のドーズで注入する。

以下、図５６から図５９までは、図５０のＫ−Ｋ’に於ける断面を示す。図５６に示す様に、例えばＣＶＤ法等の方法を用いる事に依り、半導体層１１及び絶縁領域２上に、例えば厚さ５ｎｍの、例えば酸化ハフニウム膜１２を形成する。

次に図５７に示す様に、例えばＣＶＤ法等に依り、酸化ハフニウム膜１２全面に、例えば厚さ１０ｎｍの、例えばＷ膜１３を形成する。

続いて、図５８に示す様に、例えばＲＩＥ法等の異方性エッチングを施す事に依り、Ｗ膜１３及び酸化ハフニウム膜１２を加工して、ゲート絶縁膜４及びゲート電極５を形成する。

次に図５９に示す様に、例えばＡｓイオンを例えば１０ｋｅＶのエネルギー、１×１０¹⁵／ｃｍ²のドーズで注入する事に依り、ソース・ドレイン領域６及びその間のチャネル領域３を形成する。以後は従来技術と同様に、層間絶縁膜形成工程や配線工程等を実施し、図５０に示す本実施形態の半導体素子を形成する。

本実施形態に示した半導体素子に於いては、ソース・ドレイン領域６及びチャネル領域３が形成される半導体層１１は、シリコン基板１７の上に形成され、半導体層１１の下部には絶縁領域２が形成されていない。それ故、チャネル領域３に電極を形成する事が可能となり、外部より基板バイアスを印加する等の事が可能になると言う利点がある。

一方、前述の実施形態の様に、チャネル領域３の下に絶縁領域２が形成されている場合には、チャネル領域３を流れる電流は、ゲート電極５ないしゲート絶縁膜４の近くのみを流れるので、短チャネル効果が有効に抑制されると言う他の利点が得られる。

（第６実施形態）
本発明の第６実施形態に係る半導体素子の構造を図６０に模式的に示す。図６０のL−L’線に沿った断面を図６１に示す。図６０のＭ−Ｍ’に於ける断面は、図５２と同様である。この半導体素子は第５実施形態に示した半導体素子と異なり、絶縁領域２がフッ素を含む酸化シリコン膜８と酸化シリコン膜１４との積層である事に特徴がある。その他の構成は、第５実施形態と同様であるので、詳細な説明は省略する。

次に、本実施形態に依る半導体素子の製造方法について以下に説明する。なお図６２から図６５までは図６０のＬ−Ｌ’線に沿った断面を示す。第５実施形態の図５３に示す工程に引き続いて、図６２に示す様に、前記シリコン基板１７及び前記半導体層１１の上に、例えばＣＶＤ法等の方法に依り、例えば厚さ３０ｎｍの酸化シリコン膜１４を形成する。続いて、例えばＣＭＰ法等に依り、前記酸化シリコン膜１４の表面を平坦化する。

次に図６３に示す様に、酸化シリコン膜１４に、例えばＲＩＥ法等の異方性エッチングを施す事に依り一部を除去し、半導体層１１を避ける様に酸化シリコン膜１４を加工する。

次に図６４に示す様に、シリコン基板１７、半導体層１１、酸化シリコン膜１４の上に、例えばＳＨ4 ガスとＳＦ₄ ガス、酸素ガス、Ａｒガスとを用いて、例えばＣＶＤ法等に依り、例えば厚さ３０ｎｍのフッ素を、例えば１２atomic％含む酸化シリコン膜８を形成する。続いて、例えばＣＭＰ法等の方法を用いる事に依り、フッ素を含む酸化シリコン膜８の表面を平坦化する。

次に、図６５に示す様に、フッ素を含む酸化シリコン膜８に、例えばＲＩＥ法等の異方性エッチングを施す事に依り一部を除去し、半導体層１１を避ける様に絶縁領域２を形成する。続いて半導体層１１中にＢイオンを、例えば５ｋｅＶのエネルギー、１×１０¹²／ｃｍ² のドーズで注入する。以後は第５実施形態の図５６以降に示す工程と同様である。

本実施形態に示した半導体素子に於いては、上記した様に絶縁領域２がフッ素を含む酸化シリコン膜８と酸化シリコン膜１４との積層として形成されている。絶縁領域２の内でゲート絶縁膜４に近い側は、酸化シリコンよりも誘電率の低いフッ素を含む酸化シリコンで形成されているので、前述の実施形態に記したのと同様に、チャネル領域３の側面とゲート電極５との間の容量結合が増大する。これに依り、チャネル領域３の電位に対するゲート電極５の制御性の向上が図られる。その帰結として、ゲート電極５がチャネル領域３の上にのみ形成されている素子に於いても、短チャネル効果の抑制が図られる。その結果チャネル領域を複数設け、且つその間隔をゲート絶縁膜の物理膜厚の二倍よりも狭く設定して電流駆動力の向上を図る事と、短チャネル効果の抑制を図る事との両立が可能となり、高い電流駆動力を有すると共に短チャネル効果の抑制された高性能の半導体素子が構築される。

本実施形態に於いては、絶縁領域２がゲート絶縁膜４と接する領域のみ、フッ素を含む酸化シリコン膜と酸化シリコン膜との積層となっている。酸化シリコンは、従来の製造方法で用いられている為に性質が良く知られているので、製造工程の制御が容易であると言う利点がある。一方、第５実施形態の様に、絶縁領域２を単一の材料で形成する場合には、製造工程が簡略になると言う利点がある。

また、本実施形態に於いては、半導体層を含む半導体基板全面にフッ素を含む酸化シリコン膜を形成し、半導体層上からフッ素を含む酸化シリコン膜を除去したが、この方法に限るものではない。例えば、イオン注入ないし気相拡散、固相拡散等の方法を用いる事で絶縁領域にフッ素を導入してもよい。特にイオン注入ないし気相拡散の方法を用いると、フッ素を含む酸化シリコン膜の除去の工程が不要であるので工程が簡略となる。加えて、除去に伴う下地へのダメージが防がれる。

一方、本実施形態に示した様に、フッ素を含む酸化シリコンを堆積すると、絶縁領域中に高い濃度のフッ素を導入する事が可能となると言う利点が得られる。

（第７実施形態）
本発明の第７の実施形態に係る半導体素子の構造を図６６に模式的に示す。図６６のＮ−Ｎ’、Ｏ−Ｏ’、Ｐ−Ｐ’に於ける各断面を、図６７、６８、６９にそれぞれ示す。この半導体素子は、半導体層１１を避ける様に形成された絶縁領域２がゲート絶縁膜４と接する領域に於いて空隙となっている事に特徴がある。その他の構成は、第５実施形態と同じであるので、重複する説明を省略する。

次に、本実施形態に依る半導体素子の製造方法について以下に説明する。なお図７０から図７１までは図６８のＮ−Ｎ’に於ける断面を示す。第６実施形態の図６３に示す工程に引き続いて図７０に示す様に、前記シリコン酸化膜１４及び半導体層１１の上に、例えばＣＶＤ法等に依り、例えば厚さ３０ｎｍの第一の窒化シリコン膜１５を形成する。続いて、例えばＣＭＰ法等に依り、前記第一の窒化シリコン膜１５の表面を平坦化する。

次に図７１に示す様に、第一の窒化シリコン膜１５に、例えばＲＩＥ法等の異方性エッチングを施す事に依り一部を除去し、半導体層１１を避ける様に第一の窒化シリコン膜１５を加工する。

以下、図７２から図７５までは図２４のＯ−Ｏ’に於ける断面を示す。図７２に示す様に、例えばＣＶＤ法等に依り、半導体層１１及び第一の窒化シリコン膜１５上に、例えば厚さ５ｎｍの、例えば酸化ハフニウム膜１２を形成する。

次に図７３に示す様に、例えばＣＶＤ法等に依り、酸化ハフニウム膜１２全面に、例えば厚さ１０ｎｍの、例えばＷ膜１３を形成する。

次に図７４に示す様に、例えばＲＩＥ法等の異方性エッチングを施す事に依り、Ｗ膜１３及び酸化ハフニウム膜１２を加工して、ゲート絶縁膜４及びゲート電極５を形成する。

次に図７５に示す様に、例えばＡｓイオンを例えば１０ｋｅＶのエネルギー、１×１０¹⁵／ｃｍ² のドーズで注入する事に依り、ソース・ドレイン領域６及びその間のチャネル領域３を形成する。

以下、図７６から図７９までは図６６のＰ−Ｐ’に於ける断面を示す。図７６に示す様に、例えばＣＶＤ法等に依り、前記ゲート電極５、ゲート絶縁膜４、第一の窒化シリコン膜１５上に、例えば厚さ１０ｎｍの、例えば第二の窒化シリコン膜１９を形成する。

次に図７７に示す様に、例えばＲＩＥ法等の異方性エッチングを、第二の窒化シリコン膜１９に施す事に依り、側壁絶縁膜２０を形成する。この時に、第一の窒化シリコン膜１５及び第二の窒化シリコン膜１９の少なくとも一部を、例えばフォトレジストで覆っておいても良い。本実施形態に於いてはゲート電極近傍以外の第一の窒化シリコン膜１５及び第二の窒化シリコン膜１９は残存させている。

次に図７８に示す様に、例えば弗化水素酸処理等の方法を用いる事に依り、酸化シリコン膜１４の一部を除去し、空隙１６を形成する。

続いて、図７９に示す様に、例えば熱リン酸処理等の方法を用いる事に依り、ゲート絶縁膜４の下部近傍における第一の窒化シリコン膜１５及び側壁絶縁膜２０を除去する。この時に、第一の窒化シリコン膜１５及び第二の窒化シリコン膜１９の少なくとも一部を、例えばフォトレジストで覆っておいても良い。本実施形態に於いてはゲート電極近傍以外の第一の窒化シリコン膜１５及び第二の窒化シリコン膜１９は残存させている。また、同様にして側壁絶縁膜２０は残存させても良い。本実施形態に於いては前記側壁絶縁膜を除去している。

なお、図６６から図６９に於いては、半導体層１１を避ける様に形成された絶縁領域２内の、第一の窒化シリコン膜１５、第二の窒化シリコン膜１９及び側壁絶縁膜２０は図示を省略している。以後は従来技術と同様に、層間絶縁膜形成工程や配線工程等を実施することにより、図６６に示す本発明の半導体素子を形成する。

本実施形態でも、第４実施形態と同様に、絶縁領域２がゲート絶縁膜４と接する領域に空隙１６を設けているので、チャネル領域３の側面とゲート電極４との間の容量結合が増大することにより、チャネル領域３の電位に対するゲート電極５の制御性の向上が図られる。

（第８実施形態）
第８実施形態に係る半導体素子は、これまでの実施形態に示した半導体素子と異なり、ゲート絶縁膜４が強誘電体ゲート絶縁膜である事に特徴がある。この様にすると、強誘電体ゲート絶縁膜の自発分極の向きに依り、半導体素子のしきい値電圧が異なる為に、半導体素子に記憶機能を持たせる事が可能となる。ここで、しきい値電圧とは、半導体素子の導通状態と非導通状態とが切り替るゲート電圧を意味する。具体的な動作に関しては後述する。本実施形態の構成は、ゲート絶縁膜の材質を除き第１の実施形態と同じなので、第１実施形態の図２乃至４及びその説明を援用し、本実施形態としての構成の説明及び図示を省略する。

次に、本実施形態の半導体素子の製造方法について、第１実施形態の図１３乃至２０を使用して説明する。第１実施形態の図１５に示す工程に引き続き、図１６と同様に、前記第一のシリコン基板７中にＡｓイオンを、例えば５ｋｅＶのエネルギー、１×１０¹²／ｃｍ² のドーズで注入する。続いて第一のシリコン基板７に、例えばＲＩＥ法等の異方性エッチングを施す事に依り、例えば幅が１０ｎｍの半導体層１１を形成する。

次に図１７に示す様に、例えばＣＶＤ法等に依り、半導体層１１を含む絶縁領域２全面に、例えば厚さ５ｎｍの、例えばＰＺＴ（ＰｂＺｒ_xＴｉ_1-xＯ₃）膜１２を形成する。

次に図１８に示す様に、例えばＣＶＤ法等に依り、ＰＺＴ膜１２全面に、例えば厚さ１０ｎｍの、例えばＰｔ(白金)膜１３を形成する。

続いて、図１９に示す様に、例えばＲＩＥ法等の異方性エッチングを施す事に依り、Ｐｔ膜１３及びＰＺＴ膜１２を加工して、強誘電体ゲート絶縁膜４及びゲート電極５を形成する。

次に図２０に示す様に、例えばＡｓイオンを、例えば１０ｋｅＶのエネルギー、１×１０¹⁵／ｃｍ² のドーズで注入する事に依り、ソース・ドレイン領域６及びその間のチャネル領域３を形成する。以後は従来技術と同様に、層間絶縁膜形成工程や配線工程等を実施し、図２に示す本発明の半導体素子を形成する。

本実施形態に於いては、強誘電体ゲート絶縁膜を形成する材料としてＰＺＴを用いたが、ＰＺＴ以外に、例えばＰＬＺＴ（Ｐｂ_xＬａ_1-xＺｒ_yＴｉ_1-yＯ₃）あるいはＳＢＴ（ＳｒＢｉ₂Ｔｉ₂Ｏ₉）等の他の強誘電体材料を用いてもよい。

また、本実施形態に於いてはゲート電極を形成する材料としてＰｔを用いたが、Ｐｔ以外に、例えばＡｕ、Ｉｒ、Ｒｕ等の金属を用いてゲート電極を形成してもよい。また単結晶シリコンや非晶質シリコン等の半導体、あるいは上記四者以外の金属ないしは金属を含む化合物等、ないしはそれらの積層等で形成しても良い。金属ないし金属を含む化合物でゲート電極を形成すると、ゲート電極の抵抗が低減されるので、素子の高速動作が得られる。またＰｔ、Ａｕ、Ｉｒ、Ｒｕ等の金属でゲート電極を形成すると、強誘電体ゲート絶縁膜との界面で反応が進みにくいので、ゲート電極と強誘電体ゲート絶縁膜との界面の制御性が良いと言う利点が得られる。

本実施形態では、ゲート絶縁膜として強誘電体絶縁膜を用いているので、強誘電体ゲート絶縁膜の自発分極の向きに依り、半導体素子のしきい値電圧が異り、半導体素子に記憶機能を持たせる事が可能となる。この応用については、後続の実施形態で説明する。

（第９実施形態）
第９実施形態に係る半導体素子も、ゲート絶縁膜４が強誘電体ゲート絶縁膜である事に特徴があり、第８の実施形態と同様な利点を有する。具体的な動作に関しては後述する。本実施形態の構成は第５の実施形態と同じなので、第５実施形態の図５０乃至５２、及びその説明を援用し、本実施形態としての構成の説明及び図示を省略する。

次に、本実施形態に依る半導体素子の製造方法について、第５実施形態の図５３乃至５９を使用して説明する。第５実施形態の図５５に示す工程に引き続いて、図５６に示す様に、例えばＣＶＤ法等に依り、半導体層１１を含む絶縁領域２全面に、例えば厚さ５ｎｍの、例えばＰＺＴ膜１２を形成する。

次に図５７に示す様に、例えばＣＶＤ法等に依り、ＰＺＴ膜１２全面に、例えば厚さ１０ｎｍの、例えばＰｔ膜１３を形成する。

次いで図５８に示す様に、例えばＲＩＥ法等の異方性エッチングを施す事に依り、Ｐｔ膜１３及びＰＺＴ膜１２を加工して、強誘電体ゲート絶縁膜４及びゲート電極５を形成する。以後は、図５９以降に示す工程と同様に実施することにより、図５０に示す形態で強誘電体ゲート絶縁膜４を有する半導体素子が形成される。

本実施形態でも、ゲート絶縁膜として強誘電体絶縁膜を用いているので、強誘電体ゲート絶縁膜の自発分極の向きに依り、半導体素子のしきい値電圧が異り、半導体素子に記憶機能を持たせる事が可能となる。この応用については、後続の実施形態で説明する。

（第１０実施形態）
本発明の第１０の実施形態に係る半導体素子の構造を図８０に模式的に示す。図８０のＵ−Ｕ’及びＶ−Ｖ’線に沿った断面を、図８１，８２にそれぞれ示す。この半導体素子は、チャネル領域３の上にトンネルゲート絶縁膜２４が形成され、トンネルゲート絶縁膜２４の上に電荷蓄積層２５が形成され、電荷蓄積層２５の上に電極間絶縁膜２６が形成され、電極間絶縁膜２６の上にゲート電極５が形成されている事に特徴がある。この様にすると、電荷蓄積層２５に蓄えられている電荷の量に依り、半導体素子のしきい値電圧が異なる為に、半導体素子に記憶機能を持たせる事が可能となる。具体的な動作に関しては後述する。その他の構成は、第１の実施形態と同じなので、重複する説明を省略する。

次に本実施形態に依る半導体素子の製造方法について以下に説明する。なお図８３ないし図８５は図８０のＵ−Ｕ’に於ける断面を示す。第１実施形態の図１５に示す工程に引き続いて図８３に示す様に、第一のシリコン基板７中にＡｓイオンを、例えば５ｋｅＶのエネルギー、１×１０¹²／ｃｍ²のドーズで注入する。続いて、例えばＣＶＤ法等に依り、第一のシリコン基板７の上に、例えば厚さ５ｎｍの、例えば窒化酸化シリコン膜２７を形成する。

次に図８４に示す様に、例えばＣＶＤ法等に依り、窒化酸化シリコン膜２７の上に、例えば厚さ５ｎｍの、例えば多結晶シリコン膜２８を形成する。

次に図８５に示す様に、例えばＲＩＥ法等の異方性エッチングを施す事に依り、多結晶シリコン膜２８及び窒化酸化シリコン膜２７を加工する。続いて、例えばＲＩＥ法等の異方性エッチングを施す事に依り、第一のシリコン基板７を加工して半導体層１１を形成する。

以下、図８６から図８９は図８０のＶ−Ｖ’に於ける断面を示す。図８６に示す様に、例えばＣＶＤ法等に依り、多結晶シリコン膜２８、窒化酸化膜２７及び半導体層１１を含む絶縁領域２全面に、例えば厚さ５ｎｍの、例えば酸化ハフニウム膜１２を形成する。

次に図８７に示す様に、例えばＣＶＤ法等に依り酸化ハフニウム膜１２全面に、例えば厚さ１０ｎｍの、例えばＷ膜１３を形成する。

次に図８８に示す様に、例えばＲＩＥ法等の異方性エッチングを施す事に依り、Ｗ膜１３、酸化ハフニウム膜１２、多結晶シリコン膜２８及び窒化酸化膜２７を加工してゲート電極５、電極間絶縁膜２６、電荷蓄積層２５及びトンネルゲート絶縁膜２４を形成する。

次に図８９に示す様に、例えばＡｓイオンを例えば１０ｋｅＶのエネルギー、１×１０¹⁵／ｃｍ²のドーズで注入する事に依り、ソース・ドレイン領域６及びその間のチャネル領域３を形成する。以後は従来技術と同様に、層間絶縁膜形成工程や配線工程等を実施することにより、図８０に示す本実施形態の半導体素子を形成する。

本実施形態に於いては、電荷蓄積層２５を多結晶シリコンを用いて形成しているが、例えばタングステン等の金属を用いて形成してもよい。また単結晶シリコンや非晶質シリコン等の半導体、ないしは必ずしもタングステンとは限らない金属、金属を含む化合物、ないしはそれらの積層等で形成してもよい。

また、電荷蓄積層には、粒子状の金属ないし半導体、ないしそれらの化合物等を用いてもよい。金属で電荷蓄積層を形成すると、酸化反応が進みにくいので、電極間絶縁膜ないしトンネルゲート絶縁膜と電荷蓄積層との界面に於ける準位の発生が抑制され、界面の制御性が良いと言う利点が有る。

また、制御ゲート電極ないし電荷蓄積層の少なくとも一部に、多結晶シリコン等の半導体を用いると、仕事関数の制御が容易であるので、素子のしきい値電圧の調節が容易になると言う別の利点がある。

また、本実施形態に於いては、トンネルゲート絶縁膜２４として窒化酸化シリコン膜を用い、導電体膜間絶縁膜として酸化ハフニウム膜を用いたが、例えば酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、ランタンアルミネート膜等の絶縁膜、ないしはそれらの積層等の他の絶縁膜を用いてもよい。

絶縁膜中に窒素が存在すると、ゲート電極ないし電荷蓄積層として不純物を含有する多結晶シリコンを用いる場合に、不純物が基板中に拡散する事が抑制される為に、しきい値電圧のバラツキが抑制されるので好ましい。特にトンネルゲート絶縁膜２４中に窒素が存在すると、絶縁膜の信頼性が向上するので好ましい。

一方、酸化シリコンを用いると、絶縁膜と、電荷蓄積層、ゲート電極、ないし基板との界面の界面準位ないしは絶縁膜中の固定電荷が少ない為に、素子特性のバラツキが抑制されると言う利点が得られる。

また、絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいて、それを昇温状態ないし励起状態の酸素を含む気体に曝してもよい。昇温を伴わない励起状態の酸素気体に曝すと言う方法を用いれば、チャネル領域中の不純物が、拡散に依り濃度分布を変える事が抑制されるので好ましい。

更に酸化窒化シリコンを用いる場合には、先ず酸化シリコン膜を形成し、その後に昇温状態ないし励起状態の窒素を含む気体に曝す事に依り、絶縁膜中に窒素を導入してもよい。昇温を伴わない励起状態の窒素気体に曝すと言う方法を用いれば、チャネル領域中の不純物が、拡散に依り濃度分布を変える事が抑制されるので好ましい。

または、先ず窒化シリコン膜を形成し、その後に昇温状態ないし励起状態の酸素を含む気体に曝す事に依り、絶縁膜中に酸素を導入してもよい。昇温を伴わない励起状態の酸素気体に曝すと言う方法を用いれば、チャネル領域中の不純物が、拡散に依り濃度分布を変える事が抑制されるので好ましい。

また、Ｈｆ、Ｚｒ、Ｔｉ、Ｓｃ、Ｙ、Ｔａ、Ａｌ、Ｌａ、Ｃｅ、Ｐｒ、ランタノイド系列の元素の金属の酸化物等、あるいはこれらの元素を初めとする様々な元素を含むシリケート材料、それらに窒素をも含有させた絶縁膜、高誘電体膜ないしはそれらの積層等の他の絶縁膜を用いてもよい。

記憶動作時にゲート電極とチャネル領域との間に印加した電圧が、ゲート電極と電荷蓄積層との間に形成されている電極間絶縁膜よりも、電荷蓄積層とチャネル領域との間に形成されているトンネルゲート絶縁膜に、多く印加されると記憶動作を行う上で有利である。このため、電極間絶縁膜の酸化膜換算膜厚は薄い事が好ましい。

同様な理由で、電極間絶縁膜の誘電率は、トンネルゲート絶縁膜の誘電率よりも高い事が好ましい。特に電極間絶縁膜の誘電率は高い事が好ましい。例えば、Ｈf、Ｚr、Ｔi、Ｓc、Ｙ、Ｔa、Ａl、Ｌa、Ｃe、Ｐr、ランタノイド系列の金属元素の酸化物、これらの元素を初めとする様々な元素を含むシリケート材料、それらに窒素をも含有させた絶縁膜等が挙げられる。金属を含む高誘電体膜は、酸化シリコン、窒化シリコン、酸化窒化シリコン等と比較して高い誘電率を持つので、これらの材料を電極間絶縁膜に用いる事は好ましい。

また、電極間絶縁膜及びトンネルゲート絶縁膜の膜厚が薄いと、それらの絶縁膜を貫くトンネル電流を流す必要がない状況下でもトンネル電流が流れ、記憶している情報が変動してしまう、すなわち情報の保持時間が短くなると言う問題が生ずる。それ故、電極間絶縁膜及びトンネルゲート絶縁膜の膜厚は、ある程度以上には厚く形成する事が好ましい。さらに、制御ゲート電極とチャネル領域との間に電極間絶縁膜、電荷蓄積層及びトンネルゲート絶縁膜を介して形成される容量結合を強める為には、電極間絶縁膜及びトンネルゲート絶縁膜は、従来用いられていた酸化シリコンよりも高い誘電率を持つ事が好ましい。

また、絶縁膜の形成方法はＣＶＤ法に限るものではなく、熱酸化法、蒸着法、スパッタ法ないしエピタキシャル成長法等の他の方法を用いてもよい。

また、本実施形態に於いては、ゲート電極のチャネル領域一つあたりの面積は、電荷蓄積層よりも大きく形成されている。その結果として、電極間絶縁膜はトンネルゲート絶縁膜よりも大きな面積を持つ。この様にすると、電極間絶縁膜を介してゲート電極と電荷蓄積層との間に形成される容量結合を、トンネルゲート絶縁膜を介して電荷蓄積層とチャネル領域との間に形成される容量よりも、大きく設定する事が容易となる。

その結果として、記憶動作時にゲート電極とチャネル領域との間に印加した電圧が、ゲート電極と電荷蓄積層との間に形成されている電極間絶縁膜よりも、電荷蓄積層とチャネル領域との間に形成されているトンネルゲート絶縁膜に、多く印加されるようにする事が容易となり、記憶動作を行う上で有利である。

（第１１実施形態）
本発明の第１１の実施形態に係る半導体素子の構造を図９０に模式的に示す。図９０のＷ−Ｗ’ないしＸ−Ｘ’に於ける断面を図９１、９２にそれぞれ示す。この半導体素子も、チャネル領域３の上にトンネルゲート絶縁膜２４、電荷蓄積層２５、電極間絶縁膜２６、ゲート電極５が順次形成されている事に特徴がある。この様にすると、電荷蓄積層２５に蓄えられている電荷の量に依り半導体素子のしきい値電圧が異なる為に、半導体素子に記憶機能を持たせる事が可能となる。具体的な動作に関しては後述する。本実施形態の構成は、上記を除き第５の実施形態と同様なので、重複する説明を省略する。

次に本実施形態に依る半導体素子の製造方法について以下に説明する。なお図９３ないし図９６は図９０のＷ−Ｗ’に於ける断面を示す。先ず図９３に示す様に、シリコン基板１７中にＢイオンを、例えば５ｋｅＶのエネルギー、１×１０¹²／ｃｍ²のドーズで注入する。続いて、例えばＣＶＤ法等に依り、シリコン基板１７の上に、例えば厚さ５ｎｍの、例えば窒化酸化シリコン膜２７を形成する。続いて、例えばＣＶＤ法等に依り、窒化酸化シリコン膜２７の上に、例えば厚さ５ｎｍの、例えば多結晶シリコン膜２８を形成する。

次に図９４に示す様に、例えばＲＩＥ法等の異方性エッチングに依り、多結晶シリコン膜２８及び窒化酸化シリコン膜２７を加工する。続いて、例えばＲＩＥ法等の異方性エッチングに依り、シリコン基板１７を加工して半導体層１１を形成する。

次に図９５に示す様に、シリコン基板１７、多結晶シリコン膜２８、窒化酸化シリコン膜２７、半導体層１１の上に、例えばＳＨ₄ガスとＳＦ₄ガス、酸素ガス、Ａｒガスとを用いて、例えばＣＶＤ法等に依り、例えばフッ素を１２atomic％含む、厚さ３０ｎｍの酸化シリコン膜８を形成する。続いて、例えばＣＭＰ法等に依り、フッ素を含む酸化シリコン膜８の表面を平坦化する。

次に図９６に示す様に、フッ素を含む酸化シリコン膜８に、例えばＲＩＥ法等の異方性エッチングを施す事に依り一部を除去し、半導体層１１を避ける様に絶縁領域２を形成する。

以下、図９７から図１００までは図９０のＸ−Ｘ’に於ける断面を示す。図９７に示す様に、例えばＣＶＤ法等に依り、多結晶シリコン膜２８、窒化酸化膜２７、半導体層１１を含む絶縁領域２全面に、例えば厚さ５ｎｍの、例えば酸化ハフニウム膜１２を形成する。次に図９８に示す様に、例えばＣＶＤ法等に依り、前記酸化ハフニウム膜１２全面に、例えば厚さ１０ｎｍの、例えばＷ膜１３を形成する。

次に図９９に示す様に、例えばＲＩＥ法等の異方性エッチングを施す事に依り、Ｗ膜１３、酸化ハフニウム膜１２、多結晶シリコン膜２８、窒化酸化膜２７を加工して、ゲート電極５、電極間絶縁膜２６、電荷蓄積層２５及びトンネルゲート絶縁膜２４を形成する。

次に図１００に示す様に、例えばＡｓイオンを、例えば１０ｋｅＶのエネルギー、１×１０¹⁵／ｃｍ²のドーズで注入する事に依りソース・ドレイン領域６及びその間のチャネル領域３を形成する。以後は、従来技術と同様に層間絶縁膜形成工程や配線工程等を実施し、図９０に示す本発明の半導体素子を形成する。本実施形態によっても、第１０の実施形態と同様の効果を奏することができる。

（第１２実施形態）
図１０１は、本発明の第１２実施形態に係る半導体装置の回路図である。この半導体装置は、第８実施形態に示した半導体素子が格子点状に配列されて構成されている。それらの半導体素子は、Ｍ行Ｎ列に配置されており、合計でＭ×Ｎ個の半導体素子が含まれて居る。なお、図１０１に於いては、第８実施形態に示した本発明の半導体素子を、図１０２に示す様に記してある。図１０２に於いてＳないしＤと記した端子は、各々ソースないしドレインであり、Ｇと記した端子はゲート電極である。なお、基板の端子は省略してある為に示されていない。

図１０１において、半導体素子をＴｒ_i,j（１≦ｉ≦Ｍ、１≦ｊ≦Ｎ）で示す。同一の行に含まれる半導体素子に於いては、隣り合う素子のソース・ドレイン領域が結合されており、同一の列に含まれる半導体素子は、ゲート電極が相互に結合されている。各行のソース・ドレイン領域は、左右各々電界効果トランジスターＴ_S,i、Ｔ_D,i（１≦ｉ≦Ｍ）を介して共通の線に結合されており、それらの共通の線の電位は各々Ｖ_S、Ｖ_Dとなっている。

トランジスタＴ_S,i、Ｔ_D,i（１≦ｉ≦Ｍ）のゲート電極の電位は、それぞれＶ_S,i、Ｖ_D,i（１≦ｉ≦Ｍ）となっている。各トランジスタのしきい値電圧は、すべて揃っている必要はないがほぼ等しいとして、その値をＶ_thとする。Ｖ_th はゼロと電源電圧ＶDDとの間に設定しておく。

なお、第８実施形態に示した半導体素子は、ソース・ドレイン領域もチャネル領域も何れもn型であるのに対し、トランジスタＴ_S,i、Ｔ_D,i（１≦ｉ≦Ｍ）は、ソース・ドレイン領域はｎ型であるが、チャネル領域はp型であるとする。

また、ｊ列の相互に結合されているゲート電極の電位は、Ｖ_G,j（１≦ｉ≦Ｎ）となっている。そして、全ての半導体素子Ｔｒ_i,j（１≦ｉ≦Ｍ、１≦ｊ≦Ｎ）の基板電位は共通とする。なお、この図に於いては、ここに示す領域の外部の配線や外部の配線との接合領域等は省略してある。この半導体装置は全体でＭ×Ｎビットの情報を記憶する事が可能である。その動作を以下に説明する。

半導体素子はｎ型であるとして、ｍ行ｎ列に在る半導体素子Ｔｒ_m,nへの情報の書き込みと消去、及びその読み出し方法を説明する。ｐ型の素子の場合も電圧の極性を逆にすれば全く同様である。ここでｍとｎとは各々１≦ｍ≦Ｍ、１≦ｎ≦Ｎを満たす任意の行ないし列とする。

第８実施形態に記した様に、第８実施形態の半導体素子は、ゲート絶縁膜４が強誘電体で形成されている為、自発分極を持つ事ができる。分極がゲート電極５からチャネル領域３へと向いている場合を１、分極がチャネル領域３からゲート電極５へと向いている場合をゼロとする。ゼロの場合の各半導体素子のしきい値電圧をＶ_TH,0、１の場合の各半導体素子のしきい値電圧をＶ_TH,1とする。一般にＶ_TH,1＜Ｖ_TH,0が成り立つ。

ここで、ゼロが書き込まれている状態、すなわち「強誘電体ゲート絶縁膜４の分極がチャネル領域３からゲート電極５へと向いている状態」を、１が書き込まれている状態、すなわち「強誘電体ゲート絶縁膜４の分極がゲート電極５からチャネル領域３へと向いている状態」に変える事を情報の書き込み、逆を消去と呼ぶ事にする。

先ず、情報の書き込みを説明する。共通の基板の電位はゼロと設定する。Ｖ_G,j（１≦ｊ≦Ｎ）はＶ_TH,0よりも高い電位とする。但し強誘電体ゲート絶縁膜４の分極の反転は起こらない電位とする。こうするとＴｒ_i,j（１≦ｉ≦Ｍ、１≦ｊ≦Ｎ）はすべて導通状態となる。

Ｖ_S,i、Ｖ_D,i（ｉ≠ｍ）はＶ_thよりも低い値（例えばゼロ）、Ｖ_S,m、Ｖ_D,mはＶ_thよりも高い値（例えばＶ_DD）とする。こうするとＶ_S,i、Ｖ_D,i（ｉ≠ｍ）は全て非導通状態、Ｖ_S,m、Ｖ_D,mは導通状態となる。

そしてＶ_S、Ｖ_Dはゼロとする。この様にするとＴｒ_i,j（ｉ≠ｍ、１≦ｊ≦Ｎ）のソース・ドレイン領域は外部の回路と接続されていないので浮遊状態となり、Ｔｒ_m,j（１≦ｊ≦Ｎ）のソース・ドレイン領域は,外部の回路と接続されているのでその電位はすべてゼロとなる。

その結果、Ｔｒ_m,j（１≦ｊ≦Ｎ）チャネル領域の電位もゼロとなる。この状態で共通の基板は浮遊状態とし、Ｖ_G,nを、Ｔｒ_m,nの強誘電体ゲート絶縁膜４の分極が、ゲート電極５からチャネル領域３へと向かう向きに反転する様な電位に設定すると、Ｔｒ_m,nの強誘電体ゲート絶縁膜の分極の反転が起こり、Ｔｒ_m,nのしきい値電圧はＶ_TH,0からＶ_TH,1へと変化する。

ここでＶ_G,j（ｊ≠ｎ）はＶ_TH,0よりも高い電位に設定されているが、強誘電体ゲート絶縁膜４の分極の反転は起こらない電位としてあるので、Ｔｒ_i,j（１≦ｉ≦Ｍ、ｊ≠ｎ）のしきい値電圧は変化しない。そして上に記した様にＴｒ_i,n（ｉ≠ｍ）のソース・ドレイン領域は浮遊状態であり、基板もまた浮遊状態であるので、Ｔｒ_i,n（ｉ≠ｍ）のチャネル領域もまた浮遊状態となっている。それ故、Ｖ_G,nを変化させると、Ｔｒ_i,n（ｉ≠ｍ）のチャネル領域の電位は、強誘電体ゲート絶縁膜４を介したゲート電極５との容量結合に依り、Ｖ_G,nに追随する。その為にＴｒ_i,n（ｉ≠ｍ）の強誘電体ゲート絶縁膜４中の電場はあまり高い値にはならず、強誘電体ゲート絶縁膜４の分極の反転は起こらない。それ故、Ｔｒ_i,n（ｉ≠ｍ）のしきい値電圧は変化しない。

この様にして他のＴｒ_i,j（（ｉ、ｊ）≠（ｍ、ｎ））のしきい値電圧を変化させずにＴｒ_m,nのしきい値電圧のみを制御する事が可能である。上記の様にして書き込みが行われる。

次に情報の消去を説明する。共通の基板の電位はゼロとする。Ｖ_S,i、Ｖ_D,i（ｉ≠ｍ）はＶ_thよりも低い値（例えばゼロ）、Ｖ_S,m、Ｖ_D,mはＶ_thよりも高い値（例えばＶ_DD）とする。こうするとＴ_S,i、Ｔ_D,i（ｉ≠ｍ）は全て非導通状態、Ｖ_S,m、Ｖ_D,mは導通状態となる。また、Ｖ_S、Ｖ_Dはゼロとする。Ｖ_G,j（ｊ≠ｎ）はＶ_TH,0よりも高い電位とする。但し強誘電体ゲート絶縁膜４の分極の反転は起こらない電位とする。そしてＶ_G,nは十分に低い電位に設定する。具体的には後述する。

この様にするとＴ_S,m、Ｔ_D,mは導通状態であるので、そのソース・ドレイン及びチャネル領域の電位はＶ_S、Ｖ_Dに等しくゼロとなる。ここで、Ｔｒ_m,j（ｊ≠ｎ）はすべて導通状態となるので、それらのチャネル領域もソース・ドレイン領域も、そしてＴｒ_m,nのソース・ドレイン領域も電位はゼロとなる。

ここで、Ｖ_G,nには低い電位が印加されている為に、強誘電体ゲート絶縁膜を介したチャネル領域とゲート電極との間の容量結合に依り、Ｔｒ_m,nのチャネル領域の電位は低められる。Ｔｒ_m,nのソース・ドレイン領域もチャネル領域もｎ型であるので、Ｔｒ_m,nのソース・ドレイン領域の電位もまた低められる。それに伴って、Ｔｒ_m,j（ｊ≠ｎ）のチャネル領域及びソース・ドレイン領域の電位もまた低められるが、Ｔ_S,m、Ｔ_D,mのチャネル領域とソース・ドレイン領域との間のｐｎ接合が順方向バイアスされるとそれ以上は電位が下がらない。それ故、Ｔｒ_m,nのチャネル領域の電位はゼロを下回る事はない。

さらに、Ｖ_G,nを強誘電体ゲート絶縁膜４の分極が、チャネル領域３からゲート電極５へと向かう向きに反転する様な十分に低い電位に設定すると、Ｔｒ_m,nの強誘電体ゲート絶縁膜４の分極は、チャネル領域３からゲート電極５へと向かう向きに反転する。すなわちゼロが書き込まれる。

ここで、Ｔ_S,i、Ｔ_D,i（ｉ≠ｍ）は全て非導通状態であるので、Ｔｒ_i,j（ｉ≠ｍ、１≦ｊ≦Ｎ）のソース・ドレイン領域及びチャネル領域３は浮遊状態となる。それ故、Ｖ_G,nに低い電位が印加されると、強誘電体ゲート絶縁膜４を介したチャネル領域３とゲート電極５との間の容量結合に依り、Ｔｒ_i,n（ｉ≠ｍ）のチャネル領域の電位は低められ、強誘電体ゲート絶縁膜４中の電場はあまり強い値にはならず、強誘電体ゲート絶縁膜４の分極は変化しない。

また、Ｖ_G,j（ｊ≠ｎ）はＶ_TH,0よりも高い電位ではあるが、強誘電体ゲート絶縁膜４の分極の反転は起こらない電位としているので、Ｔｒ_i,j（１≦ｉ≦Ｍ、ｊ≠ｎ）の強誘電体ゲート絶縁膜の分極も変化しない。この様にして他のＴｒ_i,j（（ｉ，ｊ）≠（ｍ，ｎ））のしきい値電圧を変化させずにＴｒ_m,nのしきい値電圧のみを制御する事が可能である。この様にして消去が行われる。

なお、ここではＴｒ_m,nの記憶している情報のみを消去する方法を示したが、上と同様の方法でＶ_S,i、Ｖ_D,i（１≦ｉ≦Ｍ）を全てＶ_thよりも高い値（例えばＶ_DD）とすると、Ｔｒ_i,n（１≦ｉ≦Ｍ）の記憶している情報を全て一度に消去する事が可能になる。その為に操作が簡略になり、消去に要する時間が短縮されると言う利点がある。

一方、初めに説明した方法を用いて消去を行うと、特定の半導体素子の記憶している情報のみを選択的に消去する事が可能になると言う別の利点が得られる。この様にして書き込みと消去とが行われる。

次に読み出しの方法を説明する。Ｔｒ_m,nの情報の読み出しは次の様にして行う。共通の基板の電位はゼロとする。Ｖ_G,j（ｊ≠ｎ）はＶ_TH,0よりも高い電位とする。但し強誘電体ゲート絶縁膜４の分極の反転は起こらない電位とする。こうするとＴｒ_i,j（１≦ｉ≦Ｍ、ｊ≠ｎ）はすべて導通状態となる。Ｖ_Sは例えばゼロ、Ｖ_Dは例えばＶ_DDとする。Ｖ_S,i、Ｖ_D,i（ｉ≠ｍ）はＶ_thよりも低い値（例えばゼロ）、Ｖ_S,mとＶ_D,mとはＶ_thよりも高い値（例えばＶ_DD）とする。

上記のように設定するとＴ_S,i、Ｔ_D,i（ｉ≠ｍ）は全て非導通状態、Ｔ_S,m、Ｔ_D,mは導通状態となる。また、Ｔｒ_i,j（ｉ≠ｍ、１≦ｊ≦Ｎ）のソース・ドレイン領域は外部の回路と接続されていないので浮遊状態となる。Ｔｒ_m,j（１≦ｊ≦Ｎ）のソース・ドレイン領域は外部の回路と接続されているので、Ｔｒ_m,j（１≦ｊ＜ｎ）のソース・ドレイン領域及びＴｒ_m,nのソース・ドレイン領域の内で、図１０１の左にある方の電位はゼロ、Ｔｒ_m,j（ｎ＜ｊ≦Ｎ）のソース・ドレイン領域及びＴｒ_m,nのソース・ドレイン領域の内で、図１０１の右にある方の電位はＶDDとなる。

そしてＶ_G,nをＶ_TH,0とＶ_TH,1との間の値とすると、Ｔｒ_m,nのしきい値電圧に応じた電流がＶ_Dを印加した端子からＶ_Sを印加した端子へと流れるので、この電流値を検知する事で、Ｔｒ_m,nに記憶されている情報の読み出しが可能となる。なおこの操作に於いては電流が流れるか否かのみを検知すれば良いので、例えばセンスアンプ等で増幅した上で検知を行う事が可能となり、その様にすると読み誤りが防止されると言う利点がある。この様にしてＭ×Ｎビットの情報を記憶する事が可能となる。

本実施形態によれば、チャネル領域の電位に対するゲート電極の制御性の向上を図ることにより、短チャネル効果が抑制されていると共に、高い電流駆動力を有する記憶素子を用いて記憶装置を構成しているので、高性能な記憶装置を実現できる。

（第１３実施形態）
第１３実施形態は、第９の実施形態の半導体素子を格子点状に配列した記憶装置である。半導体素子配列の回路図と素子の表示は、図１０１，１０２と同じなので、同図を参照して説明する。

本実施形態の半導体素子も、Ｍ行Ｎ列に配置されており、合計でＭ×Ｎ個の半導体素子が含まれて居る。複数の半導体素子間の接続は、第１２実施形態と同じであるので、重複する説明は省略する。その動作を以下に説明する。

半導体素子はｎ型であるとして、ｍ行ｎ列にある半導体素子Ｔｒ_m,nへの情報の書き込みと消去、及びその読み出し方法を説明する。ｐ型の素子の場合も電圧の極性を逆にすれば全く同様である。ここでｍとｎとは、各々１≦ｍ≦Ｍ、１≦ｎ≦Ｎを満たす任意の行ないし列とする。

第９実施形態に記した様に、第９実施形態の半導体素子も、ゲート絶縁膜が強誘電体で形成されている為に、自発分極を持つ事ができる。分極の向きの定義、半導体素子のしきい値電圧の定義、情報の書き込み、消去の定義は、第１２実施形態に記したものと同じとする。

先ず、情報の書き込みは、第１２実施形態に記した半導体装置に於ける情報の書き込みと、同様の操作を行う事に依り行われる。

次に情報の消去を説明する。共通の基板の電位はゼロとする。Ｖ_S,i、Ｖ_D,i（１≦ｉ≦Ｍ）はＶ_thよりも低い値（例えばゼロ）とする。こうするとＴ_S,i、Ｔ_D,i（１≦ｉ≦Ｍ）は全て非導通状態となる。またＶ_S、Ｖ_Dは、例えばゼロとする。Ｖ_G,j（ｊ≠ｎ）は強誘電体ゲート絶縁膜の分極の反転は起こらない電位、例えばゼロとする。そしてＶ_G,nは十分に低い電位に設定する。具体的には後述する。

この様に設定すると、共通の基板の電位はゼロである為に、Ｔｒ_i,n（１≦ｉ≦Ｍ）の強誘電体ゲート絶縁膜４中には、基板１からゲート電極５へと向かう電場が生ずる。それ故、Ｖ_G,nを強誘電体ゲート絶縁膜４の分極が、チャネル領域３からゲート電極５へと向かう向きに反転する様な十分に低い電位に設定すると、強誘電体ゲート絶縁膜４の分極はチャネル領域３からゲート電極５へと向かう向きに反転する。すなわちゼロが書き込まれる。

ここでＶ_G,j（ｊ≠ｎ）は、強誘電体ゲート絶縁膜４の分極の反転は起こらない電位、例えばゼロとしているので、強誘電体ゲート絶縁膜４中の電場はあまり強い値にはならず、強誘電体ゲート絶縁膜４の分極は変化しない。

この様にして他のＴｒ_i,j（１≦ｉ≦Ｍ、ｊ≠ｎ）のしきい値電圧を変化させずに、Ｔｒ_i,n（１≦ｉ≦Ｍ）のしきい値電圧のみを制御する事が可能である。この様にして消去が行われる。

なお、ここではＴｒ_i,n（１≦ｉ≦Ｍ）の記憶している情報のみを消去する方法を示したが、Ｖ_G,j（１≦ｊ≦ｎ）は例えばゼロとし、共通である基板１に、強誘電体ゲート絶縁膜４の分極が反転する様な高い電位を印加すると、全てのＴｒ_i,j（１≦ｉ≦Ｍ、１≦ｊ≦Ｎ）の強誘電体ゲート絶縁膜４の分極は、チャネル領域３からゲート電極５へと向かう向きに反転する。すなわちゼロが書き込まれる。

この様にすると全てのＴｒ_i,j（１≦ｉ≦Ｍ、１≦ｊ≦Ｎ）の情報の消去が、一度の操作で行われる為に操作が簡略になり、消去に要する時間が短縮されると言う利点がある。一方、初めに説明した方法を用いて消去を行うと、特定の列に属する半導体素子の記憶している情報のみを選択的に消去する事が可能になると言う別の利点が得られる。この様にして書き込みと消去とが行われる。

次に読み出しは第１２実施形態に記した半導体装置に於ける情報の読み出しと同様の操作を行う事に依り行われる。この様にしてＭ×Ｎビットの情報を記憶する事が可能となる。

本実施形態においても、チャネル領域の電位に対するゲート電極の制御性の向上を図ることにより、短チャネル効果が抑制されていると共に、高い電流駆動力を有する記憶素子を用いて記憶装置を構成しているので、高性能な記憶装置を実現できる。

（第１４実施形態）
第１４実施形態に係る半導体装置の回路図を図１０３に示す。この半導体装置は第１０実施形態に示した半導体素子が格子点状に配列されている。それらの半導体素子はＭ行Ｎ列に配置されており、合計でＭ×Ｎ個の半導体素子が含まれて居る。なお、図１０３に於いては、第１０実施形態に示した本発明の半導体素子を図１０４に示す様に記してある。図１０４に於いて、ＳないしＤと記した端子は各々ソースないしドレインであり、Ｇと記した端子はゲート電極である。なお、基板の端子は省略してある為に示されていない。

第１０実施形態の半導体素子を、図１０３中のＴｒ_i,j（１≦ｉ≦Ｍ、１≦ｊ≦Ｎ）で示す。同一の行に含まれる半導体素子に於いては、隣り合う素子のソース・ドレイン領域が結合されており、同一の列に含まれる半導体素子は、ゲート電極が相互に結合されている。各行のソース・ドレイン領域は左右各々電界効果トランジスターＴ_S,i、Ｔ_D,i（１≦ｉ≦Ｍ）を介して共通の線に結合されており、それらの共通の線の電位は各々Ｖ_S、Ｖ_Dとなっている。そしてＴ_S,i、Ｔ_D,i（１≦ｉ≦Ｍ）のゲート電極の電位は各々Ｖ_S,i、Ｖ_D,i（１≦ｉ≦Ｍ）となっている。Ｔ_S,i、Ｔ_D,i（１≦ｉ≦Ｍ）のしきい値電圧は、すべて揃っている必要はないがほぼ等しいとして、その値をＶ_thとする。Ｖ_thはゼロと電源電圧Ｖ_DDとの間に設定しておく。

なお、第１０実施形態に示した半導体素子は、ソース・ドレイン領域もチャネル領域も何れもｎ型であるのに対し、Ｔ_S,i、Ｔ_D,i（１≦ｉ≦Ｍ）はソース・ドレイン領域はｎ型であるが、チャネル領域はｐ型であるとする。

また、ｊ列の相互に結合されているゲート電極の電位はＶ_G,j（１≦ｊ≦Ｎ）となっている。そして、全てのＴｒ_i,j （１≦ｉ≦Ｍ、１≦ｊ≦Ｎ）の基板電位は共通とする。なお、この図に於いては、ここに示す領域の外部の配線や外部の配線との接合領域等は省略してある。この半導体装置は、全体でＬ×Ｍ×Ｎビットの情報を記憶する事が可能である。ここで、Ｌは一つの半導体素子あたりの記憶可能な情報量を意味する。その動作を以下に説明する。

半導体素子はｎ型であるとして、ｍ行ｎ列にある半導体素子Ｔｒ_m,nへの情報の書き込みと消去及びその読み出し方法を説明する。p型の素子の場合も電圧の極性を逆にすれば全く同様である。ここでｍとｎとは各々１≦ｍ≦Ｍ、１≦ｎ≦Ｎを満たす任意の行ないし列とする。

第１０実施形態に記した様に、第１０実施形態の半導体素子はチャネル領域３上にトンネルゲート絶縁膜２４、電荷蓄積層２５、電極間絶縁膜２６、ゲート電極５が順次形成されている。

上記の構成をとることにより、トンネルゲート絶縁膜２４を貫く電流に依り、電荷蓄積層２５に蓄えられている電荷を変化させる事が可能であり、電荷蓄積層２５に蓄えられている電荷量に応じて、しきい値電圧を変化させる事が可能である。各半導体素子のしきい値電圧は、Ｋ通りの値を取る事が可能であるとする。上に記したＬとは、Ｋ＝２^Lの関係がある。各半導体素子のしきい値電圧を、低い方から順にＶ_TH,1＜…＜Ｖ_TH,Kとする。電荷蓄積層２５に蓄えられている電荷は負であり、しきい値電圧が高い値である状態ほど、蓄えられている電荷の絶対値は大きい。

先ず、情報の書き込みを説明する。共通の基板１の電位はゼロと設定する。Ｖ_G,j（１≦ｊ≦Ｎ）はＶ_TH,Kよりも高い電位とする。但しトンネルゲート絶縁膜を貫く電流は流れない電位とする。こうするとＴｒ_i,j（１≦ｉ≦Ｍ、１≦ｊ≦Ｎ）はすべて導通状態となる。Ｖ_S,i、Ｖ_D,i（ｉ≠ｍ）はＶ_thよりも低い値（例えばゼロ）、Ｖ_S,m、Ｖ_D,mはＶ_thよりも高い値（例えばＶ_DD）とする。こうするとＴ_S,i、Ｔ_D,i（ｉ≠ｍ）は全て非導通状態、Ｔ_S,m、Ｔ_D,mは導通状態となる。そしてＶ_S、Ｖ_Dはゼロとする。

上記の様に設定すると、Ｔｒ_i,j（ｉ≠ｍ、１≦ｊ≦Ｎ）のソース・ドレイン領域は外部の回路と接続されていないので浮遊状態となり、Ｔｒ_m,j（１≦ｊ≦Ｎ）のソース・ドレイン領域は外部の回路と接続されているのでその電位はすべてゼロとなる。

その結果、Ｔｒ_m,j（１≦ｊ≦Ｎ）のチャネル領域３の電位もゼロとなる。この状態で共通の基板１は浮遊状態とし、Ｖ_G,nを、Ｔｒ_m,nのトンネルゲート絶縁膜２４を貫く電流が流れて、電荷蓄積層２５に所望の電荷が蓄えられる様な電位に設定すると、Ｔｒ_m,nの電荷蓄積層２５に蓄えられる電荷量が変化し、Ｔｒ_m,nのしきい値電圧を所望の値へと変化させる事が可能となる。

ここで、Ｖ_G,j（ｊ≠ｎ）はＶ_TH,Kよりも高い電位に設定されているが、トンネルゲート絶縁膜２４を貫く電流は流れない電位としてあるので、Ｔｒ_i,j（１≦ｉ≦Ｍ、ｊ≠ｎ）のしきい値電圧は変化しない。そして上に記した様にＴｒ_i,n（ｉ≠ｍ）のソース・ドレイン領域６は浮遊状態であり、基板１もまた浮遊状態であるので、Ｔｒ_i,n（ｉ≠ｍ）のチャネル領域３もまた浮遊状態となっている。

それ故、Ｖ_G,nを変化させるとＴｒ_i,n（ｉ≠ｍ）のチャネル領域３の電位は、トンネルゲート絶縁膜２４、電荷蓄積層２５、電極間絶縁膜２６を介したゲート電極５との容量結合に依りＶ_G,nに追随する。その為にＴｒ_i,n（ｉ≠ｍ）のトンネルゲート絶縁膜２４中の電場はあまり高い値にはならず、トンネルゲート絶縁膜２４を貫く電流は流れない。それ故、Ｔｒ_i,n（ｉ≠ｍ）のしきい値電圧は変化しない。

この様にして、他のＴｒ_i,j（（ｉ，ｊ）≠（ｍ，ｎ））のしきい値電圧を変化させずに、Ｔｒ_m,nのしきい値電圧のみを制御する事が可能である。この様にして書き込みが行われる。

次に情報の消去を説明する。共通の基板１の電位はゼロとする。Ｖ_S,i、Ｖ_D,i（ｉ≠ｍ）はＶ_thよりも低い値（例えばゼロ）、Ｖ_S,m、Ｖ_D,mはＶ_thよりも高い値（例えばＶ_DD）とする。こうするとＴ_S,i、Ｔ_D,i（ｉ≠ｍ）は全て非導通状態、ＴS,m、ＴD,mは導通状態となる。また、Ｖ_S、Ｖ_Dはゼロとする。Ｖ_G,j（ｊ≠ｎ）はＶ_TH,Kよりも高い電位とする。但しトンネルゲート絶縁膜２４を貫く電流は流れない電位とする。そしてＶ_G,nは十分に低い電位に設定する。具体的には後述する。

上記の様に設定すると、Ｔ_S,m、Ｔ_D,mは導通状態であるので、そのソース・ドレイン及びチャネル領域の電位はＶ_S、Ｖ_Dに等しくゼロとなる。ここで、Ｔｒ_m,j（ｊ≠ｎ）はすべて導通状態となるので、それらのチャネル領域もソース・ドレイン領域も電位はゼロとなる。

ここで、Ｖ_G,nには低い電位が印加されている為に、トンネルゲート絶縁膜２４、電荷蓄積層２５、電極間絶縁膜２６を介したチャネル領域３とゲート電極５との間の容量結合に依り、Ｔｒ_m,nのチャネル領域の電位は低められる。Ｔｒ_m,nのソース・ドレイン領域もチャネル領域もｎ型であるので、Ｔｒ_m,nのソース・ドレイン領域６の電位もまた低められる。それに伴って、Ｔｒ_m,j（ｊ≠ｎ）のチャネル領域３及びソース・ドレイン領域６の電位もまた低められるが、Ｔ_S,m、Ｔ_D,mのチャネル領域とソース・ドレイン領域との間のｐｎ接合が、順方向バイアスされると、それ以上は電位が下がらず、Ｔｒ_m,nのチャネル領域３の電位はゼロを下回る事はない。

それ故、Ｖ_G,nを、電荷蓄積層２５中に蓄えられている電荷が、トンネルゲート絶縁膜２４を貫いてチャネル領域３へと放電される様な、十分に低い電位に設定すると、電荷蓄積層２５に蓄えられていた電荷は、チャネル領域へと放電される。すなわちゼロが書き込まれる。

ここで、Ｔ_S,i、Ｔ_D,i（ｉ≠ｍ）は全て非導通状態であるので、Ｔｒ_i,j（ｉ≠ｍ、１≦ｊ≦Ｎ）のソース・ドレイン領域６及びチャネル領域３は浮遊状態となる。それ故、Ｖ_G,nに低い電位が印加されると、トンネルゲート絶縁膜２４、電荷蓄積層２５、電極間絶縁膜２６を介したチャネル領域３とゲート電極５との間の容量結合に依り、Ｔｒ_i,n（ｉ≠ｍ）のチャネル領域３の電位は低められ、トンネルゲート絶縁膜２４中の電場はあまり強い値にはならず、トンネルゲート絶縁膜２４を貫く電流は流れない。すなわち電荷蓄積層２５中の電荷は変化しない。

また、Ｖ_G,j（ｊ≠ｎ）はＶ_TH,Kよりも高い電位ではあるが、トンネルゲート絶縁膜２４を貫く電流は流れない電位としているので、Ｔｒ_i,j（１≦ｉ≦Ｍ、ｊ≠ｎ）の電荷蓄積層２５中の電荷も変化しない。この様にして他のＴｒ_i,j（（ｉ，ｊ）≠（ｍ，ｎ））のしきい値電圧を変化させずに、Ｔｒ_m,nのしきい値電圧のみを制御する事が可能である。この様にして消去が行われる。

なお、ここではＴｒ_m,nの記憶している情報のみを消去する方法を示したが、上と同様の方法でＶ_S,i、Ｖ_D,i（１≦ｉ≦Ｍ）を全てＶ_thよりも高い値（例えばＶ_DD）とすると、Ｔｒ_i,n（１≦ｉ≦Ｍ）の記憶している情報を、全て一度に消去する事が可能になる。その為に操作が簡略になり、消去に要する時間が短縮されると言う利点がある。一方、初めに説明した方法を用いて消去を行うと、特定の半導体素子の記憶している情報のみを選択的に消去する事が可能になると言う別の利点が得られる。この様にして書き込みと消去とが行われる。

次に読み出しの方法を説明する。Ｔｒ_m,nの情報の読み出しは次の様にして行う。共通の基板1の電位はゼロとする。Ｖ_G,j（ｊ≠ｎ）はＶ_TH,Kよりも高い電位とする。但しトンネルゲート絶縁膜を貫く電流は流れない電位とする。こうするとＴｒ_i,j（１≦ｉ≦Ｍ、ｊ≠ｎ）はすべて導通状態となる。Ｖ_Sは例えばゼロ、Ｖ_Dは例えばＶ_DDとする。Ｖ_S,i、Ｖ_Ｄ，ｉ（ｉ≠ｍ）はＶ_thよりも低い値（例えばゼロ）、Ｖ_S,mとＶ_D,mとはＶ_thよりも高い値（例えばＶ_ＤＤ）とする。

このように設定すると、Ｔ_S,i、Ｔ_D,i（ｉ≠ｍ）は全て非導通状態、Ｔ_S,m、Ｔ_D,mは導通状態となる。この様にすると、Ｔｒ_i,j（ｉ≠ｍ、１≦ｊ≦Ｎ）のソース・ドレイン領域６は、外部の回路と接続されていないので浮遊状態となる。Ｔｒ_m,j（１≦ｊ≦Ｎ）のソース・ドレイン領域６は外部の回路と接続されているので、Ｔｒ_m,j（１≦ｊ＜ｎ）のソース・ドレイン領域6及びＴｒ_m,nのソース・ドレイン領域６の内で、図１０３の左にある方の電位はゼロ、Ｔｒ_m,j（ｎ＜ｊ≦Ｎ）のソース・ドレイン領域６及びＴｒ_m,nのソース・ドレイン領域６の内で、図１０３の右にある方の電位はＶ_DDとなる。

そしてＶ_G,nをＶ_TH,K/2とＶ_TH,K/2+1との間の値とすると、Ｔｒ_m,nのしきい値電圧に応じた電流がＶ_Dを印加した端子からＶ_Sを印加した端子へと流れるので、この電流値を検知する事で、Ｔｒ_m,nのしきい値電圧がＶ_TH,K/2以下の値であるのかＶ_TH,K/2+1以上の値であるのかが判る。なお、この操作に於いては電流が流れるか否かのみを検知すれば良いので、例えばセンスアンプ等で増幅した上で検知を行う事が可能となり、その様にすると読み誤りが防止されると言う利点がある。

仮にしきい値電圧がＶ_TH,K/2以下の値であれば、Ｖ_G,nをＶ_TH,K/4とＶ_TH,K/4+1との間の値として、Ｖ_Dを印加した端子からＶ_Sを印加した端子へと電流が流れるか否かを検知する。

仮にしきい値電圧がＶ_TH,K/2+1以上の値であれば、Ｖ_G,nをＶ_TH,3×K/4とＶ_TH,3×K/4+1との間の値として、Ｖ_Dを印加した端子からＶ_Ｓを印加した端子へと電流が流れるか否かを検知する事により、各々しきい値電圧が、ＶTH,K/4以下の値であるかＶTH,K/4+1以上の値であるか、ないしＶTH,3_×K/4以下の値であるかＶ_TH,3×K/4+1以上の値であるかが判る。

この操作を繰り返す事に依り、Ｔｒ_m,nのしきい値電圧が検知され、その結果としてＴｒ_m,nの記憶している情報を読み出す事が可能となる。この様にしてＬ×Ｍ×Ｎビットの情報を記憶する事が可能となる。

本実施形態に於いては、ベリファイ操作には言及していないが、情報の書き込み時にベリファイ操作を行えば、しきい値電圧のバラツキを抑制し、その結果として低電源電圧動作が可能になると言う利点が得られる。

本実施形態においても、チャネル領域の電位に対するゲート電極の制御性の向上を図ることにより、短チャネル効果が抑制されていると共に、高い電流駆動力を有する記憶素子を用いて記憶装置を構成しているので、高性能な記憶装置を実現できる。

（第１５実施形態）
第１５実施形態は、第１１の実施形態の半導体素子を格子点状に配列した記憶装置である。半導体素子配列の回路図と素子の表示は、図１０３，１０４と同じなので、同図を参照して説明する。

本実施形態の半導体装置には、第１１の実施形態の半導体素子がＭ行Ｎ列に配置されており、合計でＭ×Ｎ個の半導体素子が含まれて居る。複数の半導体素子間の接続は、第１４実施形態と同じであるので、重複する説明は省略する。その動作を以下に説明する。

半導体素子はｎ型であるとして、ｍ行ｎ列にある半導体素子Ｔｒ_m,nへの情報の書き込みと消去、及びその読み出し方法を説明する。ｐ型の素子の場合も電圧の極性を逆にすれば全く同様である。ここでｍとｎとは各々１≦ｍ≦Ｍ、１≦ｎ≦Ｎを満たす任意の行ないし列とする。第１１実施形態に記した様に、第１１実施形態の半導体素子はチャネル領域３上にトンネルゲート絶縁膜２４、電荷蓄積層２５、電極間絶縁膜２６、ゲート電極が順次形成されている。その為にトンネルゲート絶縁膜２４を貫く電流に依り、電荷蓄積層２５に蓄えられている電荷を変化させる事が可能であり、その電荷量に応じて、しきい値電圧を変化させる事が可能である。

各半導体素子のしきい値電圧は、Ｋ通りの値を取る事が可能であるとする。上に記したＬとはＫ＝２^Lの関係がある。各半導体素子のしきい値電圧を低い方から順にＶ_TH,1＜…＜Ｖ_TH,Kとする。電荷蓄積層２５に蓄えられている電荷は負であり、しきい値電圧が高い値である状態ほど、蓄えられている電荷の絶対値は大きい。

先ず、情報の書き込みは第１４実施形態に記した半導体装置に於ける情報の書き込みと同様の操作を行う事に依り行われる。

次に情報の消去を説明する。共通の基板１の電位はゼロとする。Ｖ_S,i、Ｖ_D,i（１≦ｉ≦Ｍ）はＶ_Thよりも低い値（例えばゼロ）とする。こうするとＴ_S,i、Ｔ_D,i（１≦ｉ≦Ｍ）は全て非導通状態となる。また、Ｖ_S、Ｖ_Dは例えばゼロとする。Ｖ_G,j（ｊ≠ｎ）はトンネルゲート絶縁膜２４を貫く電流は流れない電位、例えばゼロとする。そしてＶ_G,nは十分に低い電位に設定する。具体的には後述する。

この様に設定すると、共通の基板１の電位はゼロである為に、Ｔｒ_i,n（１≦ｉ≦Ｍ）のトンネルゲート絶縁膜２４中には、基板１からゲート電極５へと向かう電場が生ずる。それ故、Ｖ_G,nを、電荷蓄積層２５中に蓄えられている電荷が、トンネルゲート絶縁膜２４を貫いてチャネル領域３へと放電される様な十分に低い電位に設定すると、電荷蓄積層２５に蓄えられていた電荷はチャネル領域３へと放電される。すなわち、ゼロが書き込まれる。

ここで、Ｖ_G,j（ｊ≠ｎ）は、トンネルゲート絶縁膜２４を貫く電流の流れない電位、例えばゼロとしているので、トンネルゲート絶縁膜２４中の電場はあまり強い値にはならず、トンネルゲート絶縁膜２４を貫く電流は流れない。すなわち電荷蓄積層２５中の電荷は変化しない。この様にして他のＴｒ_i,j（１≦ｉ≦Ｍ、ｊ≠ｎ）のしきい値電圧を変化させずにＴｒ_i,n（１≦ｉ≦Ｍ）のしきい値電圧のみを制御する事が可能である。この様にして情報の消去が行われる。

なお、ここではＴｒi,n（１≦ｉ≦Ｍ）の記憶している情報のみを消去する方法を示したが、Ｖ_G,j（１≦ｊ≦ｎ）は例えばゼロとし、共通であるところの基板１に、トンネルゲート絶縁膜２４を貫いて電荷蓄積層２５中の電荷が放電する様な高い電位を印加すると、全てのＴｒ_i,j（１≦ｉ≦Ｍ、１≦ｊ≦Ｎ）の電荷蓄積層２５に蓄えられていた電荷は放電される。すなわちゼロが書き込まれる。

この様にすると全てのＴｒ_i,j（１≦ｉ≦Ｍ、１≦ｊ≦Ｎ）の情報の消去が一度の操作で行われる為に操作が簡略になり、消去に要する時間が短縮されると言う利点がある。一方、初めに説明した方法を用いて消去を行うと、特定の列に属する半導体素子の記憶している情報のみを選択的に消去する事が可能になると言う別の利点が得られる。この様にして書き込みと消去とが行われる。

次に、読み出しは、第１４実施形態に記した半導体装置に於ける情報の読み出しと同様の操作を行う事に依り行われる。この様にしてＬ×Ｍ×Ｎビットの情報を記憶する事が可能となる。

本実施形態においても、チャネル領域の電位に対するゲート電極の制御性の向上を図ることにより、短チャネル効果が抑制されていると共に、高い電流駆動力を有する記憶素子を用いて記憶装置を構成しているので、高性能な記憶装置を実現できる。

以上、本発明を実施形態を通じて説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。

従来の半導体素子の問題点を説明する為の断面図 本発明の第１及び第８実施形態の半導体素子の構造を説明する為の斜視図 第１及び第８実施形態の半導体素子の、図２のＡ−Ａ´線に沿った断面図 第１及び第８実施形態の半導体素子の、図２のＢ−Ｂ´線に沿った断面図 誘電率の不連続面に於ける電気力線の屈折を説明する為の模式図 第１実施形態の半導体素子に於いてチャネル領域の側面とゲート電極との間の容量結合が増大する事を説明する為の断面図 第１実施形態の半導体素子のチャネル長としきい値電圧との関係を説明する為の特性図 第１実施形態の半導体素子のチャネル長とＳファクタとの関係を説明する為の特性図 第１実施形態の半導体素子のチャネル長としきい値電圧改善との関係を説明する為の特性図 第１実施形態の半導体素子のチャネル領域の間隔としきい値電圧改善との関係を説明する為の特性図 第１実施形態の半導体素子のチャネル領域の幅としきい値電圧改善との関係を説明する為の特性図 第１実施形態の半導体素子のチャネル領域の高さを変化させた場合の、チャネル長としきい値電圧との関係を説明する為の特性図 第１及び第８実施形態の半導体素子の製造工程を説明する為の断面図 図１３に続く工程における半導体素子の断面図 図１４に続く工程における半導体素子の断面図 図１５に続く工程における半導体素子の断面図 図１６に続く工程における半導体素子の断面図 図１７に続く工程における半導体素子の断面図 図１８に続く工程における半導体素子の断面図 図１９に続く工程における半導体素子の断面図 第２実施形態の半導体素子の構造を説明する為の斜視図 図２１のＣ−Ｃ´線に沿った半導体素子の断面図 図２１のＤ−Ｄ´線に沿った半導体素子の断面図 第２実施形態の半導体素子の製造工程を説明する為の断面図 図２４に続く工程における半導体素子の断面図 第３実施形態の半導体素子の構造を説明する為の斜視図 図２６のＥ−Ｅ´線に沿った断面図 第３実施形態の半導体素子の製造工程を説明する為の断面図 図２８に続く工程における半導体素子の断面図 図２９に続く工程における半導体素子の断面図 図３０に続く工程における半導体素子の断面図 図３１に続く工程における半導体素子の断面図 図３２に続く工程における半導体素子の断面図 第４実施形態の半導体素子の構造を説明する為の斜視図 図３４のＧ−Ｇ´線に沿った断面図 図３４のＨ−Ｈ´線に沿った断面図 図３４のＩ−Ｉ´線に沿った断面図 第４実施形態の半導体素子の製造工程を説明する為の断面図 図３８に続く工程における半導体素子の断面図 図３９に続く工程における半導体素子の断面図 図４０に続く工程における半導体素子の断面図 図４１に続く工程における半導体素子の断面図 図４２に続く工程における半導体素子の断面図 図４３に続く工程における半導体素子の断面図 図４４に続く工程における半導体素子の断面図 図４５に続く工程における半導体素子の断面図 図４６に続く工程における半導体素子の断面図 図４７に続く工程における半導体素子の断面図 図４８に続く工程における半導体素子の断面図 第５及び第９実施形態の半導体素子の構造を説明する為の斜視図 図５０のＪ−Ｊ´線に沿った断面図 図５０のＫ−Ｋ´線に沿った断面図 第５及び第９実施形態の半導体素子の製造工程を説明する為の断面図 図５３に続く工程における半導体素子の断面図 図５４に続く工程における半導体素子の断面図 図５５に続く工程における半導体素子の断面図 図５６に続く工程における半導体素子の断面図 図５７に続く工程における半導体素子の断面図 図５８に続く工程における半導体素子の断面図 第６実施形態の半導体素子の構造を説明する為の斜視図 図６０のＬ−Ｌ´線に沿った断面図 第６実施形態の半導体素子の製造工程を説明する為の断面図 図６２に続く工程における半導体素子の断面図 図６３に続く工程における半導体素子の断面図 図６４に続く工程における半導体素子の断面図 第７実施形態の半導体素子の構造を説明する為の斜視図 図６６のＮ−Ｎ´線に沿った断面図 図６６のＯ−Ｏ´線に沿った断面図 図６６のＰ−Ｐ´線に沿った断面図 第７実施形態の半導体素子の製造工程を説明する為の断面図 図７０に続く工程における半導体素子の断面図 図７１に続く工程における半導体素子の断面図 図７２に続く工程における半導体素子の断面図 図７３に続く工程における半導体素子の断面図 図７４に続く工程における半導体素子の断面図 図７５に続く工程における半導体素子の断面図 図７６に続く工程における半導体素子の断面図 図７７に続く工程における半導体素子の断面図 図７８に続く工程における半導体素子の断面図 第１０実施形態の半導体素子の構造を説明する為の斜視図 図８０のＵ−Ｕ´線に沿った断面図 図８０のＶ−Ｖ´線に沿った断面図 本発明の第１０実施形態の半導体素子の製造工程を説明する為の断面図 図８３に続く工程における半導体素子の断面図 図８４に続く工程における半導体素子の断面図 図８５に続く工程における半導体素子の断面図 図８６に続く工程における半導体素子の断面図 図８７に続く工程における半導体素子の断面図 図８８に続く工程における半導体素子の断面図 第１１実施形態の半導体素子の構造を説明する為の斜視図 図９０のＷ−Ｗ´線に沿った断面図 図９０のＸ−Ｘ´線に沿った断面図 第１１実施形態の半導体素子の製造工程を説明する為の断面図 図９３に続く工程における半導体素子の断面図 図９４に続く工程における半導体素子の断面図 図９５に続く工程における半導体素子の断面図 図９６に続く工程における半導体素子の断面図 図９７に続く工程における半導体素子の断面図 図９８に続く工程における半導体素子の断面図 図９９に続く工程における半導体素子の断面図 第１２及び１３実施形態に示す半導体装置を説明する為の回路図 図１０１の回路図に於ける記号を説明する為の図 本発明の第１４及び１５実施形態に示す半導体装置を説明する為の回路図 図１０３の回路図に於ける記号を説明する為の図

符号の説明

１…支持半導体基板
２…絶縁領域
３…チャネル領域
４…ゲート絶縁膜、強誘電体ゲート絶縁膜
５…ゲート電極
６…ソース・ドレイン領域
７…第一のシリコン基板
８…フッ素を含む酸化シリコン膜
９…水素
１０…第二のシリコン基板
１１…半導体層
１２…酸化ハフニウム膜、ＰＺＴ膜
１３…タングステン膜、Ｐｔ膜
１４…酸化シリコン膜
１５…第一の窒化シリコン膜
１６…空隙
１７…シリコン基板
１９…第二の窒化シリコン膜
２０…側壁絶縁膜
２４…トンネルゲート絶縁膜
２５…電荷蓄積層
２６…電極間絶縁膜
２７…窒化酸化シリコン膜
２８…多結晶シリコン膜

Claims (18)

1. 半導体基板と、
   前記半導体基板上に設けられた絶縁領域と、
   前記絶縁領域上に略平行に整列して設けられ、上面と側面を有する第一導電型の複数の線状半導体層と、
   前記複数の線状半導体層の各々に、離間して設けられた第二導電型のソース・ドレイン領域と、
   前記複数の線状半導体層の各々の、前記ソース・ドレイン領域の間に設けられたチャネル領域と、
   前記複数の線状半導体層の各々の、前記チャネル領域の前記上面と側面との上に設けられた第一の絶縁膜と、
   前記第一の絶縁膜上に設けられ、前記複数の線状半導体層と交差するように連続的に設けられたゲート電極と、
   を有し、前記線状半導体層を線方向に流れる電流に垂直、且つ前記半導体基板表面に平行に測った前記チャネル領域の長さが、前記チャネル領域中の不純物濃度で決まる最大空乏層幅の二倍以下であり、
   前記複数の線状半導体層の間隔が、前記線状半導体層の上面と前記ゲート電極との間隔の二倍以下であり、
   前記絶縁領域の表面の少なくとも一部に於ける比誘電率が、３．９よりも低いことを特徴とする半導体素子。
2. 半導体基板と、
   前記半導体基板上に略平行に整列して設けられ、上面と側面を有する第一導電型の複数の線状半導体層と、
   前記複数の線状半導体層を避ける様に、前記半導体基板上に形成された絶縁領域と、
   前記複数の線状半導体層の各々に、離間して設けられた第二導電型のソース・ドレイン領域と、
   前記複数の線状半導体層の各々の、前記ソース・ドレイン領域の間に設けられたチャネル領域と、
   前記複数の線状半導体層の各々の、前記チャネル領域の前記上面と側面との上に設けられた第一の絶縁膜と、
   前記第一の絶縁膜上に設けられ、前記複数の線状半導体層と交差するように連続的に設けられたゲート電極と、
   を有し、前記線状半導体層を線方向に流れる電流に垂直、且つ前記半導体基板表面に平行に測った前記チャネル領域の長さが、前記チャネル領域中の不純物濃度で決まる最大空乏層幅の二倍以下であり、
   前記複数の線状半導体層の間隔が、前記線状半導体層の上面と前記ゲート電極との間隔の二倍以下であり、
   前記絶縁領域の表面の少なくとも一部に於ける比誘電率が、３．９よりも低いことを特徴とする半導体素子。
3. 半導体基板と、
   前記半導体基板上に設けられた絶縁領域と、
   前記絶縁領域上に略平行に整列して設けられ、上面と側面を有する第一導電型の複数の線状半導体層と、
   前記複数の線状半導体層の各々に、離間して設けられた第二導電型のソース・ドレイン領域と、
   前記複数の線状半導体層の各々の、前記ソース・ドレイン領域の間に設けられたチャネル領域と、
   前記複数の線状半導体層の各々の、前記チャネル領域の前記上面と側面との上に設けられた第一の絶縁膜と、
   前記第一の絶縁膜上に設けられた電荷蓄積層と、
   前記電荷蓄積層上に設けられた第二の絶縁膜と、
   前記第二の絶縁膜上に設けられ、前記複数の線状半導体層と交差するように連続的に設けられたゲート電極と、
   を有し、前記線状半導体層を線方向に流れる電流に垂直、且つ前記半導体基板表面に平行に測った前記チャネル領域の長さが、前記チャネル領域中の不純物濃度で決まる最大空乏層幅の二倍以下であり、
   前記複数の線状半導体層の間隔が、前記線状半導体層の上面と前記ゲート電極との間隔の二倍以下であり、
   前記絶縁領域の表面の少なくとも一部に於ける比誘電率が、３．９よりも低いことを特徴とする半導体素子。
4. 半導体基板と、
   前記半導体基板上に略平行に整列して設けられ、上面と側面を有する第一導電型の複数の線状半導体層と、
   前記複数の線状半導体層を避ける様に、前記半導体基板上に形成された絶縁領域と、
   前記複数の線状半導体層の各々に、離間して設けられた第二導電型のソース・ドレイン領域と、
   前記複数の線状半導体層の各々の、前記ソース・ドレイン領域の間に設けられたチャネル領域と、
   前記複数の線状半導体層の各々の、前記チャネル領域の前記上面と側面との上に設けられた第一の絶縁膜と、
   前記第一の絶縁膜上に設けられた電荷蓄積層と、
   前記電荷蓄積層上に設けられた第二の絶縁膜と、
   前記第二の絶縁膜上に設けられ、前記複数の線状半導体層と交差するように連続的に設けられたゲート電極と、
   を有し、前記線状半導体層を線方向に流れる電流に垂直、且つ前記半導体基板表面に平行に測った前記チャネル領域の長さが、前記チャネル領域中の不純物濃度で決まる最大空乏層幅の二倍以下であり、
   前記複数の線状半導体層の間隔が、前記線状半導体層の上面と前記ゲート電極との間隔の二倍以下であり、
   前記絶縁領域の表面の少なくとも一部に於ける比誘電率が、３．９よりも低いことを特徴とする半導体素子。
5. 前記複数の線状半導体層を線方向に流れる電流に垂直、且つ前記半導体基板表面に平行に測った前記チャネル領域の長さを、前記複数の線状半導体層の間隔で割った値が０．５以上３以下である事を特徴とする請求項１乃至４の何れかに記載の半導体素子。
6. 前記半導体基板の表面に垂直な方向に測った前記チャネル領域の高さを、前記複数の線状半導体層を線方向に流れる電流に垂直、且つ前記半導体基板表面に平行に測った前記チャネル領域の長さで割った値が、１．５以下である事を特徴とする請求項１乃至５の何れかに記載の半導体素子。
7. 前記絶縁領域が、フッ素添加酸化シリコンを含む事を特徴とする請求項１乃至６の何れかに記載の半導体素子。
8. 前記絶縁領域が、スピンオングラスを含む事を特徴とする請求項１乃至６の何れかに記載の半導体素子。
9. 前記絶縁領域が、フッ素添加非晶質炭素を含む事を特徴とする請求項１乃至６の何れかに記載の半導体素子。
10. 前記絶縁領域が、フッ素添加ポリイミドを含む事を特徴とする請求項１乃至６の何れかに記載の半導体素子。
11. 前記絶縁領域が、ゲート電極の下方に形成された空隙を含む事を特徴とする請求項１乃至６の何れかに記載の半導体素子。
12. 前記第一の絶縁膜が３．９よりも高い比誘電率を持つ事を特徴とする請求項１乃至１１の何れかに記載の半導体素子。
13. 前記第一の絶縁膜が強誘電体膜である事を特徴とする請求項１または２に記載の半導体素子。
14. 前記ゲート電極がＡｕ、Ｐｔ、Ｉｒ、Ｒｕの何れかを含む事を特徴とする請求項１３に記載の半導体素子。
15. 前記複数の線状半導体層の各々に対応して配分された、前記ゲート電極下部の部分の面積が、前記電荷蓄積層の上部の面積より大きいことを特徴とする請求項３または４に記載の半導体素子。
16. 前記第二の絶縁膜の誘電率が、前記第一の絶縁膜の誘電率よりも高いことを特徴とする請求項３、４及び１５の何れかに記載の半導体素子。
17. 前記第二の絶縁膜が、金属を含むことを特徴とする請求項１６に記載の半導体素子。
18. 請求項３、４、１３乃至１７の何れかに記載の半導体素子が格子点状に配置され、且つ同一の行に属し且つ隣り合う半導体素子の前記ソース・ドレイン領域は相互に結合され、且つ同一の列に属する半導体素子の前記ゲート電極は相互に結合されていること特徴とする半導体装置。

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