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TWI744941B - 靜電放電電路 - Google Patents

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TWI744941B
TWI744941B TW109119406A TW109119406A TWI744941B TW I744941 B TWI744941 B TW I744941B TW 109119406 A TW109119406 A TW 109119406A TW 109119406 A TW109119406 A TW 109119406A TW I744941 B TWI744941 B TW I744941B
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賴致瑋
丁韻仁
吳易翰
林坤信
許信坤
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力旺電子股份有限公司
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Abstract

一種靜電放電電路包括一分壓電路、一RC控制電路、電壓選擇電路。分壓電路連接於一第一電源墊與一第一節點之間用以輸出一第一電壓。RC控制電路連接於該第一電源墊與一第二電源墊之間，用以輸出一第二電壓與一第三電壓。電壓選擇電路接收該第一電壓與該第二電壓，並輸出一第四電壓。一第一電晶體與第二電晶體串接於第一電源墊與第二電源墊之間。第一電晶體的一閘極端接收該第一電壓。第二電晶體的一閘極端接收該第三電壓。第三電晶體的一閘極端接收該第四電壓。

Description

靜電放電電路
本發明是有關於一種電路，且特別是有關於一種靜電放電(electro static discharge，簡稱ESD)電路。
眾所周知，在互補式金屬氧化物半導體的積體電路(CMOS IC)製程中，為增加其速度與整合度，半導體元件尺寸會越做越小、閘極氧化層(Gate oxide layer)會越來越薄。因此，閘極氧化層的崩潰電壓(breakdown voltage)降低，且半導體元件的PN接面(PN junction)的崩潰電壓也降低。舉例來說，利用低壓元件(low voltage device)製程所製造的MOS電晶體，其操作電壓為1.8V，且MOS電晶體可以承受4.5V的電壓應力(voltage stress)。
眾所周知，為了避免積體電路(IC)在生產過程中被靜電放電衝擊(ESD zapping)所損傷，在積體電路(IC)內皆會製作靜電放電電路。靜電放電電路提供了靜電放電電流路徑(ESD current path)，以免靜電放電流(ESD current)流入IC內部電路而造成損傷。
請參照第1A圖，其所繪示為習知在高電壓運作的環境(High voltage operation environment)下利用低壓元件所組成之靜電放電電路。靜電放電電路100連接至高電壓電源墊(high voltage pad)110、中電壓電源墊(medium voltage pad)120與低電壓電源墊(low voltage pad)130。內部電路140連接至高電壓電源墊110與低電壓電源墊130。再者，高電壓電源墊110接收第一供應電壓VPP、中電壓電源墊120接收第二供應電壓VL、低電壓電源墊130接收第三供應電壓VG。舉例來說，第一供應電壓VPP為6V、第二供應電壓VL為1.8V、第三供應電壓VG為0V。
靜電放電電路100包括電晶體Mn1與Mn2。電晶體Mn1的汲極端連接至高電壓電源墊110，電晶體Mn1的閘極端連接至中電壓電源墊120。電晶體Mn1的源極端連接至電晶體Mn2的汲極端，電晶體Mn2的閘極端與源極端連接至低電壓電源墊130。再者，電晶體Mn1與Mn2的體極端(body terminal)連接至低電壓電源墊130。另外，靜電放電電路100包括一寄生雙載子電晶體(parasitic BJT)Bp。雙載子電晶體Bp的集極端(collector)連接至高電壓電源墊110，雙載子電晶體Bp的射極端(emitter)連接至低電壓電源墊130，雙載子電晶體Bp的基極端(base)連接至電晶體Mn1與Mn2的體極端。
當內部電路140正常運作時，靜電放電電路100未動作，且第一供應電壓VPP與第三供應電壓VG傳遞至內部電路140。在靜電放電電路100中，電晶體Mn1開啟(turn on)，且電晶體Mn1的閘極端與汲極端的電壓差為(VPP-VL)，亦即4.2V(6V-1.8V)，所以電晶體Mn1可以承受4.2V的電壓應力。另外，電晶體Mn2的閘極端接收第三供應電壓(0V)而關閉。
請參照第1B圖，其所繪示為習知靜電放電電路遭遇正靜電放電衝擊(positive ESD zapping)的示意圖。當高電壓電源墊110接收正靜電放電衝擊時，靜電放電電路100中的寄生雙載子電晶體Bp開啟(turn on)，靜電放電電流(ESD current)IESD由高電壓電源墊110經由雙載子電晶體Bp傳遞至低電壓電源墊130。因此，靜電放電電路100可將靜電放電電流IESD排除，以保護內部電路。
然而，由於寄生雙載子電晶體Bp的電流增益(current gain)β很小，將會使得靜電放電電路100的放電效率很差。另外，當靜電放電電路100遭遇正靜電放電衝擊時，寄生雙載子電晶體Bp的基極端電壓需要超過觸發電壓Vt(trigger voltage)後，雙載子電晶體Bp才會開啟。換言之，在雙載子電晶體Bp開啟之前的短暫時間，靜電放電電流IESD可能會傳遞至內部電路140造成內部電路140損壞。
本發明係有關於一種靜電放電電路，連接至一內部電路。靜電放電電路包括：一第一分壓電路，連接於一第一電源墊與一第一節點之間，用以輸出一第一電壓；一RC控制電路，連接於該第一電源墊與一第二電源墊之間，用以輸出一第二電壓與一第三電壓；一電壓選擇電路，連接至該第一節點與該RC控制電路，用以接收該第一電壓與該第二電壓，並輸出一第四電壓，其中當該第一電壓大於該第二電壓時，該第四電壓等於該第一電壓，當該第二電壓大於該第一電壓時，該第四電壓等於該第二電壓；一第一電晶體，該第一電晶體的一第一端連接至該第一電源墊，該第一電晶體的一第二端連接至一第二節點，該第一電晶體的一閘極端接收該第一電壓；一第二電晶體，該第二電晶體的一第一端連接至該第二節點，該第一電晶體的一第二端連接至該第二電源墊，該第一電晶體的一閘極端接收該第三電壓；以及一第三電晶體，該第三電 晶體的一第一端連接至該第一電源墊，該第三電晶體的一第二端連接至該內部電路，該第三電晶體的一閘極端接收該第四電壓。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100,200,290:靜電放電電路
110,120,130,250,255:電源墊
140,240:內部電路
210:RC控制電路
215:電容庫
217,220:分壓電路
230:電壓選擇電路
Mn1,Mn2,Mp1,Mp2,Mp3,Mp4,Mc1,Mc2:電晶體
Bp:寄生雙載子電晶體
Dp1,Dp2,Dp:寄生二極體
d11,d12,d13,d14,d15,d1m,d21,d22,d23,d2n:二極體
R1,R2:電阻
C1,C2:電容器
第1A圖與第1B圖為習知在高電壓運作的環境下利用低壓元件所組成之靜電放電電路及遭遇正靜電放電衝擊的示意圖；第2A圖為本發明的靜電放電電路；第2B圖為本發明的另一靜電放電電路；第3A圖至第3D圖為電容庫的各種範例；第4A圖至第4C圖為本發明靜電放電電路未遭遇放電衝擊以及遭遇靜電放電衝擊的示意圖；以及第5圖為本發明靜電放電電路進行人體模式(HBM)測試的供應電壓VPP、節點電壓Vc與時間關係圖。
請參照第2A圖，其所繪示為本發明靜電放電電路。其中，第一電源墊250接收第一供應電壓VPP，第二電源墊255接收第二供應電壓VG，且第一供應電壓VPP大於第二供應電壓VG。舉例來說，第一供應電壓VPP為5.25V，第二供應電壓VG為0V。
靜電放電電路200包括一RC控制電路210、分壓電路(voltage division circuit)220、電壓選擇電路(voltage selection circuit)230、電晶體Mn1、電晶體Mn2與電晶體Mp1。其中，分壓電路220為一種電壓降電路(voltage drop circuit)，電晶體Mn1與電晶體Mn2為N型電晶體，電晶體Mp1為P型電晶體。
電晶體Mp1的第一端連接至第一電源墊250，電晶體Mp1的第二端連接至內部電路240的第一端，電晶體Mp1的閘極端連接至節點c。再者，內部電路240的第二端連接至第二電源墊255。
電晶體Mn1的第一端連接至第一電源墊250，電晶體Mn1的第二端連接至節點f，且電晶體Mn1的閘極端連接至節點a。電晶體Mn2的第一端連接至節點f，電晶體Mn2的第二端連接至第二電源墊255，且電晶體Mn2的閘極端連接至節點e。
另外，由於電晶體Mn1與電晶體Mn2分別製作於不同的P型井區(P-well region)中，所以電晶體Mn1內部存在一寄生二極體(parasitic diode)Dp1，電晶體Mn2內部存在一寄生二極體Dp2。也就是說，二個寄生二極體Dp1、Dp2形成一寄生元件(parasitic device)連接於第一電源墊250與第二電源墊255之間。其中，寄生二極體Dp1的陰極端(cathode)連接於電晶體Mn1的第一端，寄生二極體Dp1的陽極端(anode)連接於電晶體Mn1的第二端，寄生二極體Dp2的陰極端連接於電晶體Mn2的第一端，寄生二極體Dp2的陽極端連接於電晶體Mn2的第二端。換言之，二個寄生二極體Dp1、Dp2串接於第一電源墊250與第二電源墊255之間。
分壓電路220包括多個二極體d11~d1m，串接於第一電源墊250與節點a之間。其中，第一個二極體d11的陽極連接至第一電源墊250，最後一個二極體d1m的陰極連接至節點a。而其他二極體的陽極連接至前一個二極體的陰 極，其陰極連接至下一個二極體的陽極。另外，本發明並不限定分壓電路220中二極體的數目，在此領域的技術人員可以根據第一供應電壓VPP與第二供應電壓VG的大小來適當地修改分壓電路220中二極體的數目。
RC控制電路210包括一電阻R1、一電阻R2、一電容庫(capacitor bank)215、一電晶體Mp4與分壓電路217。電阻R1的第一端連接至第一電源墊250，電阻R1的第二端連接至節點d。電容庫215的第一端連接至節點d，電容庫215的第二端連接至第二電源墊255。電晶體Mp4為P型電晶體，電晶體Mp4的第一端連接至第一電源墊250，電晶體Mp4的第二端連接至節點b，電晶體Mp4的閘極端連接至節點d。電阻R2的第一端連接至節點e，電阻R2的第二端連接至第二電源墊255。再者，分壓電路217包括多個二極體d21~d2n，串接於節點b與節點e之間。其中，第一個二極體d21的陽極連接至節點b，最後一個二極體d2n的陰極連接至節點e。而其他二極體的陽極連接至前一個二極體的陰極，陰極連接至下一個二極體的陽極。相同地，本發明並不限定分壓電路217中二極體的數目。
電壓選擇電路230包括電晶體Mp2與電晶體Mp3，電晶體Mp2與電晶體Mp3為P型電晶體。電晶體Mp2的第一端連接至節點b，電晶體Mp2的第二端連接至節點c，電晶體Mp2的閘極端連接至節點a。電晶體Mp3的第一端連接至節點a，電晶體Mp3的第二端連接至節點c，電晶體Mp3的閘極端連接至節點b。
根據本發明的實施例，電壓選擇電路230可以將節點a與節點b上較高的電壓傳遞至節點c。舉例來說，當節點a的電壓Va大於節點b的電壓Vb時，電晶體Mp2關閉(turn off)且電晶體Mp3開啟(turn on)，所以節點c的電壓Vc等於節點a的電壓Va。反之，當節點b的電壓Vb大於節點a的電壓Va時，電晶體Mp2開啟(turn on)且電晶體Mp3關閉(turn off)，所以節點c的電壓Vc等於節點b的電壓Vb。
請參照第2B圖，其所繪示為本發明另一靜電放電電路。在另一實施例中，靜電放電電路290中的電晶體Mn1與電晶體Mn2可製作於單一P型井區(P-well region)中，因此僅會形成單一寄生二極體(parasitic diode)Dp作為寄生元件，連接於第一電源墊250與第二電源墊255之間。
第3A圖至第3D圖為運用於本發明靜電放電電路中RC電路內的各種電容庫範例。
如第3A圖所示，電容庫215中僅有單一個電容器C1，可連接於RC控制電路210內的節點d與第二電源墊255之間。
如第3B圖所示，電容庫215包括並聯的二個電容器C1、C2，可連接於RC控制電路210內的節點d與第二電源墊255之間。
如第3C圖所示，電容庫215包括串聯的二個電容器C1、C2，可連接於RC控制電路210內的節點d與第二電源墊255之間。
再者，上述的電容器C1、C2可以利用電晶體來實現。舉例來說，第3D圖之電容庫215係由電晶體Mc1、Mc2來實現串聯的二個電容器。其中，電晶體Mc1的閘極端作為電容庫215的第一端，電晶體Mc1的第一端與第二端連接至節點g。電晶體Mc2的閘極端連接至節點g，電晶體Mc2的第一端與第二端互相連接並作為電容庫215的第二端。
由於二個靜電放電電路200與290的運作類似。因此以下僅說明靜電放電電路200的運作。
再者，以下的說明中，第一供應電壓VPP為5.25V、第二供應電壓VG為0V，電容庫215以二個串連的電容器C1、C2所組成，分壓電路220以五個二極體d11~d15所組成，分壓電路217以三個二極體d21~d23所組成。當然，本發明 並不限定於此，在此領域的技術人員可根據實際的需求來修改供應電壓VPP、VG，並修改電容庫215的結構或者修改分壓電路217、220中二極體的數目。
請參照第4A圖至第4C圖，其所繪示為本發明靜電放電電路未遭遇放電衝擊以及遭遇靜電放電衝擊的示意圖。
如第4A圖所示，靜電放電電路200未遭遇放電衝擊時，內部電路240正常運作。
RC控制電路210中，節點d的電壓為5.25V，因此電晶體Mp4關閉(turn off)，使得節點b為浮接狀態。此時，節點e的電壓Ve為0V，且節點b的電壓Vb約為1.94V。另外，分壓電路220中串接多個二極體d11~d15，使得節點a的電壓Va約為2.75V。
另外，由於節點e的電壓Ve為0V，所以電晶體Mn2完全關閉(completely turned-off)，所以不會有漏電流(leakage current)由第一電源墊250經由電晶體Mn1、Mn2傳遞至第二電源墊255。
再者，由於節點a的電壓Va大於節點b的電壓Vb，所以電壓選擇電路230將節點a的電壓Va傳遞至節點c，亦即節點c的電壓Vc等於節點a的電壓Va。由於節點c的電壓Vc為2.75V，電晶體Mp1開啟(turn on)，第一電源墊250接收的第一供電壓VPP經由電晶體Mp1傳遞至內部電路240使得內部電路240正常運作。
如第4B圖所示，當電源墊250接收到負靜電放電衝擊(-ESD)時，電晶體Mn1的寄生二極體Dp1與電晶體Mn2的寄生二極體Dp2皆呈現順向偏壓(forward bias)，亦即寄生元件開啟(turn on)。因此，靜電放電電流IESD由第二電源墊255經由寄生元件內的寄生二極體Dp2與Dp1流至第一電源墊250。換言之，當 電源墊250接收到負靜電放電衝擊(-ESD)時，靜電放電電流IESD不會傳遞至內部電路240，使得內部電路240受到靜電放電電路200的保護。
如第4C圖所示，當電源墊250接收到正靜電放電衝擊(+ESD)時，第一供應電壓VPP快速上升。造成電容庫215中的電容器C1、C2暫時短路，使得節點d上的電壓為VG(0V)，電晶體Mp4開啟，節點b的電壓Vb等於第一供應電壓VPP，而節點e的電壓Ve略小於第一供應壓VPP。另外，分壓電路220使得節點a的電壓Va略小於第一供應電壓VPP。
由於節點a的電壓Va略小於第一供應電壓VPP，且節點e的電壓Ve略小於第一供應電壓VPP，所以電晶體Mn1與電晶體Mn2同時開啟。因此，靜電放電電流IESD由第一電源墊250經由電晶體Mn1與電晶體Mn2流至第二電源墊255。
再者，由於節點b的電壓Vb大於節點a的電壓Va，所以電壓選擇電路230將節點b的電壓Vb傳遞至節點c，亦即節點c的電壓Vc等於節點b的電壓Vb等於第一供應電壓VPP，使得電晶體Mp1關閉。由於電晶體Mp1關閉，更可確保靜電放電電流IESD無法流至內部電路240。換言之，當電源墊250接收到正靜電放電衝擊(+ESD)時，靜電放電電流IESD不會傳遞至內部電路240，使得內部電路240受到靜電放電電路200的保護。
請參照第5圖，其所繪示為本發明靜電放電電路進行人體模式(HBM)測試的供應電壓VPP、節點電壓Vc與時間關係圖。以人體模式(HBM)測試為例，當2KV的靜電電壓施加在電源墊250時，第一供應電壓VPP會迅速地升高至約6V，而靜電放電電流IESD由第一電源墊250經由電晶體Mn1與電晶體Mn2傳導至第二電源墊255。由第5圖可知，大約300ns之後，第一供應電壓VPP與節點電壓 Vc已降低至2V以下。因此，2V的第一供應電壓VPP完全不會影響到內部電路240中的半導體元件。
由以上的說明可知，本發明提出一種靜電放電電路。當電源墊遭受靜電放電衝擊時，靜電放電電路可快速地排除靜電放電電流，用以保護內部電路。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200:靜電放電電路
210:RC控制電路
215:電容庫
217,220:分壓電路
230:電壓選擇電路
240:內部電路
250,255:電源墊
Mn1,Mn2,Mp1,Mp2,Mp3,Mp4:電晶體
Dp1,Dp2:寄生二極體
d11,d12,d1m,d21,d2n:二極體
R1,R2:電阻

Claims (12)

  1. 一種靜電放電電路，連接至一內部電路，該靜電放電電路包括：一第一分壓電路，連接於一第一電源墊與一第一節點之間，用以輸出一第一電壓；一RC控制電路，連接於該第一電源墊與一第二電源墊之間，用以輸出一第二電壓與一第三電壓；一電壓選擇電路，連接至該第一節點與該RC控制電路，用以接收該第一電壓與該第二電壓，並輸出一第四電壓，其中當該第一電壓大於該第二電壓時，該第四電壓等於該第一電壓，當該第二電壓大於該第一電壓時，該第四電壓等於該第二電壓；一第一電晶體，該第一電晶體的一第一端連接至該第一電源墊，該第一電晶體的一第二端連接至一第二節點，該第一電晶體的一閘極端接收該第一電壓；一第二電晶體，該第二電晶體的一第一端連接至該第二節點，該第二電晶體的一第二端連接至該第二電源墊，該第二電晶體的一閘極端接收該第三電壓；以及一第三電晶體，該第三電晶體的一第一端連接至該第一電源墊，該第三電晶體的一第二端連接至該內部電路，該第三電晶體的一閘極端接收該第四電壓。
  2. 如申請專利範圍第1項所述之靜電放電電路，其中當該第一電源墊接收一正靜電放電衝擊時，該第一電晶體根據該第一電壓而開啟，該第二電晶體根據該第三電壓而開啟，該第三電晶體根據該第四電壓而關閉，且該第四電壓等於該第二電壓。
  3. 如申請專利範圍第2項所述之靜電放電電路，其中當該第一電源墊接收該正靜電放電衝擊時，一靜電放電電流由該第一電源墊經由該第一電晶體、該第二電晶體流至該第二電源墊。
  4. 如申請專利範圍第1項所述之靜電放電電路，更包括一寄生元件連接於該第一電源墊與該第二電源墊之間。
  5. 如申請專利範圍第4項所述之靜電放電電路，其中該第一電晶體包括一第一寄生二極體，該第二電晶體包括一第二寄生二極體，該寄生電路包括該第一寄生二極體與該第二寄生二極體，該第一寄生二極體的一陰極連接至該第一電源墊，該第一寄生二極體的一陽極連接至該第二節點，該第二寄生二極體的一陰極連接至該第二節點，該第二寄生二極體的一陽極連接至該第二電源墊。
  6. 如申請專利範圍第4項所述之靜電放電電路，其中當該第一電源墊接收一負靜電放電衝擊時，一靜電放電電流由該第二電源墊經由該寄生元件流至該第一電源墊。
  7. 如申請專利範圍第1項所述之靜電放電電路，其中該第一分壓電路包括複數個二極體，串接於該第一電源墊與該第一節點之間，且該第一節點可產生該第一電壓。
  8. 如申請專利範圍第7項所述之靜電放電電路，其中該第一分壓電路的該些二極體中的一第一個二極體的一陽極連接至該第一電源墊，該些二極體中的一最後一個二極體的一陰極連接至該第一節點；以及，該些二極體中的其他二極體中，任一個二極體的一陽極連接至前一個二極體的一陰極，任一個二極體中一陰極連接至後一個二極體的一陽極。
  9. 如申請專利範圍第1項所述之靜電放電電路，其中該RC控制電路包括：一第一電阻，該第一電阻的一第一端連接至該第一電源墊，該第一電阻的一第二端連接至一第三節點；一電容庫，該電容庫的一第一端連接至該第三節點，該電容庫的一第二端連接至該第二電源墊；一第四電晶體，該第四電晶體的一第一端連接至該第一電源墊，該第四電晶體的一第二端連接至一第四節點，該第四電晶體的一閘極端連接至該第三節點，且該第四節點可產生該第二電壓；一第二分壓電路，連接於該第四節點與一第五節點之間，且該第五節點可產生該第三電壓；以及一第二電阻，該第二電阻的一第一端連接至該第五節點，該第二電阻的一第二端連接至該第二電源墊。
  10. 如申請專利範圍第9項所述之靜電放電電路，其中該第二分壓電路包括複數個二極體，串接於該第四節點與該第五節點之間。
  11. 如申請專利範圍第10項所述之靜電放電電路，其中該第二分壓電路的該些二極體中的一第一個二極體的一陽極連接至該第四節點，該些二極體中的一最後一個二極體的一陰極連接至該第五節點；以及，該些二極體中的其他二極體中，任一個二極體的一陽極連接至前一個二極體的一陰極，任一個二極體中一陰極連接至後一個二極體的一陽極。
  12. 如申請專利範圍第1項所述之靜電放電電路，其中該電壓選擇電路包括： 一第五電晶體，該第五電晶體的一第一端接收該第二電壓，該第五電晶體的一第二端連接至一第六節點，該第五電晶體的一閘極端連接至該第一節點，且該第六節點可產生該第四電壓；以及一第六電晶體，該第六電晶體的一第一端連接至該第一節點，該第六電晶體的一第二端連接至該第六節點，該第六電晶體的一閘極端接收該第二電壓。
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