[go: up one dir, main page]

TWI734485B - 記憶體系統 - Google Patents

記憶體系統 Download PDF

Info

Publication number
TWI734485B
TWI734485B TW109116716A TW109116716A TWI734485B TW I734485 B TWI734485 B TW I734485B TW 109116716 A TW109116716 A TW 109116716A TW 109116716 A TW109116716 A TW 109116716A TW I734485 B TWI734485 B TW I734485B
Authority
TW
Taiwan
Prior art keywords
line
coupled
voltage
volatile memory
bit
Prior art date
Application number
TW109116716A
Other languages
English (en)
Other versions
TW202046323A (zh
Inventor
孫文堂
Original Assignee
力旺電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 力旺電子股份有限公司 filed Critical 力旺電子股份有限公司
Publication of TW202046323A publication Critical patent/TW202046323A/zh
Application granted granted Critical
Publication of TWI734485B publication Critical patent/TWI734485B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/588—Random number generators, i.e. based on natural stochastic processes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
    • H10D89/813—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements specially adapted to provide an electrical current path other than the field-effect induced current path
    • H10D89/815—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements specially adapted to provide an electrical current path other than the field-effect induced current path involving a parasitic bipolar transistor triggered by the local electrical biasing of the layer acting as base region of said parasitic bipolar transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

記憶體系統包含非揮發性記憶體區塊、隨機位元區塊及感測放大器。非揮發性記憶體區塊包含複數個非揮發性記憶體單元。每一非揮發性記憶體單元包含第一儲存電晶體。隨機位元區塊包含複數個隨機位元單元。每一隨機位元單元包含第二儲存電晶體及第三儲存電晶體。感測放大器在非揮發性記憶體單元的讀取操作中，感測放大器感測該非揮發性記憶體單元的第一讀取電流，及在隨機位元單元的讀取操作中，感測該隨機位元單元的第二讀取電流。第一儲存電晶體、第二儲存電晶體及第三儲存電晶體是相同類型的儲存電晶體。

Description

記憶體系統
本發明是有關於一種記憶體系統，特別是一種具有隨機位元區塊的記憶體系統。
由於電子裝置的功能日益多元，電子裝置常會搭載由不同公司製造的晶片。舉例來說，控制器及電源管理晶片(power management IC，PMIC)就可能分別由兩家不同的公司設計製造。然而，為了確保電子裝置能夠正常運作，電源管理晶片仍須與控制器相匹配。
舉例來說，在無線充電裝置中，電源管理晶片必須儲存韌體程式以及相關的參數以保護電路正常運作。在此情況下，若韌體程式被駭客修改，就可能導致電源管理晶片無法提供過熱保護，而造成電子裝置的安全疑慮。因此，如何避免電源管理晶片或任何其他晶片中所儲存的重要資訊遭到駭客竄改就成為了有待解決的問題。
本發明的一實施例提供一種記憶體系統，記憶體系統包含非揮發性記憶體區塊、隨機位元區塊及至少一感測放大器。
非揮發性記憶體區塊包含複數個非揮發性記憶體單元以儲存複數個 位元資料。每一非揮發性記憶體單元包含第一儲存電晶體。隨機位元區塊包含複數個隨機位元單元以提供複數個隨機位元。每一隨機位元單元包含第二儲存電晶體及第三儲存電晶體。
至少一感測放大器耦接於非揮發性記憶體區塊及隨機位元區塊。在非揮發性記憶體單元的讀取操作中，感測放大器感測複數個非揮發性記憶體單元中該非揮發性記憶體單元的第一讀取電流。在隨機位元單元的讀取操作中，感測放大器感測複數個隨機位元單元中該隨機位元單元的至少一第二讀取電流。
第一儲存電晶體、第二儲存電晶體及第三儲存電晶體是相同類型的儲存電晶體。
100:記憶體系統
110:非揮發性記憶體區塊
112、212:非揮發性記憶體單元
120:隨機位元區塊
122、222:隨機位元單元
130:感測放大器
140:帶差穩壓器
150:高壓產生器
160、170:控制電路
STA、STB1、STB2、STA’、STB1’、STB2’:儲存電晶體
VBDG:帶差參考電壓
SLTA、SLTB:選擇電晶體
SLA、SLB:源極線
BLA、BLB1、BLB2:位元線
WLA、WLB:字元線
ELA、ELB:清除線
EGA、EGB1、EGB2:清除元件
CLA、CLB:控制線
第1圖是本發明一實施例的記憶體系統的示意圖。
第2圖是本發明一實施例的非揮發性記憶體單元的示意圖。
第3圖是本發明一實施例的隨機位元單元的示意圖。
第4圖是本發明另一實施例的非揮發性記憶體單元的示意圖。
第5圖是本發明另一實施例的隨機位元單元的示意圖。
第1圖是本發明一實施例的記憶體系統100的示意圖。記憶體系統100包含非揮發性記憶體區塊110及隨機位元區塊120。
非揮發性記憶體區塊110包含複數個非揮發性記憶體單元112以儲存複數個位元資料，而隨機位元區塊120可包含複數個隨機位元單元122以提供複 數個隨機位元。也就是說，非揮發性記憶體區塊110可以用來儲存資料，而隨機位元區塊120可以提供隨機位元以產生安全金鑰並保護非揮發性記憶體區塊110中所儲存的資料。
舉例來說，記憶體系統100可以應用於電源管理晶片，而非揮發性記憶體區塊110可以用來儲存電源管理晶片的韌體程式。在此情況下，電源管理晶片可以使用隨機位元區塊120所提供的隨機位元來產生安全金鑰。安全金鑰可以用來對傳輸資料進行加密及/或解密，以確保只有授權者能夠存取非揮發性記憶體區塊110中所儲存的資料。
在有些實施例中，每一非揮發性記憶體單元112可包含儲存電晶體STA，而每一隨機位元單元122可包含儲存電晶體STB1及STB2。此外，儲存電晶體STA、STB1及STB2可以是同類型的儲存電晶體。也就是說，儲存電晶體STA、STB1及STB2可以根據相同的原理來進行寫入及讀取操作。因此，非揮發性記憶體區塊110及隨機位元區塊120可以在相同的製程中製造，並且可以共用記憶體系統100中的電路。
舉例來說，在第1圖中，記憶體系統100還可包含感測放大器130。感測放大器130可以耦接至非揮發性記憶體區塊110及隨機位元區塊120。在有些實施例中，感測放大器130可以在非揮發性記憶體單元112的讀取操作中感測非揮發性記憶體單元112所產生的讀取電流，並且可以在隨機位元單元122的讀取操作中感測隨機位元單元122所產生的讀取電流。也就是說，感測放大器130可以用來執行非揮發性記憶體單元112及隨機位元單元122的讀取操作。在有些實施例中，複數個非揮發性記憶體單元112可以耦接至相異的位元線，而複數個隨機位元單元122也可以耦接至相異的位元線。在此情況下，記憶體系統100也可以包含複數個感測放大器130以平行感測相異位元線上的電流。
第2圖是本發明一實施例的非揮發性記憶體單元112的示意圖。非揮 發性記憶體單元112可包含選擇電晶體SLTA、儲存電晶體STA及清除元件EGA。選擇電晶體SLTA具有第一端、第二端及控制端，選擇電晶體SLTA的第一端可耦接至源極線SLA，而選擇電晶體SLTA的控制端可耦接至字元線WLA。儲存電晶體STA具有第一端、第二端及浮接閘極端，儲存電晶體STA的第一端可耦接至選擇電晶體SLTA的第二端，而儲存電晶體STA的第二端可耦接至位元線BLA。清除元件EGA可具有第一端及第二端，清除元件EGA的第一端可耦接至儲存電晶體STA的浮接閘極端，而清除元件EGA的第二端可耦接至清除線ELA。
在有些實施例中，選擇電晶體SLTA及儲存電晶體STA可以是P型電晶體，並且可設置在相同的N型井NWA中。此外，在有些實施例中，清除元件EGA可以是電容元件，並且可將儲存電晶體STA的浮接閘極耦合至清除線ELA。
表1是非揮發性記憶體單元112在寫入操作、清除操作及讀取操作時，於源極線SLA、字元線WLA、位元線BLA及清除線ELA上接收的電壓。
Figure 109116716-A0305-02-0006-1
根據表1，在寫入操作期間，源極線SLA及N型井NWA可以在寫入電壓VPP，字元線WLA可以在操作電壓VOP1，位元線BLA可以在參考電壓V0，而 清除線ELA可以自參考電壓V0提升至操作電壓VOP1。在有些實施例中，寫入電壓VPP可大於操作電壓VOP1，而操作電壓VOP1可大於參考電壓V0。舉例來說，寫入電壓VPP可例如但不限於是8V，操作電壓VOP1可例如但不限於是4V，而參考電壓V0可例如但不限於是0V。
在此情況下，在寫入操作期間，選擇電晶體SLTA可以被導通，因此儲存電晶體STA的第一端可以接收到寫入電壓VPP，而儲存電晶體STA的第二端可以經由位元線BLA接收到參考電壓V0。因此，在儲存電晶體STA上會形成強大的電場進而引發熱電子注入。如此一來，注入的電子將被儲存電晶體STA的浮接閘極捕捉，使得非揮發性記憶體單元112變為寫入狀態。
此外，根據表1，在讀取操作期間，源極線SLA及N型井NWA可以在操作電壓VOP3，位元線BLA可以預充電至讀取電壓VR，而清除線ELA及字元線WLA可以在參考電壓V0。在有些實施例中，操作電壓VOP3可大於讀取電壓VR，而讀取電壓VR可大於參考電壓V0。舉例來說，操作電壓VOP3可例如但不限於是2.5V，讀取電壓VR可例如但不限於是0.4V。
在此情況下，選擇電晶體SLTA會被導通。此外，若非揮發性記憶體單元112已被寫入，則儲存電晶體STA將會引發讀取電流，且讀取電流將自源極線SLA流至位元線BLA。然而，若非揮發性記憶體單元112未被寫入，則儲存電晶體STA將不會引發讀取電流，或只會引發不顯著的電流。因此，利用感測放大器130感測位元線BLA上的電流就可以判斷出非揮發性記憶體單元112的狀態為寫入或未被寫入，進而判讀出非揮發性記憶體單元112中儲存資料的數值。
再者，在有些實施例中，非揮發性記憶體單元112可以是可多次編寫(multiple-times programmable，MTP)的記憶體單元。也就是說，已經被寫入的非揮發性記憶體單元112還可以藉由清除操作而被清除並回到未被寫入的狀態。根據表1，在清除操作期間，源極線SLA、N型井NWA、位元線BLA及字元線WLA 可以在參考電壓V0，而清除線ELA可以在清除電壓VEE。在有些實施例中，清除電壓VEE可大於寫入電壓VPP。舉例來說，清除電壓VEE可例如但不限於是13V至14V。在此情況下，被儲存電晶體STA所捕捉的電子將可經由清除元件EGA釋出，使得非揮發性記憶體單元112被清除而回復到未被寫入的狀態。
在第2圖中，非揮發性記憶體單元112的儲存電晶體STA可以利用浮接閘極電晶體來實作。在此情況下，隨機位元單元122的儲存電晶體STB1及STB2也可以利用浮接閘極電晶體來實作。第3圖是本發明一實施例的隨機位元單元122的示意圖。隨機位元單元122可包含選擇電晶體SLTB、清除元件EGB1及EGB2以及儲存電晶體STB1及STB2。
選擇電晶體SLTB具有第一端、第二端及控制端，選擇電晶體SLTB的第一端可耦接於源極線SLB，而選擇電晶體SLTB的控制端可耦接於字元線WLB。儲存電晶體STB1可具有第一端、第二端及浮接閘極端。儲存電晶體STB1的第一端可耦接至選擇電晶體SLTB的第二端，而儲存電晶體STB1的第二端可耦接至位元線BLB1。儲存電晶體STB2可具有第一端、第二端及浮接閘極端。儲存電晶體STB2的第一端可耦接至選擇電晶體SLTB的第二端，而儲存電晶體STB2的第二端可耦接於位元線BLB2。
清除元件EGB1具有第一端及第二端，清除元件EGB1的第一端耦接於儲存電晶體STB1的浮接閘極端，而清除元件EGB1的第二端耦接於清除線ELB。清除元件EGB2具有第一端及第二端，清除元件EGB2的第一端耦接於儲存電晶體STB2的浮接閘極端，而清除元件EGB2的第二端耦接於清除線ELB。
在第3圖中，選擇電晶體SLTB及儲存電晶體STB1及STB2可以是P型電晶體，並且可以設置在相同的N型井NWB中。表2是隨機位元單元122在註冊操作、清除操作及讀取操作期間，自源極線SLB、字元線WLB、位元線BLB1及BLB2、清除線ELB及N型井NWB所接收到的電壓。
Figure 109116716-A0305-02-0009-2
根據表2，在隨機位元單元122的註冊操作期間，源極線SLB、清除線ELB及N型井NWB可以在寫入電壓VPP，字元線WLB可以在操作電壓VOP2，而位元線BLB1及BLB2可以在參考電壓V0。在有些實施例中，寫入電壓VPP可大於操作電壓VOP2，而操作電壓VOP2可大於參考電壓V0。舉例來說，若寫入電壓VPP為8V而參考電壓V0為0V，則操作電壓VOP2可例如但不限於為7V。
在此情況下，選擇電晶體SLTB可被導通。然而，如果儲存電晶體STB1及STB2並未被寫入，則儲存電晶體STB1及STB2將具有相當大的電阻值。因此選擇電晶體STLB的第二端的電壓將被提升至接近寫入電壓VPP的高壓。在此情況下，由於儲存電晶體STB1及STB2在製程中會產生些許的差異，因此儲存電晶體STB1及STB2中的其中一者會比較容易引致通道熱電子注入而先被寫入。一旦儲存電晶體STB1及STB2中的其中一者被寫入後，也就是當注入電子被儲存至儲存電晶體STB1及STB2中其中一者的浮接閘極時，被寫入的儲存電晶體的電阻值會迅速降低，而與被導通的選擇電晶體SLTB具有相近的阻值。如此一來，選擇電晶體SLTB的第二端的電壓就會降低，進而避免未被寫入的儲存電晶體被寫入。
因此，在註冊操作後，儲存電晶體STB1及STB2中僅有一者會被寫入。此外，由於無法預測儲存電晶體STB1及STB2中會先被寫入的儲存電晶體，因此儲存電晶體STB1及STB2的寫入狀態可以用來表示隨機位元的數值。舉例來說，若儲存電晶體STB1被寫入而儲存電晶體STB2未被寫入，則可代表隨機位元的數值為1，而若儲存電晶體STB1未被寫入而儲存電晶體STB2被寫入，則可代表隨機位元的數值為0。
此外，在隨機位元單元112的讀取操作期間，源極線SLB及N型井NWB可以在操作電壓VOP3，位元線BLB1及BLB2可以預充電至讀取電壓VR，而清除線ELB及字元線WLB可以在參考電壓V0。
在此情況下，選擇電晶體SLTB可被導通。此外，若儲存電晶體STB1已被寫入而儲存電晶體STB2未被寫入，則儲存電晶體STB1將自源極線SLB1至位元線BLB1上產生讀取電流，而在位元線BLB2上則不會產生讀取電流或僅有不顯著的電流。反之，若儲存電晶體STB2已被寫入而儲存電晶體STB1未被寫入，則儲存電晶體STB2將自源極線SLB1至位元線BLB2上產生讀取電流，而在位元線BLB1上則不會產生讀取電流或僅有不顯著的電流。
因此，利用感測放大器130感測位元線BLB1及BLB2上的電流，就可以判斷出隨機位元單元122的寫入狀態，進而判讀出隨機位元的數值。
在有些實施例中，感測放大器130可以比較位元線BLB1上的電流及位元線BLB2上的電流以判斷隨機位元的數值。也就是說，感測放大器130可以設計成以差動的方式來感測電流。相似的，在此情況下，在非揮發性記憶體單元112的讀取操作中，感測放大器130也可以比較位元線BLA上的讀取電流以及參考記憶體單元所產生的參考電流以判讀出位元資料的數值。因此感測放大器130可以用來執行隨機位元單元122及非揮發性記憶體單元112的讀取操作。
然而，在有些其他實施例中，在隨機位元單元122的讀取操作期間， 感測放大器130也可以將位元線BLB1或BLB2上的讀取電流與預定的參考電流相比較以判讀隨機位元的數值。也就是說，感測放大器130可被設計成單端輸入。由於儲存電晶體STB1及STB2的寫入狀態應為互補，因此在讀取操作的過程中，感測放大器130可以只感測位元線BLB1的電流或位元線BLB2的電流。在此情況下，在非揮發性記憶體單元112的讀取操作期間，感測放大器130也可將位元線BLA上的讀取電流與預定的參考電流相比較來判讀位元資料的數值。因此感測放大器130仍然可以用來執行隨機位元單元122及非揮發性記憶體單元112的讀取操作。
再者，在有些實施例中，隨機位元單元122也可透過清除操作來回復到未被註冊的狀態。根據表2，在隨機位元單元122的清除操作中，源極線SLB2、位元線BLB1及BLB2、字元線WLB及N型井NWB可以在參考電壓V0，而清除線ELB可以在清除電壓VEE。在此情況下，儲存電晶體STB1及STB2的浮接閘極中所儲存的電子就可以透過清除元件EGB1及EGB2而釋放，使得儲存電晶體STB1及STB2可以回復到未被寫入的狀態。
在有些實施例中，由於非揮發性記憶體區塊110操作所需的電壓與隨機位元區塊120操作所需的電壓十分接近，因此非揮發性記憶體區塊110及隨機位元區塊120也可共用相同的電壓產生器。
舉例來說，在第1圖中，記憶體系統100還可包含帶差穩壓器(band-gap regulator)140、高壓產生器150及控制電路160及170。
帶差穩壓器140可以提供帶差參考電壓VBDG。高壓產生器150可耦接至帶差穩壓器140，並可根據帶差參考電壓VBDG產生複數組電壓。在此情況下，控制電路160可耦接至高電壓產生器150及非揮發性記憶體區塊110，並且可將高壓產生器150所產生的電壓中，非揮發性記憶體單元112操作時所需的電壓傳送至非揮發性記憶體區塊110。此外，控制電路170可耦接至高電壓產生器150及隨 機位元區塊120，並且可將高壓產生器150所產生的電壓中，隨機位元單元122操作時所需的電壓傳送至隨機位元區塊120。
也就是說，透過控制電路160及170來選擇非揮發性記憶體區塊110及隨機位元區塊120所需的電壓，非揮發性記憶體區塊110及隨機位元區塊120就可以共用高壓產生器150所產生的電壓。如此一來，就可以減少記憶體系統100所需的面積。
由於記憶體系統100可包含非揮發性記憶體區塊110以儲存資料，且可包含隨機位元區塊120以提供隨機位元，因此可以利用隨機位元區塊120所提供的隨機位元產生安全金鑰來保護儲存在非揮發性記憶體區塊110中的資料，例如韌體程式，使得記憶體系統100的安全性得以提升。此外，由於非揮發性記憶體區塊110及隨機位元區塊120皆可以相同類型的電晶體實作，因此非揮發性記憶體區塊110及隨機位元區塊120可以在相同的製程中製作，並且可以共用感測放大器130及高壓產生器150，減少記憶體系統100的面積及成本。
雖然在第2圖及第3圖中，非揮發性記憶體單元112中的儲存電晶體STA及隨機位元單元122中的儲存電晶體STB1及STB2可以是浮接閘極電晶體(亦即具有浮接閘極結構的電晶體)，然而在有些其他實施例中，儲存電晶體STA、STB1及STB2也可以使用其他類型且具有電荷捕捉結構的電晶體。
第4圖是本發明一實施例的非揮發性記憶體單元212的示意圖。在有些實施例中，非揮發性記憶體單元212可以取代非揮發性記憶體區塊110中的非揮發性記憶體單元112。
非揮發性記憶體單元212可包含選擇電晶體SLTA及儲存電晶體STA’。選擇電晶體SLTA具有第一端、第二端及控制端，選擇電晶體SLTA的第一端可耦接至源極線SLA，而選擇電晶體SLTA的控制端可耦接至字元線WLA。儲存電晶體STA’具有第一端、第二端及堆疊閘極端，儲存電晶體STA’的第一端可 耦接至選擇電晶體SLTA的第二端，儲存電晶體STA’的第二端可耦接至位元線BLA，而儲存電晶體STA’的堆疊閘極端可耦接至控制線CLA。在有些實施例中，儲存電晶體STA’可以是矽-氧化矽-氮化矽-氧化矽-矽(silicon-oxide-nitride-oxide-silicon，SONOS)電晶體，也就是說，儲存電晶體STA’的堆疊閘極可由多個矽層、多個氧化矽層及氮化矽層組成。
在有些實施例中，如同非揮發性記憶體單元112，非揮發性記憶體單元212也可透過引發熱電子注入來進行寫入，而儲存電晶體STA’的堆疊閘極則可捕捉注入的電子。
相似地，隨機位元單元也可以由堆疊閘極電晶體來實作。第5圖是本發明一實施例的隨機位元單元222的示意圖。在有些實施例中，隨機位元單元222可以用來取代隨機位元區塊120中的隨機位元單元122。
隨機位元單元222可包含選擇電晶體SLTB、儲存電晶體STB1’及STB2’。選擇電晶體SLTB具有第一端、第二端及控制端，選擇電晶體SLTB的第一端可耦接於源極線SLB，而選擇電晶體SLTB的控制端可耦接於字元線WLB。儲存電晶體STB1’可具有第一端、第二端及堆疊閘極端。儲存電晶體STB1’的第一端可耦接至選擇電晶體SLTB的第二端，而儲存電晶體STB1’的第二端可耦接至位元線BLB1，而儲存電晶體STB1’的堆疊閘極端可耦接至控制線CLB。儲存電晶體STB2’的第一端可耦接至選擇電晶體SLTB的第二端，而儲存電晶體STB2’的第二端可耦接至位元線BLB2，而儲存電晶體STB2’的堆疊閘極端可耦接至控制線CLB。
在有些實施例中，隨機位元單元222可與隨機位元單元122以相似的原理來執行註冊操作。也就是說，透過在儲存電晶體STB1’及STB2’施加適當的電場，就可以讓儲存電晶體STB1’及STB2’的其中一者先引發熱電子注入同時避免另一者被寫入。因此，在註冊操作結束後，儲存電晶體STB1’及STB2’將根據 兩者的原生特性而具有不同的寫入狀態。由於儲存電晶體STB1’及STB2’在註冊操作中所造成的寫入狀態是無法預測的，因此可以將儲存電晶體STB1’及STB2’的寫入狀態用來代表隨機位元的數值。
由於非揮發性記憶體單元212及隨機位元單元222可以用相同類型的儲存電晶體來實作，因此非揮發性記憶體單元212及隨機位元單元222可以在相同的製程中製造，並且可以共用相同的感測放大器及高壓產生器，進而減少記憶體系統100的面積及成本。
綜上所述，本發明的實施例所提供的記憶體系統可包含非揮發性記憶體區塊以儲存資料並可包含隨機位元區塊以提供隨機位元。因此可以利用隨機位元區塊所提供的隨機位元產生安全金鑰來保護儲存在非揮發性記憶體區塊中的資料，例如韌體程式，使得記憶體系統的安全性得以提升。此外，由於非揮發性記憶體區塊及隨機位元區塊可以用相同類型的儲存電晶體來實作，因此非揮發性記憶體區塊及隨機位元區塊可以使用相同的製程中製造，並且可以共用相同的感測放大器及高壓產生器，進而減少使得記憶體系統的面積及成本。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:記憶體系統
110:非揮發性記憶體區塊
112:非揮發性記憶體單元
120:隨機位元區塊
122:隨機位元單元
130:感測放大器
140:帶差穩壓器
150:高壓產生器
160、170:控制電路
STA、STB1、STB2:儲存電晶體
VBDG:帶差參考電壓

Claims (16)

  1. 一種記憶體系統，包含：一非揮發性記憶體區塊，包含複數個非揮發性記憶體單元，用以儲存複數個位元資料，其中每一非揮發性記憶體單元包含一第一儲存電晶體；一隨機位元區塊，包含複數個隨機位元單元，用以提供複數個隨機位元，其中每一隨機位元單元包含一第二儲存電晶體及一第三儲存電晶體；及至少一感測放大器，耦接於該非揮發性記憶體區塊及該隨機位元區塊，及用以在一非揮發性記憶體單元的一讀取操作中感測該些非揮發性記憶體單元中該非揮發性記憶體單元的一第一讀取電流，及在一隨機位元單元的一讀取操作中感測該些隨機位元單元中該隨機位元單元的至少一第二讀取電流；其中該第一儲存電晶體、該第二儲存電晶體及該第三儲存電晶體是相同類型的儲存電晶體。
  2. 如請求項1所述之記憶體系統，其中：該每一非揮發性記憶體單元另包含一第一選擇電晶體及一第一清除元件；該第一選擇電晶體具有一第一端耦接於一第一源極線，一第二端，及一控制端耦接於一第一字元線；該第一儲存電晶體具有一第一端耦接於該第一選擇電晶體的該第二端，一第二端耦接於一第一位元線，及一浮接閘極端；及該第一清除元件具有一第一端耦接於該第一儲存電晶體的該浮接閘極端，及一第二端耦接於一第一清除線。
  3. 如請求項2所述之記憶體系統，其中：該每一隨機位元單元另包含一第二選擇電晶體、一第二清除元件及一第三清除元件；該第二選擇電晶體具有一第一端耦接於一第二源極線，一第二端，及一控制端耦接於一第二字元線；該第二儲存電晶體具有一第一端耦接於該第二選擇電晶體的該第二端，一第二端耦接於一第二位元線，及一浮接閘極端；該第三儲存電晶體具有一第一端耦接於該第二選擇電晶體的該第二端，一第二端耦接於一第三位元線，及一浮接閘極端；該第二清除元件具有一第一端耦接於該第二儲存電晶體的該浮接閘極端，及一第二端耦接於一第二清除線；及該第三清除元件具有一第一端耦接於該第三儲存電晶體的該浮接閘極端，及一第二端耦接於該第二清除線。
  4. 如請求項3所述之記憶體系統，其中該第一選擇電晶體及該第一儲存電晶體是設置在一第一N型井中的P型電晶體，及在該每一非揮發性記憶體單元的一寫入操作中：該第一源極線及該第一N型井是在一寫入電壓；該第一字元線是在一第一操作電壓；該第一位元線是在一參考電壓；及該第一清除線是自該參考電壓提升至該第一操作電壓；及其中該寫入電壓大於該第一操作電壓，及該第一操作電壓大於該參考電壓。
  5. 如請求項4所述之記憶體系統，其中該第二選擇電晶體、該第二儲存電晶體及該第三儲存電晶體是設置在一第二N型井中的P型電晶體，及在該每一隨機位元單元的一註冊操作中：該第二源極線、該第二清除線及該第二N型井是在該寫入電壓；該第二字元線是在一第二操作電壓；該第二位元線及該第三位元線是在該參考電壓；及其中該寫入電壓大於該第二操作電壓，及該第二操作電壓大於該參考電壓。
  6. 如請求項3所述之記憶體系統，其中在該每一非揮發性記憶體單元的一讀取操作中：該第一源極線是在一第三操作電壓；該第一位元線被預充電至一讀取電壓；及該第一清除線及該第一字元線是在一參考電壓；及其中該第三操作電壓大於該讀取電壓，及該讀取電壓大於該參考電壓。
  7. 如請求項6所述之記憶體系統，其中在該每一隨機位元單元的一讀取操作中：該第二源極線是在該第三操作電壓；該第二位元線及該第三位元線被預充電至該讀取電壓；及該第二清除線及該第二字元線是在該參考電壓。
  8. 如請求項3所述之記憶體系統，其中在該每一非揮發性記憶體單元的一清除操作中：該第一源極線、該第一位元線及該第一字元線是在一參考電壓； 該第一清除線是在一清除電壓；及其中該清除電壓大於該參考電壓。
  9. 如請求項8所述之記憶體系統，其中在該每一隨機位元單元的一清除操作中：該第二源極線、該第二位元線、該第三位元線及該第二字元線是在一第三操作電壓；及該第二清除線是在該參考電壓。
  10. 如請求項1所述之記憶體系統，其中：在該每一非揮發性記憶體單元的一讀取操作中，該感測放大器比較一第一位元線上的該第一讀取電流與一參考記憶體單元所產生的一參考電流以判斷一讀取位元資料；及在該每一隨機位元單元的一讀取操作中，該感測放大器比較一第二位元線上的該第二讀取電流與一第三位元線上的一第三讀取電流以判斷一隨機位元。
  11. 如請求項1所述之記憶體系統，其中：在該每一非揮發性記憶體單元的一讀取操作中，該感測放大器比較一第一位元線上的該第一讀取電流與一第一預定參考電流以判斷一讀取位元資料；及在該每一隨機位元單元的一讀取操作中，該感測放大器比較一第二位元線上的該第二讀取電流與一第二預定參考電流判斷一隨機位元。
  12. 如請求項1所述之記憶體系統，另包含：一帶差穩壓器(band-gap regulator)，用以提供一帶差參考電壓；一高壓產生器，耦接於該帶差穩壓器，及用以根據該帶差參考電壓產生複數個電壓；一第一控制電路，耦接於該高壓產生器及該非揮發性記憶體區塊，用以將該些電壓中該些非揮發性記憶體單元所需的電壓輸出至該些非揮發性記憶體單元；及一第二控制電路，耦接於該高壓產生器及該隨機位元區塊，用以輸出將該些電壓中該些隨機位元單元所需的電壓輸出至該些隨機位元單元。
  13. 如請求項1所述之記憶體系統，其中：該些非揮發性記憶體單元另包含一第一選擇電晶體；該第一選擇電晶體具有一第一端耦接於一第一源極線，一第二端，及一控制端耦接於一第一字元線；及該第一儲存電晶體具有一第一端接於該第一選擇電晶體的該第二端，一第二端耦接於一第一位元線，及一堆疊閘極端耦接於一第一控制線。
  14. 如請求項13所述之記憶體系統，其中：該每一隨機位元單元另包含一第二選擇電晶體；該第二選擇電晶體具有一第一端耦接於一第二源極線，一第二端，及一控制端耦接於一第二字元線；該第二儲存電晶體具有一第一端接於該第二選擇電晶體的該第二端，一第二端耦接於一第二位元線，及一堆疊閘極端耦接於一第二控制線；及該第三儲存電晶體具有一第一端接於該第二選擇電晶體的該第二端，一第 二端耦接於一第三位元線，及一堆疊閘極端耦接於該第二控制線。
  15. 如請求項1所述之記憶體系統，其中該第一儲存電晶體、該第二儲存電晶體及該第三儲存電晶體具有一電荷捕捉結構。
  16. 如請求項1所述之記憶體系統，其中該第一儲存電晶體、該第二儲存電晶體及該第三儲存電晶體具有一浮接閘極結構。
TW109116716A 2019-06-14 2020-05-20 記憶體系統 TWI734485B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962861329P 2019-06-14 2019-06-14
US62/861,329 2019-06-14
US16/848,808 2020-04-14
US16/848,808 US11031779B2 (en) 2019-06-14 2020-04-14 Memory system with a random bit block

Publications (2)

Publication Number Publication Date
TW202046323A TW202046323A (zh) 2020-12-16
TWI734485B true TWI734485B (zh) 2021-07-21

Family

ID=73746030

Family Applications (2)

Application Number Title Priority Date Filing Date
TW109116716A TWI734485B (zh) 2019-06-14 2020-05-20 記憶體系統
TW109119406A TWI744941B (zh) 2019-06-14 2020-06-10 靜電放電電路

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW109119406A TWI744941B (zh) 2019-06-14 2020-06-10 靜電放電電路

Country Status (2)

Country Link
US (2) US11031779B2 (zh)
TW (2) TWI734485B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI785736B (zh) * 2020-11-16 2022-12-01 力旺電子股份有限公司 非揮發性記憶體之記憶胞
US11830827B2 (en) * 2021-08-30 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with dielectric fin structures
CN117393555A (zh) * 2022-07-12 2024-01-12 力旺电子股份有限公司 静电放电电路
JP2024073002A (ja) * 2022-11-17 2024-05-29 ルネサスエレクトロニクス株式会社 耐圧制御回路
TWI879393B (zh) * 2023-05-24 2025-04-01 力旺電子股份有限公司 陣列結構中的非揮發性記憶胞及其相關控制方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7012296B2 (en) * 1999-09-17 2006-03-14 Renesas Technology Corp. Semiconductor integrated circuit
TW201401444A (zh) * 2012-03-30 2014-01-01 Sharp Kk 半導體記憶裝置
US10210932B2 (en) * 2014-04-25 2019-02-19 SK Hynix Inc. Electronic device with semiconductor memory having variable resistance elements for storing data and associated driving circuitry

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW511271B (en) * 2001-10-19 2002-11-21 Winbond Electronics Corp Electrostatic discharge protection circuit with high electrostatic discharge tolerance capability
US7495873B2 (en) * 2004-10-29 2009-02-24 Agere Systems Inc. Electrostatic discharge protection in a semiconductor device
TWI268599B (en) * 2005-12-08 2006-12-11 Via Tech Inc ESD protection circuits and related techniques
JP2009534845A (ja) * 2006-04-21 2009-09-24 サーノフ コーポレーション 電力状態の検出によるｅｓｄクランプ制御
US20080316660A1 (en) * 2007-06-20 2008-12-25 Ememory Technology Inc. Electrostatic discharge avoiding circuit
US7522396B2 (en) * 2007-09-04 2009-04-21 Faraday Technology Corp. Electrostatic discharge protection circuit
TWI357145B (en) * 2008-01-02 2012-01-21 Ememory Technology Inc Electrostatic discharge avoiding circuit
JP2013118256A (ja) * 2011-12-02 2013-06-13 Toshiba Corp Ｅｓｄ保護回路
US8724361B2 (en) * 2012-02-02 2014-05-13 Mauro Pagliato DMA architecture for NAND-type flash memory
US9112351B2 (en) * 2013-02-05 2015-08-18 Freescale Semiconductor Inc. Electrostatic discharge circuit
TW201533880A (zh) * 2014-02-24 2015-09-01 Nuvoton Technology Corp 靜電放電保護電路及半導體元件
US9508396B2 (en) 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
US9337651B2 (en) * 2014-04-23 2016-05-10 Via Alliance Semiconductor Co., Ltd. Electrostatic discharge protection circuit
JP2017112478A (ja) * 2015-12-16 2017-06-22 セイコーエプソン株式会社 静電気保護回路、半導体集積回路装置、及び、電子機器
CN107346769B (zh) * 2016-05-04 2020-03-10 扬智科技股份有限公司 静电放电保护装置
US10469083B2 (en) 2016-07-10 2019-11-05 Imec Vzw Breakdown-based physical unclonable function
US10396550B2 (en) * 2016-09-30 2019-08-27 Texas Instruments Incorporated ESD protection charge pump active clamp for low-leakage applications
US10283511B2 (en) * 2016-10-12 2019-05-07 Ememory Technology Inc. Non-volatile memory
US20180102642A1 (en) * 2016-10-12 2018-04-12 Ememory Technology Inc. Electrostatic discharge circuit
US9997244B1 (en) 2016-11-29 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM-based authentication circuit
US10090309B1 (en) * 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
CN107946297A (zh) * 2017-11-16 2018-04-20 长江存储科技有限责任公司 静电放电保护电路、集成电路芯片及电子设备
US11063772B2 (en) * 2017-11-24 2021-07-13 Ememory Technology Inc. Multi-cell per bit nonvolatile memory unit
US11025054B2 (en) * 2018-04-18 2021-06-01 Ememory Technology Inc. Electrostatic discharge protection device
US10944258B2 (en) * 2018-04-18 2021-03-09 Ememory Technology Inc. RC circuit triggered electrostatic discharge circuit
US10910062B2 (en) * 2019-02-12 2021-02-02 Ememory Technology Inc. Random bit cell with nonvolatile memory cell
US11508719B2 (en) * 2019-05-13 2022-11-22 Ememory Technology Inc. Electrostatic discharge circuit
TWI785736B (zh) * 2020-11-16 2022-12-01 力旺電子股份有限公司 非揮發性記憶體之記憶胞

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7012296B2 (en) * 1999-09-17 2006-03-14 Renesas Technology Corp. Semiconductor integrated circuit
TW201401444A (zh) * 2012-03-30 2014-01-01 Sharp Kk 半導體記憶裝置
US10210932B2 (en) * 2014-04-25 2019-02-19 SK Hynix Inc. Electronic device with semiconductor memory having variable resistance elements for storing data and associated driving circuitry

Also Published As

Publication number Publication date
TW202046484A (zh) 2020-12-16
US20200395081A1 (en) 2020-12-17
TW202046323A (zh) 2020-12-16
US11031779B2 (en) 2021-06-08
US11462903B2 (en) 2022-10-04
TWI744941B (zh) 2021-11-01
US20200395752A1 (en) 2020-12-17

Similar Documents

Publication Publication Date Title
TWI734485B (zh) 記憶體系統
TWI744852B (zh) 用於快閃記憶體裝置的防駭侵機制
US6897533B1 (en) Multi-bit silicon nitride charge-trapping non-volatile memory cell
US8077511B2 (en) Hybrid non-volatile memory
US5434531A (en) High voltage tolerant switch constructed for a low voltage CMOS process
CN110544500A (zh) 随机码产生器及相关随机码产生方法
TW202044249A (zh) 儲存單元
US10657294B2 (en) Non-volatile memory with physical unclonable function
CN108733350B (zh) 随机数生成装置及其控制方法
TW201409478A (zh) 應用於非揮發性記憶體中的一位元記憶胞及其相關控制方法
JPS6380351A (ja) 不正防止装置を備える、秘密デ−タの記憶および処理用集積回路
US8861250B1 (en) Mask read-only memory
US6392468B1 (en) Electrically programmable fuse
JP2009151920A (ja) メモリデバイスと放電回路とを備える集積回路
JP2009151920A5 (zh)
US10910062B2 (en) Random bit cell with nonvolatile memory cell
KR20220157055A (ko) 오티피 메모리 장치 및 오티피 메모리 장치의 동작 방법
US20080175049A1 (en) Non-volatile memory array
CN112086115B (zh) 存储器系统
JP5627624B2 (ja) プログラマブルロジックデバイス
KR100830584B1 (ko) 플래시 메모리 장치 및 그것을 포함한 스마트 카드
JP2003168747A (ja) 単一双晶ケイ素埋め込み式消去型プログラマブル・ロム
US7512000B2 (en) Memory unit
US12412850B2 (en) One time programming memory cell and memory array for physically unclonable function technology and associated random code generating method
US7385867B2 (en) Memory device and operating method thereof