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JP2017112478A - 静電気保護回路、半導体集積回路装置、及び、電子機器 - Google Patents

静電気保護回路、半導体集積回路装置、及び、電子機器 Download PDF

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JP2017112478A JP2015244928A JP2015244928A JP2017112478A JP 2017112478 A JP2017112478 A JP 2017112478A JP 2015244928 A JP2015244928 A JP 2015244928A JP 2015244928 A JP2015244928 A JP 2015244928A JP 2017112478 A JP2017112478 A JP 2017112478A
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Abstract

【課題】特殊なプロセス工程を必要とすることなく、比較的任意にトリガー電圧を設定することが可能で、通常動作時のリーク電流が小さい静電気保護回路を提供する。
【解決手段】この静電気保護回路は、第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、（ｉ）第１のノードと第２のノードとの間に直列に接続されたトランジスター、所定数のダイオード、及び、インピーダンス素子を含む直列回路であって、トランジスターのソースとバックゲートとの間に、少なくとも所定数のダイオードが接続された直列回路と、（ii）第１のノードが第２のノードよりも高電位になって直列回路に電流が流れるときに、インピーダンス素子の両端に発生する電位差の増大に従って第１のノードから第２のノードに電流を流す放電回路とを備える。
【選択図】図３

Description

本発明は、半導体集積回路装置の内部回路をＥＳＤ（Electro-Static Discharge：静電気の放電）から保護する静電気保護回路に関する。さらに、本発明は、そのような静電気保護回路を内蔵した半導体集積回路装置、及び、そのような半導体集積回路装置を用いた電子機器等に関する。
半導体集積回路装置において、人体や搬送機器等に帯電した静電気が内部回路に印加されることによる内部回路の破壊を防止するために、静電気保護回路を設けることが行われている。例えば、静電気保護回路は、高電位側の電源電位が供給される第１の端子と低電位側の電源電位が供給される第２の端子との間に接続される。静電気の放電等によって第１の端子に正の電荷が印加されると、正の電荷が静電気保護回路を介して第２の端子に放出されるので、内部回路に過大な電圧が印加されることがなく、内部回路の破壊を防止することができる。
関連する技術として、特許文献１には、高電圧端子及び基準電圧端子と、それらの端子間に結合されるＳＣＲ回路と、所定の電圧で電気的に導電を開始してＳＣＲ回路の導電をトリガーするために端子間に結合される降伏デバイスとを含むＥＳＤ保護回路が開示されている。
特開平１０−５０４９４号公報（請求項１、図２、図４、図５）
特許文献１の図２に示されているＥＳＤ保護回路においては、高電圧端子と基準電圧端子との間の電圧が所定の電圧を超えると、ツェナー・ダイオードＺ２が降伏して、ＰＮＰトランジスターＱ１がオンする。それにより、抵抗Ｒ２の両端間電圧が上昇して、ＮＰＮトランジスターＱ２もオンする。従って、ツェナー・ダイオードＺ２のブレークダウン電圧（降伏電圧）によって、ＳＣＲ回路のトリガー電圧を設定することができる。
しかしながら、ツェナー・ダイオードを半導体集積回路装置に形成するために、特殊なプロセス工程が必要となる。即ち、ツェナー・ダイオードのブレークダウン電圧を適切な値とするためには、不純物濃度を調整するための不純物注入工程（打ち込み工程）が必要となる。
特許文献１の図４に示されているＥＳＤ保護回路においては、ツェナー・ダイオードの替りに、ゲートがソースに短絡されたＮチャネルＭＯＳトランジスターＭＮ１又はＰチャネルＭＯＳトランジスターＭＰ１が用いられる。その場合には、特殊なプロセス工程は必要とならない。
しかしながら、ＳＣＲ回路のトリガー電圧は、ＭＯＳトランジスターのブレークダウン電圧又はスナップバック開始電圧等の特性によって決定されるので、きめ細かな調整ができない。また、ＳＣＲ回路のトリガー電圧は、内部回路において用いられているＭＯＳトランジスターのブレークダウン電圧よりも低い値とすることが望ましい。
特許文献１の図５に示されているＥＳＤ保護回路においては、高電圧端子（パッド）とＮチャネルＭＯＳトランジスターＭＮ２のゲートとの間に、ツェナー・ダイオードＤＺ１が接続されている。ＳＣＲ回路のトリガー電圧は、図２に示されているＥＳＤ保護回路と同様に、ツェナー・ダイオードのブレークダウン電圧によって決定されるが、ツェナー・ダイオードのサイズをより小さくすることができる。しかしながら、ツェナー・ダイオードを形成するために、特殊なプロセス工程が必要となることに変わりはない。
また、特許文献１の図５におけるツェナー・ダイオードＤＺ１の替りに、順方向に直列接続された複数のダイオードを用いることも考えられる。その場合には、特殊なプロセス工程は必要とならない。ＳＣＲ回路のトリガー電圧も、ダイオードの直列接続数を調整することによって容易に調整が可能である。しかしながら、高電圧端子と基準電圧端子との間の電圧が低くてもダイオードには順方向の電流が流れるので、通常動作時にトリガー回路部のリーク電流が大きいという課題がある。
そこで、上記の点に鑑み、本発明の第１の目的は、特殊なプロセス工程を必要とすることなく、比較的任意にトリガー電圧を設定することが可能で、通常動作時のリーク電流が小さい静電気保護回路を提供することである。また、本発明の第２の目的は、そのような静電気保護回路を内蔵した半導体集積回路装置を提供することであり、本発明の第３の目的は、そのような半導体集積回路装置を用いた電子機器等を提供することである。
以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係る静電気保護回路は、第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、（ｉ）第１のノードと第２のノードとの間に直列に接続されたトランジスター、所定数のダイオード、及び、インピーダンス素子を含む直列回路であって、トランジスターのソースとバックゲートとの間に、少なくとも所定数のダイオードが接続された直列回路と、（ii）第１のノードが第２のノードよりも高電位になって直列回路に電流が流れるときに、インピーダンス素子の両端に発生する電位差の増大に従って第１のノードから第２のノードに電流を流す放電回路とを備える。
本発明の第１の観点によれば、第１のノードと第２のノードとの間にトランジスターと所定数のダイオードとが直列に接続されているので、トランジスターがオンしない限り、ダイオードのリーク電流は流れない。また、ダイオードによってトランジスターのソース・バックゲート間に電位差が生じ、バックゲート効果によってトランジスターの実効閾値電圧が上昇する。その結果、特殊なプロセス工程を必要とすることなく、比較的任意にトリガー電圧を設定することが可能で、通常動作時のリーク電流が小さい静電気保護回路を提供することができる。
ここで、トランジスターが、Ｎチャネルトランジスターで構成され、トランジスターのバックゲートが第２のノードに接続されるようにしても良い。また、所定数のダイオードが、トランジスターのソースから第２のノードに向けて順方向に直列接続された複数のダイオードで構成されても良い。その場合には、複数のダイオードによってＮチャネルトランジスターのソースの電位をバックゲートの電位よりも高くして、Ｎチャネルトランジスターの実効閾値電圧を上昇させることができる。
あるいは、トランジスターが、Ｐチャネルトランジスターで構成され、トランジスターのバックゲートが第１のノードに接続されるようにしても良い。また、所定数のダイオードが、第１のノードからトランジスターのソースに向けて順方向に直列接続された複数のダイオードで構成されても良い。その場合には、複数のダイオードによってＰチャネルトランジスターのソースの電位をバックゲートの電位よりも低くして、Ｐチャネルトランジスターの実効閾値電圧を上昇させることができる。
以上において、放電回路が、第１のノードと第２のノードとの間に接続されたサイリスターと、インピーダンス素子の両端に発生する電位差の増大に従ってサイリスターを導通状態にする第２のトランジスターとを含むようにしても良い。それにより、高速動作が可能で大電力にも耐えられる放電回路を実現することができる。
本発明の第２の観点に係る半導体集積回路装置は、上記いずれかの静電気保護回路を備える。本発明の第２の観点によれば、特殊なプロセス工程を必要とすることなく、比較的任意にトリガー電圧を設定することが可能で、通常動作時のリーク電流が小さい静電気保護回路を内蔵した半導体集積回路装置を提供することができる。
本発明の第３の観点に係る電子機器は、上記の半導体集積回路装置を備える。本発明の第３の観点によれば、比較的任意にトリガー電圧を設定することが可能で通常動作時のリーク電流が小さい静電気保護回路を内蔵した半導体集積回路装置を用いて、故障し難く消費電力の小さい電子機器を提供することができる。
本発明の一実施形態に係る半導体集積回路装置の構成例を示す回路図。 本発明の一実施形態に係る半導体集積回路装置の構成例を示す回路図。 本発明の第１の実施形態に係る静電気保護回路の構成例を示す回路図。 本発明の第２の実施形態に係る静電気保護回路の構成例を示す回路図。 本発明の第３の実施形態に係る静電気保護回路の構成例を示す回路図。 本発明の第４の実施形態に係る静電気保護回路の構成例を示す回路図。 本発明の第５の実施形態に係る静電気保護回路の構成例を示す回路図。 本発明の第６の実施形態に係る静電気保護回路の構成例を示す回路図。 放電回路において使用可能な３端子素子の例を示す図。 本発明の一実施形態に係る電子機器の構成例を示すブロック図。
以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
図１及び図２は、本発明の一実施形態に係る半導体集積回路装置の構成例を示す回路図である。この半導体集積回路装置は、電源端子Ｐ１及びＰ２と、信号端子Ｐ３と、ダイオード１及び２と、電源配線３及び４と、本発明のいずれかの実施形態に係る静電気保護回路１０と、内部回路２０とを含んでいる。電源配線３及び４の各々は、抵抗成分を有している。また、内部回路２０は、ＰチャネルＭＯＳトランジスターＱＰ２０と、ＮチャネルＭＯＳトランジスターＱＮ２０とを含んでいる。
図１及び図２においては、信号端子Ｐ３が内部回路２０の出力側（トランジスターＱＰ２０及びＱＮ２０のドレイン）に接続されているが、信号端子Ｐ３は、内部回路２０の入力側（トランジスターＱＰ２０及びＱＮ２０のゲート）に接続されても良い。いずれにしても、静電気保護回路１０の動作仕様は、内部回路２０のトランジスターのゲート破壊電圧によって主に決定される。
例えば、静電気保護回路１０は、高電位側の電源電位ＶＤＤが供給される電源端子Ｐ１と低電位側の電源電位ＶＳＳが供給される電源端子Ｐ２との間に接続されても良い。また、静電気保護回路１０は、電源端子Ｐ１と信号端子Ｐ３との間に接続されても良いし、信号端子Ｐ３と電源端子Ｐ２との間に接続されても良い。以下の実施形態においては、一例として、図１及び図２に示すように、静電気保護回路１０が、電源端子Ｐ１にノードＮ１を介して接続されると共に、電源端子Ｐ２にノードＮ２を介して接続される場合について説明する。
静電気の放電等によって電源端子Ｐ２に正の電荷が印加されると、正の電荷がダイオード２を介して信号端子Ｐ３に放出され、又は、ダイオード２及び１を介して電源端子Ｐ１に放出されるので、内部回路２０に過大な電圧が印加されることがなく、内部回路２０の破壊を防止することができる。従って、問題となるのは、ダイオード１及び２の内の少なくとも一方に逆電圧が印加される場合である。
図１には、静電気の放電等によって信号端子Ｐ３に正の電荷が印加される一方、電源端子Ｐ２が接地されている場合の放電経路が示されている。静電気の放電等によって、サージ電流ＩＥＳＤが、ダイオード１、電源配線３、静電気保護回路１０、及び、電源配線４の経路で流れる。
放電動作において、逆電圧が印加されるダイオード２と並列に接続されたトランジスターＱＮ２０のドレイン・ソース間電圧が、トランジスターＱＮ２０が破壊に至る破壊電圧ＶＤＭＧよりも小さければ、静電気保護回路１０が内部回路２０を保護することができる。そのためには、次式（１）を満たす必要がある。
ＶＦ＋ＶＷ＋ＶＰＣ＜ＶＤＭＧ ・・・（１）
ここで、ＶＦはダイオード１の順方向電圧であり、ＶＷは電源配線３の抵抗成分にサージ電流ＩＥＳＤが流れた際に発生する電圧であり、ＶＰＣは静電気保護回路１０にサージ電流ＩＥＳＤが流れた際に発生する電圧である。
また、図２には、静電気の放電等によって信号端子Ｐ３に負の電荷が印加される一方、電源端子Ｐ１が接地されている場合の放電経路が示されている。静電気の放電等によって、サージ電流ＩＥＳＤが、電源配線３、静電気保護回路１０、電源配線４、及び、ダイオード２の経路で流れる。
放電動作において、逆電圧が印加されるダイオード１と並列に接続されたトランジスターＱＰ２０のソース・ドレイン間電圧が、トランジスターＱＰ２０が破壊に至る破壊電圧ＶＤＭＧよりも小さければ、静電気保護回路１０が内部回路２０を保護することができる。そのためには、次式（２）を満たす必要がある。
ＶＦ＋ＶＷ＋ＶＰＣ＜ＶＤＭＧ ・・・（２）
ここで、ＶＦはダイオード２の順方向電圧であり、ＶＷは電源配線４の抵抗成分にサージ電流ＩＥＳＤが流れた際に発生する電圧であり、ＶＰＣは静電気保護回路１０にサージ電流ＩＥＳＤが流れた際に発生する電圧である。
式（１）及び式（２）から分かるように、図１に示す場合と図２に示す場合とにおいて、内部回路２０を保護するための条件は、同じ式で表すことができる。即ち、放電経路上のデバイスに発生する電圧の総和が、内部回路２０の素子が破壊に至る破壊電圧ＶＤＭＧよりも小さいことが、内部回路２０を保護するための条件となる。そのような静電気保護回路１０を設けることにより、各種の半導体集積回路装置において、静電気の放電等による内部回路２０の破壊を防止することができる。
＜第１の実施形態＞
図３は、本発明の第１の実施形態に係る静電気保護回路の構成例を示す回路図である。図３に示すように、静電気保護回路は、ノードＮ１とノードＮ２との間に直列に接続されたＮチャネルＭＯＳトランジスターＱＮ１と、所定数のダイオードＤ１及びＤ２と、インピーダンス素子としての抵抗素子Ｒ１とを含む直列回路を含んでいる。
図３等においては、一例として、直列接続された２つのダイオードＤ１及びＤ２が示されているが、直列接続されるダイオードの数は、静電気保護回路に設定すべきトリガー電圧に応じて決定される。また、静電気保護回路は、ノードＮ１がノードＮ２よりも高電位になって上記直列回路に電流が流れるときに、抵抗素子Ｒ１の両端に発生する電位差の増大に従ってノードＮ１からノードＮ２に電流を流す放電回路１１を含んでいる。
トランジスターＱＮ１のバックゲート（Ｂ）は、Ｐ型の半導体基板、又は、半導体基板に配置されたＰウエルで構成される。トランジスターＱＮ１のソース（Ｓ）とバックゲート（Ｂ）との間には、少なくとも所定数のダイオードＤ１及びＤ２が接続される。図３に示す例においては、トランジスターＱＮ１のソース（Ｓ）とバックゲート（Ｂ）との間に、ダイオードＤ１及びＤ２と、抵抗素子Ｒ１とが接続されている。
例えば、トランジスターＱＮ１のドレイン（Ｄ）及びゲート（Ｇ）は、ノードＮ１に接続されており、バックゲート（Ｂ）は、ノードＮ２に接続されている。また、ダイオードＤ１及びＤ２は、トランジスターＱＮ１のソース（Ｓ）からノードＮ２に向けて順方向に直列接続されている。
即ち、ダイオードＤ１のアノードは、トランジスターＱＮ１のソース（Ｓ）に接続されており、ダイオードＤ２のカソードは、抵抗素子Ｒ１を介してノードＮ２に接続されている。それにより、ダイオードＤ１及びＤ２によってトランジスターＱＮ１のソース（Ｓ）の電位をバックゲート（Ｂ）の電位よりも高くして、トランジスターＱＮ１の実効閾値電圧を上昇させることができる。
放電回路１１は、ノードＮ１とノードＮ２との間に接続されたサイリスターＳ１１と、抵抗素子Ｒ１１及びＲ１２と、ＮチャネルＭＯＳトランジスターＱＮ１１とを含んでいる。それにより、高速動作が可能で大電力にも耐えられる放電回路１１を実現することができる。
サイリスターＳ１１は、ＰＮＰバイポーラトランジスターＱＳ１と、ＮＰＮバイポーラトランジスターＱＳ２とで構成される。ここで、トランジスターＱＳ１のエミッターがサイリスターＳ１１のアノードに相当し、トランジスターＱＳ２のエミッターがサイリスターＳ１１のカソードに相当する。
トランジスターＱＳ１のエミッターは、ノードＮ１に接続されており、コレクターは、抵抗素子Ｒ１２を介してノードＮ２に接続されており、ベースは、抵抗素子Ｒ１１を介してノードＮ１に接続されている。また、トランジスターＱＳ２のコレクターは、トランジスターＱＳ１のベースに接続されており、エミッターは、ノードＮ２に接続されており、ベースは、トランジスターＱＳ１のコレクターに接続されている。
トランジスターＱＮ１１のドレインは、トランジスターＱＳ１のベースに接続されており、ソースは、ノードＮ２に接続されており、ゲートは、ダイオードＤ２と抵抗素子Ｒ１との接続点に接続されている。トランジスターＱＮ１１は、抵抗素子Ｒ１の両端に発生する電位差の増大に従ってサイリスターＳ１１を導通状態（オン状態）にする。即ち、抵抗素子Ｒ１の両端間電圧がトランジスターＱＮ１１の閾値電圧以上になると、サイリスターＳ１１がオン状態になる。
ノードＮ１とノードＮ２との間に正の電圧（ノードＮ１の電位＞ノードＮ２の電位）が印加されて、トランジスターＱＮ１のゲート・ソース間電圧が実効閾値電圧以上になると、トランジスターＱＮ１がオン状態になって、ノードＮ１から直列回路を介してノードＮ２に電流が流れる。
それにより、抵抗素子Ｒ１の両端子間に電位差が生じて、放電回路１１のトランジスターＱＮ１１のゲート・ソース間電圧が上昇する。トランジスターＱＮ１１のゲート・ソース間電圧が閾値電圧以上になると、トランジスターＱＮ１１がオン状態になって、抵抗素子Ｒ１１に電流が流れる。その結果、抵抗素子Ｒ１１の両端子間に電位差が生じて、サイリスターＳ１１がオン状態になる。
即ち、抵抗素子Ｒ１１の両端子間に電位差が生じて、トランジスターＱＳ１のエミッター・ベース間電圧が閾値電圧以上になると、トランジスターＱＳ１がオン状態になり、抵抗素子Ｒ１２に電流が流れる。また、抵抗素子Ｒ１２の両端子間に電位差が生じて、トランジスターＱＳ２のベース・エミッター間電圧が閾値電圧以上になると、トランジスターＱＳ２がオン状態になる。
このようにして、ノードＮ１とノードＮ２との間にトリガー電圧以上の電圧が印加されると、放電回路１１は、ノードＮ１からノードＮ２に電流を流し始める。放電回路１１に電流が流れ続けると、半導体集積回路装置に蓄積された電荷が放出されて、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも低下する。
それにより、トランジスターＱＮ１のゲート・ソース間電圧が実効閾値電圧よりも低下するので、トランジスターＱＮ１がオン状態からオフ状態に遷移する。その結果、抵抗素子Ｒ１に流れる電流が減少するので、放電回路１１のトランジスターＱＮ１１がオン状態からオフ状態に遷移する。
一般に、ＭＯＳトランジスターの実効閾値電圧Ｖｔは、次式（３）で近似できることが知られている。
Ｖｔ≒Ｖｔ０＋γ（Ｖｓｂ）１／２
＝Ｖｔ０＋γ（Ｎ×ＶＦ）１／２ ・・・（３）
ここで、Ｖｓｂは、ソース・バックゲート間の電位差を表しており、Ｖｔ０は、Ｖｓｂ＝０のときの閾値電圧を表しており、γは、ＭＯＳトランジスターが形成される半導体基板又はウエルのドーピングに依存する定数（例えば、０．７〜１．４程度）を表しており、Ｎは、直列接続されたダイオードの個数を表す自然数であり、ＶＦは、ダイオードの順方向電圧を表している。
式（３）より、ダイオードの個数Ｎを増やすことによって、ＭＯＳトランジスターの実効閾値電圧Ｖｔが増大することが分かる。従って、サイリスターＳ１１がオン状態になるときのノードＮ１とノードＮ２との間の電圧、即ち、静電気保護回路のトリガー電圧を、ダイオードの個数Ｎによって設定することができる。
本実施形態によれば、ノードＮ１とノードＮ２との間にトランジスターＱＮ１とダイオードＤ１及びＤ２とが直列に接続されているので、トランジスターＱＮ１がオンしない限り、ダイオードＤ１及びＤ２のリーク電流は流れない。また、ダイオードＤ１及びＤ２によってトランジスターＱＮ１のソース・バックゲート間に電位差が生じ、バックゲート効果によってトランジスターＱＮ１の実効閾値電圧が上昇する。
その結果、特殊なプロセス工程を必要とすることなく、比較的任意にトリガー電圧を設定することが可能で、通常動作時のリーク電流が小さい静電気保護回路を提供することができる。さらに、本実施形態によれば、特殊なプロセス工程を必要とすることなく、比較的任意にトリガー電圧を設定することが可能で、通常動作時のリーク電流が小さい静電気保護回路を内蔵した半導体集積回路装置を提供することができる。
＜第２の実施形態＞
図４は、本発明の第２の実施形態に係る静電気保護回路の構成例を示す回路図である。図４に示すように、第２の実施形態に係る静電気保護回路は、ノードＮ１とノードＮ２との間に直列に接続された所定数のダイオードＤ１及びＤ２と、ＰチャネルＭＯＳトランジスターＱＰ１と、インピーダンス素子としての抵抗素子Ｒ１とを含む直列回路を含んでいる。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。
トランジスターＱＰ１のバックゲート（Ｂ）は、Ｎ型の半導体基板、又は、半導体基板に配置されたＮウエルで構成される。トランジスターＱＰ１のバックゲート（Ｂ）とソース（Ｓ）との間には、少なくとも所定数のダイオードＤ１及びＤ２が接続される。図４に示す例においては、トランジスターＱＰ１のバックゲート（Ｂ）とソース（Ｓ）との間に、ダイオードＤ１及びＤ２のみが接続されている。
例えば、トランジスターＱＰ１のドレイン（Ｄ）は、抵抗素子Ｒ１を介してノードＮ２に接続されており、ゲート（Ｇ）は、ノードＮ２に接続されており、バックゲート（Ｂ）は、ノードＮ１に接続されている。また、ダイオードＤ１及びＤ２は、ノードＮ１からトランジスターＱＰ１のソース（Ｓ）に向けて順方向に直列接続されている。
即ち、ダイオードＤ１のアノードは、ノードＮ１に接続されており、ダイオードＤ２のカソードは、トランジスターＱＰ１のソース（Ｓ）に接続されている。それにより、ダイオードＤ１及びＤ２によってトランジスターＱＰ１のソース（Ｓ）の電位をバックゲート（Ｂ）の電位よりも低くして、トランジスターＱＰ１の実効閾値電圧を上昇させることができる。
ノードＮ１とノードＮ２との間に正の電圧（ノードＮ１の電位＞ノードＮ２の電位）が印加されて、トランジスターＱＰ１のソース・ゲート間電圧が実効閾値電圧以上になると、トランジスターＱＰ１がオン状態になって、ノードＮ１から直列回路を介してノードＮ２に電流が流れる。
それにより、抵抗素子Ｒ１の両端子間に電位差が生じて、放電回路１１のトランジスターＱＮ１１のゲート・ソース間電圧が上昇する。トランジスターＱＮ１１のゲート・ソース間電圧が閾値電圧以上になると、トランジスターＱＮ１１がオン状態になって、抵抗素子Ｒ１１に電流が流れる。その結果、抵抗素子Ｒ１１の両端子間に電位差が生じて、サイリスターＳ１１がオン状態になる。
このようにして、ノードＮ１とノードＮ２との間にトリガー電圧以上の電圧が印加されると、放電回路１１は、ノードＮ１からノードＮ２に電流を流し始める。放電回路１１に電流が流れ続けると、半導体集積回路装置に蓄積された電荷が放出されて、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも低下する。
それにより、トランジスターＱＰ１のソース・ゲート間電圧が実効閾値電圧よりも低下するので、トランジスターＱＰ１がオン状態からオフ状態に遷移する。その結果、抵抗素子Ｒ１に流れる電流が減少するので、放電回路１１のトランジスターＱＰ１１がオン状態からオフ状態に遷移する。本実施形態によっても、第１の実施形態と同様の効果を奏することができる。
＜第３の実施形態＞
図５は、本発明の第３の実施形態に係る静電気保護回路の構成例を示す回路図である。図５に示すように、第３の実施形態に係る静電気保護回路は、ノードＮ１とノードＮ２との間に直列に接続されたインピーダンス素子としての抵抗素子Ｒ１と、所定数のダイオードＤ１及びＤ２と、ＰチャネルＭＯＳトランジスターＱＰ１とを含む直列回路を含んでいる。また、放電回路１２は、ＰチャネルＭＯＳトランジスターＱＰ１１を含んでいる。その他の点に関しては、第３の実施形態は、第１の実施形態と同様でも良い。
トランジスターＱＰ１のバックゲート（Ｂ）は、Ｎ型の半導体基板、又は、半導体基板に配置されたＮウエルで構成される。トランジスターＱＰ１のバックゲート（Ｂ）とソース（Ｓ）との間には、少なくとも所定数のダイオードＤ１及びＤ２が接続される。図５に示す例においては、トランジスターＱＰ１のバックゲート（Ｂ）とソース（Ｓ）との間に、抵抗素子Ｒ１と、ダイオードＤ１及びＤ２とが接続されている。
例えば、トランジスターＱＰ１のドレイン（Ｄ）及びゲート（Ｇ）は、ノードＮ２に接続されており、バックゲート（Ｂ）は、ノードＮ１に接続されている。また、ダイオードＤ１及びＤ２は、ノードＮ１からトランジスターＱＰ１のソース（Ｓ）に向けて順方向に直列接続されている。
即ち、ダイオードＤ１のアノードは、抵抗素子Ｒ１を介してノードＮ１に接続されており、ダイオードＤ２のカソードは、トランジスターＱＰ１のソース（Ｓ）に接続されている。それにより、ダイオードＤ１及びＤ２によってトランジスターＱＰ１のソース（Ｓ）の電位をバックゲート（Ｂ）の電位よりも低くして、トランジスターＱＰ１の実効閾値電圧を上昇させることができる。
ノードＮ１とノードＮ２との間に正の電圧（ノードＮ１の電位＞ノードＮ２の電位）が印加されて、トランジスターＱＰ１のソース・ゲート間電圧が実効閾値電圧以上になると、トランジスターＱＰ１がオン状態になって、ノードＮ１から直列回路を介してノードＮ２に電流が流れる。
それにより、抵抗素子Ｒ１の両端子間に電位差が生じて、放電回路１２のトランジスターＱＰ１１のソース・ゲート間電圧が上昇する。トランジスターＱＰ１１のソース・ゲート間電圧が閾値電圧以上になると、トランジスターＱＰ１１がオン状態になって、抵抗素子Ｒ１１に電流が流れる。その結果、抵抗素子Ｒ１１の両端子間に電位差が生じて、サイリスターＳ１１がオン状態になる。
このようにして、ノードＮ１とノードＮ２との間にトリガー電圧以上の電圧が印加されると、放電回路１２は、ノードＮ１からノードＮ２に電流を流し始める。放電回路１２に電流が流れ続けると、半導体集積回路装置に蓄積された電荷が放出されて、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも低下する。
それにより、トランジスターＱＰ１のソース・ゲート間電圧が実効閾値電圧よりも低下するので、トランジスターＱＰ１がオン状態からオフ状態に遷移する。その結果、抵抗素子Ｒ１に流れる電流が減少するので、放電回路１２のトランジスターＱＰ１１がオン状態からオフ状態に遷移する。本実施形態によっても、第１の実施形態と同様の効果を奏することができる。
＜第４の実施形態＞
図６は、本発明の第４の実施形態に係る静電気保護回路の構成例を示す回路図である。図６に示すように、第４の実施形態に係る静電気保護回路は、ノードＮ１とノードＮ２との間に直列に接続されたインピーダンス素子としての抵抗素子Ｒ１と、ＮチャネルＭＯＳトランジスターＱＮ１と、所定数のダイオードＤ１及びＤ２とを含む直列回路を含んでいる。その他の点に関しては、第４の実施形態は、第３の実施形態と同様でも良い。
トランジスターＱＮ１のバックゲート（Ｂ）は、Ｐ型の半導体基板、又は、半導体基板に配置されたＰウエルで構成される。トランジスターＱＮ１のソース（Ｓ）とバックゲート（Ｂ）との間には、少なくとも所定数のダイオードＤ１及びＤ２が接続される。図６に示す例においては、トランジスターＱＮ１のソース（Ｓ）とバックゲート（Ｂ）との間に、ダイオードＤ１及びＤ２のみが接続されている。
例えば、トランジスターＱＮ１のドレイン（Ｄ）は、抵抗素子Ｒ１を介してノードＮ１に接続されており、ゲート（Ｇ）は、ノードＮ１に接続されており、バックゲート（Ｂ）は、ノードＮ２に接続されている。また、ダイオードＤ１及びＤ２は、トランジスターＱＮ１のソース（Ｓ）からノードＮ２に向けて順方向に直列接続されている。
即ち、ダイオードＤ１のアノードは、トランジスターＱＮ１のソース（Ｓ）に接続されており、ダイオードＤ２のカソードは、ノードＮ２に接続されている。それにより、ダイオードＤ１及びＤ２によってトランジスターＱＮ１のソース（Ｓ）の電位をバックゲート（Ｂ）の電位よりも高くして、トランジスターＱＮ１の実効閾値電圧を上昇させることができる。
ノードＮ１とノードＮ２との間に正の電圧（ノードＮ１の電位＞ノードＮ２の電位）が印加されて、トランジスターＱＮ１のゲート・ソース間電圧が実効閾値電圧以上になると、トランジスターＱＮ１がオン状態になって、ノードＮ１から直列回路を介してノードＮ２に電流が流れる。
それにより、抵抗素子Ｒ１の両端子間に電位差が生じて、放電回路１２のトランジスターＱＰ１１のソース・ゲート間電圧が上昇する。トランジスターＱＰ１１のソース・ゲート間電圧が閾値電圧以上になると、トランジスターＱＰ１１がオン状態になって、抵抗素子Ｒ１１に電流が流れる。その結果、抵抗素子Ｒ１１の両端子間に電位差が生じて、サイリスターＳ１１がオン状態になる。
このようにして、ノードＮ１とノードＮ２との間にトリガー電圧以上の電圧が印加されると、放電回路１２は、ノードＮ１からノードＮ２に電流を流し始める。放電回路１２に電流が流れ続けると、半導体集積回路装置に蓄積された電荷が放出されて、ノードＮ１とノードＮ２との間の電圧が所定の電圧よりも低下する。
それにより、トランジスターＱＮ１のゲート・ソース間電圧が実効閾値電圧よりも低下するので、トランジスターＱＮ１がオン状態からオフ状態に遷移する。その結果、抵抗素子Ｒ１に流れる電流が減少するので、放電回路１２のトランジスターＱＰ１１がオン状態からオフ状態に遷移する。本実施形態によっても、第１の実施形態と同様の効果を奏することができる。
＜第５の実施形態＞
図７は、本発明の第５の実施形態に係る静電気保護回路の構成例を示す回路図である。第５の実施形態に係る静電気保護回路は、図３に示す第１の実施形態における放電回路１１の替りに放電回路１３を含んでいる。その他の点に関しては、第５の実施形態は、第１の実施形態と同様でも良い。
図７に示すように、放電回路１３は、ノードＮ１とノードＮ２との間に接続された放電素子１３ａと、放電素子１３ａに制御信号を供給するＮチャネルＭＯＳトランジスターＱＮ１１とを含んでいる。トランジスターＱＮ１１のドレインは、放電素子１３ａの制御端子に接続されており、ソースは、ノードＮ２に接続されており、ゲートは、ダイオードＤ２と抵抗素子Ｒ１との接続点に接続されている。
ノードＮ１とノードＮ２との間に正の電圧（ノードＮ１の電位＞ノードＮ２の電位）が印加されて、トランジスターＱＮ１のゲート・ソース間電圧が実効閾値電圧以上になると、トランジスターＱＮ１がオン状態になって、ノードＮ１から直列回路を介してノードＮ２に電流が流れる。
それにより、抵抗素子Ｒ１の両端子間に電位差が生じて、放電回路１３のトランジスターＱＮ１１のゲート・ソース間電圧が上昇する。トランジスターＱＮ１１のゲート・ソース間電圧が閾値電圧以上になると、トランジスターＱＮ１１がオン状態になって、放電素子１３ａの制御端子の電位がノードＮ２の電位に近付き、放電素子１３ａがノードＮ１からノードＮ２に電流を流す。本実施形態によっても、第１の実施形態と同様の効果を奏することができる。
＜第６の実施形態＞
図８は、本発明の第６の実施形態に係る静電気保護回路の構成例を示す回路図である。第６の実施形態に係る静電気保護回路は、図５に示す第３の実施形態における放電回路１２の替りに放電回路１４を含んでいる。その他の点に関しては、第６の実施形態は、第３の実施形態と同様でも良い。
図８に示すように、放電回路１４は、ノードＮ１とノードＮ２との間に接続された放電素子１４ａと、放電素子１４ａに制御信号を供給するＰチャネルＭＯＳトランジスターＱＰ１１とを含んでいる。トランジスターＱＰ１１のソースは、ノードＮ１に接続されており、ドレインは、放電素子１４ａの制御端子に接続されており、ゲートは、抵抗素子Ｒ１とダイオードＤ１との接続点に接続されている。
ノードＮ１とノードＮ２との間に正の電圧（ノードＮ１の電位＞ノードＮ２の電位）が印加されて、トランジスターＱＰ１のソース・ゲート間電圧が実効閾値電圧以上になると、トランジスターＱＰ１がオン状態になって、ノードＮ１から直列回路を介してノードＮ２に電流が流れる。
それにより、抵抗素子Ｒ１の両端子間に電位差が生じて、放電回路１４のトランジスターＱＰ１１のソース・ゲート間電圧が上昇する。トランジスターＱＰ１１のソース・ゲート間電圧が閾値電圧以上になると、トランジスターＱＰ１１がオン状態になって、放電素子１４ａの制御端子の電位がノードＮ１の電位に近付き、放電素子１４ａがノードＮ１からノードＮ２に電流を流す。本実施形態によっても、第１の実施形態と同様の効果を奏することができる。
＜放電素子の例＞
本発明の第１〜第６の実施形態に係る静電気保護回路の放電回路においては、図３等に示すサイリスターＳ１１以外にも、制御信号に従って電流をオン／オフ制御する機能を有する各種の３端子素子や回路等を用いることができる。
３端子素子としては、金属酸化膜型電界効果トランジスター（MOS (Metal Oxide Semiconductor) FET）、接合形電界効果トランジスター（Junction FET）、金属半導体形電界効果トランジスター（Metal Semiconductor FET）、及び、バイポーラトランジスター等が挙げられる。
図９は、放電回路において使用可能な３端子素子の例を示す図である。なお、図９において、「ＮＳ」は制御信号が供給されるノードを表している。例えば、図７に示す放電素子１３ａとして、図９（ａ）に示すＰチャネルＭＯＳトランジスター、又は、図９（ｂ）に示すＰＮＰバイポーラトランジスターを用いることができる。
あるいは、図８に示す放電素子１４ａとして、図９（ｃ）に示すＮチャネルＭＯＳトランジスター、又は、図９（ｄ）に示すＮＰＮバイポーラトランジスターを用いることができる。なお、ＭＯＳトランジスターのゲートとソースとの間、又は、バイポーラトランジスターのベースとエミッターとの間に、抵抗を接続しても良い。
＜電子機器＞
次に、本発明の一実施形態に係る電子機器について説明する。
図１０は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。図１０に示すように、電子機器１１０は、ＣＰＵ１２０と、操作部１３０と、ＲＯＭ（リードオンリー・メモリー）１４０と、ＲＡＭ（ランダムアクセス・メモリー）１５０と、通信部１６０と、表示部１７０と、音声出力部１８０とを含んでも良い。
ここで、ＣＰＵ１２０、及び、ＲＯＭ１４０〜音声出力部１８０の少なくとも一部は、本発明の一実施形態に係る半導体集積回路装置に内蔵される。なお、図１０に示す構成要素の一部を省略又は変更しても良いし、あるいは、図１０に示す構成要素に他の構成要素を付加しても良い。
ＣＰＵ１２０は、ＲＯＭ１４０等に記憶されているプログラムに従って、外部から供給されるデータ等を用いて各種の信号処理や制御処理を行う。例えば、ＣＰＵ１２０は、操作部１３０から供給される操作信号に応じて各種の信号処理を行ったり、外部との間でデータ通信を行うために通信部１６０を制御したり、表示部１７０に各種の画像を表示させるための画像信号を生成したり、音声出力部１８０に各種の音声を出力させるための音声信号を生成したりする。
操作部１３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ１２０に出力する。ＲＯＭ１４０は、ＣＰＵ１２０が各種の信号処理や制御処理を行うためのプログラムやデータ等を記憶している。また、ＲＡＭ１５０は、ＣＰＵ１２０の作業領域として用いられ、ＲＯＭ１４０から読み出されたプログラムやデータ、操作部１３０を用いて入力されたデータ、又は、ＣＰＵ１２０がプログラムに従って実行した演算結果等を一時的に記憶する。
通信部１６０は、例えば、アナログ回路及びデジタル回路で構成され、ＣＰＵ１２０と外部装置との間のデータ通信を行う。表示部１７０は、例えば、ＬＣＤ（液晶表示装置）等を含み、ＣＰＵ１２０から供給される画像信号に基づいて各種の画像を表示する。また、音声出力部１８０は、例えば、スピーカー等を含み、ＣＰＵ１２０から供給される音声信号に基づいて音声を出力する。
電子機器１１０としては、例えば、携帯電話機等の移動端末、スマートカード、電卓、電子辞書、電子ゲーム機器、デジタルスチルカメラ、デジタルムービー、ビデオプロジェクター、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、カーナビゲーション装置、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。
本実施形態によれば、比較的任意にトリガー電圧を設定することが可能で通常動作時のリーク電流が小さい静電気保護回路を内蔵した半導体集積回路装置を用いて、故障し難く消費電力の小さい電子機器を提供することができる。
上記の実施形態においては、インピーダンス素子として抵抗素子を用いる場合について説明したが、インピーダンス素子としては、抵抗素子とインダクターとの直列回路や、抵抗素子とキャパシターとの並列回路等を用いることもできる。このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
１、２…ダイオード、３、４…電源配線、１０…静電気保護回路、１１〜１４…放電回路、１３ａ、１４ａ…放電素子、２０…内部回路、１１０…電子機器、１２０…ＣＰＵ、１３０…操作部、１４０…ＲＯＭ、１５０…ＲＡＭ、１６０…通信部、１７０…表示部、１８０…音声出力部、Ｐ１、Ｐ２…電源端子、Ｐ３…信号端子、Ｒ１〜Ｒ１２…抵抗素子、Ｄ１、Ｄ２…ダイオード、ＱＰ１〜ＱＰ２０…ＰチャネルＭＯＳトランジスター、ＱＮ１〜ＱＮ２０…ＮチャネルＭＯＳトランジスター、Ｓ１１…サイリスター、ＱＳ１…ＰＮＰバイポーラトランジスター、ＱＳ２…ＮＰＮバイポーラトランジスター

Claims (8)

  1. 第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、
    前記第１のノードと前記第２のノードとの間に直列に接続されたトランジスター、所定数のダイオード、及び、インピーダンス素子を含む直列回路であって、前記トランジスターのソースとバックゲートとの間に、少なくとも前記所定数のダイオードが接続された前記直列回路と、
    前記第１のノードが前記第２のノードよりも高電位になって前記直列回路に電流が流れるときに、前記インピーダンス素子の両端に発生する電位差の増大に従って前記第１のノードから前記第２のノードに電流を流す放電回路と、
    を備える静電気保護回路。
  2. 前記トランジスターが、Ｎチャネルトランジスターで構成され、前記トランジスターのバックゲートが前記第２のノードに接続されている、請求項１記載の静電気保護回路。
  3. 前記トランジスターが、Ｐチャネルトランジスターで構成され、前記トランジスターのバックゲートが前記第１のノードに接続されている、請求項１記載の静電気保護回路。
  4. 前記所定数のダイオードが、前記トランジスターのソースから前記第２のノードに向けて順方向に直列接続された複数のダイオードで構成される、請求項２記載の静電気保護回路。
  5. 前記所定数のダイオードが、前記第１のノードから前記トランジスターのソースに向けて順方向に直列接続された複数のダイオードで構成される、請求項３記載の静電気保護回路。
  6. 前記放電回路が、前記第１のノードと前記第２のノードとの間に接続されたサイリスターと、前記インピーダンス素子の両端に発生する電位差の増大に従って前記サイリスターを導通状態にする第２のトランジスターとを含む、請求項１〜５のいずれか１項記載の静電気保護回路。
  7. 請求項１〜６のいずれか１項記載の静電気保護回路を備える半導体集積回路装置。
  8. 請求項７記載の半導体集積回路装置を備える電子機器。
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