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TWI842519B - 靜電放電電路 - Google Patents

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TWI842519B
TWI842519B TW112117132A TW112117132A TWI842519B TW I842519 B TWI842519 B TW I842519B TW 112117132 A TW112117132 A TW 112117132A TW 112117132 A TW112117132 A TW 112117132A TW I842519 B TWI842519 B TW I842519B
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electrostatic discharge
node
type transistor
circuit
diodes
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丁韻仁
賴致瑋
吳易翰
林坤信
許信坤
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力旺電子股份有限公司
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Abstract

一種靜電放電電路包括：第一P型電晶體、第二P型電晶體、第三P型電晶體、第一靜電放電電流路徑、第二靜電放電電流路徑、偏壓電路與控制電路。控制電路連接於墊與第一節點之間。第一P型電晶體連接至該墊、該控制電路與第二節點。第一靜電放電電流路徑連接於第二節點與第一節點之間。第二靜電放電電流路徑連接於第二節點與第一節點之間。第二P型電晶體連接至該墊、該控制電路與第三節點。偏壓電路連接於第三節點與第一節點之間。第三P型電晶體連接至該墊、第三節點與第四節點。內部電路連接於第四節點與第一節點之間。

Description

靜電放電電路
本發明是有關於一種電路，且特別是有關於一種靜電放電(electro static discharge，簡稱ESD)電路。
眾所周知，在互補式金屬氧化物半導體的積體電路(CMOS IC)製程中，為增加其速度與整合度，半導體元件尺寸會越做越小、閘極氧化層(Gate oxide layer)會越來越薄。因此，閘極氧化層的崩潰電壓(breakdown voltage)降低，且半導體元件的PN接面(PN junction)的崩潰電壓也降低。
為了避免積體電路(IC)在生產過程中被靜電放電衝擊(ESD zapping)所損傷，在積體電路(IC)內皆會製作靜電放電電路。靜電放電電路提供了靜電放電電流路徑(ESD current path)，以免靜電放電流(ESD current)流入IC內部電路而造成損傷。
本發明為一種靜電放電電路，連接至一墊與一內部電路，且該靜電放電電路包括：一控制電路，連接於該墊與一第一節點之間；一第一P型電晶體，該第一P型電晶體的一第一源/汲端連接至該墊，該第一P型電晶體的一閘極 端連接至該控制電路，該第一P型電晶體的一第二源/汲端連接至一第二節點；一第一靜電放電電流路徑，連接於該第二節點與該第一節點之間；一第二靜電放電電流路徑，連接於該第二節點與該第一節點之間；一第二P型電晶體，該第二P型電晶體的一第一源/汲端連接至該墊，該第二P型電晶體的一閘極端連接至該控制電路，該第二P型電晶體的一第二源/汲端連接至一第三節點；一偏壓電路，連接於該第三節點與該第一節點之間；一第三P型電晶體，該第三P型電晶體的一第一源/汲端連接至該墊，該第三P型電晶體的一閘極端連接至該第三節點，該第三P型電晶體的一第二源/汲端連接至一第四節點。該內部電路連接於該第四節點與該第一節點之間。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100,200:靜電放電電路
102,220:第一靜電放電電流路徑
104,230:第二靜電放電電流路徑
140,240:內部電路
150,250:墊
210:控制電路
255:偏壓電路
第1圖為本發明靜電放電電路的第一實施例；第2A圖為第一實施例靜電放電電路的電壓-電流曲線示意圖；第2B圖為本發明第一實施例靜電放電電路進行人體模式測試的示意圖；第3圖為本發明靜電放電電路的第二實施例；第4A圖為第二實施例靜電放電電路在內部電路接收到供應電源後尚未發生靜電放電衝擊的示意圖；第4B圖為第二實施例靜電放電電路接收到負靜電放電衝擊的示意圖；第4C圖為第二實施例靜電放電電路接收到正靜電放電衝擊的示意圖；以及 第5圖為本發明第二實施例靜電放電電路進行人體模式測試的示意圖。
請參照第1圖，其所繪示為本發明靜電放電電路的第一實施例。靜電放電電路100與內部電路140連接於接收第一供應電壓Vpp的墊(pad)150與接收第二供應電壓GND的節點g之間。第一供應電壓Vpp由墊150輸入靜電放電電路100與內部電路140。第二供應電壓GND由節點g輸入靜電放電電路100與內部電路140。其中，第一供應電壓Vpp可用來編程(program)記憶胞(memory cell)，而內部電路140則可包含記憶胞。
靜電放電電路100中包括一第一靜電放電電流路徑(first ESD current path)102與一第二靜電放電電流路徑(second ESD current path)104。其中，第一靜電放電電流路徑102包括n個二極體Df1~Dfn串接於第一供應電壓Vpp與第二供應電壓GND之間。第二靜電放電電流路徑104包括m個二極體Dr1~Drm串接於第一供應電壓Vpp與第二供應電壓GND之間。第二供應電壓GND可為0V。
基本上，第一靜電放電電流路徑102的開啟臨限電壓(turn-on threshold voltage)為n×Von，其中Von為單一個二極體的切入電壓(cut in voltage)，例如0.6V。因此，當第一供應電壓Vpp與第二供應電壓GND之間的電壓差(Vpp-0V)大於n×Von時，第一靜電放電電流路徑102開啟。
由以上的說明可知，第一靜電放電電流路徑102的開啟臨限電壓(n×Von)必需設定成大於第一供應電壓Vpp(例如5V)。如果將第一靜電放電電流路徑102的開啟臨限電壓(n×Von)設定成小於第一供應電壓Vpp(例如5V)，則會造成第一靜電放電電流路徑102的誤觸發(mis-trigger)。同樣地，第一靜電放電電流 路徑102的開啟臨限電壓(n×Von)必需設定成小於第二靜電放電電流路徑104的總崩潰電壓(m×Vbj)，其中Vbj為單一二極體的崩潰電壓(breakdown voltage)。如果將第一靜電放電電流路徑102的開啟臨限電壓(n×Von)設定成大於第二靜電放電電流路徑104的總崩潰電壓(m×Vbj)，則會造成第二靜電放電電流路徑104的誤觸發(mis-trigger)。舉例來說，當墊150接收正的靜電電壓時，第一靜電放電電流路徑102會立即開啟，以避免造成第二靜電放電電流路徑104上的二極體崩潰。
同理，第二靜電放電電流路徑104開啟臨限電壓為m×Von。換言之，當第二供應電壓GND與第一供應電壓Vpp之間的電壓差(0V-Vpp)大於m×Von時，第二靜電放電電流路徑104開啟。
舉例來說，假設二極體的切入電壓Von為0.6V，崩潰電壓Vbj為4V，且內部電路140的電壓操作範圍為0V至6V之間。因此，靜電放電電路100中，第一靜電放電電流路徑102至少要串接11顆(11×0.6V=6.6V)二極體，第二靜電放電電流路徑104至少要串接2顆(2×4V=8V)二極體。如此，才不會誤觸發第一靜電放電電流路徑102或者第二靜電放電電流路徑104。
由於製程變異(process variation)，二極體的切入電壓Von可能會變化。為了防止切入電壓Von的變化造成影響，可以在第一靜電放電電流路徑102再增加一顆二極體。如此可以確認第一靜電放電電流路徑102不會在正常運作時被誤觸發。
當墊150接收到正的靜電放電衝擊(positive ESD zapping)時，第一靜電放電電流路徑102開啟，且靜電放電電流由墊150經由第一靜電放電電流路徑102流至節點g。反之，當墊150接收到負的靜電放電衝擊(negative ESD zapping) 時，第二靜電放電電流路徑104開啟，且靜電放電電流由節點g經由第二靜電放電電流路徑104流至墊150。
請參照第2A圖，其所繪示為第一實施例靜電放電電路的電壓-電流曲線示意圖。其中，第一靜電放電電流路徑102中的二極體共11顆(n=11)，第二靜電放電電流路徑104中的二極體共2顆(m=2)。另外，在0V~6V之間為第一供應電壓Vpp的操作區間(Vpp operation region)。也就是說，內部電路140接收的第一供應電壓Vpp如果在0V~6V之間，則靜電放電電路100不會被觸發，內部電路140可以正常運作。
當第一供應電壓Vpp超過6V或者低於0V時，則代表可能遭受靜電放電衝擊(ESD zapping)。此時，靜電放電電路100會根據第一供應電壓Vpp的變化來動作。
請參照第2B圖，其所繪示為本發明第一實施例靜電放電電路進行人體模式(Human Body Mode，簡稱HBM)測試的示意圖。以人體模式(HBM)測試為例，當2KV的靜電電壓施加在墊150時，第一供應電壓Vpp會升高至12.5V，且靜電放電電流會上升至1.33A。此時，第一靜電放電電流路徑102開啟，靜電放電電流沿著第一靜電放電電流路徑102傳導至節點g。
如第2B圖所示，墊150於時間點t1接收到2KV的靜電電壓，使得第一供應電壓Vpp瞬間上升至12.5V，而第一靜電放電電流路徑102開啟。再者，根據第2A圖可知，於時間點t1時的靜電放電電流約為1.33A。
由於第一靜電放電電流路徑102已開啟，將使得第一供應電壓Vpp在時間點t2下降至6.5V以下。換言之，靜電放電電路100可在4μs內將第一供應電壓Vpp下降至6.5V以下。如此，可以保護內部電路中的半導體元件不會受損。
由於靜電放電電流可能流經第一靜電放電電流路徑102或者第二靜電放電電流路徑104。因此，在靜電放電電路100內，必需設計大尺寸的二極體Df1~Dfn、Dr1~Drm。如此，才可以防止靜電放電電流燒毀二極體Df1~Dfn、Dr1~Drm。然而，大尺寸的二極體Df1~Dfn、Dr1~Drm會有較小的寄生電阻(parasitic resistance)，使得待機漏電流(standby leakage current)增加。雖然增加第一靜電放電電流路徑102與第二靜電放電電流路徑104中串接二極體n與m的數目可以降低待機漏電流。然而，增加n與m的數目同時也會影響到第一靜電放電電流路徑102與第二靜電放電電流路徑104的開啟臨限電壓，此時也需要一併考慮開啟臨限電壓(n×Von)與總崩潰電壓(m×Vbj)是否在適用的範圍。
如第2B圖所示，在靜電放電衝擊過後，第一供應電壓Vpp已經下降至6.5V以下。由於第一供應電壓Vpp會維持在6.5V附近一段時間。而在這段時間內，內部電路140內的半導體元件仍受到6.5V的電壓應力(voltage stress)影響，將使得半導體元件的特性變差，使用壽命縮短。
請參照第3圖，其所繪示為本發明靜電放電電路的第二實施例。墊(pad)250接收第一供應電壓Vpp，節點g接收第二供應電壓GND。
靜電放電電路200包括一控制電路210、一第一靜電放電電流路徑220、第二靜電放電電流路徑230、一第一P型電晶體M1、一第二P型電晶體M2、一第三P型電晶體M3與一偏壓電路(biasing circuit)255。
控制電路210包括一第一電阻R1與第一電容器C1。第一電阻R1的第一端連接至墊250以接收第一供應電壓Vpp，第一電阻R1的第二端連接至節點a。第一電容器C1的第一端連接至節點a，第一電容器C1的第二端連接至節點g 以接收第二供應電壓GND。舉例來說，由第一電阻R1與第一電容器C1所組成的時間常數τ(R1×C1)可設計在1μs~2.5μs之間。
第一P型電晶體M1的第一源/汲端(source/drain terminal)連接至墊250以接收第一供應電壓Vpp，第一P型電晶體M1的閘極端連接至控制電路210中的節點a，第一P型電晶體M1的第二源/汲端連接至節點b。再者，第一P型電晶體M1內有一寄生二極體(parasitic diode)Dp，其陽極(anode terminal)連接於第一P型電晶體Mp的第二源/汲端，陰極(cathode terminal)連接於第一P型電晶體M1的第一源/汲端。
第一靜電放電電流路徑220包括x個二極體Df1~Dfx。串接的x個二極體Df1~Dfx連接於節點b與節點g之間。在第一靜電放電電流路徑220的x個二極體Df1~Dfx中，第一個二極體Df1的陽極連接至節點b。在第一靜電放電電流路徑220的x個二極體Df1~Dfx中，最後一個二極體Dfx的陰極連接至節點g。在第一靜電放電電流路徑220的x個二極體Df1~Dfx中，其他二極體的陽極連接至前一個二極體的陰極。在第一靜電放電電流路徑220的x個二極體Df1~Dfx中，其他二極體的陰極連接至後一個二極體的陽極。
第二靜電放電電流路徑230包括y個二極體Dr1~Dry。串接的y個二極體Dr1~Dry連接於節點b與節點g之間。在第二靜電放電電流路徑230的y個二極體Dr1~Dry中，第一個二極體Dr1的陽極連接至節點g。在第二靜電放電電流路徑230的y個二極體Dr1~Dry中，最後一個二極體Dry的陰極連接至節點b。在第二靜電放電電流路徑230的y個二極體Dr1~Dry中，其他二極體的陽極連接至前一個二極體的陰極。在第二靜電放電電流路徑230的y個二極體Dr1~Dry中，其他二極體的陰極連接至後一個二極體的陽極。
第二P型電晶體M2的第一源/汲端連接至墊250以接收第一供應電壓Vpp，第二P型電晶體M2的閘極端連接至控制電路210中的節點a，第二P型電晶體M2的第二源/汲端連接至節點c。再者，偏壓電路255連接於節點c與節點g之間。
偏壓電路255包括z個二極體Dff1~Dffz與一第二電阻R2。第二電阻R2的第一端連接節點c，第二電阻R2的第二端連接至節點e。串接的z個二極體Dff1~Dffz連接於節點e與節點g之間。在z個二極體Dff1~Dffz中，第一個二極體Dff1的陽極連接至節點e。在z個二極體Dff1~Dffz中，最後一個二極體Dffz的陰極連接至節點g。在z個二極體Dff1~Dffz中，其他二極體的陽極連接至前一個二極體的陰極。在z個二極體Dff1~Dffz中，其他二極體的陰極連接至後一個二極體的陽極。根據本發明的實施例，x、y、z皆為正整數，且x大於y。而在其他的實施例中，第一電阻R1的電阻值(resistance)大於第二電阻R2的電阻值。
第三P型電晶體M3的第一源/汲端連接至墊250以接收第一供應電壓Vpp，第三P型電晶體M3的閘極端連接至節點c，第三P型電晶體M3的第二源/汲端連接至節點d。再者，內部電路240連接於節點d與節點g之間。
根據本發明的第二實施例，第一P型電晶體M1的第一源/汲端、第一P型電晶體M1的通道區域(channel region)、第一P型電晶體M1的第二源/汲端以及第一靜電放電電流路徑220組合成為正的靜電放電電流路徑(positive ESD current path)。而控制電路210用來控制正靜電放電電流路徑的開啟與關閉。
再者，第二靜電放電電流路徑230、第一P型電晶體M1的第二源/汲端、第一P型電晶體M1的寄生二極體Dp以及第一P型電晶體M1的第一源/汲端組合成為負的靜電放電電流路徑(negative ESD current path)。
在以下的說明中，將x、y、z分別設定為4、1、4。也就是說，第一靜電放電電流路徑220包括4個二極體Df1~Df4，第二靜電放電電流路徑230包括1個二極體Dr1，偏壓電路255包括4個二極體Dff1~Dff4。當然，本發明並不限定於x、y、z的數值。在此技術領域的人員可以根據實際需求來決定x、y、z的數值。
當電源剛開始供應至內部電路240時，第一供應電壓Vpp開始上升，而控制電路210中的第一電容器C1開始充電。由於控制電路210的時間常數τ設計在1μs~2.5μs之間，所以節點a在短暫的時間期間(short time period)內會維持在低電壓準位，而此短暫的時間期間約小於2.5μs。在此短暫的時間期間內，第一P型電晶體M1與第二P型電晶體M2開啟(turn on)，第三P型電晶體M3則關閉(turn off)。也就是說，在電源剛開始供應後的短暫時間期間內，第一P型電晶體M1與第一靜電放電電流路徑220能夠將電流由墊250傳導至節點g。
於短暫時間期間之後，控制電路210中的第一電容器C1充電至高電壓準位。因此，第一P型電晶體M1與第二P型電晶體M2關閉(turn off)，第三P型電晶體M3則開啟(turn on)，靜電放電電路200處於正常工作狀態(normal working state)。
請參照第4A圖，其所繪示為第二實施例靜電放電電路在內部電路接收到供應電源後尚未發生靜電放電衝擊的示意圖。於正常工作狀態時，墊250接收第一供應電壓Vpp，節點g接收接收第二供應電壓GND。舉例來說，第一供應電壓Vpp為5V，第二供應電壓GND為0V。
於正常工作狀態時，第一電容器C1會充電並上拉(pull up)節點a的電壓至第一供應電壓Vpp(5V)。因此，第一P型電晶體M1與第二P型電晶體M2 關閉(turn off)。另外，偏壓電路255中的4個二極體Dff1~Dff4則可提供約2.4V(4×Von=4×0.6)的偏壓電壓(bias voltage)至節點c。由於偏壓電壓小於第一供應電壓Vpp(5V)，所以第三P型電晶體M3則開啟(turn on)。在此情況下，墊250所接收到的第一供應電壓Vpp(5V)經由第三P型電晶體M3傳遞至節點d，進而使得內部電路240正常運作。
於正常工作狀態時，為了讓第三P型電晶體M3可以運作在安全工作範圍(safe operating area，SOA)內，可以根據第一供應電壓Vpp(5V)以及第三P型電晶體M3的耐壓程度，來進一步選擇偏壓電路255中二極體的數目(正整數z)並設定節點c的電壓。
請參照第4B圖，其所繪示為第二實施例靜電放電電路接收到負靜電放電衝擊的示意圖。當內部電路240未接收供應電源且墊250接收到負的靜電放電衝擊時，第一供應電壓Vpp快速下降，使得負的靜電放電電流路徑開啟。因此，靜電放電電流IESD由節點g經由第二靜電放電電流路徑230、第一P型電晶體M1的第二源/汲端、第一P型電晶體M1的寄生二極體Dp以及第一P型電晶體M1的第一源/汲端傳導至墊250。
請參照第4C圖，其所繪示為第二實施例靜電放電電路接收到正靜電放電衝擊的示意圖。當內部電路240未接收供應電源且墊250接收到正的靜電放電衝擊時，第一供應電壓Vpp快速上升，第一電容器C1暫時視為短路(short circuit)並將節點a的電壓下拉(pull down)至0V。也就是說，在節點a，由控制電路210所產生的控制電壓(control voltage)為0V，使得第一P型電晶體M1與第二P型電晶體M2開啟(turn on)。在第一P型電晶體M1與第二P型電晶體M2的開啟期間(turn on period)，正的靜電放電電流路徑開啟用以傳導靜電放電電流IESD。如第4C圖所 示，靜電放電電流IESD由墊250經由第一P型電晶體M1的第一源/汲端、第一P型電晶體M1的通道區域(channel region)、第一P型電晶體M1的第二源/汲端以及第一靜電放電電流路徑220傳導至節點g。再者，由於第二P型電晶體M2開啟，第一供應電壓Vpp會被傳導至節點c使得第三P型電晶體M3關閉，用以隔離墊250與節點d，以避免內部電路240被靜電放電電流IESD所傷害。
根據本發明的第二實施例，第一P型電晶體M1與第二P型電晶體M2開啟期間是由控制電路210的時間常數τ來決定。在開啟期間，控制電路210內的第一電容器C1由0V開始充電。也就是說，在開啟期間，第一電容器C1根據墊250所接收的第一供應電壓Vpp來充電，並上拉(pull up)節點a的電壓。
在開啟期間結束時，節點a的電壓被控制電路210內的第一電容器C1充電至較高電壓準位。因此，第一P型電晶體M1與第二P型電晶體M2關閉(turn off)，第三P型電晶體M3則開啟(turn on)。也就是說，控制電路210的時間常數τ需要適當地設計，以確定在第一P型電晶體M1與第二P型電晶體M2關閉之前就可以讓靜電放電電流IESD完全洩除。
請參照第5圖，其所繪示為本發明第二實施例靜電放電電路進行人體模式(HBM)測試的示意圖。以人體模式(HBM)測試為例，當2KV的靜電電壓施加在墊250時，第一供應電壓Vpp會升高至5V。因此，正的靜電放電電流路徑開啟，靜電放電電流經由正的靜電放電電流路徑傳導至節點g。相較於第一實施例的靜電放電電路100的曲線(虛線)讓第一供應電壓Vpp上升至12.5V，第二實施例的靜電放電電路200僅會讓第一供應電壓Vpp上升至5V，兩者之間的差異△V1約為7.5V。
如第5圖所示，在時間點t1，墊250接收到2KV的靜電電壓。第一供應電壓Vpp在短時間內上升至5V，使得正的靜電放電電流路徑開啟。
由於第一靜電放電電流路徑已開啟，靜電放電電路200可讓第一供應電壓Vpp在1μs時間之內下降至2.5V以下。相較於第一實施例的靜電放電電路100的曲線(虛線)下降至6.5V，第二實施例的靜電放電電路在靜電放電衝擊之後會維持在2.2V附近，兩者之間的差異△V2約為4.3V。明顯地，第一供應電壓Vpp維持在2.2V附近完全不會影響到內部電路240中的半導體元件。換言之，第二實施例的靜電放電電路有更好的放電效率(discharge performance)。
在本發明第二實施例靜電放電電路200中，偏壓電路255中的二極體Dff1~Dffz是用來提供偏壓電壓至節點c。也就是說，靜電放電電流IESD並不會流過這些二極體Dff1~Dffz是。因此，可以設計小尺寸的二極體Dff1~Dffz運用於偏壓電路255。
再者，在靜電放電電路200中，第一P型電晶體M1與第一靜電放電電流路徑220連接於墊250以及節點g之間。經由第一P型電晶體M1與控制電路210的合作即可用來偵測墊250所遭受的靜電放電衝擊。如此，即可確保靜電放電電路200可有效地保護內部電路240。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200:靜電放電電路
210:控制電路
220:第一靜電放電電流路徑
230:第二靜電放電電流路徑
240:內部電路
250:墊
255:偏壓電路

Claims (15)

  1. 一種靜電放電電路，連接至一墊與一內部電路，且該靜電放電電路包括：一控制電路，連接於該墊與一第一節點之間；一第一P型電晶體，該第一P型電晶體的一第一源/汲端連接至該墊，該第一P型電晶體的一閘極端連接至該控制電路，該第一P型電晶體的一第二源/汲端連接至一第二節點；一第一靜電放電電流路徑，連接於該第二節點與該第一節點之間；一第二靜電放電電流路徑，連接於該第二節點與該第一節點之間；一第二P型電晶體，該第二P型電晶體的一第一源/汲端連接至該墊，該第二P型電晶體的一閘極端連接至該控制電路，該第二P型電晶體的一第二源/汲端連接至一第三節點；一偏壓電路，連接於該第三節點與該第一節點之間；一第三P型電晶體，該第三P型電晶體的一第一源/汲端連接至該墊，該第三P型電晶體的一閘極端連接至該第三節點，該第三P型電晶體的一第二源/汲端連接至一第四節點；其中，該內部電路連接於該第四節點與該第一節點之間。
  2. 如請求項1所述的靜電放電電路，其中該控制電路包括：一第一電阻，該第一電阻的一第一端連接至該墊，該第一電阻的一第二端連接至一第五節點；以及一第一電容器，該第一電容器的一第一端連接至該第五節點，該第一電容器的一第二端連接至該第一節點； 其中，該第一P型電晶體的該閘極端連接至該第五節點，且該第二P型電晶體的該閘極端連接至該第五節點。
  3. 如請求項2所述的靜電放電電路，其中於該靜電放電電路的一正常工作狀態，該第一電容器會充電並上拉該第五節點的一電壓，使得該第一P型電晶體與該第二P型電晶體關閉。
  4. 如請求項2所述的靜電放電電路，其中當該墊接收到一正的靜電放電衝擊時，該第一電容器視為短路並下拉該第五節點的一電壓，使得該第一P型電晶體與該第二P型電晶體開啟。
  5. 如請求項4所述的靜電放電電路，其中在該第一P型電晶體與該第二P型電晶體的一開啟期間，該第一電容器根據該墊所接收的一電壓來充電，並上拉該第五節點的該電壓，使得一靜電放電電流由該墊經由該第一P型電晶體的該第一源/汲端、該第一P型電晶體的一通道區域、該第一P型電晶體的該第二源/汲端以及該第一靜電放電電流路徑傳導至該第一節點。
  6. 如請求項5所述的靜電放電電路，其中在該開啟期間結束時，該第五節點的該電壓被該第一電容器充電至一高電壓準位，使得該第一P型電晶體與該第二P型電晶體關閉。
  7. 如請求項2所述的靜電放電電路，其中該偏壓電路包括：一第二電阻，該第二電阻的一第一端連接至該第三節點，該第二電阻的一第二端連接至一第六節點；以及z個二極體，其中在該偏壓電路的該z個二極體中，一第一個二極體的一陽極連接至該第六節點；在該偏壓電路的該z個二極體中，一最後一個二極體的一陰極連接至該第一節點；在該偏壓電路的該z個二極體中，其他二極體的陽極連接至 前一個二極體的陰極；在該偏壓電路的該z個二極體中，其他二極體的陰極連接至下一個二極體的陽極；且z為正整數。
  8. 如請求項7所述的靜電放電電路，其中於該靜電放電電路的一正常工作狀態，該墊接收一第一供應電壓，該第一節點接收一第二供應電壓，該偏壓電路提供一偏壓電壓至該第三節點用以開啟該第三P型電晶體，且該偏壓電壓小於該第一供應電壓。
  9. 如請求項7所述的靜電放電電路，其中該第一電阻的一第一電阻值大於該第二電阻的一第二電阻值。
  10. 如請求項1所述的靜電放電電路，其中該第一靜電放電電流路徑包括x個二極體；在該第一靜電放電電流路的該x個二極體中，一第一個二極體的一陽極連接至該第二節點；在該第一靜電放電電流路的該x個二極體中，一最後一個二極體的一陰極連接至該第一節點；在該第一靜電放電電流路的該x個二極體中，其他二極體的陽極連接至前一個二極體的陰極；在該第一靜電放電電流路的該x個二極體中，其他二極體的陰極連接至下一個二極體的陽極；且x為正整數。
  11. 如請求項10所述的靜電放電電路，其中該第二靜電放電電流路徑包括y個二極體；在該第二靜電放電電流路的該y個二極體中，一第一個二極體的一陽極連接至該第一節點；在該第二靜電放電電流路的該y個二極體中，一最後一個二極體的一陰極連接至該第二節點；在該第二靜電放電電流路的該y個二極體中，其他二極體的陽極連接至前一個二極體的陰極；在該第二靜電放電電流路的該y個二極體中，其他二極體的陰極連接至下一個二極體的陽極；且y為正整數。
  12. 如請求項10所述的靜電放電電路，其中該第二靜電放電電流路徑包括一二極體，該二極體的一陽極連接至該第一節點，且該二極體的一陰極連接至該第二節點。
  13. 如請求項1所述的靜電放電電路，其中當該墊接收到一正的靜電放電衝擊時，該控制電路提供一控制電壓來開啟該第一P型電晶體與該第二P型電晶體，並關閉該第三P型電晶體，來隔離該第四節點與該墊。
  14. 如請求項13所述的靜電放電電路，其中一靜電放電電流由該墊經由該第一P型電晶體的該第一源/汲端、該第一P型電晶體的一通道區域、該第一P型電晶體的該第二源/汲端與該第一靜電放電電流路徑傳導至該第一節點。
  15. 如請求項1所述的靜電放電電路，當該墊接收到一負的靜電放電衝擊時，一靜電放電電流由該第一節點經由該第二靜電放電電流路徑、該第一P型電晶體的該第二源/汲端、該第一P型電晶體的一寄生二極體、該第一P型電晶體的該第一源/汲端傳導至該墊。
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