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TWI741461B - 積體電路與其堆疊及其製法 - Google Patents

積體電路與其堆疊及其製法 Download PDF

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TWI741461B
TWI741461B TW108147628A TW108147628A TWI741461B TW I741461 B TWI741461 B TW I741461B TW 108147628 A TW108147628 A TW 108147628A TW 108147628 A TW108147628 A TW 108147628A TW I741461 B TWI741461 B TW I741461B
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semiconductor substrate
bonding
backside
substrate
integrated circuit
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TW108147628A
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陳品孜
林杏芝
高敏峰
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台灣積體電路製造股份有限公司
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Abstract

一種三維積體電路堆疊包含第一積體電路晶粒，所述第 一積體電路晶粒具有第一基板和在第一基板前側上方的第一內連線結構；第二積體電路晶粒具有第二基板和在第二基板前側上方的第二內連線結構；以及第三積體電路晶粒豎直於第一積體電路晶粒與第二積體電路晶粒之間且具有第三基板、在第三基板前側上方的第三內連線結構以及在第三基板背側上方的第三接合結構。散熱路徑從第三基板延伸到至少第一基板或第二基板且包含背側接點，所述背側接點從第三接合結構延伸到第三基板的背側且熱耦接到至少第一內連線結構或第二內連線結構。

Description

積體電路與其堆疊及其製法
本發明的實施例是有關於一種積體電路與其堆疊及其製法，特別是有關於一種在多重晶片堆疊積體電路中用於熱量位移的背側接點及其製造方法。
半導體產業持續改進不同電子元件(例如電晶體、二極體、電阻器、電容器等)的積體密度，通過例如減小最小特徵尺寸，使更多元件整合於指定區域中。較小的封裝結構，利用較少面積或更小高度，來發展封裝半導體裝置。舉例來說，為了進一步增加單位面積的電路密度，已經研究了三維(three-dimensional，3D)積體電路(integrated circuits，IC)。
在一些實施例中，一種三維積體電路堆疊包括：包括第一半導體基板的第一IC晶粒、佈置於第一半導體基板的前側上的第一內連線結構以及佈置於第一內連線結構上方的第一接合結構； 第二IC晶粒包括第二半導體基板、佈置於第二半導體基板的前側上的第二內連線結構以及佈置於第二內連線結構上的接合結構，其中第二接合結構面對第一接合結構；第三IC晶粒包括第三半導體基板、佈置於所述第三半導體基板的前側上的第三內連線結構以及佈置於所述第三半導體基板的背側上的第三接合結構，其中第三IC晶粒豎直佈置在第一IC晶粒與第二IC晶粒之間；以及散熱路徑從第三半導體基板延伸到第一半導體基板或第二半導體基板中的至少一個，散熱路徑包括從第三接合結構延伸的第一背側接點，第一背側接點延伸到第三半導體基板的背側，其中第一背側接點熱耦接到第一內連線結構或第二內連線結構中的至少一個。
在一些實施例中，一種積體電路晶粒包括：半導體基板；積體於半導體基板的前側上的半導體裝置；佈置於半導體基板的前側上的內連線結構，耦接到半導體裝置，並且包括嵌入於介電層內的內連線穿孔以及內連線路；佈置於內連線結構上方的第一接合結構；佈置於半導體基板的背側上第二接合結構且包括在接合介電結構內的接合線和接合穿孔；以及佈置在第二接合結構內的背側接點，其中背側接點的頂表面熱耦接到半導體基板的背側，其中背側接點的頂表面藉由半導體基板與半導體基板的前側間隔開，並且其中背側接點熱耦接且電耦接到第二接合結構。
在一些實施例中，一種形成積體電路的方法所述方法包括：在半導體基板的前側上形成半導體裝置；在半導體裝置上方 形成內連線結構；在內連線結構上方形成第一接合結構；在半導體基板的背側上方沉積第二介電層；圖案化第二介電層以在第二介電層中形成第一開口，其中第一開口暴露出半導體基板的背側的表面，其中當半導體基板的背側位於半導體基板的前側上方時，半導體基板的背側的表面位於半導體裝置的上方；在第一開口上方沉積具有第一厚度的膠體層；用第一材料填充第一開口以形成背側接點，所述背側接點藉由膠體層從半導體基板分離；以及在第二介電層上方沉積更多介電層、接合接點以及接合線層以在半導體基板的背側上方形成第二接合結構，其中背側接點耦接到接合接點和接合線層。
100A、100B、100C、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100:剖面圖
102:第一IC晶粒
104:第三IC晶粒
106:第二IC晶粒
108:半導體基板
108a:第一基板
108b:第二基板
108c:第三基板
108d:第四基板
108f:前側
108s:背側
110:半導體裝置
110a:第一半導體裝置
110b:第二半導體裝置
110c:第三半導體裝置
1102:第一蝕刻終止層
1104:第二介電層
112:內連線結構
112a:第一內連線結構
112b:第二內連線結構
112c:第三內連線結構
114:內連線路
116:內連線穿孔
118:內連線介電結構
120:接合結構
120a:第一接合結構
120b:第二接合結構
120c:第三接合結構
122:接合線層
123:接合穿孔
124:接合介電結構
126:接合結構
128:基板穿孔(TSV)
129:化學隔離層
1202:第二開口
130:襯墊
131:膠體層
132:背側接點
132t:最頂表面
134:散熱路徑
1302:第二導電材料
1304:共形膠體層
1502:第一蝕刻終止層
1504:第三介電層
160:摻雜井區域
162:閘極介電層
1602:第三開口
164:閘極電極
166:源極/汲極區
1702:第四開口
1802:背側內連線結構
204:第四IC晶粒
2004:接合製程
2102、2104、2106、2108、2110、2112、2114、2116:操作
210:正面到背面介面
220:正面到正面介面
310:內連線路水平
410:背面到背面介面
602:第一介電層
702:第一開口
802:電性絕緣層
B:方塊
d1:第一距離
t1:第一厚度
t2:第二厚度
t3:第三厚度
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A、圖1B以及圖1C示出包括在三維積體電路堆疊的晶粒中背側接點的三維(3D)積體電路(IC)堆疊的一些實施例的剖面圖。
圖2示出包括具有兩個背側接點的正面到背面接合第三IC晶粒和第四IC晶粒的3D IC堆疊的一些附加實施例的剖面圖。
圖3示出包括具有三個背側接點的正面到背面接合第三IC晶 粒和第四IC晶粒的3D IC堆疊的一些附加實施例的剖面圖。
圖4示出包括具有背側接點的背面到背面接合第三IC晶粒和第四IC晶粒的3D IC堆疊的一些附加實施例的剖面圖。
圖5到圖20示出形成3D IC堆疊方法的一些實施例的剖面圖，其中第三IC晶粒包括耦接到基板穿孔的背側接點。
圖21示出與圖5到圖20相對應的方法的一些實施例的流程圖。
以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，但自身並不表示所論述的各種實施例及/或配置之間的關係。
另外，為了易於描述圖中所示的一個元件或特徵與另一元件或特徵的關係，本文中可使用例如「在...下」、「在...下方」、「下部」、「上覆」、及「上部」等空間相對用語。除了圖中所繪示 的取向之外，所述空間相對用語亦旨在涵蓋裝置在使用或操作時的不同取向。設備可被另外取向(旋轉90度或在其他取向)，而本文所用的空間相對描述語可同樣相應地作出解釋。
三維(3D)積體電路(IC)可包含在第一IC晶粒和第二IC晶粒之間豎直堆疊的第三IC晶粒。第一IC晶粒、第二IC晶粒和第三IC晶粒可以各自包含半導體基板，半導體裝置積體在半導體基板上，內連線結構包括交替堆疊的佈線層以及嵌入於介電結構中的穿孔。第三IC晶粒可以通過接合結構接合到第一IC晶粒和第二IC晶粒。接合結構可以包括接合線層和嵌入於接合介電層內的接合接點。此外，第三IC晶粒可以包括基板穿孔(through substrate via，TSV)，所述基板穿孔電耦接到第一IC晶粒、第二IC晶粒和第三IC晶粒。TSV可具有側壁襯墊，側壁襯墊使TSV與第三IC晶粒的半導體裝置電性絕緣。側壁襯墊通常包括介電材料，例如氧化物(例如二氧化矽)或氮化物(例如氮化矽)。
因此，第三IC晶粒的半導體基板可以被作為電性絕緣體的介電材料包圍並直接接觸。第三IC晶粒的半導體裝置在半導體基板中的操作期間可以產生熱量，這可由於第三IC晶粒中包圍的介電材料的低效散熱而損壞半導體裝置。此外，如果3D IC包括具有相似或相同設計(例如半導體裝置、內連線結構等的尺寸/位置)超過三個IC晶粒，與在第一IC晶粒與第二IC晶粒之間具有一個IC晶粒的3D IC進行熱堆積(heat build-up)相比，在第一IC晶粒與第二IC晶粒之間的多個IC晶粒的半導體基板中的熱堆 積更大，因此更具破壞性。
本公開的各種實施例展現包括在第一IC晶粒和第二IC晶粒之間豎直堆疊的第三IC晶粒的3D IC。第三IC晶粒包括在第三半導體基板前側上積體的半導體裝置。第三IC晶粒還可包括第三半導體基板背側上的背側接點，但與半導體裝置的主動區域間隔開以避免電氣干擾。背側接點包括具有高熱導率的材料，在3D IC中，所述材料耦接到接合線以及內連線路。膠體層可以使背側接點與第三半導體基板分隔而不直接接觸。膠體層比TSV的側壁襯墊更薄。因此，在第三半導體基板的半導體裝置的操作期間，產生的熱量可以比TSV更快地通過背側接點耗散，所產生的熱量經內連線路傳播且經第一IC晶粒及/或第二IC晶粒的半導體基板散出，因而阻止熱堆積及最終3D IC的性能下降。
圖1A示出包括背側接點的三維(3D)積體電路(IC)的一些實施例的剖面圖100A。
剖面視圖100A的3D IC堆疊包含第一IC晶粒102、安置在第一IC晶粒102上方且耦接到第一IC晶粒102的第三IC晶粒104、安置在第三IC晶粒104上方且耦接到第三IC晶粒104的第二IC晶粒106。每一個第一IC晶粒102、第三IC晶粒104以及第二IC晶粒106包括半導體基板、在半導體基板的前側上的半導體裝置(例如電晶體、電容器、二極體等)、內連線結構佈置在半導體基板前側上方以及半導體裝置和接合結構佈置在內連線結構和半導體基板的前側的上方。舉例來說，第一IC晶粒102包 括第一基板108a、第一半導體裝置110a、第一內連線結構112a以及第一接合結構120a；第二IC晶粒106包括第二基板108b、第二半導體裝置110b、第二內連線結構112b以及第二接合結構120b；且第三IC晶粒104包括第三基板108c、第三半導體裝置110c、第三內連線結構112c以及第三接合結構120c。每一個內連線結構(例如內連線結構112a、內連線結構112b、內連線結構112c)可以包括內連線路114的網路以及被內連線介電結構118圍繞的內連線穿孔116。內連線路114的網路和第一內連線結構112a、第二內連線結構112b以及第三內連線結構112c的內連線穿孔116分別電性連接到第一半導體裝置110a、第二半導體裝置110b以及第三半導體裝置110c。在一些實施例中，每一個第一接合結構120a、第二接合結構120b和第三接合結構120c可以包括嵌入於接合介電結構124內的接合穿孔123和接合線層122。在一些實施例中，接合結構(例如接合結構120a、接合結構120b、接合結構120c)可例如是混合接合(hybrid bond，HB)結構。在一些實施例中，第二接合結構120b接合到第三接合結構120c，第一接合結構120a接合到第三IC晶粒104的另外的接合結構126。
舉例來說，在實施例中，第三IC晶粒104的另外的接合結構126也可以是混合接合(HB)結構。在一些實施例中，另外的接合結構126可以包括接合穿孔123、接合線層122、內連線穿孔116及/或嵌入於接合介電結構124內的內連線路114。另外的接合結構126安置於第三IC晶粒104的第三基板108c的背側108s 上。基板穿孔(TSV)128從第三基板108c的背側108s延伸到前側108f。TSV 128可以電性連接到第三內連線結構112c和另外的接合結構126的導電元件(例如內連線路114、內連線穿孔116、接合線層122、接合穿孔123)。因此，TSV 128可以包括導電的第一材料，因此可以電性連接豎直堆疊的第一IC晶粒102、第三IC晶粒104以及第二IC晶粒106。在一些實施例中，TSV 128包括圍繞TSV 128的側壁的TSV襯墊130。在一些實施例中，TSV襯墊130包括介電材料(例如氮化矽、二氧化矽)以防止TSV 128電氣洩漏至第三基板108c中以及接近第三半導體裝置110c。在一些實施例中，TSV 128的最上和最底部表面被TSV襯墊130顯漏以允許電訊號經從最底部表面到最上表面的TSV 128傳播，因此TSV 128電性連接到至少第一內連線結構112a和第三內連線結構112c。此外，TSV 128可以與化學隔離層129直接接觸，以阻止TSV 128在第三基板108c中化學洩漏(例如擴散)。在一些實施例中，化學隔離層129可以包含例如氮化鉭
在一些實施例中，另外的接合結構126還可以包括背側接點132。背側接點132從另外的接合結構126的內連線路114朝第三基板108c的背側108s延伸。在一些實施例中，背側接點132延伸到第三基板108c的背側108s中。背側接點132可以被膠體層131圍繞以有助於背側接點132和第三基板108c之間的黏著力。在一些實施例中，膠體層131可以包括例如鈦或氮化鈦。膠體層131比TSV襯墊130和化學隔離層129更薄。背側接點132與第 三半導體裝置110c的主動區域間隔開，以避免具有第三半導體裝置110c的電氣干擾。在一些實施例中，背側接點132可不使用電隔離阻隔層，因為例如與TSV 128的接觸面積相比，背側接點132接觸第三基板108c的面積較小。
應瞭解在第三半導體裝置110c操作期間，可以產生熱量。因此，在一些實施例中，散熱路徑134可以包含被佈置在第三半導體裝置110c附近的背側接點132，以允許在第三基板108c內的任何熱量從第三半導體裝置110c消散且散發到第三基板108c之外。隨後熱量可持續經過不同的散熱路徑134繼續離開第三基板108c，並通過第一基板108a或第二基板108b中的至少一個的背側108s從3D IC堆疊耗散。因為膠體層131與TSV襯墊130和化學隔離層129相比更薄，熱量將會與TSV 128中相比更快速地耗散在背側接點132中。因此，散熱路徑134與TSV耗散路徑(未圖示)相比更高效，當經過TSV襯墊130和來自第三基板108c的化學隔離層129所產生的熱量會耗散。因此，背側接點132可以提供更高效的散熱路徑134，以降低對3D IC堆疊的熱降解(thermal degradation)，因而提高3D IC堆疊的壽命。
圖1B示出與在圖1A的剖面圖100A中的方塊B對應以突顯背側接點132的元件一些實施例的剖面圖100B。
在一些實施例中，半導體裝置110可例如是金屬氧化物半導體場效應電晶體(metal oxide semiconductor field effect transistor，MOSFET)。在這種實施例中，第三半導體裝置110c可 以包括在第三基板108c中的摻雜井區域160，其中摻雜井區域160更加重摻雜及/或具有與第三基板108c相比不同的摻雜類型。源極/汲極區166可以存在摻雜井區域160中，在閘極介電層162上方的閘極電極164可以安置在第三基板108c的前側108f。背側接點132具有最頂表面132t，最頂表面132t可以定義為膠體層131的最頂表面，膠體層131的最頂表面與第三半導體裝置110c間隔開，因此背側接點132並不與第三半導體裝置110c電氣干預。因此，在一些實施例中，膠體層131和背側接點132接觸第三基板108c的區域，所述區域是與第三半導體裝置110c的主動區域(例如摻雜井區域160，源極/汲極區166)相比具有不同的摻雜濃度及/或不同的摻雜類型的區域。在一些實施例中，背側接點132的最頂表面132t延伸於第三基板108c的背側108s中第一距離d1。
在一些實施例中，TSV襯墊130可以具有在大約200埃和大約2000埃範圍之間的第一厚度t1，化學隔離層129可以具有在例如在大約50埃和500埃範圍之間的第二厚度t2。在一些實施例中，膠體層131可以具有例如大約20埃和大約300埃範圍之間的第三厚度t3。在一些實施例中，第一厚度t1比第三厚度t3大。此外，在一些實施例中，第三厚度t3至少小於第一厚度t1和第二厚度t2的總和。
圖1C示出可以與圖1B的剖面圖100B對應的剖面圖100C並且更包含在第三半導體裝置110c、背側接點132以及TSV 128之間的散熱路徑134的一些實施例。
在一些實施例中，TSV 128和背側接點132具有與TSV襯墊130、化學隔離層129以及膠體層131的材料相比較高的導熱率的材料。因此，熱量越快到達背側接點132或TSV 128，熱量就可以從第三半導體裝置110c耗散。因為膠體層131與TSV襯墊130和化學隔離層129相比更薄，從第三半導體裝置110c產生的任何熱量通過背側接點132比通過TSV 128耗散第三基板108c的散熱效率更高。因此，在一些實施例中，背側接點132與內連線路114其中一個直接接觸和熱耦合以持續耗散熱量，使得用於散熱的散熱路徑134經過背側接點132及持續經過其它導熱材料(例如內連線路114、內連線穿孔116、TSV 128、接合穿孔123等)以在操作期間使熱量從第三半導體裝置110c耗散。因此，一些熱量可以經由TSV襯墊130和化學隔離層129從第三基板108c耗散，然而，因為膠體層131的厚度小於TSV襯墊130和化學隔離層129的厚度，所以更多的熱量將從第三基板108c耗散以及經過膠體層131和背側接點132耗散。
圖2示出包括具有正面到背面接合的第三IC晶粒和第四IC晶粒的3D IC堆疊的一些實施例的剖面圖200。
在剖面圖200中的3D IC堆疊包含第一IC晶粒102、佈置在第一IC晶粒102上方且接合到第一IC晶粒102的第三IC晶粒104、佈置在第三IC晶粒104且接合到第三IC晶粒104的第四IC晶粒204以及佈置在第四IC晶粒204上方且接合到第四IC晶粒204的第二IC晶粒106。在一些實施例中，第四IC die 204，如 第三IC晶粒104包括第四另外的接合結構226。第四另外的接合結構226可以安置於第四IC晶粒204的第四基板108d的背側108s上。在一些實施例中，第四IC晶粒204的第四另外的接合結構226可以接合到位於正面到背面介面(front-to-back interface)210的第三接合結構120c，代表第三IC晶粒104的第三基板108c的前側108f面對第四基板108d的背側108s。此外，第二接合結構120b可以接合到位於正面到正面介面(front-to-front interface)220的第四接合結構120d，代表第二基板108b的前側108f面對第四基板108d的前側208f。
應瞭解3D IC堆疊的一些實施例包括以不同的介面類型(例如正面到正面、正面到背面)彼此接合的第三IC晶粒104和第四IC晶粒204。然而，在一些實施例中，每一個第三IC晶粒104和第四IC晶粒204可以包括背側接點132，以提供通向散熱路徑134的通路，散熱路徑134有效耗散由半導體裝置(例如半導體裝置110c、半導體裝置110d)產生的任何熱量以遠離半導體裝置(例如半導體裝置110c、半導體裝置110d)。在一些實施例中，背側接點132可以耦接到TSV 128，因此散熱路徑134經過TSV 128。在一些實施例中，在不經過TSV 128的情況下，散熱路徑134可以更短而更高效，如第三基板108c和第一基板108a之間所示。
在一些實施例中，第三基板108c和第四基板108d可以包括兩個TSV 128以及兩個背側接點132。然而，應瞭解TSV 128 的數量可以取決於3D IC堆疊的設計且背側接點132的數量可以取決於在操作期間由半導體裝置(例如半導體裝置110c、半導體裝置110d)產生的熱量的多寡及/或其他設計要求(例如TSV的數量、基板的寬度、半導體裝置的大小等)。因此，TSV 128的數量和背側接點132的數量可以與在圖2的剖面圖200中示出的不同。此外，在一些實施例中，如圖2的剖面圖200所描繪，每一個IC晶粒(IC晶粒102、IC晶粒104、IC晶粒204、IC晶粒106)可以具有與半導體裝置(半導體裝置110a、半導體裝置110b、半導體裝置110c、半導體裝置110d)、內連線結構(內連線結構112a、內連線結構112b、內連線結構112c、內連線結構112d)以及接合結構(接合結構120a、接合結構120b、接合結構120c、接合結構120d)的位置同樣或差不多同樣的IC設計。在這種實施例中，當IC晶粒(IC晶粒102、IC晶粒104、IC晶粒204、IC晶粒106)為豎直堆疊時，熱量甚至可以積聚得更快。因此，舉例來說，在其中IC晶粒(IC晶粒102、IC晶粒104、IC晶粒204、IC晶粒106)具有與有不同IC設計的IC晶粒相同或大約相同的晶粒設計的實施例中，3D IC堆疊可以包括更多背側接點132。此外，取決於IC晶粒設計，在一些實施例中，每一個第三IC晶粒104和第四IC晶粒204可以包括相同或不同的背側接點132的數量。然而，在3D IC堆疊中的背側接點132可以提供到散熱路徑134的入口，所述入口用於高效散熱以至少遠離第三半導體裝置110c和第四半導體裝置110d。
圖3示出包括具有正面到背面接合的第三IC晶粒和第四IC晶粒的3D IC堆疊的一些另外實施例的剖面圖300，其中每一個第三基板108c和第四基板108d包括三個背側接點132及一個TSV 128。
在一些實施例中，在第三接合結構120c和第四接合結構120d中的背側接點132在第三接合結構120c和第四接合結構120d的同一內連線路水平(interconnect wire level)310處耦接到內連線路114。雖然在剖面圖300中內連線路水平310處的內連線路114未連續地連接，但應瞭解，第三接合結構120c和第四接合結構120d的內連線路水平310處的每一個內連線路114經過內連線路114的其他部分電性連接，由於佈線設計內連線路114在剖面圖300中無法看出。在其他實施例中，剖面圖300中，在第三接合結構120c和第四接合結構120d中每一個內連線路水平310處的內連線路114可以連續地連接。藉由在內連線路水平310處將背側接點132耦接到內連線路114，第三基板108c和第四基板108d中的任何熱量可以從第三半導體裝置110c和第四半導體裝置110d耗散且經過第一內連線結構112a、第二內連線結構112b、第三內連線結構112c或第四內連線結構112d中的至少一個。
圖4示出包括具有背面到背面接合的第三IC晶粒和第四IC晶粒的3D IC堆疊的一些實施例的剖面圖400。
在一些實施例中，第三IC晶粒104的另外的接合結構126沿著背面到背面介面(back-to-back interface)410可以接合到第 四IC晶粒204的第四另外的接合結構226，代表第三基板108c的背側108s面對第四基板108d的背側108s。
圖5到圖20示出形成積體電路(IC)晶粒的方法的一些實施例的剖面圖500到剖面圖2000，該積體電路(IC)晶粒具有耦接到基板穿孔的背側接點。儘管相對於方法描述圖5到圖20，但應瞭解，圖5到圖20中所公開的結構不限於此方法，但取而代之，可單獨作為獨立於方法的結構。
如圖5的剖視圖500所繪示，提供了一種半導體基板108。在一些實施例中，半導體基板108可以包括任何類型的半導體主體(例如矽/CMOS塊體、SiGe、SOI等)例如半導體晶圓或在晶圓上的一個或多個晶粒，以及形成在其上及/或與其相關聯的任何其他類型的半導體及/或外延層。在一些實施例中，半導體基板108的厚度可以在例如大約2.4微米和大約3微米範圍之間。半導體裝置110可以沉積在半導體基板108的前側108f上。在一些實施例中，半導體裝置110可例如是電晶體、電容器、電阻器或類似物。內連線結構112可以沉積在半導體裝置110上方以及沉積於半導體基板108的前側108f上方，內連線結構112包括嵌入於內連線介電結構118內的內連線穿孔116和內連線路114。在一些實施例中，內連線結構112的厚度可以在例如大約5微米和大約8微米範圍之間。
在一些實施例中，內連線穿孔116和內連線路114包括能導電的相同材料。舉例來說，在一些實施例中，內連線穿孔116 和內連線路114包括銅。因為已知銅化學擴散到周圍的內連線介電結構118中，薄阻隔層可以將每一個內連線穿孔116和內連線路114與內連線介電結構118分開。舉例來說，在一些實施例中，薄阻隔層可以包括氮化鉭，以化學分離(例如阻止擴散)內連線穿孔116和在內連線介電結構118中的內連線路114。在其他實施例中，內連線穿孔116和內連線路114可以包括其他導電材料例如鎢、鋁或類似物。在一些實施例中，內連線介電結構118可以包括介電材料例如氮化物(例如氮化矽、氮氧化矽)、碳化物(例如碳化矽)、氧化物(例如氧化矽)、硼矽酸鹽玻璃(borosilicate glass，BSG)、磷矽酸鹽玻璃(phosphoric silicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低k氧化物(例如摻碳氧化物、SiCOH)或類似物。此外，接合結構120可以形成於內連線結構112上方。在一些實施例中，接合結構120可以包括接合穿孔123和嵌入於接合介電結構124內的接合線層122。在一些實施例中，接合穿孔123、接合線層122和接合介電結構124分別包括與內連線穿孔116、內連線路114和內連線介電結構118相同的材料。在一些實施例中，內連線路114可以耦接到接合穿孔123。在一些實施例中，接合結構120的厚度可以在例如大約1.5微米和大約2微米範圍之間。
如圖6的剖面圖600所繪示，半導體基板108翻轉因此可以處理半導體基板108的背側108s。第一介電層602可以沉積於半導體基板108的背側108s上。第一介電層602可以包括介電 材料例如氮化物(例如氮化矽、氮氧化矽)、碳化物(例如碳化矽)、氧化物(例如氧化矽)、硼矽酸鹽玻璃(borosilicate glass，BSG)、磷矽酸鹽玻璃(phosphoric silicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低k氧化物(例如摻碳氧化物、SiCOH)或類似物。在一些實施例中，第一介電層602可以包括與接合介電結構124相同的材料。第一介電層602可以通過氣相沉積製程(例如化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)等)的方式形成。
如圖7的剖面圖700所繪示，第一開口702形成且完全延伸穿過第一介電層602和半導體基板108。可以根據形成於第一介電層602上方的遮罩層(未圖示)，藉由選擇性圖案化製程來形成第一開口702。舉例來說，在一些實施例中，遮罩層可以包括藉由旋轉塗布製程所形成的感光材料(例如光阻)。在這類實施例中，感光材料層根據光罩選擇性暴露於電磁輻射。在感光材料內電磁輻射修改曝光區的可溶性以定義可溶區域。感光材料隨後顯影以界定藉由移除可溶區域在感光材料內的開口。在其他實施例中，遮罩層可以包括硬光罩層(例如氮化矽層、碳化矽層或類似物)。然後根據在遮罩層中的開口執行蝕刻製程。在圖7的剖面圖700中，蝕刻製程(例如濕式蝕刻、乾式蝕刻)會移除第一介電層602、半導體基板108以及內連線介電結構118的部分，因而形成第一開口702。第一開口702暴露出在內連線結構112中的其中一個內 連線路114。此外，第一開口702從半導體裝置110間隔開為避免干擾及/或損害半導體裝置110。
如圖8的剖面圖800所繪示，電性絕緣層802沉積在第一介電層602上方和第一開口702內。在一些實施例中，電性絕緣層802包括例如二氧化矽、氮化矽、氧化鋁或一些其他電性絕緣體材料。在一些實施例中，電性絕緣層802可以藉由氣相沉積製程(例如CVD、PE-CVD、PVD、ALD等)沉積。
如圖9的剖面圖900所繪示，電性絕緣層(圖8的802)的水平部分經移除，因而在第一開口702內形成基板穿孔(TSV)襯墊130。在一些實施例中，電性絕緣層(圖8的802)的水平部分使用豎直蝕刻製程(例如豎直乾式蝕刻)移除，因此不需要遮罩層。在一些實施例中，從剖面圖900，在豎直蝕刻製程之後，剩餘的TSV襯墊130可以具有為倒圓的上內角。然而，TSV襯墊130可以完全覆蓋從第一開口702的形成暴露的半導體基板108的內側壁，以在水平方向上提供電性絕緣。
如圖10的剖面圖1000所繪示，導電材料填充第一開口(圖9的702)以形成基板穿孔(TSV)128。在一些實施例中，化學隔離層129先在第一開口(圖9的702)中沉積，藉由例如氣相沉積製程(例如CVD、PE-CVD、PVD、ALD、濺鍍等)。化學隔離層129可以包括例如鉭或氮化鉭，所述化學隔離層129具有例如在大約50埃和大約500埃範圍之間的厚度。隨後，在一些實施例中，TSV 128的導電材料可以包括例如銅。藉由例如氣相沉 積製程(例如，CVD、PE-CVD、PVD、ALD、濺鍍等)在第一介電層602上、化學隔離層129上和第一開口(圖9的702)內沉積導電材料來形成TSV 128。隨後，平坦化製程(例如化學機械平坦化(chemical mechanical planarization，CMP))可以用於移除多餘的導電材料和任何沉積化學隔離層的額外的材料，因此TSV 128具有與第一介電層602大體上共面的上表面。化學隔離層129的最外側壁由TSV襯墊130圍繞，因此TSV 128並不直接接觸半導體基板108。化學隔離層129可以防止TSV 128擴散到半導體基板108中，並且TSV襯墊130可以防止在操作期間穿過TSV 128的任何電訊號洩漏到半導體基板108中。因此，化學隔離層129和TSV襯墊130都防止TSV 128損壞及/或干擾半導體裝置110。此外，TSV 128可以電性連接到內連線結構112。在一些實施例中，TSV 128可具有例如大約0.7微米和大約3.2微米範圍之間的高度。因為TSV 128完全延伸經過半導體基板108，TSV 128具有比半導體基板108的厚度大的高度。
如圖11的剖面圖1100所繪示，第一蝕刻終止層1102可以沉積在第一介電層602和TSV 128上方，第二介電層1104可以沉積在第一蝕刻終止層1102上方。在一些實施例中，第一蝕刻終止層1102可以包括例如氮化物(例如氮化矽)、碳化物(例如碳化矽)或類似物。
如圖12的剖面圖1200所繪示，可形成第二開口1202，所述第二開口1202從第二介電層1104延伸到半導體基板108的 背側108s。第二開口1202暴露出半導體基板108的背側108s。第二開口1202可以根據遮罩層(未圖示)藉由選擇性圖案化製程形成，與圖7中第一開口702的形成相似。在一些實施例中，第二開口1202延伸於半導體基板108的背側108s中第一距離d1。第二開口1202與TSV 128橫向間隔開且與半導體裝置110豎直間隔開。在一些實施例中，存在兩個第二開口1202，然而在其他實施例中，形成一個第二開口1202或多於兩個第二開口1202。
如圖13的剖面圖1300所繪示，共形膠體層1304及第二導電材料1302沉積在第二介電層1104上方和第二開口(圖12的1202)內。在一些實施例中，共形膠體層1304包括例如鈦或氮化鈦，所述共形膠體層1304具有例如大約20埃和大約300埃範圍之間的厚度。在一些實施例中，第二導電材料1302包括例如鎢。共形膠體層1304及/或第二導電材料1302可以以例如氣相沉積製程(例如CVD、PE-CVD、PVD、ALD、濺鍍等)的方式沉積。
如圖14的剖面圖1400所繪示，安置於第二介電層1104的最頂表面上的第二導電材料(圖13的1302)經移除，因而形成由第一介電層602和第二介電層1104圍繞的背側接點132，背側接點132延伸於半導體基板108的背側108s中。在一些實施例中，第二導電材料(圖13的1302)通過平坦化製程(例如CMP)移除，因此，背側接點132可以具有與第二介電層1104大體上共面的頂表面。在一些實施例中，背側接點132可以具有例如在大約0.1微米和大約1微米範圍之間的高度。在一些實施例中，從剖面 圖1400所繪示的角度來看，背側接點132具有在TSV 128的最頂表面之下的最底表面，並且具有在TSV 128的最頂表面上的最頂表面。
如圖15的剖面圖1500所示，第一蝕刻終止層1502可以沉積在第二介電層1104和背側接點132上方，第三介電層1504可以沉積在第二蝕刻終止層1502上方。在一些實施例中，第二蝕刻終止層1502和所述第三介電層1504可以分別包括與第一蝕刻終止層1102和第二介電層1104相同的材料。
如圖16的剖面圖1600所示，可以形成從第三介電層1504的頂表面延伸到TSV 128的頂表面的第三開口1602。因此，在一些實施例中，第三開口1602可以直接上覆於TSV 128且暴露TSV 128的頂表面。根據遮罩層(未圖示)，第三開口1602由選擇性圖案化製程所形成，與圖7中的第一開口702的形成相似。
如圖17的剖面圖1700所示，可以形成從第三介電層1504的頂表面延伸到背側接點132的頂表面的第四開口1702。在一些實施例中，第四開口1702橫向延伸跨越背側接點132和TSV 128。根據遮罩層(未圖示)，第四開口1702由選擇性圖案化製程所形成，與圖7中的第一開口702的形成相似。
如圖18的剖面圖1800所示，第三導電材料沉積到第四開口(圖17的1702)中，隨後平坦化，從而形成背側內連線結構1802。圖16到圖18示出的背側內連線結構1802的形成可以表示雙鑲嵌(dual damascene)製程。因此，背側內連線結構1802可 以包括銅。此外，隔離層(未圖示)可以由背側內連線結構1802圍繞以化學分離來自背側接點132的背側內連線結構1802、TSV 128以及圍繞介電層(介電層1104、介電層1504)。阻隔金屬層可以包括例如氮化鉭。
如圖19的剖面圖1900所示，在一些實施例中，接合介電結構124、接合穿孔123以及接合線層122也可以形成於第三介電層1504和背側內連線結構1802上方。在一些實施例中，第一介電層602、第二介電層1104和第三介電層1504可以包括與接合介電結構124相同的介電材料。此外，在一些實施例中，接合介電結構124可以包括與內連線介電結構118相同的介電材料。在一些實施例中，接合穿孔123和接合線層122可以包括與背側內連線結構1802相同的導電材料。接合穿孔123和接合線層122也可以由雙鑲嵌製程所形成，如背側內連線結構1802。在一些實施例中，接合穿孔123和接合線層122可以耦接到背側內連線結構1802。背側接點132、背側內連線結構1802、接合穿孔123、接合線層122以及圍繞介電材料一起可以構成在半導體基板108的背側108s上的另外的接合結構126。在一些實施例中，另外的接合結構126可以具有例如在大約3微米和大約3.5微米範圍之間的高度。因此，在一些實施例中，另外的接合結構126可以具有與接合結構120相比更大的高度。此外，圖19示出的IC晶粒可以被分類為第三IC晶粒104因為接合結構(接合結構120、接合結構126)都在半導體基板108的前側108f和背側108s上。
如圖20的剖面圖2000所示，在一些實施例中，可以進行接合製程2004以形成3D IC堆疊，其中第三IC晶粒104的另外的接合結構126接合到第一IC晶粒102的第一接合結構120a，並且第三IC晶粒104的第三接合結構120c(圖19的120)接合到第二IC晶粒106的第二接合結構120b。將各個接合結構彼此接合的接合製程2004可以是熔融接合(fusion bonding)製程、共晶接合(eutectic bonding)製程、金屬接合(metallic bonding)製程及/或其組合。因此，在一些實施例中，接合製程2004是混合接合(hybrid bonding)製程。在一些實施例中，第一IC晶粒102和第二IC晶粒106的第一基板108a和第二基板108b可以各自具有大約750微米和大約800微米範圍之間的厚度。因此，在一些實施例中，第三IC晶粒104的第三基板108c(圖19的108)比每一個第一基板108a和第二基板108b更薄。第一基板108a和第二基板108b可以分別界定3D IC堆疊的最底表面和最頂表面。因此，在3D IC堆疊的操作期間，來自半導體裝置(例如半導體裝置110a、半導體裝置110b、半導體裝置110c)的任何產生的熱量可以從半導體裝置(例如半導體裝置110a、半導體裝置110b、半導體裝置110c)消散，並且通過第一基板108a和第二基板108b離開3D IC堆疊。此外，由於第三IC晶粒104中的背側接點132，第三基板108c中產生的熱量可以通過背側接點132並通過接合結構(例如接合結構120a、接合結構120b、接合結構120c)、另外的接合結構126、TSV 128和內連線結構(例如內連線結構112a、內連線結 構112b、內連線結構112c)朝向第一基板108a和第二基板108b有效的消散，以減輕對半導體裝置(例如半導體裝置110a、半導體裝置110b、半導體裝置110c)的熱損壞。
圖21示出具有耦合到基板穿孔的背側接點的一種形成積體電路(IC)晶粒的方法2100的一些實施例的流程圖。
雖然方法2100在下文示出且描述為一系列動作或事件，但應瞭解，不應以限制意義來解釋此類動作或事件的所示出的排序。舉例來說，除本文中所示出及/或描述的動作或事件之外，一些動作可與其它動作或事件以不同次序及/或同時出現。另外，可能需要並非所有的所示出動作以實施本文中的描述的一個或多個方面或實施例。另外，本文中所描繪的動作中的一個或多個可以一個或多個單獨動作及/或階段進行。
在操作2102處，半導體裝置形成於半導體基板的前側上。
在操作2104處，內連線結構形成於半導體裝置上方。
在操作2106處，接合結構形成於內連線結構上方。圖5示出與操作2102、操作2104以及操作2106相對應的一些實施例的剖面圖500。
在操作2108處，形成從半導體基板的背側延伸到半導體基板的前側的基板穿孔(TSV)。圖7到圖10示出對應於操作2108的一些實施例的剖面圖700到剖面圖1000。
在操作2110處，第二介電層沉積於半導體基板的背側上 方。圖11示出對應於操作2110的一些實施例的剖面圖1100。
在操作2112，第一開口形成於第二介電層中以暴露半導體基板的背側的表面。圖12示出對應於操作2112的一些實施例的剖面圖1200。
在操作2114處，第一開口填充有第一材料以形成在半導體基板背側上方的背側接點。圖13和圖14示出對應於操作2114的一些實施例的剖面圖1300和剖面圖1400。
在操作2116處，更多接合介電層、接合接點以及接合線層沉積在第二介電層上方，其中背側接點耦接到接合接點和接合線層。圖19示出對應於操作2116的一些實施例的剖面圖1900。
因此，本公開涉及一種3D IC堆疊，其使用第三IC晶粒的半導體基板背側上的背側接點，所述背側接點豎直地位於第一IC晶粒和第二IC晶粒之間，以在操作期間為第三IC晶粒的半導體基板中產生的熱量提供有效的散熱路徑，從而提高裝置壽命和可靠性。
因此，在一些實施例中，本公開涉及三維(3D)積體電路(IC)堆疊包括：包括第一半導體基板的第一IC晶粒、佈置於第一半導體基板的前側上的第一內連線結構以及佈置於第一內連線結構上方的第一接合結構；第二IC晶粒包括第二半導體基板、佈置於第二半導體基板的前側上的第二內連線結構以及佈置於第二內連線結構上的接合結構，其中第二接合結構面對第一接合結構；第三IC晶粒包括第三半導體基板、佈置於所述第三半導體基 板的前側上的第三內連線結構以及佈置於所述第三半導體基板的背側上的第三接合結構，其中第三IC晶粒豎直佈置在第一IC晶粒與第二IC晶粒之間；以及散熱路徑從第三半導體基板延伸到第一半導體基板或第二半導體基板中的至少一個，散熱路徑包括從第三接合結構延伸的第一背側接點，第一背側接點延伸到第三半導體基板的背側，其中第一背側接點熱耦接到第一內連線結構或第二內連線結構中的至少一個。
在一些實施例中，所述第三積體電路晶粒更包括基板穿孔、化學隔離層以及電絕緣襯墊，基板穿孔延伸穿過從所述第三半導體基板的所述背側到所述第三半導體基板的所述前側，其中所述基板穿孔與所述第一背側接點橫向間隔開，並且其中所述基板穿孔電性連接到所述第一背側接點；化學隔離層直接與所述基板穿孔的外表面接觸；電絕緣襯墊將所述第三半導體基板與所述化學隔離層間隔開，其中所述電絕緣襯墊和所述化學隔離層比膠體層厚，所述膠體層將所述第三半導體基板與所述第一背側接點間隔開。在一些實施例中，所述基板穿孔包括銅，所述第一背側接點包括鎢。在一些實施例中，三維積體電路堆疊更包括第四積體電路晶粒以及第二背側接點，第四積體電路晶粒包括第四半導體基板、佈置在所述第四半導體基板的前側上的第四內連線結構以及佈置在所述第四半導體基板的背側上的第四接合結構，其中所述第三積體電路晶粒豎直佈置在所述第二積體電路晶粒和所述第三積體電路晶粒之間；第二背側接點從所述第四接合結構延伸 到所述第三半導體基板的所述背側，其中第二膠體層圍繞所述第二背側接點且將所述第四半導體基板與所述第二背側接點間隔開，並且其中所述第二背側接點熱耦接到所述第二內連線結構。在一些實施例中，所述第三內連線結構將所述第四接合結構與所述第三接合結構間隔開。在一些實施例中，所述第三接合結構直接接觸所述第四接合結構。
在其他實施例中，本公開涉及積體電路(IC)晶粒包括：半導體基板；積體於半導體基板的前側上的半導體裝置；佈置於半導體基板的前側上的內連線結構，耦接到半導體裝置，並且包括嵌入於介電層內的內連線穿孔以及內連線路；佈置於內連線結構上方的第一接合結構；佈置於半導體基板的背側上第二接合結構且包括在接合介電結構內的接合線和接合穿孔；以及佈置在第二接合結構內的背側接點，其中背側接點的頂表面熱耦接到半導體基板的背側，其中背側接點的頂表面通過半導體基板與半導體基板的前側間隔開，並且其中背側接點熱耦接且電耦接到第二接合結構。
在一些實施例中，所述背側接點突出到所述半導體基板的所述背側中。在一些實施例中，所述背側接點直接位於所述半導體裝置之下並藉由所述半導體基板與所述半導體裝置間隔開。在一些實施例中，所述半導體裝置為電晶體，所述電晶體包括佈置在所述半導體基板內的摻雜井區域，其中所述摻雜井區域具有第一摻雜濃度以及所述半導體裝置具有不同於所述第一摻雜濃度 的第二摻雜濃度，其中所述背側接點與所述摻雜井區域間隔開。在一些實施例中，所述背側接點藉由膠體層與所述半導體基板間隔開，所述膠體層具有第一厚度。在一些實施例中，積體電路晶粒更包括基板穿孔及基板穿孔襯墊，基板穿孔從所述第二接合結構延伸到所述第一接合結構，基板穿孔襯墊佈置在所述基板穿孔的外側壁上，其中所述基板穿孔襯墊將所述半導體基板與所述基板穿孔間隔開。在一些實施例中，所述基板穿孔襯墊具有比所述第一厚度大的第二厚度。在一些實施例中，所述背側接點經所述接合線電性連接到所述基板穿孔以及所述第二接合結構的接合穿孔。在一些實施例中，所述背側接點包括與所述基板穿孔相比的不同材料。
在另外其它實施例中，本公開涉及一種形成積體電路的方法所述方法包括：在半導體基板的前側上形成半導體裝置；在半導體裝置上方形成內連線結構；在內連線結構上方形成第一接合結構；在半導體基板的背側上方沉積第二介電層；圖案化第二介電層以在第二介電層中形成第一開口，其中第一開口暴露出半導體基板的背側的表面，並且其中當半導體基板的背側位於半導體基板的前側上方時，半導體基板的背側的表面位於半導體裝置的上方；在第一開口上方沉積具有第一厚度的膠體層；用第一材料填充第一開口以形成背側接點，所述背側接點通過膠體層從半導體基板分離；以及在第二介電層上方沉積更多介電層、接合接點以及接合線層以在半導體基板的背側上方形成第二接合結構， 其中背側接點耦接到接合接點和接合線層。
在一些實施例中，在所述第一開口形成之前，所述方法更包括形成第二開口，所述第二開口從所述半導體基板的所述背側延伸到所述半導體基板的所述前側，其中所述第二開口暴露出在所述內連線結構內的金屬線；使用第二材料在所述第二開口中形成襯墊；以及用不同於所述第一材料和所述第二材料的第三材料填充所述第二開口以形成基板穿孔，其中所述襯墊將所述半導體基板與所述基板穿孔分開。在一些實施例中，所述襯墊比所述膠體層厚。在一些實施例中，所述基板穿孔耦接到所述背側接點。在一些實施例中，所述襯墊包含化學隔離層以及電性絕緣層。
雖然本發明已以實施例揭露如上，然其並非用以界定本發明的實施例，任何所屬技術領域中具有通常知識者，在不脫離本發明實施例的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100A:剖面圖
102:第一IC晶粒
104:第三IC晶粒
106:第二IC晶粒
108a:第一基板
108b:第二基板
108c:第三基板
108f:前側
108s:背側
110a:第一半導體裝置
110b:第二半導體裝置
110c:第三半導體裝置
112a:第一內連線結構
112b:第二內連線結構
112c:第三內連線結構
114:內連線路
116:內連線穿孔
118:內連線介電結構
120a:第一接合結構
120b:第二接合結構
120c:第三接合結構
122:接合線層
123:接合穿孔
124:接合介電結構
126:接合結構
128:基板穿孔(TSV)
129:化學隔離層
130:襯墊
131:膠體層
132:背側接點
134:散熱路徑
B:方塊

Claims (10)

  1. 一種三維積體電路堆疊，包括：第一積體電路晶粒，包括第一半導體基板、佈置在所述第一半導體基板的前側上的第一內連線結構以及佈置在所述第一內連線結構上方的第一接合結構；第二積體電路晶粒，包括第二半導體基板、佈置在所述第二半導體基板的前側上的第二內連線結構以及佈置於所述第二內連線結構上的所述第二接合結構，其中所述第二接合結構面向所述第一接合結構；第三積體電路晶粒，包括第三半導體基板、佈置在所述第三半導體基板的前側上的第三內連線結構以及佈置在所述第三半導體基板的背側上的第三接合結構，其中所述第三積體電路晶粒豎直佈置在所述第一積體電路晶粒和所述第二積體電路晶粒之間；以及散熱路徑，從所述第三半導體基板延伸到所述第一半導體基板或所述第二半導體基板中的至少一個，所述散熱路徑包括從所述第三接合結構延伸的第一背側接點，所述第一背側接點的頂表面將所述第三半導體基板與所述第三半導體基板的所述前側間隔開並且延伸到所述第三半導體基板的所述背側，其中所述第一背側接點熱耦接到所述第一內連線結構或所述第二內連線結構中的至少一個。
  2. 如申請專利範圍第1項所述的三維積體電路堆疊，其中 所述第三積體電路晶粒更包括：基板穿孔，延伸穿過從所述第三半導體基板的所述背側到所述第三半導體基板的所述前側，其中所述基板穿孔與所述第一背側接點橫向間隔開，並且其中所述基板穿孔電性連接到所述第一背側接點；化學隔離層，直接與所述基板穿孔的外表面接觸；以及電絕緣襯墊，將所述第三半導體基板與所述化學隔離層間隔開，其中所述電絕緣襯墊和所述化學隔離層比膠體層厚，所述膠體層將所述第三半導體基板與所述第一背側接點間隔開。
  3. 如申請專利範圍第1項所述的三維積體電路堆疊，更包括：第四積體電路晶粒，包括第四半導體基板、佈置在所述第四半導體基板的前側上的第四內連線結構以及佈置在所述第四半導體基板的背側上的第四接合結構，其中所述第三積體電路晶粒豎直佈置在所述第二積體電路晶粒和所述第三積體電路晶粒之間；以及第二背側接點，從所述第四接合結構延伸到所述第三半導體基板的所述背側，其中第二膠體層圍繞所述第二背側接點且將所述第四半導體基板與所述第二背側接點間隔開，並且其中所述第二背側接點熱耦接到所述第二內連線結構。
  4. 一種積體電路晶粒，包括：半導體基板； 半導體裝置，積體在所述半導體基板的前側上；內連線結構，佈置在所述半導體基板的所述前側上，耦接到所述半導體裝置，並且包括嵌入於介電層內的內連線穿孔以及內連線路；第一接合結構，佈置在所述內連線結構上方；第二接合結構，佈置在所述半導體基板的背側上且包括在接合介電結構內的接合線以及接合穿孔；以及背側接點，佈置在所述第二接合結構內，其中所述背側接點的頂表面熱耦接到所述半導體基板的所述背側，其中所述背側接點的所述頂表面將所述半導體基板與所述半導體基板的所述前側間隔開，並且其中所述背側接點熱耦接及電性耦接到所述第二接合結構。
  5. 如申請專利範圍第4項所述的積體電路晶粒，其中所述背側接點突出到所述半導體基板的所述背側中。
  6. 如申請專利範圍第4項所述的積體電路晶粒，其中所述背側接點直接位於所述半導體裝置之下並藉由所述半導體基板與所述半導體裝置間隔開。
  7. 如申請專利範圍第4項所述的積體電路晶粒，其中所述半導體裝置為電晶體，所述電晶體包括佈置在所述半導體基板內的摻雜井區域，其中所述摻雜井區域具有第一摻雜濃度以及所述半導體裝置具有不同於所述第一摻雜濃度的第二摻雜濃度，其中所述背側接點與所述摻雜井區域間隔開。
  8. 如申請專利範圍第4項所述的積體電路晶粒，其中所述背側接點藉由膠體層與所述半導體基板間隔開，所述膠體層具有第一厚度。
  9. 一種形成積體電路的方法，包括：在半導體基板的前側上形成半導體裝置；在所述半導體裝置上方形成內連線結構；在所述內連線結構上方形成第一接合結構；在所述半導體基板的背側上方沉積第二介電層；圖案化所述第二介電層以在所述第二介電層中形成第一開口，其中所述第一開口暴露所述半導體基板的所述背側的表面並且其中當所述半導體基板的所述背側位於所述半導體基板的所述前側上方時，所述半導體基板的所述背側的所述表面位於所述半導體裝置上方；沉積具有第一厚度的膠體層在所述第一開口上方；用第一材料填充所述第一開口以形成背側接點，所述背側接點藉由所述膠體層從所述半導體基板分離；以及在所述第二介電層上方沉積更多介電層、接合接點以及接合線層以在所述半導體基板的所述背側上形成第二接合結構，其中所述背側接點耦接到所述接合接點以及所述接合線層。
  10. 如申請專利範圍第9項所述的形成積體電路的方法，其中在所述第一開口形成之前，所述方法更包括：形成第二開口，所述第二開口從所述半導體基板的所述背側 延伸到所述半導體基板的所述前側，其中所述第二開口暴露出在所述內連線結構內的金屬線；使用第二材料在所述第二開口中形成襯墊；以及用不同於所述第一材料和所述第二材料的第三材料填充所述第二開口以形成基板穿孔，其中所述襯墊將所述半導體基板與所述基板穿孔分開。
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