TWI812168B

TWI812168B - 三維元件結構及其形成方法

Info

Publication number: TWI812168B
Application number: TW111114335A
Authority: TW
Inventors: 張任遠; 李建璋; 賴佳平; 蔡子中
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2021-08-26
Filing date: 2022-04-14
Publication date: 2023-08-11
Also published as: CN115528007A; TW202310365A; US12094925B1; US11908838B2; US20230066372A1; US20240363682A1

Abstract

一種三維元件結構，包括具有第一半導體基板的第一晶粒、設置在第一晶粒上且包括第二半導體基板的第二晶粒、設置在第一晶粒上且圍繞第二晶粒的介電封裝層、設置在第二晶粒與介電封裝層上的再分佈層結構，及嵌入介電封裝層中且電連接至至第一晶粒及再分佈層結構的積體被動元件。

Description

三維元件結構及其形成方法

本揭露係關於三維元件結構及此三維元件結構的形成方法。

由於各種電子組件(例如電晶體、二極體、電阻器、電容器等)的積體密度的不斷提高，半導體行業不斷發展。在大多數情況下，這些積體密度的提高來自於最小特徵尺寸的連續降低，允許將更多元件整合至給定區域。

除了較小的電子組件之外，對組件封裝的改進尋求提供比先前封裝佔用更少面積的較小封裝。半導體封裝類型的實例包括四面扁平封裝(quad flat pack，QFP)、針柵陣列(pin grid array，PGA)、球柵陣列(ball grid array，BGA)、倒裝晶片(flip chip，FC)、三維積體電路(three-dimensional integrated circuit，3DIC)、晶圓級封裝(wafer level package，WLP)、堆疊封裝(package on package，PoP)、系統上晶片(System on Chip，SoC)或系統上積體電路(System on Integrated Circuit，SoIC)元件。一些這些三維元件(例如3DIC、SoC、SoIC)藉由將晶片置放在半導體晶圓級的晶片上來製備。由於堆疊晶片之間的互連長度減少，這些三維元件提供了改進的積體密度及其他優勢，諸如更快的速度及更高的帶寬。然而，與三維元件相關的挑戰仍有許多。

根據本揭露的一些實施例中，一種三維元件結構包含第一晶粒、第二晶粒、介電封裝層、再分佈層結構及積體被動元件。第一晶粒包含第一半導體基板。第二晶粒設置在第一晶粒上且包含第二半導體基板。介電封裝層設置在第一晶粒上且圍繞第二晶粒。再分佈層結構設置在第二晶粒及介電封裝層上。積體被動元件嵌入介電封裝層且電連接至第一晶粒及再分佈層結構。

根據本揭露的一些實施例中，一種三維元件結構包含第一晶粒、第二晶粒、介電封裝層、再分佈層結構、多個介電質穿孔結構及多個積體被動元件。第一晶粒包含第一半導體基板。第二晶粒設置在第一晶粒上且電連接至第一晶粒，第二晶粒中的每一者包含相應的第二半導體基板。介電封裝層設置在第一晶粒上且圍繞第二晶粒。再分佈層結構設置在第二晶粒及介電封裝層上。介電質穿孔結構自第一晶粒的上表面延伸穿過介電封裝層以電連接第一晶粒及再分佈層結構。積體被動元件嵌入介電封裝層中且電連接至第一晶粒及再分佈層結構，其中積體被動元件各自設置在介電質穿孔結構中的一者與第二晶粒中的相鄰一者之間。

根據本揭露的一些實施例中，一種三維元件結構的形成方法包含以下步驟：將第一半導體晶粒接合至第二半導體晶粒；將第二半導體晶粒封裝在介電封裝層中；蝕刻介電封裝層以形成溝槽，溝槽曝露第一半導體晶粒的至少一部分；在介電封裝層上及溝槽中沈積第一導電層，以電接觸第一半導體晶粒；在第一導電層上沈積第一介電層；在第一介電層上沈積第二導電層；及執行平坦化製程以移除部分第一導電層、第一介電層及第二導電層，且形成深溝槽電容器。

10:三維元件結構

12:3D元件結構

50:DE層

60:TDV結構

62:基板穿孔結構

100:第一晶粒

102:第一半導體基板

104:第一介電結構

106:金屬特徵

106L:金屬線

106V:通孔

108:第一襯墊

110:第一互連結構

130:第一密封環

140:第一接合結構

142:第一介電接合層

144:第一接合特徵

200:第二晶粒

202:第二半導體基板

204:第二介電結構

206:第二金屬特徵

104A~104G:介電層

208:第二襯墊

210:第二互連結構

230:第二密封環

240:第二接合結構

242:第二接合層

244:第二接合特徵

300:再分佈層結構

304:第三介電結構

304A:第一介電層

304B:第二介電層

304C:第三介電層

306:導電金屬特徵

308:襯墊

310:鈍化層

330:第三密封環

400:深溝槽電容器

402:第一導電層

404:第二導電層

406:第一介電層

408:第二介電層

410:接觸凸緣

420:硬罩幕層

422:光阻劑層

500、502、504、506、508、510、512、514、516、 518:步驟

I-I':線

P:部分

T:溝槽

結合附圖，根據以下詳細描述可以最好地理解本揭示內容的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。

第1A圖為根據本揭示內容的各種實施例的三維元件結構的簡化頂視圖。

第1B圖為沿第1A圖的線I-I'截取的剖面圖。

第1C圖為第1B圖的部分P的放大視圖。

第2圖為根據本揭示內容的各種實施例的三維元件結構的簡化頂視圖。

第3圖為根據本揭示內容的各種實施例在第1A圖至第1C圖的3D元件結構10中形成DTC 400的方法的流程圖。

第4A圖至第4I圖為示出第3圖的方法的剖面圖。

以下揭示內容提供了用於實現提供之標的的不同特徵的許多不同的實施例或實例。以下描述組件及佈置的特定實例用以簡化本揭示內容。當然，該些僅為實例，並不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一特徵及第二特徵直接接觸形成的實施例，並且亦可包括其中在第一特徵與第二特徵之間形成附加特徵的實施例，以使得第一特徵及第二特徵可以不直接接觸。此外，本揭示內容可以在各個實例中重複元件符號或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。

此外，為了便於描述，本文中可以使用諸如「在……下方」、「在……下」、「下方」、「在……上方」、「上方」之類的空間相對術語，來描述如附圖中所示的一個元件或特徵與另一元件或特徵的關係。除了在附圖中示出的取向之外，空間相對術語意在涵蓋元件在使用或操作中的不同取向。設備可以其他方式定向(旋轉90度或以其他取向)，並且在此使用的空間相對描述語亦可被相應地解釋。除非另有明確說明，假定具有相同元件符號的每一元件具有相同的材料成分且具有在相同厚度範圍內的厚度。

本揭示內容係關於半導體元件，且具體地係關於包括整合在元件封裝結構內的一或多個深溝槽電容器(deep trench capacitor，DTC)的三維元件結構，以向其他表面安裝組件提供額外表面空間。

印刷電路板(printed circuit board，PCB)可包括以二維格式佈置且由PCB內部的導線電連接的各種表面安裝的電子組件。例如，積體電路晶片可佈置在PCB上，且積體被動元件(integrated passive device，IPD)，諸如電容器、電阻器、電感器、變壓器、接觸墊，可表面安裝在晶片之間。隨著PCB變得越來越小，可用於安裝電子組件的表面積亦減少，這使得組件安裝變得越來越困難。

因此，需要一種封裝結構，其允許將諸如電容器及/或其他積體被動組件的電氣組件自PCB的表面區域重定位至其他區域，諸如在半導體晶粒的介電層內，以便為其他組件挪出表面積。

第1A圖為根據本揭示內容的各種實施例的三維元件結構10的簡化頂視圖。第1B圖為沿第1B圖的線I-I'截取的剖面圖，線I-I'與介電質穿孔(through dielectric via，TDV)結構60及深溝槽電容器(deep trench capacitor，DTC)結構400相交。第1C圖為第1B圖的部分P的放大視圖。參看第1A圖至第1C圖，三維元件結構10包括第一半導體晶粒100及設置在其上的第二半導體晶粒200。

第一晶粒100可為例如應用特定積體電路(application-specific integrated circuit，ASIC)晶片、類比晶片、感測器晶片、無線及射頻晶片、電壓調節器晶片或記憶體晶片。在一些實施例中，第一晶粒100 可為主動組件或被動組件。在一些實施例中，第一晶粒100包括第一半導體基板102、第一介電結構104、嵌入第一介電結構104內的第一互連結構110、第一密封環130及第一接合結構140。

在一些實施例中，第一半導體基板102可包括元素半導體(諸如，矽或鍺)及/或化合物半導體(諸如，矽鍺、碳化矽、砷化鎵、砷化銦、氮化鎵或磷化銦)。在一些實施例中，第一半導體基板102可為絕緣層上半導體(semiconductor-on-insulator，SOI)基板。在各種實施例中，第一半導體基板102可採用平面基板、具有複數個鰭、奈米線的基板或一般技藝人士已知的其他形式。視設計需要而定，第一半導體基板102可為P型基板或N型基板，且其中可具有摻雜區。摻雜區可用於N型元件或P型元件。

在一些實施例中，第一半導體基板102可包括界定至少一個主動區的隔離結構，且第一元件層可設置在主動區上/中。第一元件層可包括多種元件。在一些實施例中，元件可包括主動組件、被動組件或其組合。在一些實施例中，元件可包括積體電路元件。元件可為例如電晶體、電容器、電阻器、二極體、光電二極體、熔絲元件或其他類似元件。在一些實施例中，第一元件層包括閘極結構、源極/汲極區、間隔物等。

第一介電結構104可設置在第一半導體基板102的前側上。在一些實施例中，第一介電結構104包括氧化矽、氮氧化矽、氮化矽、低介電常數(low-k)材料或其組合。第一介電結構104可為單層或多層介電結構。例如，如第1B圖所示，第一介電結構104可包括複數個介電層，諸如基板平坦化層104A、層間介電(inter-layer dielectric，ILD)層104B~104F及互連平坦化層104G。然而，雖然第1B圖示出了七個介電層，但本揭示內容的各種實施例不限於任何特定數量的層，可使用更多或更少的層。

第一介電結構104可藉由任何合適的沈積製程形成。在本文中，「合適的沈積製程」可包括化學氣相沈積(chemical vapor deposition，CVD)製程、物理氣相沈積(physical vapor deposition，PVD)製程、原子層沈積(atomic layer deposition，ALD)製程、高密度電漿CVD(high density plasma CVD，HDPCVD)製程、金屬有機CVD(metalorganic CVD，MOCVD)製程、電漿增強CVD(plasma enhanced CVD，PECVD)製程、濺射製程、雷射剝蝕等。

可在第一介電結構104中形成第一互連結構110。第一互連結構110可包括設置在第一介電結構104中的第一金屬特徵106。第一金屬特徵106可為各種通孔(106V)及金屬線(106L)中的任何一者。第一金屬特徵106由任何合適的導電材料形成，諸如鎢(W)、銅(Cu)、銅合金、鋁(Al)、鋁合金或其組合等。在一些實施例中，可在第一金屬特徵106與第一介電結構104的介電層之間設置阻障層(未示出)，以防止第一金屬特徵106的材料遷移至第一半導體基板102。例如，阻障層可包括鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、鈷鎢(CoW)或其組合。其他合適的阻障層材料在本揭示內容的預期範圍內。

第一金屬特徵106可包括導電線106L及通孔結構106V。第一通孔結構106V可操作以電連接設置在相鄰介電層104B~104F中的導線106L。第一金屬特徵106可電連接至設置在第一半導體基板102上的第一襯墊108，使得第一互連結構110可將形成在第一半導體基板102上的半導體元件電連接至各種襯墊及節點。

第一密封環130可圍繞第一晶粒100的外圍延伸。例如，第一密封環130可設置在第一介電結構104中且可橫向圍繞互連結構110。第一密封環130可用以在諸如電漿蝕刻及/或沈積製程的元件處理期間保護互連結構110免受污染物擴散及/或物理損壞。

第一密封環130可包括原子百分比大於80%的銅，例如大於90%及/或大於95%，儘管可使用更大或更小的百分比。第一密封環130可包括可彼此連接的導電線及通孔結構，且可與互連結構110的第一金屬特徵106的導電線106L及通孔結構106V同時形成。第一密封環130可與第一金屬特徵106電隔離。

在一些實施例中，第一金屬特徵106及/或第一密封環130可由雙鑲嵌製程或複數個單鑲嵌製程形成。單鑲嵌製程通常在每一鑲嵌階段用銅形成及填充單一特徵。雙鑲嵌製程通常同時用銅形成及填充兩個特徵，例如，可使用雙鑲嵌製程用單一銅沈積填充溝槽及重疊通孔。在替代實施例中，第一金屬特徵106及/或第一密封環130可由電鍍製程形成。

例如，鑲嵌製程可包括以下步驟：圖案化第一介電結構104以形成開口，諸如溝槽及/或通孔(例如，通孔)。可執行沈積製程以在開口中沈積導電金屬(例如，銅)。然後可執行平坦化製程，諸如化學機械平坦化(chemical-mechanical planarization，CMP)，以移除設置在第一介電結構104頂部的多餘銅(例如，覆蓋層)。

特別地，可對介電層104A~104G中的每一者進行圖案化、金屬沈積及平坦化製程，以形成互連結構110及/或第一密封環130。例如，介電層104A可經沈積及圖案化以形成開口。然後可執行沈積製程以填充介電層104A中的開口。然後可執行平坦化製程以移除覆蓋層且在介電層104A中形成金屬特徵106。可重複這些處理步驟以形成介電層104B~104F及相應的金屬特徵106，從而完成第一互連結構110及/或第一密封環130。

第一晶粒100可包括設置在第一介電結構104上方的第一接合結構140。第一接合結構140可包括第一接合層142及一或多個第一接合特徵144。第一接合層142可藉由使用任何合適的沈積製程沈積諸如氧化矽、氮化矽、聚合物或其組合的介電材料來形成。第一接合特徵144可設置在第一接合層142中。第一接合特徵144可為由與第一金屬特徵106相同的材料形成的導電特徵。例如，第一接合特徵144可包括鎢(W)、銅(Cu)、銅合金、鋁(Al)、鋁合金或其組合。其他合適的接合結構材料在本揭示內容的預期範圍內。在一些實施例中，第一接合特徵144可包括接合襯墊及/或通孔結構。

第一接合特徵144可藉由雙鑲嵌製程或者藉由一或多個單鑲嵌製程形成在第一接合層142中，如上所述。在替代實施例中，第一接合特徵144可藉由電鍍製程形成。

第二晶粒200可設置在第一晶粒100上方且接合至第一晶粒100。第二晶粒200可為例如應用特定積體電路(application-specific integrated circuit，ASIC)晶片、類比晶片、感測器晶片、無線及射頻晶片、電壓調節器晶片或記憶體晶片。第二晶粒200及第一晶粒100可為相同類型的晶粒或不同類型的晶粒。在一些實施例中，第二晶粒200可為主動組件或被動組件。在一些實施例中，第二晶粒200小於第一晶粒100。

在一些實施例中，第二晶粒200類似於第一晶粒100。例如，第二晶粒200可包括第二半導體基板202、第二介電結構204、嵌入第二介電結構204內的第二互連結構210、第二密封環230及第二接合結構240。因此，下面詳細討論第二晶粒200與第一晶粒100之間的區別。

第二介電結構204可設置在第二半導體基板202 的第一側(例如，前側)上方。第二介電結構204可具有單層或多層結構。例如，如第1B圖所示，第二介電結構204可包括複數個介電層，諸如基板平坦化層204A、層間介電(inter-layer dielectric，ILD)層204B~204F及互連平坦化層204G。然而，第1B圖及第1C圖示出了形成第二介電結構204的介電層，但本揭示內容的各種實施例不限於任何特定數量的層。

第二互連結構210可形成在第二介電結構204中。具體地，第二互連結構210可與第二半導體基板202的積體電路區重疊且電連接至第二半導體基板202的積體電路區。在一些實施例中，第二互連結構210包括第二金屬特徵206。第二金屬特徵206設置在第二介電結構204中且可電連接至設置在第二半導體層202上的第二襯墊208，使得第二互連結構210可電連接形成在第二半導體層202上的半導體元件。

第二接合結構240可類似於第一接合結構140。第二接合結構240可設置在第二互連結構210的第一側(例如，前側)上方。具體地，第二接合結構240可與第二互連結構210重疊。在一些實施例中，第二接合結構240包括至少一個第二接合層242及一或多個第二接合特徵244。第二接合特徵244設置在第二接合層242中。在一些實施例中，第二接合特徵244可包括接合墊及/或通孔結構。

第二密封環230可類似於第一密封環130。例如，第二密封環230可包括原子百分比大於80%的銅，例如大於90%及/或大於95%，儘管可使用更多或更少百分比的銅。第二密封環230可設置在第二半導體基板202的第一側(例如，前側)上方。具體地，第二密封環230可圍繞第二互連結構210，可延伸穿過第二介電結構204，且可與第二半導體基板202的電路元件電絕緣。在一些實施例中，可在形成第二介電結構204期間形成第二密封環230。第二密封環230可與第二互連結構210處於基本上相同的位準。具體地，第二密封環230的頂表面可與第二互連結構210的最上面的第二金屬特徵206的頂表面共面。

在一些實施例中，第二晶粒200的尺寸可不同於(例如，小於)第一晶粒100的尺寸。這裡，術語「尺寸」係指長度、寬度及/或面積。例如，如第1A圖的頂視圖所示，第二晶粒200的尺寸(例如，面積或佔地面積)可小於第一晶粒100的尺寸。

在組裝期間，第二晶粒200可翻轉(例如，顛倒)且安裝至第一晶粒100上。特別地，包括複數個第二晶粒200的第二晶圓可定位在包括複數個第一晶粒100的第一晶圓上方。在其他實施例中，第二晶圓可經切晶以切割第二晶粒200，且第二晶粒200可相對於第一晶粒100單獨地置放在第一晶圓上。

在一些實施例中，第一晶粒100及第二晶粒200可藉由接合第一接合結構140及第二接合結構240而面對面地接合在一起。第一接合結構140可與第二接合結構 240對準，然後退火操作可將接合結構140、240接合在一起。在一些實施例中，在第二晶粒200接合至第一晶粒100之前，第二接合結構240及第一接合結構140對準，使得第二接合特徵244可接合至各個第一接合特徵144，且第二接合層242接合至第一接合層142。在一些實施例中，第一接合結構140與第二接合結構240的對準可藉由使用光學感測方法來實現。在實現對準之後，第一接合結構140及第二接合結構240可藉由包括金屬對金屬接合及介電質對介電質接合的混合接合製程接合在一起。

在一些實施例中，三維元件結構10可包括可在切晶過程之後形成的介電封裝(dielectric encapsulation，DE)層50、介電質穿孔(through-dielectric via，TDV)結構60、再分佈層結構300、襯墊308及鈍化層310。介電封裝(dielectric encapsulation，DE)層50可設置在第一接合結構140上，圍繞第二晶粒200。具體地，DE層50可圍繞第二晶粒200的側壁，曝露第二晶粒200的頂部，且覆蓋第一晶粒100的第一側(例如，前側)。在一些實施例中，第二晶粒200的第二側(例如，背側)可與DE層50的頂表面基本共面。在一些實施例中，DE層50包括模塑料。模塑料可包括樹脂及填料。在替代實施例中，DE層50可包括氧化矽、氮化矽或其組合。其他合適的介電封裝材料在本揭示內容的預期範圍內。DE層50可藉由旋塗、層壓、沈積等形成。

在一些實施例中，一或多個基板穿孔結構62可延伸穿過第二半導體基板202且電接觸第二互連結構210的相應金屬特徵206。

TDV結構60可形成為穿過DE層50且電接觸第一互連結構110及再分佈層結構300。在一些實施例中，TDV結構60包括導電材料，諸如銅、銅合金、鋁、鋁合金或其組合。在一些實施例中，可在TDV結構60周圍設置擴散阻障層(未示出)，以防止金屬擴散至DE層50中。擴散阻障層可包括Ta、TaN、Ti、TiN、CoW或其組合。其他合適的阻障層材料可在本揭示內容的預期範圍內。

再分佈層結構300可設置在第二晶粒200的第二側(例如，背側)上方及DE層50上方。再分佈層結構300可包含具有單層或多層結構的第三介電結構304。例如，第三介電結構304可包括第一介電層304A、第二介電層304B及第三介電層304C。再分佈層結構300可包括設置在其中的導電金屬特徵306。在一些實施例中，金屬特徵306可電連接至TDV結構60及/或矽穿孔結構62。在一些實施例中，再分佈層結構300可包括光敏材料，諸如聚苯并噁唑(PBO)、聚醯亞胺(PI)、苯并環丁烯(BCB)或其組合。在一些實施例中，金屬特徵306可包括銅、鎳、鈦或其組合等。其他合適的導電金屬材料可在本揭示內容的預期範圍內以形成金屬特徵306。

再分佈層結構300可包括第三密封環330。第三密封環330可圍繞金屬特徵306。第三密封環330可包括與密封環130及/或230的材料及結構相似的材料及結構。

襯墊308可設置在再分佈層結構300上方。在一些實施例中，襯墊308可為用於安裝導電連接器的凸塊下冶金(under bump metallization，UBM)襯墊，諸如金屬柱、微凸塊。襯墊308可包括金屬或金屬合金。例如，襯墊308可包括鋁、銅、鎳或其合金等。其他合適的墊材料可在本揭示內容的預期範圍內。

鈍化層310可覆蓋再分佈層結構300及襯墊308的邊緣部分。襯墊308的上表面可藉由鈍化層310曝露。在一些實施例中，鈍化層310包括氧化矽、矽氮化物、苯并環丁烯(BCB)聚合物、聚醯亞胺(PI)、聚苯并噁唑(PBO)或其組合等。

在各種實施例中，可執行切晶製程以切割三維元件結構10。例如，可執行開槽製程以在包括第一晶粒100的第一晶圓中及/或在包括第二晶粒200的第二晶圓中形成凹槽。特別地，可形成圍繞第一密封環130、第二密封環230及/或第三密封環330的第一凹槽。可例如藉由機械切割沿著凹槽切晶三維元件結構10，以完成切晶過程。以此方式，嵌入DE層50及再分佈層結構300內的第一晶粒100、第二晶粒200的側壁可基本重合。

在某些實施例中，開槽製程包括以下步驟：執行一或多個雷射切割製程。例如，可使用諸如摻釹釔鋁石榴石(neodymium-doped yttrium aluminum garnet， Nd-YAG)雷射的紅外雷射執行多次雷射切割製程。在替代實施例中，開槽製程可包括機械切割製程、刻蝕製程或蝕刻製程。

內嵌式積體被動元件

根據各種實施例，各種IPD可嵌入3D元件結構10中，而非表面安裝在3D元件結構10上或下伏PCB上。例如，第1A圖至第1C圖的3D元件結構10可包括嵌入DE層50中的IPD，以提高空間利用效率。例如，在一些實施例中，IPD可為深溝槽電容器(deep trench capacitor，DTC)400。然而，本揭示內容不限於任何特定類型的IPD。雖然第1A圖至第1C圖中示出一個DTC 400，基於3D元件結構10的電氣需求及/或元件佈局，3D元件結構10可包括任意數量的DTC 400及/或IPD。

在一些實施例中，例如，DTC 400可為金屬-絕緣體-金屬(metal-insulator-metal，MIM)電容器或金屬-氧化物-金屬(metal-oxide-metal，MOM)電容器。然而，本揭示內容不限於任何特定類型的電容器。DTC 400可具有例如至少100nF/mm²的電容密度，但可使用更大或更小的電容密度。

參看第1C圖，DTC 400可包括第一導電層402、第二導電層404及設置在其間的第一介電層406。在各種實施例中，DTC 400可包括設置在第二導電層404上的第二介電層408。導電層402、404可包括導電材料，例如銅、銅合金、鋁、鋁合金、錫、金、銀、鎢、鈦或其組合等。然而，其他導電材料亦在本揭示內容的預期範圍內。

第一介電層406及第二介電層408可由任何合適的介電材料形成，例如二氧化矽(SiO₂)、氮氧化矽(SiON)、氮化矽(SiN)、氧化鉭(Ta₂O)、氧化鋁(Al₂O₃)等。在一些實施例中，擴散阻障層(未示出)可設置在第一導電層402與DE層50之間，以防止金屬擴散至DE層50中。擴散阻障層可包括Ta、TaN、Ti、TiN、CoW或其組合。其他合適的阻障層及介電層材料亦在本揭示內容的範圍內。

DTC 400可電連接至第一晶粒100及第二晶粒200中的一者或兩者。第一導電層402可電接觸第一接合層140的第一接合特徵144。第二導電層404可電接觸再分佈層結構300的金屬特徵306。

在各種實施例中，DTC 400可包括接觸凸緣410，接觸凸緣410包括第一導電層402、第一介電層406及第二接觸層404的端部區域，端部區域設置在DE層50的上表面上。接觸凸緣410可用以提供更大的表面積以將第二導電層404連接至相應的金屬特徵306。

第2圖為根據本揭示內容的各種實施例的3D元件結構12的簡化頂視圖。3D元件結構12可與3D元件結構10類似，因此將僅詳細描述3D元件結構12與3D元件結構10之間的差異。

參看第2圖，3D元件結構12可包括第二晶粒200，第二晶粒200可佈置在第一晶粒100的上表面上且可被 DE層50圍繞。再分佈層300可設置在第二晶粒200及DE層50上。TDV結構60可自第一晶粒100的上表面延伸穿過DE層50以接觸再分佈層結構300的金屬特徵。TDV結構60可佈置在第二晶粒200之間的間隙中。可在DE層50中，在每一相應的第二晶粒200之間的間隙或空間中設置各種IPD，諸如DTC 400。在一些實施例中，DTC 400及/或其他IPD可設置在TDV結構60與第二晶粒200相鄰一者之間。因此，可在DE層50中，在第二晶粒200之間的間隙中設置IPD，諸如DTC 400。因此，可增加3D元件結構12的空間利用效率。

在各種實施例中，DTC 400可藉由蝕刻DE層50以形成曝露第一接合特徵144中的一者及可選地曝露第一接合層142的周圍部分的溝槽來形成。可使用任何合適的蝕刻製程方法形成溝槽，諸如晶圓級電漿蝕刻等。

第3圖為示出根據本揭示內容的各種實施例在第1A圖至第1C圖中的3D元件結構10中形成DTC 400的方法的流程圖。第4A圖至第4I圖為剖視圖，示出了第3圖的方法的步驟。參看第3圖及第4A圖，在步驟500中，可藉由第一接合結構140將第二晶粒200倒置且接合至第一晶粒100。DE層50可沈積在第一晶粒100的上表面上，以圍繞第二晶粒200。

在步驟502中，可在第二晶粒200及DE層50上沈積硬罩幕層420。用於硬罩幕層420的合適材料的實例包括但不限於SiO₂、氮化矽(Si₃N₄)、SiON、碳化矽 (SiC)、碳氧化矽(SiOC)或其任意組合。

參看第3圖及第4B圖，在步驟504中，可在硬罩幕層420上形成光阻劑層422。可在光罩下圖案化光阻劑層422，然後蝕刻以曝露一部分硬罩幕層420。硬罩幕層420及DE層50可使用一或多個蝕刻製程蝕刻，以形成曝露第一接合特徵144的溝槽T。蝕刻可包括乾蝕刻方法，諸如電漿(例如，含氟電漿)蝕刻、濕蝕刻製程或其組合。在蝕刻製程之後可剝離光阻劑層422。

參看第3圖及第4C圖，在步驟506中，可在硬罩幕層420上執行回拉蝕刻製程以曝露圍繞溝槽T的DE層50的頂表面的一部分。在一些實施例中，可藉由向硬罩幕層420的一部分施加酸溶液來執行回拉蝕刻。

參看第3圖及第4D圖，在步驟508中，可使用任何合適的沈積方法，諸如使用化學氣相沈積(chemical vapor deposition，CVD)、高密度電漿CVD、濺射等，在溝槽T中及硬罩幕層420上沈積第一導電層402。第一導電層402可包括導電材料，諸如銅、銅合金、鋁、鋁合金、錫、金、銀、鎢、鈦或其組合。

參看第3圖及第4E圖，在步驟510中，第一介電層406可沈積在第一導電層402上，且第二導電層404可沈積在第一介電層406上。第一介電層406可由任何合適的介電材料形成，例如SiO₂、SiON、SiN、Ta₂O、Al₂O₃等，且可使用任何合適的沈積方法形成，諸如化學氣相沈積(chemical vapor deposition，CVD)、高密度電漿CVD、濺射等。可使用如關於第一導電層402所描述的方法及材料來形成第二導電層404。

參考第3圖及第4F圖，在步驟512中，可在第二導電層404上形成第二介電層408。可使用如關於第一介電層406所描述的沈積方法及材料來形成第二介電層408。

參看第3圖及第4G圖，在步驟514中，可執行諸如化學機械平坦化(chemical mechanical planarization，CMP)的平坦化製程以減小硬罩幕層420的厚度且移除導電層402、404及介電層406、408的部分，這些部分設置在硬罩幕層420的上表面上方，從而完成DTC 400。

參看第3圖及第4H圖，在步驟516中，可蝕刻硬罩幕層420以曝露第二晶粒200及DE層50的上表面以及完成的DTC 400的頂部。在一些實施例中可使用諸如電漿蝕刻的乾蝕刻方法，或者在一些其他實施例中諸如酸蝕刻的濕蝕刻方法對硬罩幕層420進行蝕刻。

參看第3圖及第4I圖，在步驟518中，可在第4H圖的結構上形成再分佈層結構300，且鈍化層310可形成在再分佈層結構300上。具體地，可使用任何合適的沈積製程來沈積介電層304A、304B、304C及金屬特徵306，以形成再分佈層結構300。可執行製程使得金屬特徵306中的一者電接觸第二導電層404。

各種實施例提供了一種三維元件結構10，包含包括第一半導體基板102的第一晶粒100、設置在第一晶粒100上且包括第二半導體基板202的第二晶粒200、設置在第一晶粒100上且圍繞第二晶粒200的介電封裝(dielectric encapsulation，DE)層50、設置在第二晶粒200及DE層50上的再分佈層結構300，及嵌入DE層50中且電連接至第一晶粒100及再分佈層結構300的積體被動元件(integrated passive device，IPD)400。

各種實施例提供了一種三維元件結構12，包含包括第一半導體基板102的第一晶粒100、設置在第一晶粒100上且包含相應的第二半導體基板202的第二晶粒200、設置在第一晶粒100上且圍繞第二晶粒200的介電封裝(dielectric encapsulation，DE)層50、設置在第二晶粒200及DE層50上的再分佈層結構300、自第一晶粒100的上表面延伸穿過DE層50以電連接第一晶粒100及再分佈層結構300的介電質穿孔(through dielectric via，TDV)結構60，以及嵌入DE層50中且電連接至第一晶粒100及再分佈層結構300的積體被動元件(IPD)400，其中IPD 400均設置在TDV結構60中的一者與第二晶粒200中的相鄰一者之間。

各種實施例提供了一種三維元件結構10、12的形成方法，包含以下步驟：將第一半導體晶粒100接合至第二半導體晶粒200；將第二半導體晶粒200封裝於介電封裝(dielectric encapsulation，DE)層50中；蝕刻 DE層50以形成曝露至少一部分第一半導體晶粒100的溝槽T；在DE層50上及溝槽T中沈積第一導電層402，以電性接觸第一半導體晶粒100；在第一導電層402上沈積第一介電層406；在第一介電層406上沈積第二導電層404；及進行平坦化製程以移除部分第一導電層402、第一介電層406及第二導電層404，且形成深溝槽電容器400。

在一些實施例中，一種三維元件結構包含第一晶粒、第二晶粒、介電封裝層、再分佈層結構及積體被動元件。第一晶粒包含第一半導體基板。第二晶粒設置在第一晶粒上且包含第二半導體基板。介電封裝層設置在第一晶粒上且圍繞第二晶粒。再分佈層結構設置在第二晶粒及介電封裝層上。積體被動元件嵌入介電封裝層且電連接至第一晶粒及再分佈層結構。

在一些實施例中，積體被動元件包含深溝槽電容器，深溝槽電容器設置在形成於介電封裝層中的溝槽中。

在一些實施例中，深溝槽電容器包含第一導電層、第二導電層及第一介電層。第一導電層電連接至第一晶粒。第二導電層電連接至再分佈層結構。第一介電層設置在第一導電層與第二導電層之間。

在一些實施例中，深溝槽電容器包含被第二導電層圍繞的第二介電層。

在一些實施例中，深溝槽電容器包含接觸凸緣，接觸凸緣包含第一導電層、第一介電層及第二導電層的多個端部區域，端部區域設置在介電封裝層的上表面上。再分佈層結構包含與第二導電層的端部區域電接觸的金屬特徵。

在一些實施例中，再分佈層結構包含嵌入第一介電層中的多個金屬特徵。金屬特徵中的一者與第二導電層電接觸。

在一些實施例中，三維元件結構進一步包含介電質穿孔結構。介電質穿孔結構自第一晶粒的上表面延伸穿過介電封裝層以電連接第一晶粒及再分佈層結構。

在一些實施例中，積體被動元件設置在介電質穿孔結構與第二晶粒之間。

在一些實施例中，積體被動元件包含多個深溝槽電容器，深溝槽電容器設置在介電封裝層中形成的多個溝槽中。

在一些實施例中，第一晶粒進一步包含設置在第一半導體基板上的第一互連結構。第二晶粒進一步包含設置在第二半導體基板上且電連接至第一互連結構的第二互連結構。

在一些實施例中，一種三維元件結構包含第一晶粒、第二晶粒、介電封裝層、再分佈層結構、多個介電質穿孔結構及多個積體被動元件。第一晶粒包含第一半導體基板。第二晶粒設置在第一晶粒上且電連接至第一晶粒，第二晶粒中的每一者包含相應的第二半導體基板。介電封裝層設置在第一晶粒上且圍繞第二晶粒。再分佈層結構設置在第二晶粒及介電封裝層上。介電質穿孔結構自第一晶粒的上表面延伸穿過介電封裝層以電連接第一晶粒及再分佈層結構。積體被動元件嵌入介電封裝層中且電連接至第一晶粒及再分佈層結構，其中積體被動元件各自設置在介電質穿孔結構中的一者與第二晶粒中的相鄰一者之間。

在一些實施例中，積體被動元件包含多個深溝槽電容器，深溝槽電容器設置在介電封裝層中形成的各個溝槽中。

在一些實施例中，深溝槽電容器包含接觸凸緣，接觸凸緣包含第一導電層、第一介電層及第二導電層的多個端部區域，端部區域設置在介電封裝層的上表面上。再分佈層結構包含多個金屬特徵，金屬特徵與深溝槽電容器的第二導電層的端部區域電接觸。

在一些實施例中，分佈層結構包含嵌入第一介電層中且電接觸第二導電層的多個金屬特徵。

在一些實施例中，第一晶粒進一步包含設置在第一半導體基板上的第一互連結構。第二晶粒中的每一者進一步包含多個第二互連結構，第二互連結構設置在第二半導體基板上且電連接至第一互連結構。

在一些實施例中，一種三維元件結構的形成方法包含以下步驟：將第一半導體晶粒接合至第二半導體晶粒；將第二半導體晶粒封裝在介電封裝層中；蝕刻介電封裝層以形成溝槽，溝槽曝露第一半導體晶粒的至少一部分；在介電封裝層上及溝槽中沈積第一導電層，以電接觸第一半導體晶粒；在第一導電層上沈積第一介電層；在第一介電層上沈積第二導電層；及執行平坦化製程以移除部分第一導電層、第一介電層及第二導電層，且形成深溝槽電容器。

在一些實施例中，方法進一步包含以下步驟：在介電封裝層及第二半導體晶粒上形成再分佈層結構，使得第二導電層電接觸再分佈層結構的金屬特徵。

在一些實施例中，蝕刻介電封裝層包含以下步驟：在第二半導體晶粒與形成在介電封裝層中且電連接至第一晶粒的介電質穿孔結構之間形成該溝槽。

上文概述了數個實施例的特徵，使得熟習此項技術者可以更好地理解本揭示內容的各態樣。熟習此項技術者應理解，熟習此項技術者可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。熟習此項技術者亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範疇的情況下，該些等效構造可以進行各種改變、替代及變更。