TW201434127A

TW201434127A - 半導體晶粒封裝體及其製造方法

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Publication number: TW201434127A
Application number: TW103102588A
Authority: TW
Inventors: 蕭景文; 林志偉; 張緯森; 胡延章; 潘國龍; 黃育智
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2013-02-27
Filing date: 2014-01-24
Publication date: 2014-09-01
Also published as: TWI525779B; US20140239507A1; US9070667B2; CN104009019A; CN110060976A; KR101504822B1; KR20140107074A

Abstract

利用位於所述晶粒邊緣的貫穿側壁通孔(藉由切割貫穿基板通孔一半所形成)形成晶粒封裝體的不同機制實施例可使不同半導體晶粒及被動元件電性連接，達到目標電性效能。同時使用具有重分佈層的重分佈結構與貫穿側壁通孔以達電性連接。由於貫穿側壁通孔遠離裝置區，因此，裝置區不須承受貫穿基板通孔成形所產生的應力。此外，藉由貫穿側壁通孔所形成上下晶粒之間的電性連接可增加晶粒封裝體的面積利用效率。

Description

半導體晶粒封裝體及其製造方法

本發明是有關於一種半導體晶粒封裝體，特別是有關於一種具有重分佈結構(redistribution structure)與貫穿側壁通孔(through sidewall via,TsV)之半導體晶粒封裝體及其製造方法。

半導體裝置使用於各種電子產品，例如個人電腦、手機、數位相機及其他電子設備。通常，藉由依序沈積絕緣或介電層、導電層及半導體材料層於一半導體基板上，以及利用微影技術圖案化不同材料層以於其上形成電路元件及裝置來製作半導體裝置。

藉由對最小結構尺寸的持續微縮，半導體工業持續提升不同電子元件(例如電晶體、二極體、電阻、電容等)的集積度，以允許更多元件集積於一既定面積。在部分應用中，該些較小的電子元件亦須較過去封裝結構使用較少面積及/或較低高度的較小封裝結構。

因此，新的封裝技術，例如封裝堆疊層(package on package)(將上封裝結構接合至下封裝結構)，業已開發。藉由採用新的封裝技術，可增加封裝結構的集積度。然而，該些相對較新類型的半導體封裝技術亦面臨製程上的挑戰。

在部分實施例中，提供一半導體晶粒封裝體。該半導體晶粒封裝體，包括：一第一半導體晶粒，具有一第一裝置區與一第一貫穿側壁通孔(through sidewall via,TsV)形成於其中，其中該第一貫穿側壁通孔(TsV)與該第一裝置區分離，且該第一貫穿側壁通孔(TsV)設置於該第一半導體晶粒之一邊緣；一第一導電結構，形成於該第一半導體晶粒上，其中該第一導電結構電性連接該第一半導體晶粒之該第一裝置區中之裝置，且物理性接觸該第一貫穿側壁通孔(TsV)之一第一端；以及一第二導電結構，形成於該第一半導體晶粒與該第一導電結構之相對側之一表面上，其中該第二導電結構接觸該第一半導體晶粒之該第一貫穿側壁通孔(TsV)之一第二端。

在部分實施例中，提供一半導體晶粒封裝體。該半導體晶粒封裝體，包括：一第一半導體晶粒，具有一第一裝置區與一第一貫穿側壁通孔(through sidewall via,TsV)形成於其中，其中該第一貫穿側壁通孔(TsV)與該第一裝置區分離，且該第一貫穿側壁通孔(TsV)設置於該第一半導體晶粒之一邊緣；一第一導電結構，形成於該第一半導體晶粒上，其中該第一導電結構電性連接該第一半導體晶粒之該第一裝置區中之裝置，且物理性接觸該第一貫穿側壁通孔(TsV)之一第一端；一第二導電結構，形成於該第一半導體晶粒與該第一導電結構之相對側之一表面上，其中該第二導電結構接觸該第一半導體晶粒之該第一貫穿側壁通孔(TsV)之一第二端；以及一第二半導體晶粒，具有一第二裝置區與一第二貫穿側壁通孔(through sidewall via,TsV)形成於其中，其中該第二貫穿側壁通孔(TsV)與該第二裝置區分離，且該第二貫穿側壁通孔(TsV)設置於該第二半導體晶粒之一邊緣。

在部分實施例中，提供一半導體晶粒封裝體之製造方法。該半導體晶粒封裝體之製造方法，包括：形成一貫穿矽通孔(through silicon via,TSV)鄰近一半導體基板之一半導體晶粒之一邊緣以及遠離該半導體基板之該半導體晶粒之一裝置區，其中該貫穿矽通孔(TSV)中之一導電材料延伸以形成該裝置區上之一導電結構；切割該半導體晶粒以自該半導體基板分離該半導體晶粒，其中藉由該貫穿矽通孔(TSV)實施該切割；形成一第一重分佈結構連接該導電結構；以及形成一第二重分佈結構電性連接該貫穿矽通孔(TSV)。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。

100‧‧‧封裝結構

110、120‧‧‧(晶粒)封裝體

115‧‧‧連接器

130‧‧‧基板

145‧‧‧外部連接器

150‧‧‧半導體基板

151‧‧‧裝置區

152‧‧‧半導體基板表面

153‧‧‧貫穿基板通孔(TSV)開口

154、171、175、191‧‧‧鈍化層

156‧‧‧銅層

157‧‧‧貫穿基板通孔(TSV)

157’‧‧‧半-貫穿基板通孔(貫穿側壁通孔)

158、176、215‧‧‧銅柱

159‧‧‧非導電膜

160‧‧‧導電墊

165‧‧‧晶粒

166、184‧‧‧成型化合物

170、185‧‧‧載體

172、187‧‧‧重分佈結構

173、174、188、189‧‧‧重分佈層

177‧‧‧被動電子元件

178‧‧‧銲錫膏

179‧‧‧銲錫層

180‧‧‧(半導體)晶粒

181‧‧‧凸塊結構

182‧‧‧接合結構

183‧‧‧底部充填

186‧‧‧黏著層

190‧‧‧銲錫球

192‧‧‧接觸墊

195‧‧‧裝置封裝體

D‧‧‧貫穿基板通孔(TSV)開口深度

H₁‧‧‧銅柱厚度

H₂‧‧‧貫穿基板通孔(TSV)中銅層厚度

W‧‧‧貫穿基板通孔(TSV)開口寬度

第1圖係根據部分實施例，一封裝結構的透視圖；第2A~2O圖係根據部分實施例，一晶粒封裝體製程順序的剖面示意圖；以及第3圖係根據部分實施例，一裝置封裝體的上視圖。

自積體電路(integrated circuit)發明以來，由於不同電子元件(例如電晶體、二極體、電阻、電容等)集積度的持續提升，半導體工業已經歷連續快速的成長，最主要，集積度的提升來自最小結構尺寸的持續微縮，以允許更多元件集積於一既定面積。

這些集積度的提升基本上是二維(2D)的，積體元件所佔據的體積基本上位於半導體晶圓表面。雖微影技術(lithography)的顯著提升已使二維積體電路的形成大幅改善，然而，卻衍生出二維集積度的物理性限制，該等限制的其中之一為須製作該些元件的最小尺寸，且當放置更多裝置於一晶片時，是須更複雜的設計。

因此，開發出三維(3D)積體電路，以解決上述限制。在部分三維積體電路製程中，形成每一包括積體電路的兩或更多晶圓，之後，接合晶圓與對準的裝置。越來越多地使用部分實施例中亦稱為貫穿矽通孔(through-silicon-vias)或貫穿晶圓通孔(through-wafer-vias)的貫穿基板通孔(through-substrate-vias,TSVs)作為實施三維積體電路的方式。經常使用貫穿基板通孔(TSVs)於三維積體電路與堆疊晶粒中，以提供電性連接及/或協助散熱。形成貫穿基板通孔(TSVs)於三維積體電路與堆疊晶粒中是具挑戰性的。

第1圖為一封裝結構100的透視圖。根據部分實施例，封裝結構100包括一封裝體110，接合至另一封裝體120，再接合至另一基板130。每一晶粒封裝體110與120包括至少一半導體晶粒(未圖示)。半導體晶粒包括一使用於半導體積體電路製造的半導體基板，且可形成積體電路於其中及/或其上。半導體基板是指任何包括半導體材料的結構，包括，但不限定於，矽塊材(bulk silicon)、半導體晶圓、絕緣層上覆矽(SOI)基板或矽鍺基板。亦可使用其他包括三族、四族及五族元素的半導體材料。半導體基板可進一步包括多個隔離結構(未圖示)，例如淺溝槽隔離(STI)結構或矽局部氧化(LOCOS)結構。隔離結構可定義及隔離不同微電子元件。可形成於半導體基板中的不同微電子元件的例子包括電晶體(例如金氧半場效電晶體(MOSFET)、互補式金氧半(CMOS)電晶體、雙極接面電晶體(BJT)、高壓電晶體、高頻電晶體、p-通道及/或n-通道場效電晶體(PFETs/NFETs)等)、電阻、二極體、電容、電感、保險絲及其他適合元件。實施各種製程以形成不同微電子元件，包括沈積、蝕刻、佈植、光微影、回火及/或其他適當製程。將微電子元件相互連接以形成積體電路裝置，例如邏輯裝置、記憶裝置(例如靜態隨機存取記憶體(SRAM))、射頻裝置、輸入/輸出(I/O)裝置、系統晶片(SoC)裝置或其組合及其他適合形式裝置。根據部分實施例，封裝體120包括貫穿基板通孔(TSVs)並作為一中介層(interposer)。

基板130可由雙馬來醯亞胺-三氮雜環(BT)樹脂、FR-4(由玻璃纖維織布與阻燃的環氧樹脂黏合劑所構成的複合材料)、陶瓷、玻璃、塑膠、膠布、膜或其他可乘載須接收導電端子的導電墊(conductive pads)或導電觸點(conductive lands)的支撐材料所構成。在部分實施例中，基板130為一多層電路板。藉由連接器115將封裝體110接合至封裝體120，以及藉由外部連接器145將封裝體120接合至基板130。在部分實施例中，將外部連接器145接合至凸塊結構，例如接合銲錫凸塊 (bonded solder bumps)或具有連接銲錫層的接合銅柱(bonded copper posts)。

如上所述，經常使用貫穿基板通孔(TSVs)於三維積體電路與堆疊晶粒中，以提供電性連接及/或協助散熱。在部分實施例中，封裝體120包括貫穿基板通孔(TSVs)並作為一中介層(interposer)。封裝體中的貫穿基板通孔(TSVs)可形成於封裝體120中的一晶粒中。可選擇性地形成貫穿封裝體通孔(through package vias,TPVs)或貫穿組裝體通孔(through assembly vias,TAVs)於封裝體120中，以提供電性連接及/或協助散熱。然而，在部分實施例中，形成於封裝體120晶粒中鄰近裝置區的貫穿基板通孔(TSVs)會產生裝置劣化的問題。此外，在部分實施例中，貫穿封裝體通孔(TPVs)或貫穿組裝體通孔(TAVs)會佔據封裝體120的大面積。因此，針對封裝堆疊層(package on package)結構的下封裝體，例如封裝體120，開發替代結構及形成此結構的方法以提供電性連接及/或協助散熱是必要的。

根據部分實施例，第2A~2O圖顯示一封裝堆疊層(package on package)結構製程順序的剖面示意圖。第2A圖顯示形成於一半導體基板150的一表面152上的導電墊160。導電墊160可由任何導電材料所構成，例如鋁、鋁合金、銅、銅合金等。第2A圖顯示半導體基板150包括一裝置區151，其包括電晶體及內連線(未圖示)。內連線電性連接電晶體且形成於鄰近基板150表面152的電晶體上。導電墊160接觸基板150中內連線的上導電結構(未圖示)。

根據部分實施例，於形成導電墊160之後，形成貫穿基板通孔(TSVs)的開口153於裝置區151的外側及周圍，如第2B圖所示。在部分實施例中，開口153的寬度W介於10μm至約200μm。在部分實施例中，開口153的深度D介於30μm至約250μm。根據部分實施例，於形成開口153之後，形成一鈍化層154於基板150表面上並進行圖案化，如第2C圖所示。如第2B圖所示，圖案化鈍化層154以露出區域，例如導電墊160的部分表面。鈍化層154由介電材料所構成且具有對其下方表面提供保護與吸收在接合製程過程中所產生應力的功能。在部分實施例中，鈍化層154由氧化矽或氮化矽所構成。在部分實施例中，鈍化層154的厚度介於0.01μm至約1μm。

之後，形成一阻障晶種層(未圖示)於基板150表面上，包括鈍化層154表面，以預備以下的銅電鍍製程(copper plating process)。阻障晶種層包括一銅擴散阻障層與一銅晶種層。銅擴散阻障層由一銅擴散阻障材料所構成，例如鈦。在部分實施例中，藉由物理氣相沈積(PVD)形成銅擴散阻障層與銅晶種層。在部分實施例中，阻障晶種層的厚度介於0.02μm至約0.1μm。

於形成阻障晶種層之後，形成一光阻層(未圖示)於基板150上並進行圖案化，以定義銅電鍍區域。之後，實施銅電鍍，以形成一銅層156。在銅電鍍製程過程中，上述銅晶種層協助銅層156的形成。於形成銅層156之後，移除光阻層。於移除光阻層之後，藉由蝕刻移除露出的阻障晶種層(未被銅層156覆蓋)，形成貫穿基板通孔(TSVs)157。根據部分實施例，第2C圖顯示移除露出的阻障晶種層之後的基板150。導電墊160上的銅層156形成銅柱158。

第2C圖顯示銅柱158的厚度H₁高於貫穿基板通孔(TSVs)157中銅層156的厚度H₂。厚度H₁高於厚度H₂是由於貫穿基板通孔(TSVs)157中的電鍍表面大於導電墊160上的電鍍表面。在部分實施例中，厚度H₂介於約0.35μm至約40μm。在部分實施例中，厚度H₁介於約10μm至約40μm。

之後，根據部分實施例，將一非導電膜(non-conductive film,NCF)159層疊於基板150上，以覆蓋銅柱158及剩餘的基板150表面，如第2D圖所示。根據部分實施例，非導電膜(NCF)159由一黏著材料所構成，例如環氧化物。根據部分實施例，於形成非導電膜(NCF)159之後，藉由非導電膜(NCF)159，將基板150貼附至一研磨設備。藉由研磨設備薄化基板背面，也就是裝置區151側的相對側。之後，對基板150進行單一化(singulation)作業，例如藉由切割(sawing)以分離出個別晶粒(individual dies)。每一個別晶粒包括一裝置區151。以切割刀切穿貫穿基板通孔(TSVs)157。根據部分實施例，第2E圖顯示單一化操作之後的一個別晶粒165。於單一化操作之後，每一貫穿基板通孔(TSVs)157被切成一半，此半-貫穿基板通孔(half-TSVs)157’位於個別晶粒165的側壁。亦可將半-貫穿基板通孔(half-TSVs)157’稱為貫穿側壁通孔(through sidewall via,TsV)157’。

於單一化操作之後，根據部分實施例，藉由非導電膜(NCF)159，將晶粒165貼附至一載體170，如第2F圖所示。載體170可由可提供晶粒165及後續封裝製程支撐的各種材料所構成。在部分實施例中，載體170由玻璃所構成。然而，亦可使用例如不繡鋼的其他材料。

之後，形成一成型化合物166於載體170上並填入晶粒165之間的空隙。根據部分實施例，成型化合物166的製程包括施予一成型化合物材料，之後，進行一回火製程。之後，根據部分實施例，對基板150背面進行一薄化製程，例如研磨製程，以露出基板150半-貫穿基板通孔(half-TSVs)157’中的銅層156，如第2G圖所示。

根據部分實施例，於露出銅層156之後，形成一鈍化層171於具有露出銅層156的背面上，如第2H圖所示。在部分實施例中，鈍化層171由氮化矽所構成並藉由一低溫化學氣相沈積(LTCVD)製程形成。在部分實施例中，低溫化學氣相沈積(LTCVD)製程的沈積溫度介於約160℃約250℃。圖案化鈍化層171以形成開口，供後續形成的重分佈層(redistribution layers,RDLs)，如下討論。

之後，形成扇形重分佈結構172於鈍化層171上。第2H圖顯示重分佈結構172延伸超過晶粒165的邊界，以擴張連接性，因此，將重分佈結構172描述為扇形重分佈結構172。重分佈結構172包括一或多層重分佈層(redistribution layers,RDLs)，亦可稱為後鈍化層內連線(post passivation interconnect,PPI)。第2H圖顯示兩重分佈層173與174，為一鈍化層175所分離。兩重分佈層173與174由導電材料所構成，例如銅、銅合金或其他可應用材料。為形成重分佈層173，在部分實施例中，於形成重分佈層173之前，形成一阻障晶種層(未圖示)。鈍化層175由高分子所構成，例如聚亞醯胺、聚苯並噁唑(polybenzoxazole,PBO)或苯環丁烯(benzocyclobutene,BCB)。第2H圖顯示重分佈層173接觸半-貫穿基板通孔(half-TSVs)157’中露出的銅層156。在第2H圖所顯示的實施例中，重分佈層174包括銅柱176。在部分實施例中，形成一銲錫層(未圖示)於銅柱176上。

在部分實施例中，形成一凸塊下金屬層(under bump metallurgy,UBM)(未圖示)於重分佈層173與174之間的介面之間，包括銅柱215。凸塊下金屬層(UBM)亦襯於鈍化層175開口的側壁，用來形成銅柱215。重分佈結構與接合結構及其形成方法的例子描述於2012年3月22日申請的美國專利U.S.Application No.13/427,753“Bump Structures for Multi-Chip Packaging”以及2011年12月28日申請的美國專利U.S.Application No.13/338,820“Packaged Semiconductor Device and Method of Packaging the Semiconductor Device”。上述專利說明書全部內容均納入本文作為參考。

於形成重分佈結構172之後，將晶粒及/或元件接合至重分佈結構172。在部分實施例中，將例如電阻或電容的被動電子元件177接合至重分佈結構172的重分佈層173，如第2I圖所示。藉由迴焊(reflow)以一銲錫膏(solder paste)178與一銲錫層(solder layer)179接合被動電子元件177。此處雖述及被動電子元件177，然而，在部分實施例中，使用主動電子元件(半導體晶粒)。

根據部分實施例，將被動電子元件177接合至重分佈結構172之後，將一半導體晶粒180接合至重分佈結構172，如第2J圖所示。將半導體晶粒180的凸塊結構181接合至重分佈結構172的銅柱176，以形成接合結構(bonding structures)182。如上所述，一銲錫層可存在於銅柱176上。之後，根據部分實施例，施予一底部填充(underfill)183於半導體晶粒180與重分佈結構172之間，如第2J圖所示，可包含一回火製程，以完成底部填充183製作。底部填充183支撐半導體晶粒180並保護接合結構182。

根據部分實施例，於形成底部填充183之後，形成一成型化合物184於半導體晶粒180、被動電子元件177與重分佈結構172的露出表面上，如第2K圖所示。根據部分實施例，成型化合物184的製程包括施予一成型化合物材料，之後，進行一回火製程。之後，根據部分實施例，將第2K圖的載體170上下倒置，以使具有成型化合物184的表面藉由一黏著層186黏合至一載體185，如第2L圖所示。載體185可由可提供與其黏合結構及後續封裝製程支撐的各種材料所構成。在部分實施例中，載體185由玻璃所構成，然而，亦可使用例如不繡鋼的其他材料。

之後，自第2L圖結構移除載體170。根據部分實施例，實施一薄化製程，例如研磨製程，以移除部分非導電膜(NCF)159與成型化合物166，露出銅柱158，如第2M圖所示。之後，根據部分實施例，形成扇形重分佈結構187於鈍化層上，露出銅柱158與周圍的非導電膜(NCF)159，如第2N圖所示。重分佈結構187延伸超過晶粒165的邊界，以擴張連接性，重分佈結構187包括一或多層重分佈層(redistribution layers,RDLs)，亦可稱為後鈍化層內連線(post passivation interconnect,PPI)。第2N圖顯示兩重分佈層188與189，為一鈍化層191所分離。重分佈層188與189由導電材料所構成，例如銅、銅合金或其他可應用材料。為形成重分佈層188，在部分實施例中，於形成重分佈層188之前，形成一阻障晶種層(未圖示)。鈍化層191由高分子所構成，例如聚亞醯胺、聚苯並噁唑(polybenzoxazole,PBO)或苯環丁烯(benzocyclobutene,BCB)。第2N圖顯示重分佈層188接觸露出的銅柱158。在第2N圖所顯示的實施例中，重分佈層189包括接觸墊192。根據部分實施例，形成銲錫球190於接觸墊192上，亦如第2N圖所示。在部分實施例中，銲錫球190用於球柵陣列(ball grid array,BGA)。

於形成銲錫球190於重分佈結構187上之後，例如藉由切割將裝置封裝體195單一化成個別封裝體。之後，移除黏著層186與載體185。根據部分實施例，第2O圖顯示一裝置封裝體195。

根據部分實施例，第3圖顯示一裝置(或晶粒)封裝體195的上視圖。裝置封裝體(device package)195包括一晶粒180與兩被動電子元件177於兩晶粒165上。如上所述，半-貫穿基板通孔(half-TSVs)157’中的銅層156(未顯示於第3圖)用來形成裝置封裝體195的上層晶粒180與被動電子元件177與下層晶粒165之間的電性連接。上述使用於裝置封裝體195的元件僅為舉例之用，可將不同數量的晶粒置於晶粒165與180的層。可混合主動與被動元件並加以配對，以達不同的目的與裝置封裝體效能。舉例來說，上述裝置封裝體195包括兩相同晶粒165。晶粒180下的該兩晶粒可為具有不同裝置的不同晶粒。此外，上層晶粒，例如晶粒180，可為一個以上。再者，可將一或兩個被動電子元件以具有主動裝置(active devices)的半導體晶粒加以取代。

藉由貫穿基板通孔(TSVs)(或半-貫穿基板通孔(half-TSVs))將上、下晶粒與元件的不同組合彼此接合，以提供晶粒之間的電性連接。由於貫穿基板通孔(TSVs)位於下晶粒邊緣，因此，不會降低晶粒中裝置區的效能。此外，形成於下晶粒兩側的重分佈結構(redistribution structures)中的重分佈層(RDLs)可作為下晶粒之間亦及上下晶粒之間的扇出(fan-out)及扇入(fan-in)連接。

利用位於所述晶粒邊緣的貫穿側壁通孔(TsVs)(藉由切割貫穿基板通孔(TSV)一半所形成)形成晶粒封裝體的不同機制實施例可使不同半導體晶粒及被動元件電性連接，達到目標(targeted)電性效能。同時使用具有重分佈層(RDLs)的重分佈結構與貫穿側壁通孔(TsVs)以達電性連接。由於貫穿側壁通孔(TsVs)遠離裝置區，因此，裝置區不須承受貫穿基板通孔(TSV)成形所產生的應力。此外，藉由貫穿側壁通孔(TsVs)所形成上下晶粒之間的電性連接可增加晶粒封裝體的面積利用效率。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

151‧‧‧裝置區

157’‧‧‧半-貫穿基板通孔(貫穿側壁通孔)

158‧‧‧銅柱

172、187‧‧‧重分佈結構

177‧‧‧被動電子元件

180‧‧‧(半導體)晶粒

184‧‧‧成型化合物

185‧‧‧載體

186‧‧‧黏著層

188、189‧‧‧重分佈層

190‧‧‧銲錫球

192‧‧‧接觸墊

Claims

一種半導體晶粒封裝體，包括：一第一半導體晶粒，具有一第一裝置區與一第一貫穿側壁通孔(through sidewall via,TsV)形成於其中，其中該第一貫穿側壁通孔(TsV)與該第一裝置區分離，且該第一貫穿側壁通孔(TsV)設置於該第一半導體晶粒之一邊緣；一第一導電結構，形成於該第一半導體晶粒上，其中該第一導電結構電性連接該第一半導體晶粒之該第一裝置區中之裝置，且物理性接觸該第一貫穿側壁通孔(TsV)之一第一端；以及一第二導電結構，形成於該第一半導體晶粒與該第一導電結構之相對側之一表面上，其中該第二導電結構接觸該第一半導體晶粒之該第一貫穿側壁通孔(TsV)之一第二端。
如申請專利範圍第1項所述之半導體晶粒封裝體，更包括一第二半導體晶粒，具有一第二裝置區與一第二貫穿側壁通孔(through sidewall via,TsV)形成於其中，其中該第二貫穿側壁通孔(TsV)與該第二裝置區分離，且該第二貫穿側壁通孔(TsV)設置於該第二半導體晶粒之一邊緣。
如申請專利範圍第2項所述之半導體晶粒封裝體，更包括一第三導電結構，形成於該第二半導體晶粒上，其中該第三導電結構電性連接該第二半導體晶粒之該第二裝置區中之裝置，且物理性接觸該第二貫穿側壁通孔(TsV)之一第三端，以及一第四導電結構，形成於該第二半導體晶粒與該第三導電結構之相對側之一表面上，其中該第四導電結構接觸該第二半導體晶粒之該第二貫穿側壁通孔(TsV)之一第四端。
如申請專利範圍第3項所述之半導體晶粒封裝體，其中一第一重分佈結構形成於該第一半導體晶粒之該第一導電結構與該第二半導體晶粒之該第三導電結構上。
如申請專利範圍第3項所述之半導體晶粒封裝體，更包括一第三半導體晶粒，其中該第三半導體晶粒電性連接該第一半導體晶粒之該第二導電結構。
如申請專利範圍第3項所述之半導體晶粒封裝體，其中一第二重分佈結構形成於該第一半導體晶粒之該第二導電結構與該第二半導體晶粒之該第四導電結構上。
如申請專利範圍第6項所述之半導體晶粒封裝體，更包括一第三半導體晶粒，其中該第三半導體晶粒藉由該第二重分佈結構耦接該第一半導體晶粒與該第二半導體晶粒。
一種半導體晶粒封裝體，包括：一第一半導體晶粒，具有一第一裝置區與一第一貫穿側壁通孔(through sidewall via,TsV)形成於其中，其中該第一貫穿側壁通孔(TsV)與該第一裝置區分離，且該第一貫穿側壁通孔(TsV)設置於該第一半導體晶粒之一邊緣；一第一導電結構，形成於該第一半導體晶粒上，其中該第一導電結構電性連接該第一半導體晶粒之該第一裝置區中之裝置，且物理性接觸該第一貫穿側壁通孔(TsV)之一第一端；一第二導電結構，形成於該第一半導體晶粒與該第一導電結構之相對側之一表面上，其中該第二導電結構接觸該第一半導體晶粒之該第一貫穿側壁通孔(TsV)之一第二端；以及一第二半導體晶粒，具有一第二裝置區與一第二貫穿側壁通孔(through sidewall via,TsV)形成於其中，其中該第二貫穿側壁通孔(TsV)與該第二裝置區分離，且該第二貫穿側壁通孔(TsV)設置於該第二半導體晶粒之一邊緣。
如申請專利範圍第8項所述之半導體晶粒封裝體，其中一第一重分佈結構形成於該第一半導體晶粒之該第一導電結構與該第二半導體晶粒之該第三導電結構上。
如申請專利範圍第8項所述之半導體晶粒封裝體，其中一第二重分佈結構形成於該第一半導體晶粒之該第二導電結構與該第二半導體晶粒之該第四導電結構上。
一種半導體晶粒封裝體之製造方法，包括：形成一貫穿矽通孔(through silicon via,TSV)鄰近一半導體基板之一半導體晶粒之一邊緣以及遠離該半導體基板之該半導體晶粒之一裝置區，其中該貫穿矽通孔(TSV)中之一導電材料延伸以形成該裝置區上之一導電結構；切割該半導體晶粒以自該半導體基板分離該半導體晶粒，其中藉由該貫穿矽通孔(TSV)實施該切割；形成一第一重分佈結構連接該導電結構；以及形成一第二重分佈結構電性連接該貫穿矽通孔(TSV)。
如申請專利範圍第11項所述之半導體晶粒封裝體之製造方法，更包括固定複數個半導體晶粒於一載體上，其中每一該等半導體晶粒為一切割之半導體晶粒。
如申請專利範圍第12項所述之半導體晶粒封裝體之製造方法，更包括形成一第一重分佈結構於該等半導體晶粒上，其中該第一重分佈結構電性連接每一該等半導體晶粒中之該導電結構。
如申請專利範圍第12項所述之半導體晶粒封裝體之製造方法，更包括形成一第二重分佈結構於該等半導體晶粒上，其中該第二重分佈結構電性連接每一該等半導體晶粒中之該貫穿矽通孔(TSV)。