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TWI602180B - 記憶體裝置，半導體裝置以及電子設備 - Google Patents

記憶體裝置，半導體裝置以及電子設備 Download PDF

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TWI602180B
TWI602180B TW104141519A TW104141519A TWI602180B TW I602180 B TWI602180 B TW I602180B TW 104141519 A TW104141519 A TW 104141519A TW 104141519 A TW104141519 A TW 104141519A TW I602180 B TWI602180 B TW I602180B
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小山潤
山崎舜平
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半導體能源研究所股份有限公司
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Description

記憶體裝置，半導體裝置以及電子設備
本發明關於記憶體裝置、包括記憶體裝置之半導體裝置、及包括記憶體裝置之電子設備。
包括形成於絕緣表面上之半導體膜的電晶體為半導體裝置之重要半導體元件。由於在基板的可允許溫度限制方面存在電晶體的製造限制，於主動層中包括可以極低溫沉積之非結晶矽、可藉由使用雷射光束或催化元件結晶化而獲得之多晶矽等之電晶體主要用於半導體顯示裝置。
近年來，稱為氧化物半導體之顯示半導體特性的金屬氧化物已引起注意，做為具有藉由多晶矽或微晶矽所獲得之高移動性及具有藉由非結晶矽所獲得之一致元件特性的新穎半導體材料。金屬氧化物用於各種應用；例如氧化銦為廣為人知之金屬氧化物，用做液晶顯示裝置等中所包括之透明電極的材料。該等顯示半導體特性之金屬氧化物的範例包括氧化鎢、氧化錫、氧化銦及氧化鋅，並已知使用該等顯示半導體特性之金屬氧化物形成之通道形成區之每 一者中的電晶體(專利文獻1及2)。
[參考文獻] [專利文獻]
[專利文獻1]日本公開專利申請案No. 2007-123861
[專利文獻2]日本公開專利申請案No. 2007-096055
順道一提，記憶體裝置之一的暫存器為邏輯電路，通常包括諸如反相器或時控反相器之邏輯元件，及切換元件。由於暫存器之操作速度遠高於用做主要記憶體之隨機存取記憶體(RAM)的，暫存器用於處理器中以便暫時保持資料，用於保持算術處理、程式執行狀態等。
在圖16A中，描繪使用反相器之暫存器中所包括之一記憶體元件。圖16A中所描繪之暫存器1300包括反相器1301、反相器1302、切換元件1303及切換元件1304。輸入反相器1301之輸入端子的信號IN係藉由切換元件1303控制。反相器1301之輸出端子的電位供應予後續級之電路做為信號OUT。反相器1301之輸出端子連接反相器1302之輸入端子，及反相器1302之輸出端子經由切換元件1304而連接反相器1301之輸入端子。
當切換元件1303關閉及切換元件1304開啟時，經由切換元件1303而輸入之信號IN之電位保持於暫存器1300中。
圖16A之暫存器1300的更具體電路組態於圖16B中 描繪。圖16B中所描繪之暫存器1300包括反相器1301、反相器1302、切換元件1303及切換元件1304。該些電路元件之連接結構與圖16A中相同。
反相器1301包括閘極電極彼此連接之p通道電晶體1310及n通道電晶體1311。此外，p通道電晶體1310及n通道電晶體1311於被供應高位準電源電位VDD之節點與被供應低位準電源電位VSS之節點之間串聯。以類似方式，反相器1302包括閘極電極彼此連接之p通道電晶體1312及n通道電晶體1313。此外，p通道電晶體1312及n通道電晶體1313於被供應高位準電源電位VDD之節點與被供應低位準電源電位VSS之節點之間串聯。
圖16B中所描繪之反相器1301操作，使得依據供應予其閘極電極之電位位準，p通道電晶體1310及n通道電晶體1311之一開啟，及另一關閉。因而，被供應電源電位VDD之節點與被供應電源電位VSS之節點之間電流理想上應為零。然而，實際上關閉狀態電晶體中微量關閉狀態電流流動；因此，節點之間電流不可為零。類似現象發生於反相器1302中；結果，甚至在資料未寫入之保持狀態，暫存器1300中消耗電力。
若使用例如塊矽製造反相器，室溫下約3V的節點之間電壓產生約1pA之關閉狀態電流，儘管其取決於電晶體之尺寸。圖16A及16B中所描繪之記憶體元件包括二反相器：反相器1301及反相器1302；因此，產生約2pA之關閉狀態電流。若暫存器包括約107記憶體元件，整個 暫存器之關閉狀態電流為20μA。因為提供暫存器之IC晶片的溫度成為較高，電力消耗成為較大及暫存器之關閉狀態電流成為數毫安培。
為抑制電力消耗，已提議一種停止供應電源電位予暫存器之方法。在此方法中，若資料需長時間保持於暫存器中，資料便暫時轉移至提供於暫存器周邊之非揮發性記憶體裝置。這是因為暫存器為揮發性記憶體裝置，其中當電源電位之供應停止時，資料便被抹除。然而，由於該等非揮發性記憶體裝置主要使用磁性元件或鐵電物質形成，製造程序複雜。
若電源長時間停止，資料便轉移至諸如硬碟或快閃記憶體之記憶體裝置，接著電源停止；然而，若電源短時間停止，該等記憶體裝置便不適合，因為需花時間將資料擺回。
鑒於上述問題，本發明之一實施例的目標為提供不需複雜製造程序及可抑制電力消耗之記憶體裝置、包括記憶體裝置之半導體裝置、及包括記憶體裝置之電子設備。尤其，本發明之一實施例的目標為提供藉由短時間停止電源而可抑制電力消耗之記憶體裝置、包括記憶體裝置之半導體裝置、及包括記憶體裝置之電子設備。
在包括邏輯元件之記憶體元件中，輸入信號之相位被反相，且信號輸出(以下，稱為反相元件)，諸如反相器或時控反相器，提供保持資料之電容器及控制電容器中電荷儲存及釋放之切換元件。對切換元件而言，使用包括通道 形成區中氧化物半導體之電晶體。
具體地，記憶體元件至少包括二反相元件、電容器、及控制電容器中電荷儲存及釋放之切換元件。包括輸入記憶體元件之資料的信號供應予第一反相元件之輸入端子。第一反相元件之輸出端子連接第二反相元件之輸入端子。第二反相元件之輸出端子連接第一反相元件之輸入端子。第一反相元件之輸出端子或第二反相元件之輸入端子的電位輸出至記憶體元件或後續級之另一電路做為信號。
反相元件之每一者具有一種結構，其中閘極電極彼此連接的至少一p通道電晶體及至少一n通道電晶體於第一節點及第二節點之間串聯。
電容器連接經由切換元件而被供應上述信號之電位的節點，以便視需要儲存輸入記憶體元件之信號的資料。
在電源電壓施加於第一節點與第二節點之間的狀態下，當包括資料之信號輸入第一反相元件之輸入端子時，資料便保持於第一反相元件及第二反相元件中。若電源電壓之施加停止之前，施加於第一節點與第二節點之間的電源電壓停止，上述切換元件開啟，及信號之資料儲存於電容器中。基於上述結構，甚至當施加於反相元件之至少之一的電源電壓停止時，資料可保持於記憶體元件中。
用於上述切換元件之電晶體的通道形成區包括高度純化氧化物半導體，因此電晶體具有極低關閉狀態電流之特性。
氧化物半導體為顯示半導體特性之金屬氧化物，及具 有藉由微晶或多晶矽所獲得之高移動性，及藉由非結晶矽所獲得之一致元件特性。此外，藉由降低做為電子供體(供體)之諸如濕氣或氫之雜質而高度純化之氧化物半導體(純化OS)為i型半導體(本質半導體)或極接近i型半導體(實質上i型半導體)。具體地，移除氧化物半導體中所包含之諸如濕氣或氫之雜質，使得藉由二次離子質譜(SIMS)測量之氧化物半導體中氫濃度之值為小於或等於5×1019/cm3，較佳地為小於或等於5×1018/cm3，更佳地為小於或等於5×1017/cm3，甚至更佳地為小於1×1016/cm3。基於上述結構，藉由霍爾效應測量而測量之氧化物半導體膜之載子密度可為小於1×1014cm-3，較佳地為小於1×1012cm-3，更佳地為小於1×1011cm-3，此小於或等於測量限制。即，氧化物半導體膜之載子密度可極接近零。此外，氧化物半導體之帶隙為大於或等於2eV，較佳地為大於或等於2.5eV，更佳地為大於或等於3eV。因而，使用藉由充分降低諸如濕氣或氫之雜質濃度而高度純化之氧化物半導體膜，可降低電晶體之關閉狀態電流。
此處請注意氧化物半導體膜及導電膜中氫濃度之分析。氧化物半導體膜及導電膜中氫濃度係藉由二次離子質譜(SIMS)測量。因為SIMS分析之原理，已知在樣本之表面的近似性或在使用不同材料形成的堆疊膜之間介面的近似性，難以獲得正確資料。因而，若藉由SIMS分析膜之厚度方向的氫濃度分配，可獲得無顯著變化之幾乎相同值的膜區域中氫濃度之平均值用做氫濃度。而且，當膜厚度 小時，由於鄰近膜之氫濃度的影響，有時無法發現可獲得之幾乎相同值的區域。在此狀況下，膜區域中氫濃度之最大值或最小值用做膜中氫濃度。此外，若膜區域中不存在表示最大值之山形峰值及表示最小值之谷形峰值，反曲點之值用做氫濃度。
請注意，已知藉由濺鍍等形成之氧化物半導體膜包含諸如濕氣或氫之大量雜質。濕氣或氫易形成供體位準，因而做為氧化物半導體中雜質。在本發明之一實施例中，為降低氧化物半導體膜中諸如濕氣或氫之雜質，氧化物半導體膜於減壓氣體中歷經熱處理，例如氮之惰性氣體、稀有氣體等、氧氣或極乾燥空氣(若係藉由雷射腔內共振衰減(CRDS)法中露點儀表執行測量，濕氣量為20ppm(-55℃藉由轉換為露點)或更低，較佳地為1ppm或更低，更佳地為10ppb或更低)。熱處理之溫度範圍較佳地為高於或等於500℃及低於或等於850℃(或溫度低於或等於玻璃基板之應變點)，更佳地為高於或等於550℃及低於或等於750℃。請注意，此熱處理是在不超過將使用之基板的可允許溫度限制之溫度下執行。已藉由熱解吸光譜(TDS)確認熱處理之濕氣或氫的排除效果。
熔爐中熱處理或快速熱退火法(RTA法)用於熱處理。有關RTA法，可使用以燈光源之方法或於轉移於加熱氣體中之基板上執行短時間熱處理之方法。使用RTA法，熱處理所需時間可短於0.1小時。
具體地，包括藉由上述熱處理高度純化做為主動層之 高度純化氧化物半導體膜的電晶體具有極低關閉狀態電流。具體地，甚至當元件具有1×106μm之通道寬度(W)及10μm之通道長度(L)時，在1V至10V之源極電極與汲極電極之間電壓(汲極電壓)下，關閉狀態電流(當閘極電極與源極電極之間電壓為小於或等於0V時之汲極電流)可小於或等於半導體參數分析儀之測量限制，即小於或等於1×10-13A。因此，相應於藉由電晶體之關閉狀態電流除以通道寬度計算之數值的關閉狀態電流密度為小於或等於100zA/μm。依據測量，進一步發現電晶體可具有更低的關閉狀態電流密度，在3V之電晶體的源極電極與汲極電極之間電壓下，為10zA/μm至100zA/μm。測量中，包括高度純化氧化物半導體膜及100-nm厚之閘極絕緣膜的電晶體用於儲存儲存電容器之電荷的切換元件，且電晶體之關閉狀態電流係藉由每單位小時儲存電容器中電荷量的改變予以測量。因而，在本發明之一實施例的記憶體裝置中，包括高度純化氧化物半導體膜做為主動層之電晶體的關閉狀態電流密度可為小於或等於100zA/μm,，較佳地為小於或等於10zA/μm，更佳地為小於或等於1zA/μm。因此，包括高度純化氧化物半導體膜做為主動層之電晶體具有遠低於包括具有結晶性之矽的電晶體之關閉狀態電流。
此外，包括高度純化氧化物半導體之電晶體顯示關閉狀態電流幾乎無溫度相依性。原因之一為傳導性成為極接近本質半導體的，且因為氧化物半導體藉由移除做為氧化物半導體中電子供體(供體)之雜質而被高度純化，費米能 級位於禁制帶中間。另一原因為氧化物半導體具有大於或等於3eV之能隙，並包括極少之熱激發載子。幾乎無溫度相依性的再另一原因為源極電極及汲極電極處於退化狀態。電晶體之操作主要藉由從退化源極電極注入氧化物半導體之載子來執行，且載子密度不具有溫度相依性；因此，幾乎不顯示關閉狀態電流之溫度相依性。
藉由使用具有上述結構之電晶體做為保持儲存於電容器中之電荷的切換元件，可避免來自電容器之洩漏電流；因此，未施加電源電壓，資料不抹除但可保持。在資料保持於電容器中期間，電源電壓不需施加於反相元件之至少之一；結果，可降低因用於反相元件之電晶體的關閉狀態電流之過剩電力消耗，並可將記憶體裝置及包括記憶體裝置之整個半導體裝置的電力消耗抑制為低。
請注意，在反相元件中所使用之電晶體中，可使用非氧化物半導體之半導體，諸如非結晶矽、微晶矽、多晶矽、單晶矽、非結晶鍺、微晶鍺、多晶鍺或單晶鍺。此外，在上述電晶體中，可使用薄半導體膜或成批半導體基板。只要可製造包括氧化物半導體膜之p通道電晶體，記憶體元件中所有電晶體可包括做為主動層之氧化物半導體膜，使得程序可簡化。
在本發明之一實施例中，可使用包括通道形成區中氧化物半導體之電晶體而控制施加於記憶體元件之電源電壓。如上述，包括通道形成區中氧化物半導體之電晶體具有3.0eV至3.5eV之帶隙，此約為矽之3倍。由於包括 通道形成區中氧化物半導體之電晶體具有高耐受電壓，藉由使用電晶體控制施加於記憶體元件之電源電壓，可增加半導體裝置之可靠性。
有關氧化物半導體，可使用四金屬元素之氧化物諸如In-Sn-Ga-Zn-O基氧化物半導體，三金屬元素之氧化物諸如In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體或Sn-Al-Zn-O基氧化物半導體，二金屬元素之氧化物諸如In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體、In-Mg-O基氧化物半導體或In-Ga-O基氧化物半導體，In-O基氧化物半導體、Sn-O基氧化物半導體、Zn-O基氧化物半導體等。請注意，在本說明書中，例如In-Sn-Ga-Zn-O基氧化物半導體表示包含銦(In)、錫(Sn)、鎵(Ga)及鋅(Zn)之金屬氧化物，且在化學計量成分比方面並無特別限制。上述氧化物半導體可包括矽。
另一方面，氧化物半導體可以化學方程式InMO3(ZnO)m(m>0)代表。此處，M代表一或多項選自Ga、Al、Mn及Co之金屬元素。
基於本發明之一實施例，可提供可抑制電力消耗之記憶體裝置及包括該記憶體裝置之半導體裝置。
100、200、300、402‧‧‧記憶體元件
101、102、201、202、207、301、302‧‧‧反相元件
103、104、203、204、208、209、303、304、401、1303、1304‧‧‧切換元件
105、205、305、307、623、665‧‧‧電容器
106、206、306、308‧‧‧電容器切換元件
107、109、210、212、214、309、311、521、662、1310、1312‧‧‧p通道電晶體
108、110、211、213、215、310、312、520、661、1311、1313‧‧‧n通道電晶體
403‧‧‧記憶體元件群組
420、620、630、640、650、664‧‧‧電晶體
421‧‧‧第一電極
422、605、633、645、653、730、731、732、733、734、735、736‧‧‧氧化物半導體膜
423‧‧‧第二電極
424、508、603、632、642、654、703‧‧‧閘極絕緣膜
425、601、631、641、655、701、702‧‧‧閘極電極
426、501、530、531、532、612、637、646、656、663‧‧‧絕緣膜
431、432、433、441、‧‧‧接觸孔
434、435、436、440、609、610、611‧‧‧佈線
500‧‧‧接合基板
502‧‧‧脆化層
503‧‧‧基底基板
504、505、506、507‧‧‧半導體膜
509、602‧‧‧電極
510、511‧‧‧雜質區
512‧‧‧側壁
513、516‧‧‧高濃度雜質區
514、517‧‧‧低濃度雜質區
515、518‧‧‧通道形成區
607、635、643、651‧‧‧源極電極
608、636、644、652‧‧‧汲極電極
634‧‧‧通道保護膜
660‧‧‧半導體基板
666‧‧‧元件隔離絕緣膜
900‧‧‧基板
901‧‧‧算術邏輯單元(ALU)
902‧‧‧ALU控制器
903‧‧‧指令解碼器
904‧‧‧中斷控制器
905‧‧‧時序控制器
906、1300‧‧‧暫存器
907‧‧‧暫存器控制器
908‧‧‧匯流排介面(I/F)
909‧‧‧唯讀記憶體(ROM)
920‧‧‧ROM I/F
1301、1302‧‧‧反相器
7001、7011、7021、7031、7032、7041、7051‧‧‧外殼
7002、7012、7022、7033、7034、7042、7052‧‧‧顯示部
7013‧‧‧支撐基底
7035‧‧‧麥克風
7036‧‧‧揚聲器
7037、7045、7053‧‧‧操作鍵
7038‧‧‧觸控筆
7043‧‧‧音頻輸入部
7044‧‧‧音頻輸出部
7046‧‧‧光接收部
圖1為記憶體元件之電路圖。
圖2為記憶體元件之電路圖。
圖3為記憶體元件之電路圖。
圖4為記憶體元件之電路圖。
圖5為記憶體元件之電路圖。
圖6為記憶體元件之電路圖。
圖7A至7E描繪記憶體裝置之製造方法。
圖8A至8D描繪記憶體裝置之製造方法。
圖9A及9B描繪記憶體裝置之製造方法。
圖10A至10C描繪記憶體裝置之製造方法。
圖11A及11B描繪記憶體裝置之製造方法。
圖12A至12C為記憶體裝置之截面圖。
圖13A及13B描繪記憶體裝置之結構。
圖14A及14B為電晶體之截面圖及俯視圖。
圖15A至15E描繪記憶體裝置之製造方法。
圖16A及16B為習知記憶體元件之電路圖。
圖17為使用記憶體裝置之中央處理單元(CPU)之方塊圖。
圖18A至18F描繪電子設備之結構。
圖19為包括氧化物半導體之電晶體之截面圖。
圖20為沿圖19中所描繪之A-A'截面的能帶圖(示意圖)。
圖21A描繪正電壓(VG>0)施加於閘極電極(GE)之狀態，及圖21B描繪負電壓(VG<0)施加於閘極電極(GE)之 狀態。
圖22顯示真空位準與金屬之功函數()之間及真空位準與氧化物半導體之電子親和性(χ)之間關係。
圖23為記憶體裝置之截面圖。
圖24為時序圖，顯示記憶體裝置之操作。
圖25為時序圖，顯示記憶體裝置之操作。
圖26為時序圖，顯示記憶體裝置之操作。
圖27為時序圖，顯示記憶體裝置之操作。
圖28為時序圖，顯示記憶體裝置之操作。
圖29為時序圖，顯示記憶體裝置之操作。
以下，將參照附圖詳細說明本發明之實施例。然而，本發明不侷限於下列說明，且熟悉本技藝之人士將輕易理解在不偏離本發明之範圍及精神下，模式及細節可予以各種改變。因此，本發明不應解譯為侷限於以下實施例之說明。
本發明於其分類包括下列各種半導體裝置，其中可使用記憶體裝置：積體電路諸如微處理器、影像處理電路、數位信號處理器(DSP)及包括微控制器之大型積體電路(LSI)，RF標籤及半導體顯示裝置。此外，半導體顯示裝置於其分類包括下列：液晶顯示裝置、以有機發光元件(OLED)為代表之發光元件提供予每一像素之發光裝置、電子紙、數位微鏡像裝置(DMD)、電漿顯示面板(PDP)、 場發射顯示器(FED)、及驅動電路中包括使用半導體膜之電路元件的其他半導體顯示裝置。
(實施例1)
本發明之一實施例的記憶體裝置包括可儲存1位元資料之一或複數記憶體元件。在圖1中，描繪本發明之記憶體裝置中所包括之記憶體元件的電路圖範例。圖1中所描繪之記憶體元件100至少包括第一反相元件101及第二反相元件102，藉此輸入信號之相位被反相且輸出信號，及切換元件103、切換元件104、電容器105及電容器切換元件106。
包括輸入記憶體元件100之資料的信號IN經由切換元件103而供應予第一反相元件101之輸入端子。第一反相元件101之輸出端子連接第二反相元件102之輸入端子。第二反相元件102之輸出端子經由切換元件104而連接第一反相元件101之輸入端子。第一反相元件101之輸出端子或第二反相元件102之輸入端子的電位輸出至記憶體元件或後續級之其他電路，做為信號OUT。
請注意，在圖1中，描繪反相器用做第一反相元件101及第二反相元件102之範例；然而，除了反相器外，時控反相器亦可用做第一反相元件101或第二反相元件102。
電容器105經由切換元件103及電容器切換元件106而連接記憶體元件100之輸入端子，即被供應信號IN之 電位的節點，使得可視需要儲存輸入記憶體元件100之信號IN的資料。具體地，電容器105為包括一對電極之間電介質的電容器。電極之一經由電容器切換元件106連接第一反相元件101之輸入端子。另一電極連接被供應低位準電源電位VSS或諸如接地電位之固定電位的節點。
對於電容器切換元件106而言，使用包括通道形成區中高度純化氧化物半導體之電晶體。
請注意，記憶體元件100可視需要而進一步包括其他電路元件，諸如二極體、電阻器或電感器。
其次，圖2中描繪圖1之記憶體元件的更具體電路圖之範例。圖2中所描繪之記憶體元件100包括第一反相元件101、第二反相元件102、切換元件103、切換元件104、電容器105及電容器切換元件106。該些電路元件之連接結構與圖1中相同。
圖2中第一反相元件101具有一種結構，其中閘極電極彼此連接之p通道電晶體107及n通道電晶體108於被供應高位準電源電位VDD之第一節點與被供應低位準電源電位VSS之第二節點之間串聯。具體地，p通道電晶體107之源極電極連接被供應電源電位VDD之第一節點，及n通道電晶體108之源極電極連接被供應電源電位VSS之第二節點。此外，p通道電晶體107之汲極電極連接n通道電晶體108之汲極電極，且二汲極電極之電位可視為第一反相元件101之輸出端子的電位。此外，p通道電晶體107之閘極電極及n通道電晶體108之閘極電極的電位 可視為第一反相元件101之輸入端子的電位。
圖2中第二反相元件102具有一種結構，其中閘極電極彼此連接之p通道電晶體109及n通道電晶體110於被供應高位準電源電位VDD之第一節點與被供應低位準電源電位VSS之第二節點之間串聯。具體地，p通道電晶體109之源極電極連接被供應電源電位VDD之第一節點，n通道電晶體110之源極電極連接被供應電源電位VSS之第二節點。此外，p通道電晶體109之汲極電極連接n通道電晶體110之汲極電極，且二汲極電極之電位可視為第二反相元件102之輸出端子的電位。此外，p通道電晶體109之閘極電極及n通道電晶體110之閘極電極的電位可視為第二反相元件102之輸入端子的電位。
在圖2中，描繪電晶體用於切換元件103之狀況做為範例，且電晶體之切換係藉由供應予其閘極電極之信號Sig 1控制。此外，描繪電晶體用於切換元件104之狀況做為範例，且電晶體之切換係藉由供應予其閘極電極之信號Sig 2控制。
請注意，在圖2中，描繪一種結構其中切換元件103及切換元件104之每一者僅包括一電晶體；然而，本發明不侷限於此結構。在本發明之一實施例中，切換元件103或切換元件104可包括複數電晶體。若切換元件103或切換元件104中包括做為切換元件之複數電晶體，複數電晶體可彼此並聯、串聯或並聯及串聯組合。
在圖2中，包括通道形成區中氧化物半導體之電晶體 用於電容器切換元件106，且電晶體之切換係藉由供應予其閘極電極之信號Sig 3控制。由於用於電容器切換元件106之電晶體包括通道形成區中高度純化氧化物半導體，如上述，關閉狀態電流極低。
請注意，在圖2中，描繪一種結構其中電容器切換元件106僅包括一電晶體；然而，本發明不侷限於此結構。在本發明之一實施例中，電容器切換元件106可包括複數電晶體。若電容器切換元件106中包括做為切換元件之複數電晶體，複數電晶體可彼此並聯、串聯或並聯及串聯組合。
請注意，在本說明書中，電晶體彼此串聯之狀態表示第一電晶體之源極電極及汲極電極之僅一者連接第二電晶體之源極電極及汲極電極之僅一者的狀態。此外，電晶體彼此並聯之狀態表示第一電晶體之源極電極及汲極電極之一連接第二電晶體之源極電極及汲極電極之一，且第一電晶體之源極電極及汲極電極之另一連接第二電晶體之源極電極及汲極電極之另一的狀態。
在本發明之一實施例中，用於電容器切換元件106中切換元件的至少一電晶體可包括通道形成區中高度純化氧化物半導體。因此，用於第一反相元件101、第二反相元件102、切換元件103或切換元件104之電晶體可包括非氧化物半導體之半導體，諸如非結晶矽、微晶矽、多晶矽、單晶矽、非結晶鍺、微晶鍺、多晶鍺或單晶鍺。此外，在上述電晶體中，可使用薄半導體膜或成批半導體基 板。只要可製造包括氧化物半導體膜之p通道電晶體，記憶體元件中所有電晶體可包括做為主動層之氧化物半導體膜，使得程序可簡化。
請注意，在本說明書中「連接」表示電性連接並相應於可供應、施加或實施電流、電壓或電位之狀態。因此，連接之狀態並不總是表示直接連接之狀態，而是於其分類包括經由諸如佈線、電阻器、二極體或電晶體之電路元件的間接連接之狀態，其中可供應、施加或實施電流、電壓或電位。
亦請注意，甚至當電路圖顯示好像彼此連接之獨立元件時，存在一種狀況其中一導電膜具有複數元件之功能，諸如部分佈線亦做為電極之狀況。在本說明書中「連接」於其分類包括其中一導電膜具有複數元件之功能的該等狀況。
電晶體中所包括之「源極電極」及「汲極電極」依據電晶體之極性或供應予各個電極之電位位準之間差異而彼此互換。通常，在n通道電晶體中，被供應較低電位之電極稱為源極電極，被供應較高電位之電極稱為汲極電極。此外，在p通道電晶體中，被供應較低電位之電極稱為汲極電極，被供應較高電位之電極稱為源極電極。在本說明書中，為求便利，儘管電晶體之連接關係有時係假定源極電極及汲極電極為固定而予以說明；然而，實際上，源極電極及汲極電極之名稱依據電位之間關係而彼此互換。
其次，將說明圖1中所描繪之記憶體元件的操作範 例。
首先，在寫入資料中，切換元件103開啟，切換元件104關閉，及電容器切換元件106關閉。接著，電源電位VDD供應予第一節點及電源電位VSS供應予第二節點，藉此電源電壓施加於第一節點與第二節點之間。供應予記憶體元件100之信號IN的電位經由切換元件103而供應予第一反相元件101之輸入端子，藉此第一反相元件101之輸出端子的電位為信號IN的相位反相電位。接著，切換元件104開啟，且第一反相元件101之輸入端子連接第二反相元件102之輸出端子，藉此資料寫入第一反相元件101及第二反相元件102。
其次，若輸入資料保持於第一反相元件101及第二反相元件102中，便處於切換元件104保持開啟狀態及電容器切換元件106保持關閉狀態之狀態，切換元件103關閉。藉由關閉切換元件103，輸入資料保持於第一反相元件101及第二反相元件102中。此時，電源電位VDD供應予第一節點及電源電位VSS供應予第二節點，藉此維持電源電壓施加於第一節點與第二節點之間之狀態。
第一反相元件101之輸出端子的電位反映保持於第一反相元件101及第二反相元件102中之資料。因此，藉由讀出電位，可從記憶體元件100讀出資料。
請注意，為降低保持資料中電力消耗，若輸入資料保持於電容器105中，首先，關閉切換元件103，開啟切換元件104，及開啟電容器切換元件106。接著，經由電容 器切換元件106，將相應於保持於第一反相元件101及第二反相元件102中資料之值的電荷量儲存於電容器105中，藉此資料寫入電容器105。在資料儲存於電容器105中之後，關閉電容器切換元件106，藉此保持儲存於電容器105中之資料。在關閉電容器切換元件106之後，例如電源電位VSS供應予第一節點及第二節點之每一者，使得節點具有相等電位，且第一節點與第二節點之間電源電壓之施加停止。請注意，在資料儲存於電容器105中之後，可關閉切換元件104。
在該等方式中，若輸入資料保持於電容器105中，第一節點與第二節點之間電源電壓之施加是不必要的；因此，經由第一反相元件101中所包括之p通道電晶體107及n通道電晶體108，或經由第二反相元件102中所包括之p通道電晶體109及n通道電晶體110，於第一節點與第二節點之間流動之關閉狀態電流可極接近零。結果，保持資料中因記憶體元件之關閉狀態電流的電力消耗可顯著地降低，且記憶體裝置及進一步包括記憶體裝置之整個半導體裝置的電力消耗可抑制為低。
由於用於電容器切換元件106之電晶體包括通道形成區中高度純化氧化物半導體，關閉狀態電流密度可小於或等於100zA/μm，較佳地為小於或等於10zA/μm，更佳地為小於或等於1zA/μm。因此，包括做為主動層之高度純化氧化物半導體膜的電晶體具有遠低於包括具有結晶性之矽的電晶體之關閉狀態電流。結果，當使用電晶體之電容 器切換元件106處於關閉狀態時，儲存於電容器105中之電荷幾乎不釋放；因此，保持資料。
若讀出儲存於電容器105中之資料時，切換元件103關閉。接著，電源電位VDD再次供應予第一節點及電源電位VSS再次供應予第二節點，藉此電源電壓施加於第一節點與第二節點之間。接著，藉由開啟電容器切換元件106，可從記憶體元件100讀出具有反映資料之電位的信號OUT。
其次，圖24為若圖2中所描繪之電路中電源電位VDD未停止供應之時序圖範例。當信號Sig 1設定為低位準及信號Sig 2設定為高位準時，信號IN被阻擋，形成回饋迴路，並保持狀態。當信號Sig 1再次設定為高位準及信號Sig 2設定為低位準時，經由第一反相元件101而輸入及輸出信號IN。此時，信號Sig 3設定為低位準。
圖25為若圖2之電路中電源電位VDD停止供應之時序圖範例。當信號Sig 1設定為低位準及信號Sig 2設定為高位準時，信號IN被阻擋，形成回饋迴路，並可保持狀態。之後，信號Sig 3設定為高位準，藉此電容器105儲存資料(在圖25中，此狀態顯示為高位準)。甚至當電源電位VDD停止供應，之後電容器105之電位保持。之後，當電源電位VDD供應及信號Sig 3再次設定為高位準時，電容器105之電位經由第一反相元件101輸出(在圖25中，此狀態顯示為低位準)。
(實施例2)
在本實施例中，將說明本發明之記憶體裝置中所包括之記憶體元件的其他範例。在圖3中，描繪本實施例之記憶體元件的電路圖做為範例。
圖3中所描繪之記憶體元件200至少包括第一反相元件201、第二反相元件202及第三反相元件207，藉此輸入信號之相位為反相，並輸出信號，及切換元件203、切換元件204、切換元件208、切換元件209、電容器205及電容器切換元件206。
包括輸入記憶體元件200之資料的信號IN經由切換元件203供應予第一反相元件201之輸入端子。第一反相元件201之輸出端子連接第二反相元件202之輸入端子。第二反相元件202之輸出端子經由切換元件204而連接第一反相元件201之輸入端子。第一反相元件201之輸出端子或第二反相元件202之輸入端子的電位經由切換元件208而輸出至記憶體元件或後續級之其他電路做為信號OUT。
電容器205經由電容器切換元件206而連接記憶體元件200之輸入端子，即被供應信號IN之電位的節點，使得可視需要儲存輸入記憶體元件200之信號IN的資料。具體地，電容器205為包括一對電極之間電介質的電容器。電極之一經由電容器切換元件206而連接被供應信號IN之電位的節點。另一電極連接被供應低位準電源電位VSS或諸如接地電位之固定電位的節點。
此外，電容器205之電極之一連接第三反相元件207之輸入端子。第三反相元件207之輸出端子之電位經由切換元件209而輸出至記憶體元件或後續級之其他電路做為信號OUT。
請注意，在圖3中，描繪反相器用做第一反相元件201、第二反相元件202及第三反相元件207之範例；然而，除了反相器之外，時控反相器亦可用做第一反相元件201、第二反相元件202及第三反相元件207。
對電容器切換元件206而言，使用包括通道形成區中高度純化氧化物半導體之電晶體。
請注意，記憶體元件200可視需要而進一步包括諸如二極體、電阻器或電感器之其他電路元件。
其次，圖4中描繪圖3之記憶體元件的更具體電路圖之範例。圖4中所描繪之記憶體元件200至少包括第一反相元件201、第二反相元件202、第三反相元件207、切換元件203、切換元件204、切換元件208、切換元件209、電容器205及電容器切換元件206。該些電路元件之連接結構與圖3中相同。
圖4中第一反相元件201具有一種結構，其中閘極電極彼此連接之p通道電晶體210及n通道電晶體211於被供應高位準電源電位VDD之第一節點與被供應低位準電源電位VSS之第二節點之間串聯。具體地，p通道電晶體210之源極電極連接被供應電源電位VDD之第一節點，及n通道電晶體211之源極電極連接被供應電源電位VSS 之第二節點。此外，p通道電晶體210之汲極電極連接n通道電晶體211之汲極電極，及二汲極電極之電位可視為第一反相元件201之輸出端子的電位。此外，p通道電晶體210之閘極電極及n通道電晶體211閘極電極的電位可視為第一反相元件201之輸入端子的電位。
圖4中第二反相元件202具有一種結構，其中閘極電極彼此連接之p通道電晶體212及n通道電晶體213於被供應高位準電源電位VDD之第一節點與被供應低位準電源電位VSS之第二節點之間串聯。具體地，p通道電晶體212之源極電極連接被供應電源電位VDD之第一節點，及n通道電晶體213之源極電極連接被供應電源電位VSS之第二節點。此外，p通道電晶體212之汲極電極連接n通道電晶體213之汲極電極，及二汲極電極之電位可視為第二反相元件202之輸出端子的電位。此外，p通道電晶體212之閘極電極及n通道電晶體213之閘極電極的電位可視為第二反相元件202之輸入端子的電位。
圖4中第三反相元件207具有一種結構，其中閘極電極彼此連接之p通道電晶體214及n通道電晶體215於被供應高位準電源電位VDD之第三節點與被供應低位準電源電位VSS之第四節點之間串聯。具體地，p通道電晶體214之源極電極連接被供應電源電位VDD之第三節點，及n通道電晶體215之源極電極連接被供應電源電位VSS之第四節點。此外，p通道電晶體214之汲極電極連接n通道電晶體215之汲極電極，及二汲極電極之電位可視為 第三反相元件207之輸出端子的電位。此外，p通道電晶體214之閘極電極及n通道電晶體215之閘極電極的電位可視為第三反相元件207之輸入端子的電位。
請注意，第一節點及第三節點可彼此電性連接做為一節點。亦請注意，第二節點及第四節點可彼此電性連接做為一節點。
在圖4中，描繪電晶體用於切換元件203之狀況做為範例，且電晶體之切換係藉由供應予其閘極電極之信號Sig 1控制。此外，描繪電晶體用於切換元件204之狀況做為範例，且電晶體之切換係藉由供應予其閘極電極之信號Sig 2控制。此外，描繪電晶體用於切換元件209之狀況做為範例，且電晶體之切換係藉由供應予其閘極電極之信號Sig 4控制。
請注意，在圖4中，描繪一種結構其中切換元件203、切換元件204及切換元件209之每一者僅包括一電晶體；然而，本發明不侷限於此結構。在本發明之一實施例中，切換元件203、切換元件204及切換元件209可包括複數電晶體。若切換元件203、切換元件204或切換元件209中包括做為切換元件之複數電晶體，複數電晶體可彼此並聯、串聯或並聯及串聯組合。
在圖4中，包括通道形成區中氧化物半導體之電晶體用於電容器切換元件206，且電晶體之切換藉由供應予其閘極電極之信號Sig 3控制。由於用於電容器切換元件206之電晶體包括通道形成區中高度純化氧化物半導體， 如上述，關閉狀態電流極低。
請注意，在圖4中，描繪一種結構其中電容器切換元件206僅包括一電晶體；然而，本發明不侷限於此結構。在本發明之一實施例中，電容器切換元件206可包括複數電晶體。若電容器切換元件206中包括做為切換元件之複數電晶體，複數電晶體可彼此並聯、串聯或並聯及串聯組合。
在本發明之一實施例中，用於電容器切換元件206中切換元件之至少一電晶體可包括通道形成區中高度純化氧化物半導體。因此，用於第一反相元件201、第二反相元件202、第三反相元件207、切換元件203、切換元件204、切換元件208或切換元件209之電晶體可包括非氧化物半導體之半導體，諸如非結晶矽、微晶矽、多晶矽、單晶矽、非結晶鍺、微晶鍺、多晶鍺或單晶鍺。此外，在上述電晶體中，可使用薄半導體膜或成批半導體基板。只要可製造包括氧化物半導體膜之p通道電晶體，記憶體元件中所有電晶體可包括做為主動層之氧化物半導體膜，使得程序可簡化。
其次，將說明圖3中所描繪之記憶體元件的操作範例。
首先，在寫入資料中，切換元件203開啟，切換元件204關閉，切換元件208關閉、切換元件209關閉及電容器切換元件206開啟。接著，電源電位VDD供應予第一節點及電源電位VSS供應予第二節點，藉此電源電壓施 加於第一節點與第二節點之間。供應予記憶體元件200之信號IN的電位經由切換元件203而供應予第一反相元件201之輸入端子，藉此第一反相元件201之輸出端子的電位為信號IN的相位反相電位。接著，切換元件204開啟，且第一反相元件201之輸入端子連接第二反相元件202之輸出端子，藉此資料寫入第一反相元件201及第二反相元件202。
在寫入資料中，經由電容器切換元件206，將相應於信號IN之資料之值的電荷量儲存於電容器205中，藉此資料寫入電容器205。
請注意，在寫入資料中，第三節點與第四節點之間電源電壓之施加是不必要的。因此，例如電源電位VSS供應予第三節點及第四節點之每一者，使得節點具有相等電位。
其次，若輸入資料保持於第一反相元件201及第二反相元件202中，處於切換元件204保持開啟狀態、切換元件208保持關閉狀態、及切換元件209保持關閉狀態之狀態，切換元件203關閉及電容器切換元件206關閉。藉由關閉切換元件203，輸入資料保持於第一反相元件201及第二反相元件202中。此時，電源電位VDD供應予第一節點及電源電位VSS供應予第二節點，藉此維持電源電壓施加於第一節點與第二節點之間之狀態。
此外，藉由關閉電容器切換元件206，亦保持寫入電容器205之資料。
第一反相元件201之輸出端子的電位反映保持於第一反相元件201及第二反相元件202中之資料。因此，藉由開啟切換元件208而讀出電位，可從記憶體元件200讀出資料。
請注意，為降低保持資料中電力消耗，若輸入資料僅保持於電容器205中，例如電源電位VSS供應予第一節點及第二節點之每一者，使得節點具有相等電位，並停止第一節點與第二節點之間電源電壓之施加。當第一節點與第二節點之間電源電壓之施加停止時，保持於第一反相元件201及第二反相元件202中之資料被抹除，但寫入電容器205之資料仍保持。
在該等方式中，若輸入資料保持於電容器205中，第一節點與第二節點之間之電源電壓的施加是不必要的；因此，經由第一反相元件201中所包括之p通道電晶體210及n通道電晶體211，或經由第二反相元件202中所包括之p通道電晶體212及n通道電晶體213，於第一節點與第二節點之間流動之關閉狀態電流可極接近零。結果，保持資料中因記憶體元件之關閉狀態電流的電力消耗可顯著地降低，及記憶體裝置及進一步包括記憶體裝置之整個半導體裝置的電力消耗可抑制為低。
此外，若輸入資料保持於電容器205中，第三節點與第四節點之間之電源電壓的施加是不必要的。因此，經由第三反相元件207中所包括之p通道電晶體214及n通道電晶體215，第三節點與第四節點之間流動之關閉狀態電 流可極接近零。結果，保持資料中因記憶體元件之關閉狀態電流的電力消耗可顯著地降低，及記憶體裝置及進一步包括記憶體裝置之整個半導體裝置的電力消耗可抑制為低。
由於用於電容器切換元件206之電晶體包括通道形成區中高度純化氧化物半導體，關閉狀態電流密度可小於或等於100zA/μm，較佳地為小於或等於10zA/μm，更佳地為小於或等於1zA/μm。因此，包括做為主動層之高度純化氧化物半導體膜之電晶體具有遠低於包括具有結晶性之矽之電晶體的關閉狀態電流。結果，當使用電晶體之電容器切換元件206處於關閉狀態時，儲存於電容器205中之電荷幾乎不釋放；因此，資料保持。
若讀出電容器205中所儲存之資料，電源電位VDD供應予第三節點及電源電位VSS供應予第四節點，藉此電源電壓施加於第三節點與第四節點之間。當電源電壓施加於第三節點與第四節點之間時，第三反相元件207之輸出端子被供應其輸入端子之電位的反相電位。請注意，第三反相元件207之輸入端子被供應具有相應於電容器205中所儲存之電荷量之位準的電位；因而，其輸出端子之電位反映資料。因而，藉由開啟切換元件209，可從記憶體元件200讀出具有反映資料之電位的信號OUT。
圖26為若圖4之電路中未停止供應電源電位VDD之時序圖範例。當信號Sig 1設定為低位準及信號Sig 2設定為高位準時，信號IN被阻擋，形成回饋迴路，及可保 持狀態。當信號Sig 1再次設定為高位準及信號Sig 2設定為低位準時，信號IN經由第一反相元件201而輸入及輸出。此時，信號Sig 3及信號Sig 4設定為低位準，及信號Sig 5設定為高位準。
圖27為若圖4之電路中停止供應電源電位VDD之時序圖範例。當信號Sig 1設定為低位準及信號Sig 2設定為高位準時，信號IN被阻擋，形成回饋迴路，及可保持狀態。另一方面，信號Sig 3設定為高位準，藉此電容器205儲存資料(在圖27中，此狀態顯示為低位準)。甚至當電源電位VDD停止供應，之後，電容器205之電位保持。之後，當供應電源電位VDD，信號Sig 5及信號Sig 3設定為低位準，及信號Sig 4設定為高位準時，電容器205之電位經由第三反相元件207而輸出(在圖27中，此狀態顯示為高位準)。
本實施例可藉由與上述實施例適當組合而予實施。
(實施例3)
在本實施例中，將說明本發明之記憶體裝置中所包括之記憶體元件的其他範例。在圖5中，描繪本實施例之記憶體元件的電路圖做為範例。
圖5中所描繪之記憶體元件300至少包括第一反相元件301及第二反相元件302，藉此輸入信號之相位被反相且輸出信號，及切換元件303、切換元件304、電容器305、電容器切換元件306、電容器307及電容器切換元 件308。
包括輸入記憶體元件300之資料的信號IN經由切換元件303而供應予第一反相元件301之輸入端子。第一反相元件301之輸出端子連接第二反相元件302之輸入端子。第二反相元件302之輸出端子經由切換元件304而連接第一反相元件301之輸入端子。第一反相元件301之輸出端子或第二反相元件302之輸入端子的電位輸出至記憶體元件或後續級之其他電路，做為信號OUT。
電容器305連接記憶體元件300之輸入端子，即被供應信號IN之電位的節點，經由切換元件303及電容器切換元件306，使得可視需要儲存輸入記憶體元件300之信號IN的資料。具體地，電容器305為包括一對電極之間之電介質的電容器。電極之一經由電容器切換元件306而連接第一反相元件301之輸入端子。另一電極連接被供應低位準電源電位VSS或諸如接地電位之固定電位的節點。
以類似於電容器305之方式，電容器307經由切換元件303、第一反相元件301及電容器切換元件308而連接記憶體元件300之輸入端子，即被供應信號IN之電位的節點，使得可視需要儲存輸入記憶體元件300之信號IN的資料。具體地，電容器307為包括一對電極之間之電介質的電容器。電極之一經由電容器切換元件308而連接第一反相元件301之輸出端子。另一電極連接被供應低位準電源電位VSS或諸如接地電位之固定電位的節點。
請注意，在圖5中，描繪反相器用做第一反相元件301及第二反相元件302之範例；然而，除了反相器之外，時控反相器亦可用做第一反相元件301或第二反相元件302。
對電容器切換元件306及電容器切換元件308之每一者而言，使用包括通道形成區中高度純化氧化物半導體之電晶體。
請注意，記憶體元件300可視需要而進一步包括諸如二極體、電阻器或電感器之其他電路元件。
其次，圖6中描繪圖5之記憶體元件的更具體電路圖之範例。圖6中所描繪之記憶體元件300至少包括第一反相元件301、第二反相元件302、切換元件303、切換元件304、電容器305、電容器切換元件306、電容器307及電容器切換元件308。該些電路元件之連接結構與圖5中相同。
圖6中第一反相元件301具有一種結構，其中閘極電極彼此連接之p通道電晶體309及n通道電晶體310於被供應高位準電源電位VDD之第一節點與被供應低位準電源電位VSS之第二節點之間串聯。具體地，p通道電晶體309之源極電極連接被供應電源電位VDD之第一節點，及n通道電晶體310之源極電極連接被供應電源電位VSS之第二節點。此外，p通道電晶體309之汲極電極連接n通道電晶體310之汲極電極，及二汲極電極之電位可視為第一反相元件301之輸出端子的電位。此外，p通道電晶 體309之閘極電極及n通道電晶體310之閘極電極的電位可視為第一反相元件301之輸入端子的電位。
圖6中第二反相元件302具有一種結構，其中閘極電極彼此連接之p通道電晶體311及n通道電晶體312於被供應高位準電源電位VDD之第一節點與被供應低位準電源電位VSS之第二節點之間串聯。具體地，p通道電晶體311之源極電極連接被供應電源電位VDD之第一節點，及n通道電晶體312之源極電極連接被供應電源電位VSS之第二節點。此外，p通道電晶體311之汲極電極連接n通道電晶體312之汲極電極，及二汲極電極之電位可視為第二反相元件302之輸出端子的電位。此外，p通道電晶體311之閘極電極及n通道電晶體312之閘極電極的電位可視為第二反相元件302之輸入端子的電位。
在圖6中，描繪電晶體用於切換元件303之狀況做為範例，且電晶體之切換係藉由供應予其閘極電極之信號Sig 1控制。此外，描繪電晶體用於切換元件304之狀況做為範例，且電晶體之切換係藉由供應予其閘極電極之信號Sig 2控制。
請注意，在圖6中，描繪一種結構其中切換元件303及切換元件304之每一者僅包括一電晶體；然而，本發明不侷限於此結構。在本發明之一實施例中，切換元件303或切換元件304可包括複數電晶體。若切換元件303或切換元件304中包括做為切換元件之複數電晶體，複數電晶體可彼此並聯、串聯或並聯及串聯組合。
在圖6中，包括通道形成區中氧化物半導體之電晶體用於電容器切換元件306，且電晶體之切換係藉由供應予其閘極電極之信號Sig 3控制。由於用於電容器切換元件306之電晶體包括通道形成區中高度純化氧化物半導體，如上述，關閉狀態電流極低。
在圖6中，包括通道形成區中氧化物半導體之電晶體用於電容器切換元件308，且電晶體之切換係藉由供應予其閘極電極之信號Sig 4控制。由於用於電容器切換元件308之電晶體包括通道形成區中高度純化氧化物半導體，如上述，關閉狀態電流極低。
請注意，在圖6中，描繪一種結構，其中電容器切換元件306或電容器切換元件308僅包括一電晶體；然而，本發明不侷限於此結構。在本發明之一實施例中，電容器切換元件306或電容器切換元件308可包括複數電晶體。若電容器切換元件306或電容器切換元件308中包括做為切換元件之複數電晶體，複數電晶體可彼此並聯、串聯或並聯及串聯組合。
在本發明之一實施例中，用於電容器切換元件306或電容器切換元件308中切換元件之至少一電晶體包括通道形成區中高度純化氧化物半導體。因此，用於第一反相元件301、第二反相元件302、切換元件303或切換元件304之電晶體可包括非氧化物半導體之半導體，諸如非結晶矽、微晶矽、多晶矽、單晶矽、非結晶鍺、微晶鍺、多晶鍺或單晶鍺。此外，在上述電晶體中，可使用薄半導體 膜或成批半導體基板。只要可製造包括氧化物半導體膜之p通道電晶體，記憶體元件中所有電晶體可包括做為主動層之氧化物半導體膜，使得程序可簡化。
其次，將說明圖5或圖6中所描繪之記憶體元件的操作範例。
首先，在寫入資料中，開啟切換元件303，關閉切換元件304，關閉電容器切換元件306及關閉電容器切換元件308。接著，電源電位VDD供應予第一節點及電源電位VSS供應予第二節點，藉此電源電壓施加於第一節點與第二節點之間。供應予記憶體元件300之信號IN的電位經由切換元件303而供應予第一反相元件301之輸入端子，藉此第一反相元件301之輸出端子的電位為信號IN之相位反相電位。接著，切換元件304開啟及第一反相元件301之輸入端子連接第二反相元件302之輸出端子，藉此資料寫入第一反相元件301及第二反相元件302。
其次，若輸入資料保持於第一反相元件301及第二反相元件302中，處於切換元件304保持開啟狀態、電容器切換元件306保持關閉狀態、及電容器切換元件308保持關閉狀態之狀態，切換元件303關閉。藉由關閉切換元件303，輸入資料保持於第一反相元件301及第二反相元件302中。此時，電源電位VDD供應予第一節點及電源電位VSS供應予第二節點，藉此維持電源電壓施加於第一節點與第二節點之間之狀態。
第一反相元件301之輸出端子之電位反映保持於第一 反相元件301及第二反相元件302中之資料。因此，藉由讀出電位，可從記憶體元件300讀出資料。
請注意，為降低保持資料中電力消耗，若輸入資料保持於電容器305及電容器307中，關閉切換元件303、開啟切換元件304、開啟電容器切換元件306、及開啟電容器切換元件308。接著，經由電容器切換元件306，相應於保持於第一反相元件301及第二反相元件302中資料之值的電荷量儲存於電容器305中，藉此資料寫入電容器305。此外，經由電容器切換元件308，相應於保持於第一反相元件301及第二反相元件302中資料之值的電荷量儲存於電容器307中，藉此資料寫入電容器307。請注意，電容器305中所包括之一對電極之間的電壓與電容器307中所包括之一對電極之間的電壓，彼此極性相反。
在資料儲存於電容器305中之後，電容器切換元件306關閉，藉此電容器305中所儲存之資料保持。此外，在資料儲存於電容器307中之後，電容器切換元件308關閉，藉此電容器307中所儲存之資料保持。在關閉電容器切換元件306及電容器切換元件308之後，例如電源電位VSS供應予第一節點與第二節點之每一者，使得節點具有相等電位，且第一節點與第二節點之間電源電壓之施加停止。
以該等方式，若輸入資料保持於電容器305及電容器307中，第一節點與第二節點之間電源電壓之施加是不必要的；因此，經由第一反相元件301中所包括之p通道電 晶體309及n通道電晶體310，或經由第二反相元件302中所包括之p通道電晶體311及n通道電晶體312，第一節點與第二節點之間流動之關閉狀態電流可極接近零。結果，保持資料中因記憶體元件之關閉狀態電流的電力消耗可顯著地降低，且記憶體裝置及進一步包括記憶體裝置之半導體裝置的電力消耗可抑制為低。
由於用於電容器切換元件306及電容器切換元件308之每一者之電晶體包括通道形成區中高度純化氧化物半導體，關閉狀態電流密度可為小於或等於100zA/μm，較佳地為小於或等於10zA/μm，更佳地為小於或等於1zA/μm。因此，包括做為主動層之高度純化氧化物半導體膜的電晶體具有遠低於包括具有結晶性之矽的電晶體之關閉狀態電流。結果，當使用電晶體之電容器切換元件306處於關閉狀態時，電容器305中所儲存之電荷幾乎不釋放；因此，資料保持。此外，當使用電晶體之電容器切換元件308處於關閉狀態時，電容器307中所儲存之電荷幾乎不釋放；因此，資料保持。
若讀出電容器305及電容器307中所儲存之資料，電源電位VDD供應予第一節點及電源電位VSS供應予第二節點，藉此電源電壓施加於第一節點與第二節點之間。在此狀態下，電容器切換元件306開啟。當電源電壓施加於第一節點與第二節點之間時，第一相位反相元件301之輸出端子被供應予其輸入端子之電位的相位反相電位。請注意，第一反相元件301之輸入端子被供應予具有相應於電 容器305中所儲存之電荷量之位準的電位；因而，其輸出端子之電位反映資料。此外，藉由開啟電容器切換元件308，具有相應於電容器305中所儲存之電荷量之位準的電位供應予第一反相元件301之輸出端子。因而，可從記憶體元件300讀出具有反映資料之電位的信號OUT。
圖28為圖6之電路中未停止電源電位VDD之供應之時序圖範例。當信號Sig 1設定為低位準及信號Sig 2設定為高位準時，信號IN被阻擋，形成回饋迴路，並可保持狀態。當信號Sig 1再次設定為高位準及信號Sig 2設定為低位準時，信號IN經由第一反相元件301而輸入及輸出。此時，信號Sig 3及信號Sig 4設定為低位準。
圖29為若圖6之電路中停止電源電位VDD之供應之時序圖範例。當信號Sig 1設定為低位準及信號Sig 2設定為高位準時，信號IN被阻擋，形成回饋迴路，並可保持狀態。之後，信號Sig 3及信號Sig 4設定為高位準，藉此電容器305及電容器307儲存資料。甚至當電源電位VDD之供應停止，之後，電容器305及電容器307之電位保持(在圖29中，電容器305具有高位準電位，及電容器307具有低位準電位)。之後，當電源電位VDD供應，且信號Sig 3及信號Sig 4再次設定為高位準時，電容器305之電位經由第一反相元件301而輸出，及電容器307之電位輸出(在圖29中，電容器305及電容器307均具有低位準電位)。
本實施例可藉由與上述實施例適當組合而予實施。
(實施例4)
本發明之一實施例的半導體裝置包括包括矽之電晶體及包括氧化物半導體之電晶體。包括矽之電晶體可使用矽晶圓、SOI(絕緣體上矽)基板、絕緣表面上之薄矽膜等予以形成。
SOI基板可使用例如以Smart Cut(註冊商標)代表之UNI接合(註冊商標)、外延層轉移(ELTRAN)(註冊商標)、電介質分離法、電漿輔助化學蝕刻(PACE)、藉由植入氧分離(SIMOX)等予以製造。
形成於具有絕緣表面之基板上之矽半導體膜可藉由已知技術予以結晶。有關結晶化之已知技術，提供使用雷射光束之雷射結晶化方法及使用催化元件之結晶化方法。另一方面，使用催化元件之結晶化方法及雷射結晶化方法可加以組合。若使用諸如石英之耐熱基板，可組合下列結晶化方法之任一者：以電氣加熱爐之熱結晶化方法、以紅外光之燈退火結晶化方法、以催化元件之結晶化方法、及約950℃之高溫退火方法。
此外，使用上述方法製造之半導體元件可轉移至以塑料等形成之軟性基板上，使得以形成半導體裝置。可使用各種轉移方法。轉移方法之範例包括金屬氧化物膜提供於基板與半導體元件之間，並藉由結晶化脆化金屬氧化物膜使得半導體元件分離及轉移之方法；包含氫之非結晶矽膜提供於基板與半導體元件之間，並藉由雷射光束輻照或蝕 刻移除非結晶矽膜使得半導體元件從基板分離及轉移之方法；藉由機械切割或藉由溶液或氣體蝕刻而移除提供半導體元件之基板，使得半導體元件從基板切下及轉移之方法等。
在本實施例中，將藉由提供範例說明半導體裝置之結構及半導體裝置之製造方法，其中使用SOI(絕緣體上矽)基板製造包括矽之電晶體，及接著製造包括氧化物半導體之電晶體。
首先，如圖7A中所描繪，清潔接合基板500，接著於接合基板500之表面上形成絕緣膜501。
有關接合基板500，可使用以矽形成之單晶半導體基板。另一方面，接合基板500可為使用具有晶格畸變之矽形成之半導體基板，藉由添加鍺至矽所獲得之矽鍺等。
請注意，在用於接合基板500之單晶半導體基板中，晶軸方向較佳地為一致；然而，基板部一定使用諸如點缺陷、線缺陷或面缺線之晶格缺陷完全排除之完整晶體形成。
此外，接合基板500之形狀不侷限於圓形，且基板可處理為非圓形之形狀。考量接合基板500之後附著之基底基板503的形狀通常為矩形，及諸如降低投影曝光設備之曝光設備的曝光區為矩形等，接合基板500可處理為例如矩形。接合基板500可藉由切割市售圓形單晶半導體基板而予處理。
絕緣膜501可為單絕緣膜或複數絕緣膜之堆疊。考量 包含雜質之區域將於之後移除，絕緣膜501之厚度較佳地為大於或等於15nm及小於或等於500nm。
有關絕緣膜501中所包括之膜，可使用包含矽或鍺做為其成分之絕緣膜，諸如氧化矽膜、氮化矽膜、氧氮化矽膜、氮氧化矽膜、氧化鍺膜、氮化鍺膜、氧氮化鍺膜或氮氧化鍺膜。此外，可使用包含金屬氧化物之絕緣膜，諸如氧化鋁、氧化鉭或氧化鉿；包含金屬氮化物之絕緣膜，諸如氮化鋁；包含金屬氧氮化物之絕緣膜，諸如氧氮化鋁膜；或包含金屬氮氧化物之絕緣膜，諸如氮氧化鋁膜。
在本實施例中，說明藉由接合基板500之熱氧化形成氧化矽用做絕緣膜501之範例。請注意，在圖7A中，形成絕緣膜501以便覆蓋接合基板500的整個表面；然而，絕緣膜501可形成於接合基板500之至少一表面上。
請注意，在本說明書中，氧氮化物為包含氧及氮使得氧量大於氮之物質，反之氮氧化物為包含氧及氮使得氮量大於氧之物質。
若藉由接合基板500表面之熱氧化形成絕緣膜501，使用具有小量濕氣之氧的乾式氧化法、包括諸如氯化氫之鹵素的氣體添加至氧氣之熱氧化等，可用做熱氧化。此外，以氧燃燒氫以產生水的諸如致熱氧化之濕式氧化法，或以100℃或較高溫度將高純度水加熱而產生水蒸氣並使用水蒸氣執行氧化之水蒸氣氧化，可用於形成絕緣膜501。
若基底基板503包括減少半導體裝置可靠性之雜質， 諸如鹼金屬或鹼土金屬，絕緣膜501較佳地包括至少一層障壁膜，可避免雜質從基底基板503擴散進入分離之後形成之半導體膜。有關可用做障壁膜之絕緣膜，可提供氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜等。用做障壁膜之絕緣膜較佳地形成為例如15nm至300nm之厚度。此外，具有較障壁膜為低比例之氮的絕緣膜，諸如氧化矽膜或氧氮化矽膜，可形成於障壁膜與接合基板500之間。具有較低比例之氮的絕緣膜可形成為大於或等於5nm及小於或等於200nm之厚度。
若氧化矽用於絕緣膜501，可藉由蒸氣沉積法，諸如熱CVD、電漿CVD、正常壓力CVD或偏壓ECRCVD，使用矽烷及氧之混合氣體、TEOS(四乙氧基矽烷)及氧之混合氣體等而形成絕緣膜501。在此狀況下，絕緣膜501表面可歷經氧電漿處理以增加密度。同時，若氮化矽用於絕緣膜501，可藉由蒸氣沉積法，諸如電漿CVD，使用矽烷及氨之混合氣體而形成絕緣膜501。
另一方面，可藉由使用有機矽烷氣體之化學蒸氣沉積法而使用氧化矽形成絕緣膜501。有關有機矽烷氣體，可使用含矽化合物諸如四乙氧基矽烷(TEOS)(化學方程式：Si(OC2H5)4)、四甲基矽烷(TMS)(化學方程式：Si(CH3)4)、四甲基環四聚二甲基矽氧烷(TMCTS)、八甲基環四聚二甲基矽氧烷(OMCTS)、六甲基二矽氮烷(HMDS)、三乙氧基矽烷(化學方程式：SiH(OC2H5)3)或三烴二甲基氨基矽烷(化學方程式：SiH(N(CH3)2)3)。
有機矽烷氣體用於來源氣體，可以350℃或更低之處理溫度形成具平坦表面之氧化矽膜。另一方面，可使用以高於或等於200℃及低於或等於500℃之加熱溫度形成之低溫氧化物(LTO)，及藉由熱CVD法形成絕緣膜。可藉由使用單矽烷(SiH4)、二矽烷(Si2H6)等做為矽來源氣體，及使用二氧化氮(NO2)等做為氧來源氣體，而形成LTO。
例如，若TEOS及O2用於來源氣體以形成氧化矽膜做為絕緣膜501，狀況可設定如下：TEOS之流率為15sccm，O2之流率為750sccm，沉積壓力為100Pa，沉積溫度為300℃，RF輸出為300W，及電源頻率為13.56MHz。
請注意，絕緣膜於極低溫度形成，諸如使用有機矽烷形成之氧化矽膜或於低溫形成之氮氧化矽膜，於其表面具有大量OH群組。於OH群組與水分子之間接合之氫形成矽烷醇群組，並於低溫接合基底基板與絕緣膜。矽氧鍵為共價鍵係最後形成於基底基板與絕緣膜之間。相較於Smart Cut(註冊商標)中使用之不具OH群組或具有極少OH群組之熱氧化膜，諸如上述使用有機矽烷形成之氧化矽膜或於極低溫度形成之LTO的絕緣膜，適於於低溫接合。
絕緣膜501於接合基板500表面之上形成平坦及親水之接合平面。因此，絕緣膜501之平均表面粗糙度Ra較佳地為小於或等於0.7nm，更佳地為小於或等於0.4nm。絕緣膜501之厚度可大於或等於5nm及小於或等於500 nm，較佳地為大於或等於10nm及小於或等於200nm。
其次，如圖7B中所描繪，以包括藉由箭頭表示之貫穿絕緣膜501之電場而加速之離子的離子束輻照接合基板500，藉此脆化層502具有於從接合基板500表面預定深度之區域中形成的微孔。例如，脆化層表示藉由晶體結構失序而局部脆化之層，且脆化層之狀態取決於形成脆化層之設備。請注意，可存在一狀況其中範圍從接合基板之一表面至脆化層之區域被脆化至某程度；然而，在本說明書中脆化層表示之後執行之分離及其附近之區域。
形成脆化層502之深度可藉由離子束之加速能量及離子束進入之角度予以調整。脆化層502可形成於與離子平均穿透深度相同或實質上相同深度。將與接合基板500分離之半導體膜504的厚度係藉由離子植入之深度決定。形成脆化層502之深度可設定為例如大於或等於50nm及低於或等於500nm之範圍，較佳地為大於或等於50nm及小於或等於200nm。
離子藉由離子摻雜法而想望地植入接合基板500，其中因為可縮短週期時間而未執行質量分離；然而，本發明可使用其中執行質量分離之離子植入法。
當氫(H2)用於來源氣體時，可藉由激發氫氣而產生H+、H2 +及H3 +。從來源氣體產生之離子種類的比例，可藉由調整電漿激發方法、用於產生電漿之氣體壓力、來源氣體之供應量等，而予改變。若藉由離子摻雜法執行離子植入，較佳的是相對於離子束中H+、H2 +及H3 +之總量，包 含50%或更多的H3 +，更佳地為80%或更多。當包含80%或更多的H3 +時，離子束中H2 +離子的比例便相對更低，此造成離子束中所包含之氫離子之平均穿透深度的較小變化。結果，離子植入效率改進並可縮短週期時間。
H3 +具有大於H+及H2 +之質量。當包含較高比例之H3 +的離子束與包含較高比例之H+及H2 +的離子束相比時，甚至當摻雜時加速電壓相同，前者較後者可將氫植入接合基板500之較淺區域。再者，前者具有植入接合基板500之氫於厚度方向的陡峭濃度分配，因此，脆化層502本身之厚度可較小。
若使用氫氣藉由離子摻雜法執行離子植入，加速電壓設定為大於或等於10kV及小於或等於200kV，及劑量設定為大於或等於1×1016離子/cm2及小於或等於6×1016離子/cm2。在此狀況下，儘管取決於離子束中所包括之離子種類及其比例，及絕緣膜501之膜厚度，脆化層502可形成於接合基板500之深度大於或等於50nm及小於或等於500nm之區域中。
例如，若接合基板500為單晶矽基板，及絕緣膜501係使用100-nm厚之熱氧化物膜形成，具約146nm厚度之半導體膜在下列狀況可從接合基板500分離，即來源氣體之100%氫氣的流率為50sccm，射束電流密度為5μA/cm2，加速電壓為50kV，及劑量為2.0×1016原子/cm2。請注意，甚至當添加氫至接合基板500時狀況未改變時，使絕緣膜501之厚度較大，藉此可使半導體膜之厚 度較小。
氦(He)可替代地用做離子束之來源氣體。由於藉由激發氦而產生之大部分離子種類為He+，He+可為主要植入接合基板500者，甚至藉由其中執行質量分離之離子摻雜法亦然。因此，藉由離子摻雜法可有效地於脆化層502中形成微孔。若使用氦藉由離子摻雜法執行離子植入，加速電壓可為大於或等於10kV及小於或等於200kV，及劑量可為大於或等於1×1016離子/cm2及小於或等於6×1016離子/cm2。
諸如氯氣(Cl2氣體)或氟氣(F2氣體)之鹵素氣體可用做來源氣體。
若藉由離子摻雜法執行接合基板500上離子植入，存在於離子摻雜設備中之雜質便連同離子植入處理目標；因此，便存在諸如S、Ca、Fe及Mo之雜質存在於絕緣膜501表面之上及附近的可能性。因此，可藉由蝕刻、拋光等移除咸信雜質數量最大之絕緣膜501表面之上及附近區域。具體地，可移除從絕緣膜501表面10nm至100nm深度之區域，較佳地為約30nm至70nm。可藉由諸如反應離子蝕刻(RIE)法之乾式蝕刻法執行蝕刻；例如，可使用電感耦合電漿(ICP)蝕刻法、電子迴旋共振(ECR)蝕刻法、平行板(電容性耦合型)蝕刻法、磁控管電漿蝕刻法、雙頻率電漿蝕刻法、螺旋波電漿蝕刻法等。例如，若藉由ICP蝕刻法移除氮氧化矽膜表面之上及附近區域，在下列情況下區域可移除從表面約50nm之深度，即做為蝕刻氣 體之CHF3的流率為7.5sccm，He的流率為100sccm，反應壓力為5.5Pa，較低電極之溫度為70℃，施加於線圈狀電極之RF(13.56MHz)電力為475W，施加於較低電極(偏壓側)電力為300W，及蝕刻時間為約10秒。
除了CHF3以外，氟基氣體；諸如Cl2、BCl3、SiCl4或CCL4之氯基氣體；諸如CF4、SF6或NF3之其他氟基氣體；或O2可適當用做蝕刻氣體。再者，非He之惰性氣體可添加至蝕刻氣體。例如，選自Ne、Ar、Kr及Xe之一或複數元素可用做添加至蝕刻氣體之惰性元素。若藉由濕式蝕刻移除氮氧化矽膜表面之上及附近區域，包含氟化氫銨、氟化銨等含水溶液可用做蝕刻劑。拋光可藉由CMP(化學機械拋光)、液體噴射拋光等予以執行。
在脆化層502形成之後，藉由蝕刻、拋光等移除絕緣膜501表面之上及附近極度汙染區域，藉此可抑制進入形成於基底基板503上之半導體膜504的雜質量。再者，在最後完成之半導體裝置中，較佳的是避免雜質造成電晶體之可靠性減少及電氣特性減少，諸如臨界電壓變化或洩漏電流增加。
為移除雜質，較佳的是執行原子束或離子束輻照處理、電漿處理、或根本處理。若使用原子束或離子束，可使用惰性氣體中性原子束或氬等之惰性氣體離子束。
其次，如圖7C中所描繪，接合基板500及基底基板503彼此依附，使得絕緣膜501插於其間。
請注意，在基底基板503及接合基板500附著之前， 用於附著之表面，即本實施例中形成於接合基板500上之絕緣膜501表面及基底基板503表面，較佳地為歷經表面處理以增加絕緣膜501與基底基板503之間接合強度。
有關表面處理之範例，可提供濕式處理、乾式處理、及濕式處理及乾式處理之組合。不同濕式處理或不同乾式處理可組合執行。濕式處理之範例包括使用臭氧水之臭氧處理(臭氧水清潔)、諸如百萬週波超音波清潔之超音波清潔、雙液清潔(諸如純水或氫化水之功能性水及諸如氮之載子氣體一同噴塗之方法)、以鹽酸及過氧化氫溶液清潔等。有關乾式處理之範例，可提供惰性氣體中性原子束處理、惰性氣體離子束處理、紫外線處理、臭氧處理、電漿處理、以偏壓應用之電漿處理、根本處理等。藉由執行上述表面處理，可增加用於附著之表面的親水性及清潔度。因而，可改進接合強度。
對附著而言，形成於接合基板500上之基底基板503及絕緣膜501經配置而彼此緊密接觸，接著約大於或等於1N/cm2及小於或等於500N/cm2之壓力，較佳地為大於或等於11N/cm2及小於或等於20N/cm2，施加於基底基板503及接合基板500彼此重疊之部分。當施加壓力時，基底基板503與絕緣膜501之間接合從該部分開始，導致基底基板503及絕緣膜501彼此緊密接觸之整個表面的接合。
接合係藉由范德華力或氫接合執行，使得甚至在室溫下接合穩固。請注意，由於上述接合可以低溫執行，各種 基板可用於基底基板503。例如，電子產業的各種玻璃基板，諸如鋁矽酸鹽玻璃基板、鋇硼矽酸鹽玻璃基板、或鋁硼矽酸鹽玻璃基板，石英基板，陶瓷基板，藍寶石基板等可用做基底基板503。另一方面，有關基底基板503，可使用以矽、砷化鎵、磷化銦等形成之半導體基板。再另一方面，基底基板503可為包括不鏽鋼基板之金屬基板。具大於或等於25×10-7/℃及小於或等於50×10-7/℃(較佳地為大於或等於30×10-7/℃及小於或等於40×10-7/℃)之熱膨脹係數，及大於或等於580℃及小於或等於680℃(較佳地為大於或等於600℃及小於或等於680℃)之應變點的基板，較佳地用做做為基底基板503之玻璃基板。當玻璃基板為無鹼玻璃基板時，可抑制半導體裝置之雜質污染。
有關玻璃基板，可使用開發用於產生液晶面板之母玻璃基板。有關該等母玻璃基板，已知具有下列尺寸之基板：第三代(550mm×650mm)、第3.5代(600mm×720mm)、第四代(680mm×880mm，或730mm×920mm)、第五代(1100mm×1300mm)、第六代(1500mm×1850mm)、第七代(1870mm×2200mm)、第八代(2200mm×2400mm)等。當以大面積母玻璃基板用做基底基板503而製造SOI基板時，可獲得大面積SOI基板。藉由使用諸如母玻璃基板之大基板做為基底基板503，可體現SOI基板之尺寸增加。當SOI基板可具有較大面積時，可藉由使用一基板而製造諸如IC或LSI之大量晶片。因而，可顯著地增加產量。
儘管對於可用做基底基板503之基板無特別限制，必須的是基板具有至少對於之後執行之熱處理的足夠耐熱性。例如，可使用藉由熔合法或浮標法製造之玻璃基板。當之後執行之熱處理的溫度高時，具有730℃或更高應變點之基板較佳地用做玻璃基板。有關玻璃基板，例如使用諸如鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、或鋇硼矽酸鹽玻璃之玻璃材料。通常，藉由包含氧化鋇(BaO)及氧化硼使得氧化鋇之量大於氧化硼的，可獲得耐熱及更實用之玻璃基板。因此，較佳地使用包含BaO及B2O3使得BaO之量大於B2O3的之玻璃基板。請注意，為避免藉由收縮而造成該等有缺陷的接合，基底基板503可在接合步驟之前預先歷經熱處理。
再者，可預先於基底基板503之上形成絕緣膜。基底基板503於其表面上不一定具絕緣膜。然而，於基底基板503表面上形成絕緣膜可避免基底基板503之雜質，諸如鹼金屬及鹼土金屬，進入接合基板500。再者，若於基底基板503表面上形成絕緣膜，基底基板503上之絕緣膜接合絕緣膜501；因此，廣泛的各種基板可用做基底基板503。通常，以諸如塑料之軟性合成樹脂形成之基板的溫度上限傾向於低。然而，只要基板可耐受之後執行之半導體元件的製造步驟中處理溫度，若於基底基板503之上形成絕緣膜，可以該等樹脂形成之基板用做基底基板503。塑料基板之範例包括以聚乙醇對苯(PET)、聚硫醚(PES)、聚萘二甲酸乙二醇酯(PEN)、聚碳酸酯(PC)、聚醚酮醚 (PEEK)、聚硫(PSF)、聚醚醯亞胺(PEI)、聚芳酯(PAR)、聚對苯二甲酸亞丁酯(PBT)、聚醯亞胺、丙烯腈-丁二烯-苯乙烯樹脂、聚氯乙烯、聚丙烯、聚醋酸乙烯酯、丙烯酸樹脂等為代表之聚酯。若於基底基板503之上形成絕緣膜，在以類似於絕緣膜501之方式於絕緣膜表面上執行表面處理之後，較佳地執行基底基板503及接合基板500彼此之附著。
在接合基板500依附基底基板503之後，較佳地執行熱處理以增加基底基板503與絕緣膜501之間接合介面的接合強度。該處理係以於脆化層502中不產生裂縫之溫度執行，並可於高於或等於200℃及低於或等於400℃之溫度範圍執行。藉由於此溫度範圍內將接合基板500附著至基底基板503，可使基底基板503與絕緣膜501之間接合強度穩固。
當接合平面於接合基板500及基底基板503彼此依附時藉由灰塵等汙染時，汙染部分未接合。為避免接合平面污染，較佳地於密閉室中執行接合基板500及基底基板503之附著。在接合基板500及基底基板503彼此依附時，處理室可具有降至約5.0×10-3Pa之壓力，並可清潔接合處理之氣體。
隨後，執行熱處理，藉此脆化層502中彼此鄰近之微孔組合，使得微孔體積增加。結果，如圖7D中所描繪，為接合基板500之一部分的半導體膜504沿脆化層502而自接合基板500分離。由於絕緣膜501及基底基板503彼 此接合，從接合基板500分離之半導體膜504固定在基底基板503。用於使半導體膜504從接合基板500分離之熱處理較佳地以不超過基底基板503之應變點的溫度執行。
對此熱處理而言，可使用快速熱退火(RTA)設備、電阻式加熱熔爐、或微波加熱設備。對RTA設備而言，可使用氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備。當使用GRTA設備時，加熱溫度可設定為高於或等於550℃及低於或等於650℃之溫度，及處理時間可設定為大於或等於0.5分鐘及小於或等於60分鐘。當使用電阻加熱設備時，加熱溫度可設定為高於或等於200℃及低於或等於650℃，及處理時間可設定為大於或等於2小時及小於或等於4小時。
熱處理可藉由以諸如微波之高頻波的電介質加熱而予執行。藉由電介質加熱之熱處理可藉由以300MHz至3THz範圍之高頻產生器所產生之高頻波輻照接合基板500而予執行。具體地，例如以2.45GHz頻率900W之微波執行輻照達14分鐘，以組合脆化層中彼此鄰近之微孔，藉此接合基板500最後可沿脆化層分裂。
說明使用具有電阻式加熱之垂直熔爐之熱處理的具體處理方法。附著接合基板500之基底基板503置於垂直熔爐之船形架上，且該船形架遞送至垂直熔爐之室中。為抑制接合基板500之氧化，首先排空該室使得以形成真空狀態。真空的程度為約5×10-3Pa。在獲得真空狀態之後，氮供應予該室，使得該室在大氣壓力下具有氮氣。在此期 間，加熱溫度增加至200℃。
在使該室在大氣壓力下具有氮氣之後，以200℃執行加熱達2小時。接著，溫度於1小時內增加至400℃。在400℃之加熱溫度成為穩定狀態之後，溫度於1小時內增加至600℃。在600℃之加熱溫度成為穩定狀態之後，以600℃執行加熱達2小時。接著，加熱溫度於1小時內減少至400℃，及於10分鐘至30分鐘之後，將船形架從該式取出。接合基板500及半導體膜504附著至基底基板503，且其置於船形架上於空氣中冷卻。
藉由接連執行用於增加絕緣膜501與基底基板503之間接合強度的熱處理，及用於分裂脆化層502的熱處理，而執行使用上述電阻加熱熔爐之熱處理。若於不同設備中執行該兩種熱處理，例如於電阻加熱熔爐中以200℃執行熱處理達2小時，及接著從熔爐取出彼此依附之基底基板503及接合基板500。其次，藉由RTA設備以高於或等於600℃及低於或等於700℃之處理溫度執行熱處理達一分鐘至數小時，使得接合基板500沿脆化層502分裂。
請注意，有時接合基板500的周邊未接合至基底基板503。此表面上是因為接合基板500的周邊為凹角或具有曲度，使得基底基板503及絕緣膜501彼此未緊密接觸，或脆化層502難以於接合基板500的周邊分裂。其他原因為製造接合基板500中所執行之諸如CMP的拋光於接合基板500的周邊不足，使得周邊的表面較中心的粗糙。仍其他原因為若運送者等於遞送接合基板500時損害接合基 板500的周邊，該損害使其難以接合基底基板503的周邊。為了該些原因，小於接合基板500之半導體膜504依附基底基板503。
請注意，於接合基板500分裂之前，接合基板500可歷經氫化處理。例如，以350℃於氫氣中執行氫化處理達約2小時。
當複數接合基板500依附基底基板503時，複數接合基板500可具有不同晶體平面方位。半導體中多數載子之移動性取決於晶體平面方位。因此，可藉由適當選擇具有適於將形成之半導體元件的晶體平面方位之接合基板500，而形成半導體膜504。例如，若藉由使用半導體膜504而形成n型半導體元件，可藉由形成具有{100}平面之半導體膜504，而增加半導體元件中多數載子之移動性。相反地，例如若藉由使用半導體膜504而形成p型半導體元件，可藉由形成具有{110}平面之半導體膜504，而增加半導體元件中多數載子之移動性。接著，若形成電晶體做為半導體元件，便考量通道方向及晶體平面方位而決定半導體膜504之接合方向。
其次，半導體膜504之表面可藉由拋光而平坦化。平坦化並非總是必要；然而，平坦化使其可改進半導體膜506及507與之後形成之閘極絕緣膜之間的介面特性。具體地，拋光可為化學機械拋光(CMP)、液體噴射拋光等。藉由上述平坦化，半導體膜504之厚度減少。在半導體膜504蝕刻之前，可於其上執行平坦化；另一方面，平坦化 可於藉由蝕刻形成之半導體膜506及507上執行。
不僅拋光，亦可於半導體膜504之表面上執行蝕刻，以便平坦化半導體膜504之表面。可藉由諸如反應離子蝕刻(RIE)法之乾式蝕刻法而執行蝕刻；例如可使用電導耦合電漿(ICP)蝕刻法、電子迴旋共振(ECR)蝕刻法、平行板(電容式耦合型)蝕刻法、磁控管電漿蝕刻法、雙頻率電漿蝕刻法、螺旋波電漿蝕刻法等。
例如，當使用ICP蝕刻法時，可在下列情況下執行蝕刻，即做為蝕刻氣體之氯的流率為40sccm至100sccm，施加於線圈型電極之電力為100W至200W，施加於較低電極(偏壓側)之電力為40W至100W，及反應壓力為0.5Pa至1.0Pa。例如，藉由在下列情況下執行蝕刻，半導體膜504之厚度可減少為約50nm至60nm，即做為蝕刻氣體之氯的流率為100sccm，反應壓力為1.0Pa，較低電極之溫度為70℃，施加於線圈狀電極之RF(13.56MHz)電力為150W，施加於較低電極(偏壓側)之電力為40W，及蝕刻時間為約25秒至27秒。對蝕刻氣體而言，可適當使用氯基氣體諸如氯、氯化硼、氯化矽、或四氯化碳；氟基氣體諸如四氟化碳、氟化硫、或氟化氮；或氧。
蝕刻不僅使半導體膜504具有最適於之後形成之半導體元件的膜厚度，亦平坦化半導體膜504之表面。
請注意，在與基底基板503緊密接觸的半導體膜504中，由於形成脆化層502及沿脆化層502分裂而形成晶體缺陷，或半導體膜504之表面平面性受損。因而，在本發 明之一實施例中，為減少晶體缺陷及改進平面性，在移除諸如形成於半導體膜504表面上之本質氧化物膜的氧化物膜之程序之後，以雷射光束輻照半導體膜504。
在本發明之本實施例中，半導體膜504沉浸於具有0.5重量%氟化氫濃度之DHF達110秒，藉此移除氧化物膜。
較佳地以半導體膜504局部熔化之該等能量密度執行雷射光束輻照。這是因為當半導體膜504完全熔化時，因半導體膜504再結晶而產生微晶伴隨液相半導體膜504之失序成核，且半導體膜504之結晶性降低。藉由局部熔化半導體膜504，半導體膜504中發生所謂縱向生長，其中晶體生長從未熔化之固體部分進行。因藉由縱向生長之再結晶，半導體膜504之晶體缺陷減少，且其結晶性恢復。半導體膜504完全熔化之狀態表示半導體膜504熔化成為液相至與絕緣膜501之介面的狀態。另一方面，半導體膜504局部熔化之狀態表示其上部熔化為液相及其下部為固相之狀態。
有關雷射光束輻照，脈衝雷射光束輻照較佳用於局部熔化半導體膜504。例如，若為脈衝雷射，重複率為小於或等於1MHz及脈衝寬度為大於或等於10奈秒及小於或等於500奈秒。例如，可使用具有10Hz至300Hz之重複率、25奈秒之脈衝寬度、及308nm之波長的XeCl準分子雷射。
有關雷射光束，較佳地使用固態雷射之基波或第二諧 波，其係藉由半導體選擇性吸收。具體地，例如可使用具有介於大於或等於250nm及小於或等於700nm範圍之波長的雷射光束。雷射光束的能量可考量雷射光束之波長、雷射光束之驅膚深度、半導體膜504之厚度等，而予決定。例如，若半導體膜504之厚度為約120nm及使用具有308nm波長之脈衝雷射來發射雷射光束，雷射光束之能量密度可設定為600mJ/cm2至700mJ/cm2。
可使用下列脈衝雷射：Ar雷射、Kr雷射、準分子雷射、CO2雷射、YAG雷射、Y2O3雷射、YVO4雷射、YLF雷射、YAlO3雷射、玻璃雷射、紅寶石雷射、紫翠玉雷射、Ti：藍寶石雷射、銅蒸氣雷射、及金蒸氣雷射。
在本實施例中，若半導體膜504之厚度為約146nm，可以下列方式執行雷射光束輻照。有關發射雷射光束之雷射，使用XeCl準分子雷射(波長：308nm，脈衝寬度：20奈秒，及重複率：30Hz)。雷射光之截面經由光學系統定形為線性型式，具0.4mm×120mm之尺寸。以具0.5mm/s之雷射掃描速度的雷射光束輻照半導體膜504。接著，經由雷射光束輻照，如圖7E中所描繪，形成晶體缺陷已修補之半導體膜505。
請注意，較佳地在諸如稀有氣體或氮氣之惰性氣體或減壓氣體中執行雷射光束輻照。若為上述氣體，可於氣體受控制之密閉室中執行雷射光輻照。當未使用該室時，惰性氣體中雷射光束輻照可藉由將諸如氮氣之惰性氣體噴塗至將以雷射光束輻照之表面，而予達成。於惰性氣體或減 壓氣體而非空氣中執行雷射光束輻照，藉此進一步避免形成本質氧化物膜，可避免於雷射光束輻照之後形成之半導體膜505中形成裂縫或條紋間距，可改進半導體膜505之平面性，及放寬用於雷射光束之可接受能量範圍。
雷射光束較佳地具有經由光學系統而定形為線性型式具同質能量分配之截面。因此，雷射光束輻照可高流量同質執行。基於雷射光束之光束長度長於基底基板503之一側，依附基底基板503之整個半導體膜504可藉由掃描雷射光束一次便以雷射光束輻照。當雷射光束之光束長度短於基底基板503之一側時，可設定光束長度使得依附基底基板503之整個半導體膜504可藉由掃描數次而以雷射光輻照。
為於減壓氣體或諸如稀有氣體或氮氣之惰性氣體中執行雷射光束輻照，可於氣體受控制之密閉室中執行雷射光束輻照。當未使用該室時，可藉由將諸如氮氣之惰性氣體噴塗至將以雷射光束輻照之表面，而達成於惰性氣體中雷射光束輻照。於惰性氣體或減壓氣體而非空氣中執行雷射光束輻照，藉此進一步避免形成本質氧化物膜，可避免於雷射光束輻照之後形成之半導體膜505中形成裂縫或條紋間距，可改進半導體膜505之平面性，及放寬用於雷射光束之可接受能量範圍。
若半導體膜504之表面於雷射光束輻照之前藉由乾式蝕刻平坦化，由於乾式蝕刻而可能於半導體膜504表面之上及附近產生諸如晶體缺陷之損害。然而，甚至藉由乾式 蝕刻造成之損害，上述雷射光束輻照均可恢復。
其次，在雷射光束輻照之後，可蝕刻半導體膜505之表面。當雷射光束輻照之後蝕刻半導體膜505之表面時，在雷射光束輻照之前，不一定蝕刻半導體膜504之表面。再者，當雷射光束輻照之前蝕刻半導體膜504之表面時，在雷射光束輻照之後，不一定蝕刻半導體膜505之表面。另一方面，在雷射光束輻照之後及雷射光束輻照之前，可蝕刻半導體膜505之表面。
蝕刻不僅使半導體膜505具有適於之後形成之半導體元件的膜厚度，亦可平坦化半導體膜505之表面。
在雷射光束輻照之後，半導體膜505較佳地歷經高於或等於500℃及低於或等於650℃之熱處理。藉由熱處理可排除雷射光束輻照未修補之半導體膜505的缺陷，及降低半導體膜505之變形。對此熱處理而言，可使用快速熱退火(RTA)設備、電阻式加熱熔爐或微波加熱設備。對RTA設備而言，可使用氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備。例如，當使用電阻加熱熔爐時，可以600℃執行熱處理達4小時。
其次，如圖8A中所描繪，局部蝕刻半導體膜505以形成島形半導體膜506及507。當進一步蝕刻半導體膜505時，可移除接合強度不足之半導體膜505的端部區域。儘管本實施例中藉由蝕刻一半導體膜505而形成半導體膜506及507，所形成之半導體膜的數量不侷限於二。
請注意，從半導體膜505分離之接合基板500的表面 被平坦化，藉此半導體膜505可再次從接合基板500分離。
具體地，藉由蝕刻等移除主要保持在接合基板500之邊緣部的絕緣膜501。若絕緣膜501係使用氧化矽、氧氮化矽或氮氧化矽形成，可使用使用氫氟酸之濕式蝕刻。
其次，移除因半導體膜505分離及保持包含過度氫之脆化層而於接合基板500之邊緣部形成之凸出。對接合基板500之蝕刻而言，較佳地使用濕式蝕刻，且四甲基氫氧化銨(縮寫：TMAH)溶液可用做蝕刻劑。
接著，接合基板500之表面拋光。對於拋光而言，可使用CMP。為使接合基板500之表面平滑，表面想望地拋光約1μm至10μm厚度。拋光之後，因為研磨劑粒子等留在接合基板500之表面，使用氫氟酸等執行RCA清潔。
藉由再使用接合基板500，可降低半導體基板之材料成本。
為控制臨界電壓，提供p型傳導性之雜質元素諸如硼、鋁或鎵，或提供n型傳導性之雜質元素諸如磷或砷可添加至半導體膜506及507。用於控制臨界電壓之雜質元素可於定形之前添加至半導體膜，或添加至定形之後形成之半導體膜506及507上。另一方面，用於控制臨界電壓之雜質元素可添加至接合基板。再另一方面，雜質元素可添加至接合基板以便大體上控制臨界電壓，及雜質元素可進一步於定形之前添加至半導體膜，或添加至定形之後形 成之半導體膜506及507，以便微細地控制臨界電壓。
其次，如圖8B中所描繪，形成閘極絕緣膜508以覆蓋半導體膜506及507。可藉由高密度電漿處理氧化或氮化半導體膜506及507之表面而形成閘極絕緣膜508。例如藉由使用諸如He、Ar、Kr或Xe之惰性氣體及氧、氧化氮、氨、氮、氫等之混合氣體而執行高密度電漿處理。在此狀況下，藉由導入微波執行電漿之激發，可產生具低電子溫度及高密度之電漿。半導體膜之表面藉由該等高密度電漿產生之氧自由基(有時包括OH自由基)或氮自由基(有時包括NH自由基)而被氧化或氮化，藉此形成1nm至20nm厚之絕緣膜，想望地為5nm至10nm厚，而接觸半導體膜。5nm至10nm厚之絕緣膜用做閘極絕緣膜508。例如氧化亞氮(N2O)以Ar稀釋1至3倍(流率)，並以10Pa至30Pa之壓力施加3kW至5kW微波(2.45GHz)電力以氧化或氮化半導體膜506及507之表面。藉由此處理，形成具有1nm至10nm(較佳地為2nm至6nm)厚度之絕緣膜。此外，導入氧化亞氮(N2O)及矽烷(SiH4)，以10Pa至30Pa之壓力施加3kW至5kW微波(2.45GHz)電力予絕緣膜，以藉由氣相生長方法形成氧氮化矽膜，其將成為閘極絕緣膜。基於固相反應及藉由蒸氣沉積法之反應的組合，可形成具低介面狀態密度及卓越耐受電壓之閘極絕緣膜。
由於藉由高密度電漿處理之半導體膜的氧化或氮化係藉由固相反應進行，閘極絕緣膜508與半導體膜506及 507之每一者之間的介面狀態密度可大幅減少。此外，由於半導體膜506及507係藉由高密度電漿處理而直接氧化或氮化，可抑制將形成之絕緣膜的厚度變化。再者，若半導體膜具有結晶性，半導體膜之表面係藉由高密度電漿處理而以固相反應氧化，以僅在晶粒界限抑制快速氧化；因此，可形成具一致性及低介面狀態密度之閘極絕緣膜。其中藉由高密度電漿處理形成之絕緣膜係包括於部分或整個閘極絕緣膜中，該等電晶體可降低特性變化。
另一方面，可藉由熱氧化半導體膜506及507而形成閘極絕緣膜508。再另一方面，可藉由電漿CVD法、濺鍍法等，形成包含氧化矽、氮氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁及氧化鉭之一或多項之膜的單層或堆疊層之閘極絕緣膜508。
接著，如圖8C中所描繪，在閘極絕緣膜508之上形成導電膜之後，導電膜被處理(定形)為預定形狀，使得電極509形成於半導體膜506及507之每一者之上。CVD法、濺鍍法等可用於形成導電膜。有關導電膜，可使用鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)等。再者，可使用包含上述金屬做為主要成分之合金，或包含上述金屬之化合物。另一方面，可以諸如多晶矽之半導體摻雜諸如磷之雜質元素，其提供傳導性予半導體膜，而形成導電膜。
若形成雙層導電膜，第一層可以氮化鉭或鉭形成，及第二層可以鎢形成。再者，提供下列組合：氮化鎢及鎢、 氮化鉬及鉬、鋁及鉭、鋁及鈦等。由於鎢及氮化鉭具有高耐熱性，可於雙層導電膜形成之後執行用於熱激發之熱處理。另一方面，有關雙層導電膜之組合，可使用提供n型傳導性及矽化鎳之摻雜雜質元素之矽、提供n型傳導性及矽化鎢之摻雜雜質元素之矽等。
請注意，儘管在本實施例中係以單層導電膜形成電極509，本實施例不侷限於此結構。可以複數導電膜堆疊而形成電極509。若使用以三層以上導電膜堆疊之三層結構，鉬膜、鋁膜及鉬膜之堆疊結構較佳。
請注意，可藉由液滴釋放法未使用遮罩而選擇性形成電極509。
請注意，液滴釋放法係指一種方法，其中藉由從細孔釋放或噴射包含預定成分之液滴而形成預定型樣，且其分類中包括噴墨法。
在導電膜形成之後，藉由使用電導耦合電漿(ICP)蝕刻法及適當控制蝕刻狀況(例如施加於線圈狀電極層之電量、施加於基板側之電極層之電量、或基板側電極溫度)，電極509可蝕刻為所要錐形。此外，亦可藉由遮罩之形狀控制錐形之角度等。請注意，有關蝕刻氣體，可適當使用氯基氣體，諸如氯、氯化硼、氯化矽或四氯化碳；氟基氣體，諸如四氟化碳、氟化硫或氟化氮；或氧。
其次，如圖8D中所示，藉由使用電極509做為遮罩，提供一傳導性類型之雜質元素添加至半導體膜506及507。在本實施例中，提供n型傳導性(例如磷或砷)之雜 質元素添加至半導體膜506，及提供p型傳導性(例如硼)之雜質元素添加至半導體膜507。請注意，當提供p型傳導性之雜質元素添加至半導體膜507時，添加提供n型傳導性之雜質元素的半導體膜506被遮罩等覆蓋，使得提供p型傳導性之雜質元素選擇性添加。另一方面，當提供n型傳導性之雜質元素添加至半導體膜506時，添加提供p型傳導性之雜質元素的半導體膜507被遮罩等覆蓋，使得提供n型傳導性之雜質元素選擇性添加。另一方面，在提供p型及n型傳導性之一者的雜質元素添加至半導體膜506及507之後，提供另一傳導性之雜質元素可以較先前添加之雜質為高之濃度，僅選擇性添加至半導體膜506及507之一者。藉由添加雜質元素，雜質區510形成於半導體膜506中，及雜質區511形成於半導體膜507中。
其次，如圖9A中所描繪，側壁512形成於電極509之側面。例如，可以下列方式形成側壁512，即絕緣膜係新近形成以便覆蓋閘極絕緣膜508及電極509，且絕緣膜係藉由主要以垂直方向執行蝕刻之各向異性蝕刻而局部蝕刻。藉由各向異性蝕刻，新近形成之絕緣膜被局部蝕刻以於電極509之側面形成側壁512。請注意，閘極絕緣膜508亦可藉由各向異性蝕刻而局部蝕刻。用於形成側壁512之絕緣膜可為矽膜、氧化矽膜、氧氮化矽膜、氮氧化矽膜之一或多項，及包含諸如藉由LPCVD法、電漿CVD法、濺鍍法等形成之有機樹脂的有機材料之膜的單層或堆疊層。在本實施例中，藉由電漿CVD法形成100-nm厚之 氧化矽膜。有關蝕刻氣體，可使用CHF3及氦之混合氣體。請注意，用於形成側壁512之程序不侷限於此程序。
其次，如圖9B中所示，提供一傳導性類型之雜質元素以電極509及側壁512用做遮罩而添加至半導體膜506及507。請注意，提供與先前步驟中添加之雜質元素相同傳導性類型之雜質元素，以較先前步驟中為高之濃度添加至半導體膜506及507。請注意，當提供p型傳導性之雜質元素添加至半導體膜507時，添加提供n型傳導性之雜質元素的半導體膜506被覆蓋遮罩等，使得提供p型傳導性之雜質元素選擇性添加。相反地，當提供n型傳導性之雜質元素添加至半導體膜506時，添加提供p型傳導性之雜質元素的半導體膜507被覆蓋遮罩等，使得提供n型傳導性之雜質元素選擇性添加。
此外，藉由上述雜質元素的添加，一對高濃度雜質區513、一對低濃度雜質區514、及通道形成區515形成於半導體膜506中。再者，藉由雜質元素的添加，一對高濃度雜質區516、一對低濃度雜質區517、及通道形成區518形成於半導體膜507中。高濃度雜質區513及516做為源極區或汲極區，低濃度雜質區514及517做為LDD(輕摻雜汲極)區。請注意，LDD區不一定提供，且僅形成做為源極及汲極區之雜質區。另一方面，LDD區可形成於源極區側或汲極區側。
請注意，若電晶體使用矽，源極區及汲極區分別做為源極電極及汲極電極。
請注意，形成於半導體膜507上之側壁512及形成於半導體膜506上之側壁512可經形成而具有載子流動方向之相同寬度或不同寬度。較佳的是構成p通道電晶體之一部分之半導體膜507上每一側壁512之寬度，大於構成n通道電晶體之一部分之半導體膜506上每一側壁512之寬度。這是因為添加用於形成p通道電晶體中源極區及汲極區之硼易於擴散，及易於引發短通道效應。當p通道電晶體中每一側壁512之寬度大於n通道電晶體中每一側壁512的時，硼可以高濃度添加至源極區及汲極區，因而源極區及汲極區之電阻可降低。
其次，為進一步降低源極區及汲極區之電阻，於半導體膜506及507中形成矽化物，使得可形成矽化物層。以下列方式形成矽化物，即金屬被引入接觸半導體膜，及半導體膜中矽藉由熱處理、GRTA法、LRTA法等與金屬反應。矽化物層可由矽化鈷或矽化鎳形成。若半導體膜506及507薄，矽化物反應可進行至此區域中半導體膜506及507之底部。有關用於矽化物之形成的金屬材料，可使用下列：鈦(Ti)、鎳(Ni)、鎢(W)、鉬(Mo)、鈷(Co)、鋯(Zr)、鉿(Hf)、鉭(Ta)、釩(V)、釹(Nd)、鉻(Cr)、鉑(Pt)、鈀(Pd)等。另一方面，矽化物可藉由雷射輻照、使用燈之光輻照等予以形成。
經由上述步驟，形成n通道電晶體520及p通道電晶體521。
在圖9B中所描繪之步驟完成之後，於n通道電晶體 520及p通道電晶體521之上製造包括氧化物半導體之電晶體。
首先，如圖10A中所示，形成絕緣膜530以覆蓋n通道電晶體520及p通道電晶體521。藉由提供絕緣膜530，當執行熱處理時可避免電極509之表面氧化。具體地，較佳的是使用氮化矽、氮氧化矽、氧氮化矽、氮化鋁、氧化鋁、氧化矽等用於絕緣膜530。在本實施例中，具有約50nm厚度之氧氮化矽膜用做絕緣膜530。
其次，如圖10B中所示，絕緣膜531及絕緣膜532形成於絕緣膜530之上，以覆蓋n通道電晶體520及p通道電晶體521。絕緣膜531及532係使用可耐受之後製造步驟中熱處理溫度之材料予以形成。具體地，例如氧化矽、氮化矽、氮氧化矽、氧氮化矽、氮化鋁、氮氧化鋁等無機絕緣膜可用於絕緣膜531及532。
請注意，本實施例中絕緣膜531及532係堆疊於絕緣膜530之上；然而，形成於絕緣膜530上之絕緣膜可為單層絕緣膜或三或更多層堆疊之絕緣層。
絕緣膜532之表面可藉由CMP法等而予平坦化。
其次，如圖10B中所描繪，閘極電極601及電極602係形成於絕緣膜532之上。
閘極電極601及電極602可經形成而具單層或堆疊層的導電膜，其使用一或多項諸如鉬、鈦、鉻、鉭、鎢、釹或鈧之金屬材料；包括該些金屬材料之任一者做為主要成分之合金材料；或該些金屬之任一者之氮化物。請注意， 鋁或銅亦可用做該等金屬材料，只要鋁或銅可耐受之後程序中執行之熱處理的溫度。鋁或銅較佳地與耐火金屬材料組合，以避免耐熱問題及腐蝕問題。有關耐火金屬材料，可使用鉬、鈦、鉻、鉭、鎢、釹、鈧等。
例如，有關閘極電極601及電極602之雙層結構，下列結構較佳：鉬膜堆疊於鋁膜之上的雙層結構，鉬膜堆疊於銅膜之上的雙層結構，氮化鈦膜或氮化鉭膜堆疊於銅膜之上的雙層結構，及氮化鈦膜及鉬膜堆疊的雙層結構。有關閘極電極601及電極602之三層結構，下列結構較佳：包含鋁膜、鋁及矽之合金膜、鋁及鈦之合金膜、或鋁及釹之合金膜處於中間層，及鎢膜、氮化鎢膜、氮化鈦膜及鈦膜之任一者處於頂層及底層之結構堆疊。
此外，氧化銦、氧化銦錫、氧化銦-氧化鋅合金、氧化鋅、氧化鋅鋁、氧氮化鋅鋁、氧化鋅鎵等透光氧化物導電膜，可用做閘極電極601及電極602。
閘極電極601及電極602之厚度為10nm至400nm，較佳地為100nm至200nm。在本實施例中，用於閘極電極之導電膜係使用鎢靶材及藉由濺鍍法而形成為150nm厚度，接著導電膜藉由蝕刻而被處理(定形)為所要形狀；因而，形成閘極電極601及電極602。請注意，所形成之閘極電極的端部較佳地為錐形，在此狀況下改進其上堆疊之閘極絕緣膜的覆蓋。請注意，可藉由噴墨法形成抗蝕罩。藉由噴墨法形成抗蝕罩不需光罩；因而，可降低製造成本。
其次，如圖10C中所描繪，閘極絕緣膜603形成於閘極電極601及電極602之上。使用具有氧化矽膜、氮化矽膜、氧氮化矽膜、氮氧化矽膜、氧化鋁膜、氮化鋁膜、氧氮化鋁膜、氮氧化鋁膜、氧化鉿膜及氧化鉭膜之一或多項之單層或堆疊層之膜，及藉由電漿CVD法、濺鍍法等，而形成閘極絕緣膜603。較佳的是閘極絕緣膜603包括盡可能少之諸如濕氣或氫之雜質。若藉由濺鍍法形成氧化矽膜，矽靶材或石英靶材用做靶材，及氧或氧及氬之混合氣體用做濺鍍氣體。
此處，藉由移除雜質而製成本質半導體或實質上本質半導體(高度純化之氧化物半導體)之氧化物半導體對於介面狀態及介面電荷極敏感；因而，高度純化氧化物半導體與閘極絕緣膜603之間介面是重要的。因此，接觸高度純化氧化物半導體之閘極絕緣膜(GI)需具有較高品質。
例如，因為可形成具有高耐受電壓之密集高品質絕緣膜，使用微波(2.45GHz)之高密度電漿CVD較佳。這是因為當高度純化氧化物半導體與高品質閘極絕緣膜緊密接觸時，可降低介面狀態，且介面屬性可為有利的。
不用說，只要可形成高品質絕緣膜做為閘極絕緣膜，可使用不同沉積法，諸如濺鍍法或電漿CVD法。另一方面，可使用藉由絕緣膜形成之後執行之熱處理改進膜品質及閘極絕緣膜與氧化物半導體之間介面特性的絕緣膜。無論如何，只要膜品質高，閘極絕緣膜與氧化物半導體之間介面狀態密度減少，及可形成有利介面，任一絕緣膜可用 做閘極絕緣膜。
閘極絕緣膜603可具有一種結構，其中使用具有高障壁屬性之材料形成之絕緣膜，及使用具有降低氮比例之氧化矽膜、氧氮化矽膜等形成之絕緣膜相堆疊。在此狀況下，諸如氧化矽膜或氧氮化矽膜之絕緣膜係形成於具有高障壁屬性之絕緣膜與氧化物半導體膜之間。有關具有高障壁屬性之絕緣膜，可提供例如氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜等。使用具有高障壁屬性之絕緣膜，使得可避免諸如濕氣或氫之氣體中雜質或諸如鹼金屬或重金屬之基板中所包括之雜質，進入氧化物半導體膜、閘極絕緣膜603、或氧化物半導體膜與其附近其他絕緣膜之間介面。此外，形成具有較低氮比例之諸如氧化矽膜或氧氮化矽膜之絕緣膜，以便接觸氧化物半導體膜，使得具有高障壁屬性之絕緣膜可避免直接接觸氧化物半導體膜。
例如，可形成具100nm厚度之堆疊層膜做為閘極絕緣膜603如下：藉由濺鍍法形成具大於或等於50nm及小於或等於200nm厚度之氮化矽膜(SiNy(y>0))做為第一閘極絕緣膜，及於第一閘極絕緣膜之上堆疊具大於或等於5nm及小於或等於300nm厚度之氧化矽膜(SiOx(x>0))做為第二閘極絕緣膜。閘極絕緣膜603之厚度可依據電晶體之所要特性而適當設定。厚度可為約350nm至400nm。
在本實施例中，形成閘極絕緣膜603而具有一種結構，其中藉由濺鍍法形成之100-nm厚之氧化矽膜係堆疊於藉由濺鍍法形成50-nm厚之氮化矽膜之上。
請注意，為使閘極絕緣膜603中包含盡可能少之氫、烴基及濕氣，較佳的是其上形成閘極電極601及電極602之基底基板503於濺鍍設備之預熱室中預熱，使得基底基板503上所吸附之諸如濕氣或氫之雜質排除及排空，做為膜形成之前之預處理。預熱之溫度為高於或等於100℃及低於或等於400℃，較佳地為高於或等於150℃及低於或等於300℃。有關預熱室中所提供之排空單元，低溫泵較佳。請注意，此預熱處理可省略。
其次，在閘極絕緣膜603之上，形成具有大於或等於2nm及小於或等於200nm之厚度的氧化物半導體膜，較佳地為大於或等於3nm及小於或等於50nm，更佳地為大於或等於3nm及小於或等於20nm。氧化物半導體膜係使用氧化物半導體做為靶材及藉由濺鍍法而予形成。再者，氧化物半導體膜可在稀有氣體(例如氬)、氧氣、或包括稀有氣體(例如氬)及氧之混合氣體下，藉由濺鍍法而予形成。
請注意，在藉由濺鍍法形成氧化物半導體膜之前，較佳地藉由其中導入氬氣並產生電漿之反向濺鍍，移除依附閘極絕緣膜603表面之灰塵。反向濺鍍表示一種方法，其中於氬氣中使用RF電源並藉由於基板附近產生電漿，其藉由施加電壓於基板側而非靶材側，而修改基板之表面。請注意，氬氣以外，可使用氮氣、氦氣等。另一方面，可使用添加氧、氧化亞氮等之氬氣。另一方面，可使用添加氯、四氟化碳等之氬氣。
上述氧化物半導體可用於氧化物半導體膜。
在本實施例中，有關氧化物半導體膜，使用包括銦(In)、鎵(Ga)及鋅(Zn)之金屬氧化物靶材及藉由濺鍍法所獲得之具30nm厚度的In-Ga-Zn-O基非單晶膜。有關靶材，可使用例如具有In：Ga：Zn=1：1：0.5、In：Ga：Zn=1：1：1或In：Ga：Zn=1：1：2之金屬成分比的金屬氧化物靶材。靶材可包含大於或等於2重量%及小於或等於10重量%之SiO2。包括In、Ga及Zn之金屬氧化物靶材的填充率為高於或等於90%及低於或等於100%，較佳地為高於或等於95%及低於或等於99.9%。使用具高填充率之金屬氧化物靶材，沉積之氧化物半導體膜具有高密度。
在本實施例中，氧化物半導體膜形成於基底基板503之上如下：基板保持於減壓之處理室中，移除處理室中剩餘之濕氣，導入氫及濕氣移除之濺鍍氣體，及使用上述靶材。此時，基板可以高於或等於100℃及低於或等於600℃加熱，較佳地為高於或等於200℃及低於或等於400℃。執行膜形成同時加熱基板，藉此可降低所形成之氧化物半導體膜中雜質濃度。此外，可降低藉由濺鍍之損害。為移除處理室中剩餘濕氣，較佳地使用截留真空泵。例如，較佳地使用低溫泵、離子泵或鈦昇華泵。排空單元可為具冷阱之渦輪泵。在例如以低溫泵排空之處理室中，移除氫原子、諸如水(H2O)之包含氫原子之化合物(更佳地連同包含碳原子之化合物)等，藉此可降低處理室中所形成 之氧化物半導體膜中雜質濃度。
有關沉積狀況之一範例，基板與靶材之間距離為100mm，壓力為0.6Pa，流(DC)電源為0.5kW，及氣體為氧氣(氧流率之比例為100%)。請注意，脈衝直流(DC)電源較佳，因為可降低膜形成中所產生之稱為粒子的粉狀物質，且膜厚度可為一致。
請注意，為使氧化物半導體膜包含盡可能少之氫、烴基及濕氣，較佳的是其上形成直至包括閘極絕緣膜603之層的基底基板503於濺鍍設備之預熱室中預熱，使得基底基板503上所吸附之諸如氫或濕氣的雜質排除及排空，做為膜形成之前之預處理。預熱之溫度為高於或等於100℃及低於或等於400℃，較佳地為高於或等於150℃及低於或等於300℃。有關預熱室中所提供之排空單元，低溫泵較佳。請注意，此預熱處理可省略。此外，在絕緣膜612形成之前，此預熱可類似地於其上形成直至包括源極電極607及汲極電極608、佈線609至611之層的基底基板503上執行。
濺鍍法之範例包括其中高頻電源用於濺鍍電源之RF濺鍍法、DC濺鍍法、及其中以脈衝方式施加偏壓之脈衝DC濺鍍法。RF濺鍍法主要用於若形成絕緣膜，及DC濺鍍法主要用於若形成金屬膜。
此外，亦存在多源濺鍍設備，其中可設定不同材料之複數靶材。基於多源濺鍍設備，可形成不同材料之膜堆疊於相同室中，或可藉由同時於相同室中放電而形成複數種 材料之膜。
另一方面，濺鍍設備具室內部之磁體系統及用於磁控管濺鍍法，或可使用用於ECR濺鍍法之濺鍍設備，其中使用以微波產生之電漿而未使用輝光放電。
此外，有關使用濺鍍法之沉積法，可使用反應濺鍍法其中靶材物質及濺鍍氣體成分於沉積期間彼此化學反應以形成其薄化合物膜，或偏壓濺鍍法其中電壓於沉積期間亦施加於基板。
閘極絕緣膜603及氧化物半導體膜可相繼形成而未暴露於空氣。未暴露於空氣之連續膜形成使其可獲得堆疊層之間每一介面，均未受漂浮於空氣中之氣體成分或雜質元素汙染，諸如水、碳氫化合物等。因此，可降低電晶體之特性變化。
其次，如圖10C中所描繪，氧化物半導體膜藉由蝕刻等而被處理(定形)為所要形狀，藉此島形氧化物半導體膜605形成於閘極絕緣膜603上島形氧化物半導體膜605與閘極電極601重疊之位置。
可藉由噴墨法形成用於形成島形氧化物半導體膜605之抗蝕罩。藉由噴墨法形成抗蝕罩不需光罩；因而，可降低製造成本。
請注意，用於形成島形氧化物半導體膜605之蝕刻可為乾式蝕刻、濕式蝕刻、或乾式蝕刻及濕式蝕刻二者。有關用於乾式蝕刻之蝕刻氣體，較佳地使用包含氯之氣體(氯基氣體，諸如氯(Cl2)、氯化硼(BCl3)、氯化矽(SiCl4)或 四氯化碳(CCl4))。另一方面，可使用包含氟之氣體(氟基氣體，諸如四氟化碳(CF4)、氟化硫(SF6)、三氟化氮(NF3)或三氟甲烷(CHF3))；溴化氫(HBr)；氧(O2)；該些氣體之任一者添加諸如氦(He)或氬(Ar)之稀有氣體等。
有關乾式蝕刻法，可使用平行板反應離子蝕刻(RIE)法或電感耦合電漿(ICP)蝕刻法。為將膜蝕刻為所要形狀，適當設定蝕刻狀況(施加於線圈狀電極之電量、施加於基板側電極之電量、基板側電極之溫度等)。
有關用於濕式蝕刻之蝕刻劑，可使用藉由混合磷酸、乙酸及硝酸所獲得之溶液、過氧化氨混合物(31重量%過氧化氫水：28重量%氨水：水=5：2：2)等。另一方面，可使用ITO-07N(KANTO CHEMICAL CO.,INC.製造)。藉由清潔連同蝕刻材料移除濕式蝕刻後之蝕刻劑。包括蝕刻劑及蝕刻掉之材料的廢液可純化，及材料可再使用。當從蝕刻後廢液匯集諸如氧化物半導體膜中所包含之銦之材料及再使用時，可有效使用資源並可降低成本。
請注意，較佳的是於後續步驟中在導電膜形成之前執行反向濺鍍，使得以移除附著於島形氧化物半導體膜605及閘極絕緣膜603表面之殘餘抗蝕劑等。
其次，氧化物半導體膜605於減壓氣體、諸如氮氣之惰性氣體、或稀有氣體、氧氣、或極乾燥空氣(若藉由雷射腔內共振衰減(CRDS)法中露點儀表測量，濕氣量為20ppm(-55℃藉由轉換為露點)或更低，較佳地為1ppm或更低，更佳地為10ppb或更低)下歷經熱處理。藉由於氧化 物半導體膜605上執行熱處理，可排除氧化物半導體膜605中濕氣或氫。具體地，熱處理可於高於或等於300℃及低於或等於850℃(或低於或等於玻璃基板之應變點的溫度)執行，較佳地為高於或等於550℃及低於或等於750℃。例如，可以600℃執行熱處理達大於或等於3分鐘及小於或等於6分鐘。基於用於熱處理之RTA法，可於短時間內執行脫水或脫氫；因此，甚至以高於玻璃基板之應變點的溫度，亦可執行處理。另一方面，可於基板溫度為450℃之狀態下執行熱處理達約1小時。
在本實施例中，於氮氣中使用熱處理設備之一的電熔爐，以600℃的基板溫度於氧化物半導體膜605上執行熱處理達6分鐘，接著氧化物半導體膜未暴露於空氣，並避免水或氫進入氧化物半導體膜。
請注意，熱處理設備不侷限於電熔爐，熱處理設備可為經提供而具一種裝置，用於藉由來自諸如電阻加熱元件之加熱元件的熱傳導或熱輻射而加熱將處理之目標。例如，可使用快速熱退火(RTA)設備，諸如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備。LRTA設備為一種設備，用於藉由自諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓水銀燈之燈所發射光的輻射(電磁波)而加熱將處理之目標。GRTA設備為用於使用高溫氣體而熱處理之設備。有關該氣體，係使用未藉由熱處理而與將處理之目標反應之惰性氣體，諸如氮，或諸如氬之稀有氣體。
例如，熱處理可使用GRTA，其中基板被移入加熱至650℃至700℃高溫之惰性氣體，加熱達若干分鐘，接著基板被移出高溫惰性氣體。基於GRTA，可達成於短時間實施高溫熱處理。
請注意，在熱處理中，較佳的是氮或諸如氦、氖或氬之稀有氣體中未包含濕氣、氫等。較佳的是被導入熱處理設備之氮或諸如氦、氖或氬之稀有氣體之純度設定為6N(99.9999%)或更高，較佳地為7N(99.99999%)或更高(即，雜質濃度為1ppm或更低，較佳地為0.1ppm或更低)。
當諸如濕氣或氫之雜質添加至氧化物半導體時，在閘極偏壓溫度壓力測試(BT測試，測試狀況為例如以85℃具2×106V/cm達12小時)中，雜質與氧化物半導體之主要成分之間的鍵被高電場(B：偏壓)及高溫(T：溫度)破壞，且所產生之懸鍵造成臨界電壓(Vth)偏移。然而，在上述方式中，藉由改進閘極絕緣膜與氧化物半導體膜之間介面特性，及盡可能移除氧化物半導體膜中之雜質，尤其是氫、濕氣等，可獲得甚至相對於BT測試保持穩定之電晶體。
經由上述步驟，可降低氧化物半導體膜605中氫之濃度，及高度純化島形氧化物半導體膜。因而，可使氧化物半導體膜穩定。此外，以低於或等於玻璃轉變溫度之溫度的熱處理，使其可形成具寬帶隙之氧化物半導體膜，其中載子密度極低。因此，可使用大尺寸基板製造電晶體，使得可增加產量。此外，藉由使用氫濃度降低及純度改進之 氧化物半導體膜，較佳的是製造具高耐受電壓、短通道效應降低、及高開/關比的電晶體。
請注意，若氧化物半導體膜加熱，儘管取決於氧化物半導體膜之材料或加熱狀況，有時在氧化物半導體膜之頂面之上形成平板狀結晶。平板狀結晶較佳地形成單晶體，其中結晶為沿一般垂直於氧化物半導體膜表面之方向c軸取向。甚至當平板狀結晶未形成單晶體時，平板狀結晶較佳地形成多晶體，其中每一結晶為沿一般垂直於氧化物半導體膜表面之方向c軸取向。在上述多晶體中，除了c軸取向外，結晶較佳地具有相同a-b平面、a軸或b軸。請注意，若氧化物半導體膜之基面不平坦，平板狀結晶便形成多晶體。因此，較佳的是基面盡可能平坦。
其次，局部蝕刻絕緣膜530、絕緣膜531、絕緣膜532及閘極絕緣膜603，使得形成到達n通道電晶體520中所包括之高濃度雜質區513的接觸孔、到達p通道電晶體521中所包括之高濃度雜質區516的接觸孔、及到達電極602的接觸孔。接著，藉由濺鍍法或真空蒸發法於氧化物半導體膜605之上形成用於源極電極或汲極電極(包括形成於與源極電極或汲極電極相同層中佈線)之導電膜，接著藉由蝕刻等定形導電膜，藉此如圖11A中所描繪，形成氧化物半導體膜605上之源極電極607及汲極電極608、與電極602及高濃度雜質區513接觸之佈線609、與高濃度雜質區516接觸之佈線610、及與高濃度雜質區513及高濃度雜質區516接觸之佈線611。
有關將成為源極電極及汲極電極(包括形成於與源極電極或汲極電極相同層中佈線)之導電膜的材料，存在選自Al、Cr、Cu、Ta、Ti、Mo及W之元素；包括上述元素之任一者做為成分之合金；該些元素之任一者組合之合金等。此外，可使用一種結構其中使用諸如Cr、Ta、Ti、Mo或W之高熔點金屬形成之膜堆疊於諸如Al或Cu之金屬膜的下側或上側。再另一方面，使用添加至Al材料以避免Al膜中產生凸起及晶鬚之元素，諸如Si、Ti、Ta、W、Mo、Cr、Nd、Sc或Y，可增加耐熱性。
此外，導電膜可具有單層結構或二或更多層之層級結構。例如，可提供包括矽之鋁膜的單層結構，鈦膜堆疊於鋁膜上之雙層結構，鈦膜、鋁膜及鈦膜依序堆疊之三層結構等。
另一方面，將成為源極及汲極電極(包括形成於與源極及汲極電極相同層中之佈線)之導電膜可使用導電金屬氧化物形成。有關導電金屬氧化物，可使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦錫(In2O3-SnO2，縮寫為ITO)、氧化銦及氧化鋅之合金(In2O3-ZnO)、或包含矽或氧化矽之金屬氧化物材料之任一者。
若導電膜形成之後執行熱處理，導電膜較佳地具有足以耐受熱處理之耐熱性。
請注意，適當調整每一材料及蝕刻狀況，盡可能使得氧化物半導體膜605於導電膜之蝕刻中不被移除。依據蝕刻狀況，局部蝕刻島形氧化物半導體膜605之暴露部分， 使得有時形成具有槽(凹部)之島形氧化物半導體膜605。
在本實施例中，由於鈦膜用做導電膜，可使用過氧化氨混合物(31重量%過氧化氫水：28重量%氨水：水=5：2：2)於導電膜上選擇性執行濕式蝕刻，在此狀況下有時亦蝕刻氧化物半導體膜605之一部分。另一方面，可使用包含氯(Cl2)、氯化硼(BCl3)等氣體在導電膜上執行乾式蝕刻。
為降低光刻程序中光罩及步驟之數量，可使用多色調遮罩形成之抗蝕罩執行蝕刻，多色調遮罩為曝光遮罩，光透射而具有複數強度。使用多色調遮罩形成之抗蝕罩具有複數厚度，及進一步可藉由蝕刻改變形狀；因此，抗蝕罩可用於處理為不同型樣之複數蝕刻步驟中。因此，藉由一多色調遮罩可形成相應於至少二或更多種不同型樣之抗蝕罩。因而，曝光遮罩之數量可降低，及相應光刻程序之數量亦可降低，藉此可體現程序簡化。
其次，使用諸如N2O、N2或Ar之氣體執行電漿處理。藉由電漿處理，移除附著或吸附於氧化物半導體膜之暴露表面的水等。亦可使用氧及氬之混合物氣體執行電漿處理。
電漿處理之後，如圖11B中所描繪，形成絕緣膜612以便覆蓋源極電極607、汲極電極608、佈線609至611、及氧化物半導體膜605。絕緣膜612較佳地包含盡可能少之諸如濕氣或氫之雜質，並可使用單層絕緣膜或複數絕緣膜堆疊形成絕緣膜612。當絕緣膜612中包含氫 時，可發生氫進入氧化物半導體膜，或藉由氫提取氧化物半導體膜中之氧，藉此造成氧化物半導體膜之反向通道部具有較低電阻(成為n型)，使得可形成寄生通道。因此，較佳的是使用其中不使用氫之形成方法，以便形成盡可能少包含氫之絕緣膜612。具有高障壁屬性之材料較佳地用於絕緣膜612。例如，有關具有高障壁屬性之絕緣膜，可使用氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜等。當使用複數絕緣膜堆疊時，諸如氧化矽膜或氧氮化矽膜之具有較低比例之氮的絕緣膜形成於較具有高障壁屬性之絕緣膜更接近氧化物半導體膜605之側。接著，形成具有高障壁屬性之絕緣膜以便與源極電極607、汲極電極608、及氧化物半導體膜605重疊，且具有較低比例之氮的絕緣膜位於具有高障壁屬性之絕緣膜與源極電極607、汲極電極608及島形氧化物半導體膜605之間。當使用具有高障壁屬性之絕緣膜時，可避免諸如濕氣或氫之雜質進入氧化物半導體膜605、閘極絕緣膜603、或氧化物半導體膜605與其他絕緣膜之間介面及其附近。此外，形成諸如氧化矽膜或氧氮化矽膜之具有較低比例之氮的絕緣膜，以便接觸氧化物半導體膜605，使得可避免使用具有高障壁屬性之材料形成的絕緣膜與氧化物半導體膜605直接接觸。
在本實施例中，形成絕緣膜612，其具有一種結構其中以濺鍍法形成之具有100nm厚度的氮化矽膜係堆疊於以濺鍍法形成之具有200nm厚度的氧化矽膜之上。膜形成中基板溫度可高於或等於室溫及低於或等於300℃，在 本實施例中為100℃。
請注意，在絕緣膜612形成之後，可執行熱處理。熱處理較佳地於減壓氣體、諸如氮之惰性氣體、稀有氣體、氧氣或極乾燥空氣(若係藉由雷射腔內共振衰減(CRDS)法中露點儀表執行測量，濕氣量為20ppm(-55℃藉由轉換為露點)或更低，較佳地為1ppm或更低，更佳地為10ppb或更低)中，以高於或等於200℃及低於或等於400℃，例如高於或等於250℃及低於或等於350℃，予以執行。在本實施例中，於氮氣中以250℃執行熱處理達1小時。另一方面，可以類似於氧化物半導體膜上執行熱處理之方式，在源極電極607、汲極電極608及佈線609至611形成之前，以高溫短時間執行RTA處理。甚至當由於先前於氧化物半導體膜上熱處理而於氧化物半導體膜605中產生缺氧時，藉由於包含氧之絕緣膜612形成而接觸提供於源極電極607與汲極電極608之間之氧化物半導體膜605的暴露區域之後執行熱處理，氧便供應予氧化物半導體膜605。藉由提供氧予接觸絕緣膜612之氧化物半導體膜605的區域，做為供體之缺氧降低，並可滿足化學計量成分比。結果，可使氧化物半導體膜605成為i型半導體膜或實質上i型半導體膜。因此，可改進電晶體之電氣特性及可降低其電氣特性變化。只要在絕緣膜612形成之後，此熱處理之時序未特別限制，藉由兼併其他步驟，諸如用於形成樹脂膜之熱處理或用於降低透明導電膜之電阻之熱處理，此熱處理可執行而未增加製造步驟，使得氧化物半 導體膜605可成為i型半導體膜或實質上i型半導體膜。
其次，在絕緣膜612之上形成導電膜之後，可藉由定形導電膜而形成背閘電極，以便與氧化物半導體膜605重疊。當形成背閘電極時，形成絕緣膜以便覆蓋背閘電極。可使用類似於閘極電極601、電極602、源極電極607、汲極電極608、佈線609、佈線610、或佈線611之材料及結構，而形成背閘電極。
背閘電極之厚度為10nm至400nm，較佳地為100nm至200nm。在本實施例中，背閘電極可以下列方式形成，即形成鈦膜、鋁膜及鈦膜堆疊之導電膜，藉由光刻法等形成抗蝕罩，及藉由蝕刻移除不必要部分，使得導電膜被處理(定形)為所要形狀。
較佳地使用具有高障壁屬性之材料形成絕緣膜，可避免氣體中濕氣、氫、氧等影響電晶體特性。例如，較佳的是藉由電漿CVD法、濺鍍法等形成氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜等之單層結構或堆疊層結構，做為具有高障壁屬性之絕緣膜。為獲得障壁屬性之效果，例如絕緣膜較佳地形成15nm至400nm之厚度。
在本實施例中，藉由電漿CVD法形成300nm厚度之絕緣膜。絕緣膜係於下列狀況下形成：矽烷氣體流率為4sccm；氧化亞氮(N2O)流率為800sccm；及基板溫度為400℃。
經由上述步驟，形成做為切換元件之電晶體620、形成反相元件之n通道電晶體520及p通道電晶體521、及 電容器623。請注意，電容器623係形成於電極602及源極電極607彼此重疊且閘極絕緣膜603插於其間之區域中。亦請注意，電容器623不一定形成於與電晶體620相同層之上；例如，電容器623可形成於與n通道電晶體520及p通道電晶體521相同層之上。
電晶體620包括閘極電極601、閘極電極601上之閘極絕緣膜603、閘極絕緣膜603之上並與閘極電極601重疊之氧化物半導體膜605、及形成於氧化物半導體膜605上之一對源極電極607及汲極電極608。電晶體620可進一步包括提供於氧化物半導體膜605之上做為其元件之絕緣膜612。請注意，圖11B中所描繪之電晶體620具有通道蝕刻結構，其中氧化物半導體膜605之一部分曝露於源極電極607與汲極電極608之間。
儘管使用單閘極電晶體做為電晶體620提供說明，可視需要藉由包括彼此電性連接之複數閘極電極601，而形成包括複數通道形成區之多閘極電晶體。
請注意，氧化物半導體之能量帶隙為3eV至3.5eV。碳化矽之帶隙及氮化鎵之帶隙分別為3.26eV及3.39eV，約為矽的三倍大。因此，諸如碳化矽及氮化鎵之該些化合物半導體類似於氧化物半導體，均為寬帶隙半導體。寬帶隙之特性對於改進耐受電壓、降低半導體裝置之電力流失等為有利的。
然而，諸如碳化矽或氮化鎵之化合物半導體需遠高於氧化物半導體之處理溫度。碳化矽之處理溫度為約1500 ℃，及氮化鎵之處理溫度為約1100℃，其不允許在可輕易獲得之矽晶圓或可允許溫度限制低之玻璃基板上膜形成。因此，無法使用不昂貴之基板，此外，當基板尺寸增加時無法應用化合物半導體，使得使用諸如碳化矽或氮化鎵之化合物半導體的半導體裝置的量產力低。相反地，氧化物半導體可於300℃至850℃之熱處理中沉積，以便於玻璃基板之上沉積。此外，如本實施例中所說明，可使用氧化物半導體於使用一般半導體材料之積體電路上形成半導體元件。
其次，將說明本實施例中藉由盡可能移除氧化物半導體膜中所包含之諸如濕氣或氫之雜質的高度純化氧化物半導體膜如何影響電晶體特性。
圖19為包括氧化物半導體之電晶體的截面圖。氧化物半導體膜(OS)係提供於閘極電極(GE)之上，其間插入閘極絕緣膜(GI)，並於其上提供源極電極(S)及汲極電極(D)。絕緣膜係形成於源極電極(S)及汲極電極(D)之上。
圖20為沿圖19中所描繪之A-A'截面的能帶圖(示意圖)。在圖20中，黑圈(˙)及白圈(o)分別代表電子及電洞，具有電荷(-q，+q)。正電壓(VD>0)施加於汲極電極(D)及無電壓(VG=0)施加於閘極電極(GE)之狀況係由虛線顯示，正電壓(VD>0)施加於汲極電極(D)及正電壓(VG>0)施加於閘極電極(GE)之狀況係由實線顯示。若電壓未施加於閘極電極(GE)，由於高電位障壁，載子(電子)未從源極電極(S)注入氧化物半導體膜(OS)側，使得電流未流動， 此表示關閉狀態。相反地，當正電壓施加於閘極電極(GE)時，電位障壁降低，使得電流於氧化物半導體膜(OS)中流動，此表示開啟狀態。
圖21A及21B為沿圖19中所描繪之B-B'截面的能帶圖(示意圖)。圖21A描繪正電壓(VG>0)施加於閘極電極(GE)之狀態，及載子(電子)於源極電極與汲極電極之間流動之開啟狀態。圖21B描繪負電壓(VG<0)施加於閘極電極(GE)之狀態，及處於關閉狀態之電晶體。
圖22描繪真空位準與金屬之功函數()之間及真空位準與氧化物半導體之電子親和性(χ)之間的關係。
在正常溫度，金屬中電子退化且費米能級位於傳導帶中。另一方面，通常習知氧化物半導體為n型半導體，及其費米能級(Ef)遠離位於帶隙中心之本質費米能級(Ei)，而較接近傳導帶(Ec)。請注意，已知氧化物半導體中一部分氫做為供體，且為氧化物半導體為n型半導體之一因子。此外，亦已知缺氧為氧化物半導體具有n型傳導性之一因子。
相反地，在本發明之一實施例中，藉由從氧化物半導體移除n型雜質之氫，氧化物半導體成為本質(i型)半導體或極接近本質半導體，高度純化氧化物半導體使得其中盡可能避免包含並非氧化物半導體主要成分之雜質，並移除缺氧。即，氧化物半導體成為i型半導體，並非藉由添加雜質，而室藉由盡可能移除諸如濕氣或氫之雜質及缺氧而具有高純度，使得以獲得為本質(i型)半導體或極接近 本質(i型)半導體之氧化物半導體。基於上述結構，如箭頭表示，費米能級(Ef)可極接近與本質費米能級(Ei)之相同位準。
據說氧化物半導體之帶隙(Eg)為3.15eV，及其電子親和性(χ)為4.3V。若鈦(Ti)用做用於形成源極電極及汲極電極之材料，鈦(Ti)之功函數實質上等於氧化物半導體之電子親和性(χ)。在此狀況下，於金屬與氧化物半導體之間介面未形成電子之蕭特基障壁。除鈦以外，亦存在滿足此狀況之材料。
在此狀況下，如圖21A中所示，在閘極絕緣膜與高度純化氧化物半導體之間介面，電子沿氧化物半導體之最低部分移動，此係能量上穩定。
在圖21B中，當負電壓施加於閘極電極(GE)時，少數載子之電洞實質上為零；因此，電流極接近零。
例如，甚至當元件具有1×106μm之通道寬度(W)及10μm之通道長度(L)時，在源極電極與汲極電極之間1V至10V之電壓(汲極電壓)下，關閉狀態電流可小於或等於半導體參數分析儀之測量限制，即小於或等於1×10-13A。依據測量，在電晶體之源極電極與汲極電極之間3V之電壓下，電晶體可具有10zA/μm至100zA/μm之相當低的關閉狀態電流密度。在測量中，包括高度純化氧化物半導體膜及100-nm厚之閘極絕緣膜的電晶體用於切換元件，其儲存儲存電容器之電荷，且電晶體之關閉狀態電流係藉由每單位小時儲存電容器中電荷量改變予以測量。即，其 中高度純化氧化物半導體膜用做主動層之電晶體的關閉狀態電流密度可小於或等於100zA/μm，較佳地為小於或等於10zA/μm，更佳地為小於或等於1zA/μm。
以此方式，氧化物半導體膜被高度純化，使得盡可能少包含並非氧化物半導體主要成分之諸如濕氣或氫之雜質，藉此電晶體之操作可為有利的。
本實施例可藉由與上述實施例適當組合而予實施。
(實施例5)
在本實施例中，說明包括具有與實施例4之電晶體的不同結構之氧化物半導體膜的電晶體。
以類似於實施例4之方式，圖12A中所描繪之記憶體裝置包括n通道電晶體520及p通道電晶體521，每一者均包括結晶矽。此外，具有通道保護結構及包括氧化物半導體膜之底閘電晶體630係形成於圖12A中n通道電晶體520及p通道電晶體521之上。
電晶體630包括提供於絕緣膜532上之閘極電極631、提供於閘極電極631上之閘極絕緣膜632、與閘極絕緣膜632上之閘極電極631重疊之氧化物半導體膜633、提供於島形氧化物半導體膜633之上以與閘極電極631重疊之通道保護膜634、及提供於氧化物半導體膜633上之源極電極635及汲極電極636。電晶體630可進一步包括提供於氧化物半導體膜633上之絕緣膜637做為其元件。
通道保護膜634可避免做為通道形成區之氧化物半導體膜633之一部分免於之後步驟之損害(例如因蝕刻中電漿或蝕刻劑造成之厚度降低)。因此，可改進電晶體之可靠性。
包含氧之無機材料(氧化矽、氮氧化矽、氧氮化矽、氧化鋁、氧氮化鋁等)可用於通道保護膜634。可藉由諸如電漿CVD法或熱CVD法之蒸氣沉積法或濺鍍法，而形成通道保護膜634。在通道保護膜634形成之後，其形狀藉由蝕刻予以處理。此處，以下列方式形成通道保護膜634，即藉由濺鍍法形成氧化矽膜，及使用藉由光刻形成之遮罩並藉由蝕刻予以處理。
藉由使用包含氧之無機材料用於通道保護膜634，甚至當由於用於降低濕氣或氫之熱處理而於氧化物半導體膜633中產生缺氧時，接觸至少通道保護膜634之氧化物半導體膜633的區域被供應予氧，並可降低做為供體之缺氧，使得可獲得滿足化學計量成分比之結構。因此，可使通道形成區成為i型半導體或實質上i型半導體，可降低因缺氧造成之電晶體的電氣特性變化，及可改進電氣特性。
請注意，電晶體630可進一步包括絕緣膜637上之背閘電極。形成背閘電極以便與氧化物半導體膜633中通道形成區重疊。此外，背閘電極可為電性絕緣及處於浮動狀態，或可處於背閘電極被供應予電位之狀態。在後者狀況下，背閘電極可被供應予具有與閘極電極631相同位準之 電位，或被供應予諸如接地電位之固定電位。供應予背閘電極之電位位準受控制，藉此可控制電晶體630之臨界電壓。
以類似於實施例4中之方式，圖12B中所描繪之記憶體裝置包括n通道電晶體520及p通道電晶體521，每一者均包括結晶矽。此外，包括氧化物半導體膜之底部接觸電晶體640係形成於圖12B中n通道電晶體520及p通道電晶體521之上。
電晶體640包括提供於絕緣膜532上之閘極電極641、提供於閘極電極641上之閘極絕緣膜642、提供於閘極絕緣膜642上之源極電極643及汲極電極644、及與閘極電極641重疊之氧化物半導體膜645。電晶體640可進一步包括提供於氧化物半導體膜645上之絕緣膜646做為其元件。
若底部接觸電晶體640如圖12B中所描繪，源極電極643及汲極電極644之每一者的厚度較佳地小於實施例4中所說明之底閘電晶體的，以避免之後形成之氧化物半導體膜645脫離。具體地，源極電極643及汲極電極644之厚度為10nm至200nm，較佳地為50nm至75nm。
請注意，電晶體640可進一步包括絕緣膜646上之背閘電極。形成背閘電極以便與氧化物半導體膜645中通道形成區重疊。此外，背閘電極可為電性絕緣及處於浮動狀態，或可處於背閘電極被供應予電位之狀態。在後者之狀況下，背閘電極可被供應予具有與閘極電極641相同位準 之電位，或被供應予諸如接地電位之固定電位。供應予背閘電極之電位位準受控制，藉此可控制電晶體640之臨界電壓。
以類似於實施例4中之方式，圖12C中所描繪之記憶體裝置包括n通道電晶體520及p通道電晶體521，每一者均包括結晶矽。此外，包括氧化物半導體膜之頂閘電晶體650係提供於圖12C中n通道電晶體520及p通道電晶體521之上。
電晶體650包括提供於絕緣膜532上之源極電極651及汲極電極652、提供於源極電極651及汲極電極652上之氧化物半導體膜653、提供於氧化物半導體膜653上之閘極絕緣膜654，及與閘極絕緣膜654上之氧化物半導體膜653重疊之閘極電極655。此外，電晶體650可進一步包括提供於閘極電極655上之絕緣膜656做為其元件。
若頂閘電晶體650如圖12C中所描繪，源極電極651及汲極電極652之每一者的厚度較佳地小於實施例4中所說明之底閘電晶體的，以避免之後形成之氧化物半導體膜653脫離。具體地，源極電極651及汲極電極652之厚度為10nm至200nm，較佳地為50nm至75nm。
在本發明之一實施例的記憶體裝置中，反相元件、切換元件等可包括使用成批單晶半導體基板製造之電晶體。在圖23中，描繪記憶體裝置之截面圖做為範例，其中包括氧化物半導體之電晶體係形成於使用成批單晶半導體基板形成之電晶體之上。
圖23中所描繪之記憶體裝置包括提供於半導體基板660上之n通道電晶體661及p通道電晶體662、提供於覆蓋n通道電晶體661及p通道電晶體662之絕緣膜663上並用做電容器切換元件之電晶體664、及電容器665。
儘管說明包括通道形成區中氧化物半導體並具有實施例4中所說明之結構的電晶體664做為範例，但結構可為圖12A至12C中所描繪者。
半導體基板660可為例如具有n型或p型傳導性之單晶矽基板、化合物半導體基板(例如GaAs基板、InP基板、GaN基板、SiC基板、藍寶石基板或ZnSe基板)等。在圖23中，描繪使用具有n型傳導性之單晶矽基板做為範例。
此外，n通道電晶體661及p通道電晶體662係藉由元件隔離絕緣膜666而予電性隔離。為形成元件隔離絕緣膜666，可使用選擇性氧化法(矽之局部氧化(LOCOS)方法)、渠溝隔離法等。
在形成p通道電晶體662之區域中，藉由選擇性導入提供p型傳導性之雜質元素而形成撐為p井667之區域。若使用具有p型傳導性之半導體基板，可將提供n型傳導性之雜質元素選擇性導入形成n通道電晶體661之區域，使得可形成n井。
本實施例可藉由與上述實施例適當組合而予實施。
(實施例6)
在本實施例中，將說明本發明之一實施例的記憶體裝置之結構。在記憶體裝置中，包括通道形成區中高度純化氧化物半導體之電晶體用於切換元件，控制供應予記憶體元件之電源電位。
在圖13A中，描繪本實施例之記憶體裝置的結構做為範例。圖13A中所描繪之記憶體裝置包括切換元件401及包括複數記憶體元件402之記憶體元件群組403。具體地，有關記憶體元件402之每一者，可使用具有實施例1至5中所說明之結構之任一者的記憶體元件。記憶體元件群組403中所包括之記憶體元件402之每一者經由切換元件401而被供應高位準電源電位VDD。此外，記憶體元件群組403中所包括之記憶體元件402之每一者被供應予信號IN之電位及低位準電源電位VSS。
在圖13A中，包括通道形成區中氧化物半導體之電晶體用於切換元件401，並藉由供應予其閘極電極之信號Sig A而控制電晶體之切換。由於用於切換元件401之電晶體包括通道形成區中高度純化氧化物半導體，如上述，關閉狀態電流極低。
請注意，在圖13A中，描繪切換元件401僅包括一電晶體之結構；然而，本發明不侷限於此結構。在本發明之一實施例中，切換元件401可包括複數電晶體。若切換元件401中包括做為切換元件之複數電晶體，複數電晶體可彼此並聯、串聯、或並聯及串聯組合。
儘管切換元件401控制高位準電源電位VDD供應予 圖13A中記憶體元件群組403中所包括之記憶體元件402之每一者，切換元件401可控制低位準電源電位VSS之供應。在圖13B中，描繪記憶體裝置之範例，記憶體元件群組403中所包括之記憶體元件402之每一者經由切換元件401而被供應低位準電源電位VSS。供應予記憶體元件群組403中所包括之記憶體元件402之每一者的低位準電源電位VSS，係藉由切換元件401控制。
其次，將說明用於可控制較包括實施例4或實施例5中所描繪之通道形成區中氧化物半導體之電晶體的更高電壓或更高電流之電力裝置的電晶體結構。藉由使用具有用於切換元件401之該等結構的電晶體，可進一步增加記憶體裝置之可靠性。請注意，與實施例4或實施例5相同部分或具有類似於實施例4或實施例5中功能之部分，可如實施例4或實施例5中形成，亦可以類似於實施例4或實施例5之方式，執行與實施例4或實施例5相同步驟或類似於實施例4或實施例5之步驟；因此，其重複說明可省略。
在圖14A中，描繪本實施例中所說明之電晶體420的截面圖。圖14B為電晶體420之俯視圖。沿圖14B中虛線B1-B2之截面圖相應於圖14A。
電晶體420包括絕緣表面上之第一電極421。
第一電極421係使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢及釔之金屬元素；包含該些金屬元素之任一者做為成分之合金；包含該些金屬元素組合之合金等，予以形成。另 一方面，可使用選自錳、鎂、鋯及鈹之一或多項金屬元素。此外，第一電極421可具有單層結構或具有二或更多層之堆疊結構。例如，可提供包含矽之鋁膜的單層結構、鈦膜堆疊於鋁膜之上的雙層結構、鈦膜堆疊於鎢膜之上的雙層結構、鈦膜、鋁膜及鈦膜依序堆疊的三層結構等。另一方面，可使用包含鋁及選自鈦、鉭、鎢、鉬、鉻、釹及鈧之一或更多元素的膜、合金膜、或氮化物膜。
第一電極421可使用透光導電材料予以形成，諸如添加氧化矽之下列：氧化銦錫、包含氧化鎢之氧化銦、包含氧化鎢之氧化銦錫、包含氧化鈦之氧化銦、包含氧化鈦之氧化銦錫、氧化銦鋅、或氧化銦錫。此外，第一電極421可具有使用上述透光導電材料及上述金屬元素形成之堆疊層結構。
第一電極421可以下列方式形成，即導電膜係藉由濺鍍法、CVD法、或真空蒸發法而形成於絕緣表面之上，抗蝕罩係於光刻程序中形成於導電膜之上，及使用抗蝕罩而蝕刻導電膜。另一方面，第一電極421係藉由印刷法或噴墨法予以形成，未使用光刻程序，使得步驟數量可降低。請注意，第一電極421之端部較佳地具有錐形形狀，使得改進之後形成之閘極絕緣膜的覆蓋。當第一電極421之端部與其上形成第一電極421之絕緣表面之間的角度為大於或等於30°及小於或等於60°，較佳地為大於或等於40°及小於或等於50°，可改進之後形成之閘極絕緣膜的覆蓋。
在本實施例中，有關用於形成第一電極421之導電膜，藉由濺鍍法形成50-nm厚之鈦膜、形成100-nm厚之鋁膜、及形成50-nm厚之鈦膜。其次，使用於光刻程序中所形成之抗蝕罩而執行蝕刻，藉此形成第一電極421。藉由使用噴墨法形成之抗蝕罩，而非光刻程序中所形成之抗蝕罩，可降低步驟之數量。
電晶體420包括第一電極421上之島形氧化物半導體膜422。氧化物半導體膜422可藉由濺鍍法、塗層法、印刷法等，予以形成。在本實施例中，在藉由濺鍍法於第一電極421之上形成氧化物半導體膜之後，藉由蝕刻等將氧化物半導體膜處理為所要形狀，使得以形成島形氧化物半導體膜422。再者，在稀有氣體(例如氬)、氧氣、或包括稀有氣體(例如氬)及氧之氣體下，可藉由濺鍍法形成氧化物半導體膜。
請注意，可依據實施例4中氧化物半導體膜之蝕刻說明，執行用於形成島形氧化物半導體膜422之蝕刻。請注意，藉由蝕刻形成之島形氧化物半導體膜422的端部與第一電極421之間所形成之角度較佳地為大於或等於30°及小於或等於60°，更佳地為大於或等於40°及小於或等於50°，藉此可改進之後形成之閘極絕緣膜的覆蓋。
請注意，在藉由濺鍍形成氧化物半導體膜之前，較佳地藉由導入氬氣並產生電漿之反向濺鍍，移除第一電極421之表面上灰塵。反向濺鍍係指一種方法，其中於氬氣中使用RF電源並於基板附近產生電漿，藉由施加電壓於 基板側而非靶材側，以修改基板之表面。請注意，除了氬氣之外，可使用氮氣、氦氣等。另一方面，可使用添加氧、氧化亞氮等之氬氣。另一方面，可使用添加氯、四氟化碳等之氬氣。
對於氧化物半導體膜422而言，可使用上述氧化物半導體。
在本實施例中，使用包含銦(In)、鎵(Ga)及鋅(Zn)之氧化物半導體靶材並藉由濺鍍法所獲得之具30nm厚度的In-Ga-Zn-O基非單晶膜，用做氧化物半導體膜422。有關靶材，例如可使用包含In：Ga：Zn=1：1：0.5、In：Ga：Zn=1：1：1、或In：Ga：Zn=1：1：2之每一金屬原子之成分比的金屬氧化物靶材。此外，在稀有氣體(典型為氬)、氧氣、或稀有氣體(典型為氬)及氧之氣體中，可藉由濺鍍法而形成氧化物半導體膜。若使用濺鍍法，包含大於或等於2重量%及小於或等於10重量%之SiO2的靶材可用於形成膜。包含In、Ga及Zn之金屬氧化物靶材的填充率為高於或等於90%及低於或等於100%，較佳地為高於或等於95%及低於或等於99.9%。基於使用具高填充率之金屬氧化物靶材，形成具有高密度之氧化物半導體膜。
基板保持於減壓之處理室中，氫及濕氣移除之濺鍍氣體導入移除剩餘濕氣之處理室，及使用金屬氧化物做為靶材而於基板之上形成氧化物半導體膜422。在膜形成中，基板溫度可高於或等於100℃及低於或等於600℃，較佳 地為高於或等於200℃及低於或等於400℃。執行膜形成同時加熱基板，藉此可降低所形成之氧化物半導體膜中雜質濃度。此外，可降低藉由濺鍍之損害。為移除處理室中剩餘濕氣，較佳地使用截留真空泵。例如較佳地使用低溫泵、離子泵、或鈦昇華泵。排空單元可為具冷阱之渦輪泵。在例如以低溫泵排空之處理室中，移除氫原子、諸如水(H2O)之包含氫原子之化合物(更佳地連同包含碳原子之化合物)等，藉此可降低處理室中所形成之氧化物半導體膜中雜質濃度。
在本實施例中，有關氧化物半導體膜之膜形成狀況之範例，施加下列狀況：基板溫度為室溫，基板與靶材之間距離為110mm；壓力為0.4Pa；直流(DC)電源為0.5kW；及氣體包含氧及氬(氧流率15sccm，氬流率30sccm)。請注意，因為可降低膜形成中所產生之稱為粒子之灰塵，且膜厚度可為一致，所以脈衝直流(DC)電源較佳。氧化物半導體膜之厚度為大於或等於1μm，較佳地為大於或等於3μm，更佳地為大於或等於10μm。請注意，較佳厚度隨氧化物半導體膜材料而異；因而，可依據材料而決定適當厚度。
請注意，為使氧化物半導體膜422中盡可能少包含氫、烴基及濕氣，較佳的是其上形成直至包括第一電極421之層的基板於濺鍍設備之預熱室中預熱，使得以排除及排空基板上吸收之諸如氫或濕氣的雜質，做為膜形成之前的預處理。預熱之溫度為高於或等於100℃及小於或等 於400℃，較佳地為高於或等於150℃及小於或等於300℃。有關預熱室中所提供之排空單元，低溫泵較佳。請注意，此預熱處理可省略。亦請注意，在絕緣膜形成之前，此預熱類似地於其上形成直至包括閘極電極之層的基板上執行。
濺鍍法之範例包括高頻電源用於濺鍍電源之RF濺鍍法、DC濺鍍法、及以脈衝方式施加偏壓之脈衝DC濺鍍法。RF濺鍍法主要用於若形成絕緣膜，及DC濺鍍法主要用於若形成金屬膜。
此外，亦存在多源濺鍍設備，其中可設定不同材料之複數靶材。基於多源濺鍍設備，可形成不同材料之膜堆疊於相同室中，或可藉由於相同室中同時放電而形成複數種材料之膜。
另一方面，可使用具室內部磁體系統及用於磁控管濺鍍法之濺鍍設備，或用於ECR濺鍍法之濺鍍設備，其中使用以微波產生之電漿而未使用輝光放電。
此外，有關使用濺鍍法之沉積法，可使用反應濺鍍法其中靶材物質及濺鍍氣體成分於沉積期間彼此化學反應以形成其薄化合物膜，或偏壓濺鍍法其中電壓於膜形成期間亦施加於基板。
請注意，熱處理於減壓氣體、諸如氮之惰性氣體、稀有氣體、氧氣或極乾燥空氣(若係藉由雷射腔內共振衰減(CRDS)法中露點儀表執行測量，濕氣量為20ppm(-55℃藉由轉換為露點)或更低，較佳地為1ppm或更低，更佳 地為10ppb或更低)中，於氧化物半導體膜422上執行。當於氧化物半導體膜422上執行熱處理時，形成濕氣或氫排除之氧化物半導體膜422。具體地，可以高於或等於300℃及低於或等於850℃(或低於或等於玻璃基板之應變點的溫度)執行熱處理。由於可以RTA法於短時間內執行脫水或脫氫，甚至在超過玻璃基板之應變點的溫度亦可執行熱處理。在本實施例中，於氮氣中使用熱處理設備之一的電熔爐，以450℃之基板溫度在氧化物半導體膜422上執行熱處理達1小時，接著氧化物半導體膜未暴露於空氣，並避免水及氫進入。藉由熱處理排除諸如濕氣或氫之雜質，使得氧化物半導體膜422成為i型(本質)半導體或實質上i型半導體；因此，可避免促進因雜質而電晶體之特性惡化，諸如臨界電壓偏移，並可降低關閉狀態電流。
用於熱處理之熱處理設備的詳細說明已於實施例4中進行，因此此處省略。
請注意，較佳的是在熱處理中，氮或諸如氦、氖或氬之稀有氣體中不包含濕氣、氫等。較佳的是被導入熱處理設備之氮或諸如氦、氖或氬之稀有氣體的純度設定為6N(99.9999%)或更高，較佳地為7N(99.99999%)或更高(即，雜質濃度為1ppm或更低，較佳地為0.1ppm或更低)。
當雜質添加至氧化物半導體時，在閘極偏壓溫度壓力測試(BT測試，測試狀況為例如以85℃具2×106V/cm達12小時)中，雜質與氧化物半導體之主要成分之間的鍵被 高電場(B：偏壓)及高溫(T：溫度)破壞，且所產生之懸鍵造成臨界電壓(Vth)偏移。然而，在上述方式中，藉由改進閘極絕緣膜與氧化物半導體膜之間介面特性，及盡可能移除氧化物半導體膜中之雜質，尤其是氫、水等，可獲得甚至相對於BT測試保持穩定之電晶體。
經由上述步驟，可降低氧化物半導體膜中氫濃度，及可高度純化氧化物半導體膜。因而，可使氧化物半導體膜穩定。此外，以低於或等於玻璃轉變溫度之溫度的熱處理，使其可形成具寬帶隙之氧化物半導體膜，其中載子密度極低。因此，可使用大尺寸基板製造電晶體，使得可增加產量。此外，藉由使用氫濃度降低及純度改進之氧化物半導體膜，較佳的是製造具高耐受電壓、短通道效應降低、及高開/關比的電晶體。
電晶體420亦包括氧化物半導體膜422上之第二電極423。用於第二電極423之導電膜的材料及結構可類似於第一電極421的。此外，用於形成第二電極423之方法可類似於第一電極421的。
在本實施例中，於光刻程序中在做為第二電極423之導電膜之上形成抗蝕罩，並使用抗蝕罩蝕刻導電膜，使得以形成第二電極423。此處，有關用於形成第二電極423之導電膜，依序堆疊50-nm厚之鈦膜、100-nm厚之鋁膜及50-nm厚之鈦膜。當第二電極423之端部與氧化物半導體膜422之間所形成之角度較佳地為大於或等於30°及小於或等於60°，更佳地為大於或等於40°及小於或等於 50°，可改進之後形成之閘極絕緣膜的覆蓋。此外，第二電極423經形成而遠離第一電極421，以便不接觸第一電極421。
第一電極421及第二電極423之一做為電晶體之源極電極，另一則做為其汲極電極。
熱處理可於第二電極423形成之後執行。熱處理之溫度為高於或等於400℃及低於或等於850℃，較佳地為高於或等於400℃及低於基板之應變點。在本實施例中，基板被導入熱處理設備之一的電熔爐，並於諸如氮氣之惰性氣體或稀有氣體中以450℃於氧化物半導體膜422上執行熱處理達1小時，接著氧化物半導體膜未暴露於空氣。因此，可避免氫、水、烴基、氫化物等混入氧化物半導體膜，氫濃度進一步降低，及高度純化氧化物半導體膜，藉此可獲得i型氧化物半導體膜或實質上i型氧化物半導體膜。
請注意，較佳的是於熱處理中，氮或諸如氦、氖或氬之稀有氣體中不包含氫、水、烴基、氫化物等。另一方面，被導入熱處理設備之氮或諸如氦、氖或氬之稀有氣體之純度較佳地為6N(99.9999%)或更高，更佳地為7N(99.99999%)或更高(即，雜質之濃度為1ppm或更低，較佳地為0.1ppm或更低)。
電晶體420亦包括覆蓋第一電極421、氧化物半導體膜422及第二電極423之閘極絕緣膜424，及形成於閘極絕緣膜424上之閘極電極425。閘極絕緣膜424係藉由電 漿CVD、濺鍍等及使用具有單層或堆疊層之膜而予形成，包括氧化矽膜、氮化矽膜、氧氮化矽膜、氮氧化矽膜、氧化鋁膜、氮化鋁膜、氧氮化鋁膜、氮氧化鋁膜、氧化鉿膜及氧化鉭膜之一或多項。
當使用高k材料形成閘極絕緣膜424時，諸如矽酸鉿(HfSiOx)、添加N之HfSixOy、添加N之鋁鉿(HfAlOx)、氧化鉿或氧化釔，可降低閘極洩漏電流。此外，可使用堆疊結構其中高k材料及氧化矽膜、氮化矽膜、氧氮化矽膜、氮氧化矽膜及氧化鋁膜之一或多項堆疊。閘極絕緣膜424之厚度較佳地為大於或等於50nm及小於或等於500nm。當閘極絕緣膜424之厚度為大時，可減少閘極洩漏電流。
較佳的是閘極絕緣膜424盡可能少包含諸如濕氣或氫之雜質。若藉由濺鍍法形成氧化矽膜，矽靶材或石英靶材用做靶材，及氧及氬之混合氣體用做濺鍍氣體。
藉由移除雜質而成為本質氧化物半導體或實質上本質氧化物半導體之氧化物半導體(氧化物半導體被高度純化)，對於介面狀態及介面電荷極敏感；因而氧化物半導體與閘極絕緣膜424之間介面是重要的。因此，與高度純化氧化物半導體接觸之閘極絕緣膜(GI)需具有較高品質。
例如，使用微波(2.45GHz)之高密度電漿CVD較佳，因為可形成具有高耐受電壓之密集高品質絕緣膜。這是因為當高度純化氧化物半導體緊密接觸高品質閘極絕緣膜時，可降低介面狀態，且介面屬性可為有利的。
不用說，可使用諸如濺鍍法或電漿CVD法之其他方法，只要該方法可形成良好品質絕緣膜做為閘極絕緣膜424即可。此外，可使用任一絕緣膜，只要藉由沉積之後執行之熱處理修改膜品質及與閘極絕緣膜424之氧化物半導體的介面屬性。無論如何，可使用任一絕緣膜，只要做為閘極絕緣膜之膜品質高，與氧化物半導體之介面狀態密度減少，及可形成有利的介面。
閘極絕緣膜424可具有一種結構，其中使用具有高障壁屬性之材料形成的絕緣膜，及具有較低比例之氮諸如氧化矽膜或氧氮化矽膜的絕緣膜相堆疊。在此狀況下，具有障壁屬性之絕緣膜與氧化物半導體膜之間形成絕緣膜，諸如氧化矽膜或氧氮化矽膜。有關具有高障壁屬性之絕緣膜，可提供例如氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜等。使用具有障壁屬性之絕緣膜，使得可避免氣體中雜質諸如濕氣或氫，或基板中所包含之雜質諸如鹼金屬或重金屬，進入氧化物半導體膜、閘極絕緣膜424、或氧化物半導體膜與另一絕緣膜之間介面及其附近。此外，形成具有降低比例之氮的絕緣膜，諸如氧化矽膜或氧氮化矽膜，以便接觸氧化物半導體膜，使得可避免使用具有高障壁屬性之材料形成之絕緣膜直接接觸氧化物半導體膜。
例如，可以下列方式藉由濺鍍形成具有100nm總厚度之閘極絕緣膜，即形成具大於或等於5nm及小於或等於300nm厚度之氧化矽膜(SiOx(x>0))做為第一閘極絕緣膜，及於第一閘極絕緣膜之上堆疊具大於或等於50nm及 小於或等於200nm厚度之氮化矽膜(SiNy(y>0))做為第二閘極絕緣膜。在本實施例中，藉由RF濺鍍法在下列狀況下形成100-nm厚之氧化矽膜，即壓力為0.4Pa、高頻電力為1.5kW、及使用包含氧及氬之氣體(25sccm之氧流率：25sccm之氬流率=1：1)。
請注意，為使閘極絕緣膜424中盡可能少包含氫、烴基及濕氣，較佳的是其上形成第一電極421、氧化物半導體膜422及第二電極423的基板於濺鍍設備之預熱室中預熱，使得排除及排空基板上吸收之諸如氫或濕氣之雜質，做為膜形成之前的預處理。預熱之溫度為高於或等於100℃及低於或等於400℃，較佳地為高於或等於150℃及低於或等於300℃。有關預熱室中所提供之排空單元，低溫泵較佳。請注意，此預熱處理可省略。
請注意，在閘極絕緣膜424形成之後，可執行熱處理。熱處理例如係於空氣或惰性氣體(氮、氦、氖、氬等)中以高於或等於200℃及低於或等於400℃，高於或等於250℃及低於或等於350℃，予以執行。在本實施例中，例如於氮氣中以250℃執行熱處理達1小時。藉由於閘極絕緣膜424中所包含之氧化矽接觸氧化物半導體膜422之狀態下執行之熱處理，甚至當上述用於排除濕氣或氫之熱處理中所產生之缺氧時，氧從氧化矽供應，藉此可降低形成供體之缺氧，可獲得滿足化學計量成分比之結構，及使氧化物半導體膜422成為i型半導體膜或實質上i型半導體膜。只要於閘極絕緣膜424形成之後，對於此熱處理之 時序並無特別限制。熱處理可於其他步驟之後執行，例如於閘極電極425、絕緣膜426、佈線434、435及436之任一項形成之後。藉由兼併其他步驟，諸如用於降低透明導電膜之電阻之熱處理，此熱處理可執行而未增加製造步驟。
閘極電極425可使用包括諸如鉬、鈦、鉻、鉭、鎢、釹或鈧之金屬材料，或包括該些金屬材料之任一項做為主要成分之合金材料；或該些金屬之任一項之氮化物之一或多項導電膜的單層或堆疊層而予形成。請注意，鋁或銅亦可用做該等金屬材料，只要鋁或銅可耐受之後程序中執行之熱處理的溫度。鋁或銅較佳地與耐火金屬材料組合，以便避免耐熱問題及腐蝕問題。有關耐火金屬材料，可使用鉬、鈦、鉻、鉭、鎢、釹、鈧等。
例如，有關閘極電極425之雙層結構，下列結構較佳：鉬膜堆疊於鋁膜之上的雙層結構，鉬膜堆疊於銅膜之上的雙層結構，氮化鈦膜或氮化鉭膜堆疊於銅膜之上的雙層結構，及氮化鈦膜及鉬膜堆疊的雙層結構。有關閘極電極425之三層結構，下列結構較佳：包含鋁膜、鋁及矽之合金膜、鋁及鈦之合金膜、或鋁及釹之合金膜處於中間層，及鎢膜、氮化鎢膜、氮化鈦膜及鈦膜之任一者處於頂層及底層之結構堆疊。
此外，藉由使用氧化銦、氧化銦錫、氧化銦-氧化鋅合金、氧化鋅、氧化鋅鋁、氧氮化鋅鋁、氧化鋅鎵等透光氧化物導電膜用於閘極電極425，可增加像素部之孔徑 比。
閘極電極425經形成厚度為10nm至400nm，較佳地為100nm至200nm。在本實施例中，用於閘極電極之導電膜係使用鎢靶材及藉由濺鍍法而形成為150nm厚度之後，導電膜藉由蝕刻而被處理(定形)為所要形狀，使得以形成閘極電極425。閘極電極425經形成至少與氧化物半導體膜422之端部重疊，且閘極絕緣膜424提供於其間。在氧化物半導體膜422之端部中，於與閘極電極425重疊之部分中形成通道形成區，且閘極絕緣膜424提供於其間。請注意，閘極電極425較佳地具有錐形形狀，因為可改進其上堆疊之絕緣膜426的覆蓋。請注意，可藉由噴墨法形成抗蝕罩。藉由噴墨法形成抗蝕罩不需光罩；因而，可降低製造成本。
電晶體420亦包括覆蓋第一電極421、氧化物半導體膜422、第二電極423、閘極絕緣膜424及閘極電極425之絕緣膜426。絕緣膜426較佳地盡可能少包含諸如濕氣或氫之雜質，並可使用單層絕緣膜或複數絕緣膜堆疊予以形成。絕緣膜426係使用下列各項予以形成，例如氧化物絕緣膜，諸如氧化矽膜、氧氮化矽膜、氧化鋁膜或氧氮化鋁膜；或氮化物絕緣膜，諸如氮化矽膜、氮氧化矽膜、氮化鋁膜或氮氧化鋁膜。另一方面，氧化物絕緣膜及氮化物絕緣膜可堆疊。具有高障壁屬性之絕緣膜，例如氮化矽膜、氮氧化矽膜、氮化鋁膜或氮氧化鋁膜，可用於絕緣膜426，使得可避免諸如濕氣或氫之雜質進入氧化物半導體 膜422、閘極絕緣膜424、或氧化物半導體膜422與其他絕緣膜之間介面及其附近。
在本實施例中，絕緣膜426經形成而具有一種結構，其中藉由濺鍍法形成之100-nm厚之氮化矽膜堆疊於藉由濺鍍法形成之200-nm厚之氧化矽膜之上。請注意，當藉由濺鍍法形成絕緣膜426時，基板被加熱至100℃至400℃之溫度，導入氫、水、烴基、氫化物等移除並包含高純度氮之濺鍍氣體，及可使用矽半導體靶材形成絕緣膜426。亦在此狀況下，較佳地於移除處理室中剩餘氫、水、烴基、氫化物等之狀態下形成絕緣膜。
請注意，在絕緣膜426形成之後，可執行熱處理。熱處理係於惰性氣體(氮、氦、氖、氬等)中以高於或等於200℃及低於或等於400℃之溫度執行，例如高於或等於250℃及低於或等於350℃。
接觸孔431、432及433形成如下：藉由光刻程序形成抗蝕罩，及使用抗蝕罩選擇性蝕刻閘極絕緣膜424及絕緣膜426。閘極電極425之一部分暴露於接觸孔431中；第二電極423之一部分暴露於接觸孔432中；及閘極電極425之一部分暴露於接觸孔433中。在該些接觸孔形成時，暴露第一電極421之接觸孔可於未被閘極電極425覆蓋之第一電極421的區域中形成。
佈線434、佈線435及佈線436經由絕緣膜426中所形成之接觸孔431、接觸孔432及接觸孔433而分別連接閘極電極425、第二電極423及閘極電極425。請注意， 在該些佈線形成中，可形成經由接觸孔而連接第一電極421之佈線。
佈線434、435及436可使用具有類似於第一電極421之結構及材料的導電膜，藉由類似於第一電極421之製造方法予以形成。
在圖14B中，佈線440為與佈線434、435及436同時形成之佈線，並經由接觸孔441而連接第一電極421。
經由上述步驟，可降低氧化物半導體膜中氫濃度，及可高度純化氧化物半導體膜。因而，可使氧化物半導體膜穩定。此外，低於或等於玻璃轉變溫度之溫度的熱處理使其可形成具寬帶隙之氧化物半導體膜，其中載子密度極低。因此，可使用大尺寸基板製造電晶體，使得可增加產量。此外，藉由使用氫濃度降低及純度改進之氧化物半導體膜，較佳的是製造具高耐受電壓、短通道效應降低、及高開/關比之電晶體。
在本實施例中，儘管於與第二電極423形成之區域不同區域中所形成之所有氧化物半導體膜422部分均被閘極電極425覆蓋，但本發明不侷限於此結構，只要於與第二電極423形成之區域不同區域中所形成之氧化物半導體膜422部分的至少一部分被閘極電極425覆蓋。
此處，以下說明本實施例中所說明之電晶體的汲極耐受電壓。
當半導體中電場到達某臨界值時，發生碰撞離子化，載子藉由高電場碰撞消耗層中晶格而加速，藉此產生電子 及電洞對。當電場成為甚至更高時，藉由碰撞離子化產生之電子及電洞便藉由電場而進一步加速，且碰撞離子化重複，導致雪崩崩潰其中電流以指數方式增加。因為載子(電子及電洞)具有大於或等於半導體之帶隙的動能，發生碰撞離子化。因此，隨著帶隙更大，造成碰撞離子化所需電場便更高。
由於氧化物半導體之帶隙為3.15eV，其大於1.74eV之非結晶矽之帶隙，雪崩崩潰預料幾乎不發生。因此，包括氧化物半導體之電晶體具有高汲極耐受電壓，且當施加高電場時，預期幾乎不發生開啟狀態電流的指數型突增。
其次，將說明包括氧化物半導體之電晶體的熱載子退化。
熱載子退化表示電晶體特性之惡化，例如臨界電壓或洩漏電流變化，其係造成如下：加速至快速之電子注入通道中汲極附近的閘極絕緣膜，並成為閘極絕緣膜與氧化物半導體之間介面的固定電荷或形成陷阱位準。熱載子退化之因子為例如通道熱電子注入(CHE注入)及汲極雪崩熱載子注入(DAHC注入)。
由於矽之帶隙窄，電子可能由於雪崩崩潰而如雪崩產生，且加速至快速而跨越閘極絕緣膜之障壁的電子數量增加。然而，本實施例中所說明之氧化物半導體具有寬帶隙；因此，不太可能發生雪崩崩潰，且對於熱載子退化之耐受高於矽。請注意，儘管具有高耐受電壓之材料之一的碳化矽之帶隙與氧化物半導體的實質上彼此相等，電子較 不可能加速，較碳化矽更不可能造成熱載子退化，因為氧化物半導體之移動性較碳化矽的低約二個數量級，氧化物半導體中汲極耐受電壓高。
由上述，包括氧化物半導體之電晶體具有高汲極耐受電壓；具體地，該等電晶體可具有大於或等於100V之汲極耐受電壓，較佳地為大於或等於500V，更佳地為大於或等於1kV。
使用碳化矽之電晶體之間比較，此係電晶體的典型範例，以下並將說明使用氧化物半導體之電晶體。此處，4H-SiC用做碳化矽。
氧化物半導體及4H-SiC具有一些共通點。一範例為本質載子密度。於正常溫度下使用費米能級-迪拉克分配，氧化物半導體之本質載子密度預估約10-7cm-3，其如同4H-SiC之載子密度般極低，即6.7×10-11cm-3。
此外，氧化物半導體之能量帶隙為3.0eV至3.5eV，及4H-SiC的為3.26eV，此表示氧化物半導體及碳化矽均為寬隙半導體。
然而，包括氧化物半導體之電晶體的製造溫度與包括碳化矽之電晶體的製造溫度極不相同。碳化矽通常需要1500℃至2000℃之熱處理。相反地，氧化物半導體可藉由300℃至850℃之熱處理予以形成，此允許於大尺寸基板之上製造電晶體。此外，可改進產量。
此外，包括碳化矽之電晶體使用PN接面，其製造程序包括摻雜可為供體或受體(例如磷或硼)之雜質元素的步 驟；因此，製造步驟之數量增加。另一方面，包括氧化物半導體之電晶體不需具PN接面；因此，可減少製造步驟之數量，並可改進產量，此外，可使用大尺寸基板。
請注意，對於氧化物半導體之屬性已進行相當研究，諸如帶隙中狀態密度(DOS)；然而，研究不包括充分降低DOS本身之概念。在本實施例中，藉由從氧化物半導體移除可引發DOS之水或氫，而形成高度純化氧化物半導體。此係基於充分降低DOS本身之概念。該等高度純化氧化物半導體致能極卓越業界產品之製作。
此外，藉由提供氧予因缺氧產生之金屬懸鍵及降低因氧缺陷之DOS，可形成更高度純化(i型)氧化物半導體。例如，包含超氧之氧化物膜經形成而緊密接觸通道形成區，接著氧從氧化物膜供應予通道形成區，使得可降低因氧缺陷之DOS。
可以認為氧化物半導體之缺陷的因子為因傳導帶以下0.1eV至0.2eV之超氫的淺位準、缺氧導致之深位準等。經由移除氫及充分供應氧以排除該等缺陷將為正確的技術概念。
氧化物半導體通常認為是n型半導體；然而，在本實施例中，藉由移除雜質，尤其是水或氫，體現i型氧化物半導體。在這一點上，相較於習知技術概念，其中i型半導體係藉由添加雜質至諸如矽之半導體而予形成，本發明是新穎的。
藉由使氧化物半導體成為i型氧化物半導體，可獲得 電晶體之有利的溫度特性；具體地，在電晶體之電流相對於電壓特性方面，開啟狀態電流、關閉狀態電流、場效移動性、S值、及臨界電壓於-25℃至150℃溫度範圍幾乎不變動，且電流相對於電壓特性幾乎不藉由溫度而退化。
在本實施例中所說明之使用氧化物半導體的電晶體中，移動性較使用碳化矽之電晶體的低約二個數量級；然而，藉由增加汲極電壓及通道寬度(W)，可改進電晶體之電流值及裝置特性。
本實施例之技術概念為物質不添加至氧化物半導體，相反地，氧化物半導體本身藉由刻意移除不想存在其中之諸如水或氫之雜質而予高度純化。換言之，藉由移除形成供體位準之水或氫、降低缺氧、及充分供應氧化物半導體之成分的氧，氧化物半導體被高度純化。
沉積時，氧化物半導體包括藉由二次離子質譜(SIMS)測量之約1020cm-3之氫。藉由刻意移除形成供體位準之水或氫，及進一步藉由添加移除水或氫同時降低之氧(氧化物半導體之成分之一)予氧化物半導體，氧化物半導體被高度純化及成為電氣i型(本質)半導體。
在本實施例中，氧化物半導體中水及氫之量較佳地盡可能少，及氧化物半導體中載子數量較佳地盡可能少。具體地，需要低於或等於測量限制之載子密度為低於1×1014cm-3，較佳地為低於1×1012cm-3，更佳地為低於1×1011cm-3。氧化物半導體中載子降低或較佳地排除，換言之，使氧化物半導體成為i型(本質)半導體，使得氧化物半導 體做為電晶體中供載子通過之路徑。結果，當電晶體關閉時，關閉狀態電流可極少。上述為本實施例之技術概念。
此外，氧化物半導體做為載子之路徑，及氧化物半導體本身為高度純化之i型(本質)半導體，以便不包括載子或極少載子，因而載子係藉由源極電極及汲極電極供應。
具有本實施例中所說明之結構的電晶體，可較如實施例4中所說明之形成實質上平行基板之通道的電晶體，佔據較少之基板表面。結果，可使電晶體微型化。
如上述，氧化物半導體膜被高度純化使得盡可能少包含非氧化物半導體膜主要成分之雜質，典型為氫、水、烴基或氫化物。藉此可獲得電晶體之良好操作。尤其，耐受電壓可更高、可降低短通道效應、及可體現高開/關比。
本實施例可藉由與上述實施例適當組合而予實施。
(實施例7)
在本實施例中，參照圖15A至15E說明與實施例4中不同之氧化物半導體膜的形成方法。
首先，於絕緣表面之上形成閘極電極701及閘極電極702，接著於閘極電極701及閘極電極702之上形成閘極絕緣膜703(詳圖15A)。由於實施例4中已說明閘極電極701、閘極電極702及閘極絕緣膜703之材料、結構及厚度，本實施例中省略其詳細說明。
其次，如圖15A中所描繪，具大於或等於2nm及小於或等於15nm厚度之第一氧化物半導體膜730形成於閘 極絕緣膜703之上。第一氧化物半導體膜730可藉由濺鍍法於稀有氣體(典型為氬)、氧氣、或包括稀有氣體(例如氬)及氧之混合氣體中予以形成。
請注意，在藉由濺鍍法形成第一氧化物半導體膜730之前，較佳地藉由導入氬氣並產生電漿之反向濺鍍而移除閘極絕緣膜703表面之灰塵。反向濺鍍係指一種方法，其中於氬氣中使用RF電源及於基板附近產生電漿，藉由施加電壓於基板側而非靶材側，而修改基板表面。請注意，除了氬氣之外，可使用氮氣、氦氣等。另一方面，可使用添加氧、氧化亞氮等之氬氣。另一方面，可使用添加氯、四氟化碳等之氬氣。
對第一氧化物半導體膜730而言，可使用上述氧化物半導體。
在本實施例中，有關第一氧化物半導體膜730，使用具5nm厚度之In-Ga-Zn-O基非單晶膜，其係使用包括銦(In)、鎵(Ga)及鋅(Zn)之金屬氧化物靶材及藉由濺鍍法而予獲得。有關靶材，例如可使用具有In：Ga：Zn=1：1：0.5、In：Ga：Zn=1：1：1或In：Ga：Zn=1：1：2之金屬原子成分比的金屬氧化物靶材。在本實施例中，較佳地使用傾向於結晶之金屬氧化物靶材，以便藉由之後執行之熱處理而刻意執行結晶化。包含In、Ga及Zn之金屬氧化物靶材的填充率為高於或等於90%及低於或等於100%，及較佳地為高於或等於95%及低於或等於99.9%。當使用具有高填充率之金屬氧化物靶材時，可降低將形成之 氧化物半導體膜中雜質濃度，使得可獲得具卓越電氣特性或高可靠性之電晶體。
基板保持於減壓之處理室中，將氫及濕氣移除之濺鍍氣體導入處理室，並移除剩餘濕氣，及使用金屬氧化物做為靶材而於絕緣表面上形成第一氧化物半導體膜730。在膜形成中，基板溫度可高於或等於100℃及低於或等於600℃，較佳地為高於或等於200℃及低於或等於400℃。執行膜形成同時加熱基板，藉此可降低所形成之氧化物半導體膜中雜質濃度。此外，可降低藉由濺鍍之損害。為移除處理室中剩餘濕氣，較佳地使用截留真空泵。例如，較佳地使用低溫泵、離子泵或鈦昇華泵。排空單元可為具冷阱之渦輪泵。在以低溫泵排空之處理室中，例如移除氫原子、諸如水(H2O)之包含氫原子之化合物(更佳地連同包含碳原子之化合物)等，藉此可降低處理室中所形成之氧化物半導體膜中雜質濃度。
沉積狀況之範例如下：基板與靶材之間距離為170mm，壓力為0.4Pa，直流(DC)電源為0.5kW，及氣體為氧氣(氧之流率為100%)。請注意，因為可減少膜形成中所產生之稱為粒子之灰塵，且膜厚度可一致，脈衝直流(DC)電源較佳。氧化物半導體膜之厚度較佳地為大於或等於5nm及小於或等於30nm。由於適當厚度取決於所使用之氧化物半導體材料，可依據材料適當決定厚度。
請注意，為使第一氧化物半導體膜730中盡可能少包含氫、烴基及濕氣，較佳的是其上形成直至包括閘極絕緣 膜703之層的基板於濺鍍設備之預熱室中預熱，使得排除及排空基板上所吸收諸如氫或濕氣之雜質，做為膜形成之前之預處理。預熱溫度高於或等於100℃及低於或等於600℃，較佳地為高於或等於150℃及低於或等於300℃。有關提供用於預熱室之排空單元，低溫泵較佳。請注意，此預熱處理可省略。
濺鍍法之範例包括RF濺鍍法，其中高頻電源用於濺鍍電源；DC濺鍍法；及脈衝DC濺鍍法，其中以脈衝方式施加偏壓。RF濺鍍法主要用於若形成絕緣膜，及DC濺鍍法主要用於若形成金屬膜。
此外，亦存在多源濺鍍設備，其中可設定不同材料之複數靶材。基於多源濺鍍設備，可形成不同材料之膜堆疊於相同室中，或可藉由於相同室中同時放電而形成複數種材料之膜。
另一方面，可使用具室內部磁體系統及用於磁控管濺鍍法之濺鍍設備；或用於ECR濺鍍法之濺鍍設備，其中使用以微波產生之電漿，而未使用輝光放電。
此外，有關使用濺鍍法之沉積法，可使用反應濺鍍法，其中靶材物質及濺鍍氣體成分於沉積期間彼此化學反應，以形成其薄化合物膜；或偏壓濺鍍法，其中電壓於沉積期間亦施加於基板。
閘極絕緣膜703及第一氧化物半導體膜730可接連形成而未暴露於空氣。連續膜形成而未暴露於空氣使其可獲得未受空氣中浮動之諸如水、碳氫化合物等氣體成分或雜 質元素汙染之堆疊層之間的每一介面。因此，可降低電晶體之特性變化。
其次，如圖15B中所描繪，執行第一熱處理且晶體從第一氧化物半導體膜730之表面生長，使得以獲得第一氧化物半導體膜731，其中至少其一部分結晶或成為單晶。以高於或等於450℃及低於或等於850℃執行第一熱處理，較佳地為高於或等於600℃及低於或等於700℃。加熱時間為大於或等於1分鐘及小於或等於24小時。單晶層從表面生長至內部，及包含平均厚度為大於或等於2nm及小於或等於10nm之平板狀結晶。表面所形成之晶體層具有a-b平面，並為沿垂直於表面之方向c軸取向。在本實施例中，說明藉由第一熱處理而整個第一氧化物半導體膜731結晶之範例(結晶亦稱為共同生長(CG)結晶)。
請注意，在第一熱處理中，較佳的是氮、氧、或諸如氦、氖或氬之稀有氣體中未包含水、氫等。此外，被導入熱處理設備之氮、氧、或諸如氦、氖或氬之稀有氣體較佳地具有6N(99.9999%)或較高之純度，更佳地為7N(99.99999%)或較高(即，雜質濃度為低於或等於1ppm，較佳地為低於或等於0.1ppm)。此外，可於具低於或等於20ppm之H2O濃度的乾燥空氣中執行第一熱處理。
在本實施例中，於700℃之乾燥空氣中執行熱處理，做為第一熱處理。
請注意，熱處理設備不侷限於電熔爐，可為具一種裝 置，用於藉由來自諸如電阻加熱元件之加熱元件的熱傳導或熱輻射而加熱將處理之目標。例如，可使用快速熱退火(RTA)設備，諸如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備。LRTA設備為一種設備，用於藉由自諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓水銀燈之燈所發射光的輻射(電磁波)而加熱將處理之目標。GRTA設備為用於使用高溫氣體而熱處理之設備。有關該氣體，係使用未藉由熱處理而與將處理之目標反應之諸如氮或諸如氬之稀有氣體。
例如，熱處理可使用GRTA，其中基板被移入加熱至650℃至700℃高溫之惰性氣體，加熱達若干分鐘，接著基板被移出高溫惰性氣體。基於GRTA，可達成於短時間實施高溫熱處理。
其次，如圖15C中所描繪，第二氧化物半導體膜732係形成於第一氧化物半導體膜731之上，其包括平板形單晶。第二氧化物半導體膜732之厚度為至少大於第一氧化物半導體膜731的及小於或等於10μm。請注意，第二氧化物半導體膜732之適當厚度可藉由從業者依據所製造之裝置而決定。例如，若製造底閘電晶體，第一氧化物半導體膜731及第二氧化物半導體膜732之總厚度為大於或等於10nm及小於或等於200nm。此外，例如若製造電晶體，第一氧化物半導體膜731及第二氧化物半導體膜732之總厚度為大於或等於10nm及小於或等於50nm。第二氧化物半導體膜732可藉由濺鍍法而於稀有氣體(典型為 氬)氣體、氧氣、或包括稀有氣體(典型為氬)及氧之氣體中予以形成。
上述氧化物半導體可用於第二氧化物半導體膜732。
較佳的是可使用包含相同成分或具有相同晶體結構及接近的晶格常數(格失配為小於或等於1%)之材料而形成第一氧化物半導體膜731及第二氧化物半導體膜732。若使用包含相同成分之材料，進一步於之後執行之結晶化中促進從第一氧化物半導體膜731之單晶層的晶體生長。此外，當材料包含相同成分時，諸如黏著或電氣特性之介面的物理屬性是有利的。請注意，當結晶性增加時，不僅第一氧化物半導體膜731，較佳地使用電氣特性(例如移動性、臨界電壓或帶隙)改進之材料而形成第二氧化物半導體膜732。
其次，執行第二熱處理，使得結晶從第一氧化物半導體膜731朝向第二氧化物半導體膜732生長。以高於或等於450℃及低於或等於850℃執行第二熱處理，較佳地為高於或等於550℃及低於或等於650℃。加熱時間為大於或等於1分鐘及小於或等於24小時。藉由第二熱處理，如圖15D中所描繪，可獲得包括結晶的第一氧化物半導體膜731及結晶的第二氧化物半導體膜735之氧化物半導體膜733。
若用於第一氧化物半導體膜731及第二氧化物半導體膜735之氧化物半導體材料包含相同成分，第一氧化物半導體膜731及第二氧化物半導體膜735具有相同晶體結 構。經由從第一氧化物半導體膜731軸向生長或外延生長而形成第二氧化物半導體膜735，因而第二氧化物半導體膜735及第一氧化物半導體膜731之c軸彼此相同。結果，在氧化物半導體膜733中，實際上第一氧化物半導體膜731與第二氧化物半導體膜735之間的界限不清楚。
有時，氧化物半導體膜733包括與閘極絕緣膜之不平坦部分重疊之區域中的多晶，藉此包括晶體界限。此外，做為通道形成區之氧化物半導體膜733的區域至少與閘極絕緣膜之平面部分重疊，因此存在第一氧化物半導體膜731及第二氧化物半導體膜735包括c軸取向單晶之狀況。若第一氧化物半導體膜731及第二氧化物半導體膜735為c軸取向，第一氧化物半導體膜731及第二氧化物半導體膜735想望地具有相同a-b平面、a軸或b軸；然而，有時a軸或b軸之方向可不同。
請注意，亦在第二熱處理中，較佳的是氮、氧或諸如氦、氖或氬之稀有氣體中未包含水、氫等。另一方面，被導入熱處理設備之氮、氧或諸如氦、氖或氬之稀有氣體，較佳地具有6N或更高之純度，更佳地為7N或更高(即，雜質濃度為低於或等於1ppm，較佳地為低於或等於0.1ppm)。此外，第二熱處理可於具20ppm或更低之H2O濃度的極乾燥空氣中執行。此外，於第二熱處理中溫度增加時，熔爐之氣體可為氮氣，且氣體於冷卻時可切換為氧氣。
請注意，用於第二熱處理之熱處理設備不侷限於特別 設備，且設備可具一種裝置，用於藉由來自諸如電阻加熱元件之加熱元件的熱輻射或熱傳導而加熱將處理之目標。例如，可使用電熔爐、或諸如GRTA設備或LRTA設備之RTA設備。
其次，藉由光刻方法處理氧化物半導體膜733之形狀，使得以形成島形氧化物半導體膜734及島形氧化物半導體膜736，以分別與閘極電極701及閘極電極702重疊。請注意，可藉由噴墨法形成用於形成島形氧化物半導體膜之抗蝕罩。藉由噴墨法形成抗蝕罩不需光罩；因而，可降低製造成本。
依據實施例4之圖11A中所描繪之用於形成源極電極及汲極電極之步驟之後的步驟，可製造做為記憶格之切換元件的電晶體。
本實施例可藉由與上述實施例適當組合而予實施。
(實施例8)
在本實施例中，將說明半導體裝置之一之CPU之結構，其每一者為本發明之一實施例。
在圖17中，描繪本實施例之CPU結構。圖17中所示CPU主要包括基板900上之算術邏輯單元(ALU)901、ALU控制器902、指令解碼器903、中斷控制器904、時序控制器905、暫存器906、暫存器控制器907、匯流排介面(匯流排I/F)908、可重寫ROM 909及ROM介面(ROM I/F)920。此外，ROM 909及ROM I/F 920可提供於 其他晶片之上。不用說，圖17中所示CPU僅為組態簡化之一範例，且實際CPU依據用途可具有各種組態。
經由匯流排I/F 908而輸入CPU之指令輸入指令解碼器903，並於其中解碼，接著輸入ALU控制器902、中斷控制器904、暫存器控制器907及時序控制器905。
ALU控制器902、中斷控制器904、暫存器控制器907及時序控制器905基於解碼指令而實施各種控制。具體地，ALU控制器902產生用於控制ALU 901之驅動的信號。當CPU執行程式時，中斷控制器904基於優先性或遮罩狀態，判斷來自外部輸入/輸出裝置或周邊電路之中斷要求，並處理要求。暫存器控制器907產生暫存器906之位址，及依據CPU之狀態讀取/寫入資料自/至暫存器906。
時序控制器905產生用於控制ALU 901、ALU控制器902、指令解碼器903、中斷控制器904及暫存器控制器907之驅動時序的信號。例如時序控制器905具內部時脈產生器，用於基於參考時脈信號CLK1產生內部時脈信號CLK2，及供應時脈信號CLK2予各種上述電路。
在本實施例之CPU中，具有上述實施例之任一者中所說明之結構的記憶體元件係提供於暫存器906中。暫存器控制器907依據來自ALU 901之指令而選擇暫存器906中保持作業。即，在暫存器906中所包括之記憶體元件中，資料係保持於反相元件中或是選擇電容器。若選擇使得資料保持於反相元件中，電源電壓便施加於暫存器906 中記憶體元件。若選擇使得資料保持於電容器中，資料便寫入電容器，及可停止施加於暫存器906中記憶體元件之電源電壓。如圖13A或圖13B中所描繪，可藉由於記憶體元件群組與被供應電源電位VDD或電源電位VSS之節點之間提供切換元件，而停止電源。
以該等方式，甚至若CPU之作業暫時停止及電源電壓之施加停止，可保持資料及可降低電力消耗。具體地，例如當個人電腦之使用者未輸入資料至諸如鍵盤之輸入裝置，便可停止CPU之作業，使得可降低電力消耗。
儘管提供CPU做為本實施例中範例，本發明之半導體裝置不侷限於CPU，而可應用於諸如DSP、訂製LSI、或現場可編程閘極陣列(FPGA)之LSI。
本實施例可藉由與上述實施例適當組合而予實施。
[範例1]
使用本發明之一實施例的半導體裝置，使得可提供高度可靠之電子設備及具低電力消耗之電子設備。尤其，若可攜式電子設備具有持續接收電力之困難，本發明之一實施例的具低電力消耗之半導體裝置便附加至該裝置之元件，藉此可獲得增加持續作業時間之優點。此外，使用具低關閉狀態電流之電晶體，保護高關閉狀態電流造成故障所需之多餘電路是不必要的；因此，可增加用於半導體裝置之積體電路的密度，及可具有較高性能之半導體裝置。
本發明之一實施例的半導體裝置可用於具記錄媒體 (典型為再生諸如數位影音光碟(DVD)之記錄媒體內容，及具有用於顯示所再生影像之顯示器之裝置)之顯示裝置、個人電腦、或影像再生裝置。此外，有關包括本發明之一實施例之半導體裝置的電子設備，可提供行動電話、包括可攜式遊戲機之遊戲機、可攜式資訊終端機、電子書閱讀器、視訊攝影機、數位相機、護目鏡型顯示器(頭戴顯示器)、導航系統、音頻再生裝置(例如汽車音響系統及數位音頻播放器)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、自動販賣機等。該些電子設備之具體範例顯示於圖18A至18F中。
圖18A描繪電子書閱讀器，包括外殼7001、顯示部7002等。本發明之一實施例的半導體裝置可用於控制電子書閱讀器之驅動的積體電路。使用本發明之一實施例的半導體裝置，用於控制電子書閱讀器之驅動的積體電路，可提供高度可靠之電子書閱讀器及具低電力消耗之電子書閱讀器。當使用軟性基板時，半導體裝置及半導體顯示裝置可具有靈活性，藉此可提供軟性及質輕之使用者友善的電子書閱讀器。
圖18B描繪顯示裝置，包括外殼7011、顯示部7012、支撐基底7013等。本發明之一實施例的半導體裝置可用於控制顯示裝置之驅動的積體電路。使用本發明之一實施例的半導體裝置，用於控制顯示裝置之驅動的積體電路，可提供高度可靠之顯示裝置及具低電力消耗之顯示裝置。請注意，顯示裝置包括用於顯示資訊之所有顯示裝 置，於其分類諸如用於個人電腦、用於接收電視廣播、及用於顯示廣告之顯示裝置。
圖18C描繪顯示裝置，包括外殼7021、顯示部7022等。本發明之一實施例的半導體裝置可用於控制顯示裝置之驅動的積體電路。使用本發明之一實施例的半導體裝置，用於控制顯示裝置之驅動的積體電路，可提供高度可靠之顯示裝置及具低電力消耗之顯示裝置。當使用軟性基板時，半導體裝置及半導體顯示裝置可具有靈活性，藉此可提供軟性及質輕之使用者友善的顯示裝置。因此，如圖18C中所描繪可使用顯示裝置同時固定於建物等，半導體顯示裝置之應用範圍顯著地變寬。
圖18D描繪可攜式遊戲機，包括外殼7031、外殼7032、顯示部7033、顯示部7034、麥克風7035、揚聲器7036、操作鍵7037、觸控筆7038等。本發明之一實施例的半導體裝置可用於控制可攜式遊戲機之驅動的積體電路。使用本發明之一實施例的半導體裝置，用於控制可攜式遊戲機之驅動的積體電路，可提供高度可靠之可攜式遊戲機及具低電力消耗之可攜式遊戲機。儘管圖18D中所描繪之可攜式遊戲機具有兩顯示部7033及7034，可攜式遊戲機中所包括之顯示部的數量不侷限於此。
圖18E描繪行動電話，包括外殼7041、顯示部7042、音頻輸入部7043、音頻輸出部7044、操作鍵7045、光接收部7046等。光接收部7046中所接收之光被轉換為電氣信號，藉此可載入外部影像。本發明之一實施 例的半導體裝置可用於控制行動電話之驅動的積體電路。使用本發明之一實施例的半導體裝置，用於控制行動電話之驅動的積體電路，可提供高度可靠之行動電話及具低電力消耗之行動電話。
圖18F描繪可攜式資訊終端機，包括外殼7051、顯示部7052、操作鍵7053等。在圖18F中所描繪之可攜式資訊終端機中，數據機可併入外殼7051。本發明之一實施例的半導體裝置可用於控制可攜式資訊終端機之驅動的積體電路。使用本發明之一實施例的半導體裝置，用於控制可攜式資訊終端機之驅動的積體電路，可提供高度可靠之可攜式資訊終端機及具低電力消耗之可攜式資訊終端機。
範例1可藉由與上述實施例適當組合而予實施。
本應用係依據2009年12月25日向日本專利局提出申請之序號2009-293982日本專利申請案，其整個內容係以參照方式併入本文。
100‧‧‧記憶體元件
101、102‧‧‧反相元件
103、104‧‧‧切換元件
105‧‧‧電容器
106‧‧‧電容器切換元件

Claims (25)

  1. 一種記憶體裝置，包含：第一電晶體；以及記憶體元件組，包含複數個記憶體元件，該複數個記憶體元件的每一個包含：第一邏輯元件，包含輸入終端及輸出終端；第二邏輯元件，包含輸入終端及輸出終端；第二電晶體，包含第一終端、第二終端及閘極；及第一電容器，包含第一終端及第二終端，其中該第一邏輯元件的該輸入終端電連接至該第二邏輯元件的該輸出終端，其中該第二邏輯元件的該輸入終端電連接至該第一邏輯元件的該輸出終端，其中該第二電晶體的該第一終端電連接至該第一邏輯元件的該輸入終端及該第二邏輯元件的該輸出終端，其中該第二電晶體的該第二終端電連接至該第一電容器的該第一終端，其中該複數個記憶體元件的每一個組構成被提供第一電源電位及第二電源電位，其中設置該第一電晶體，以使該第一電源電位及該第二電源電位其中之一經由該第一電晶體的源極及該第一電晶體的汲極提供給該複數個記憶體元件的每一個中的該第一邏輯元件及該第二邏輯元件， 其中該第一邏輯元件及該第二邏輯元件的每一個是反相器或時控反相器，其中該第二電晶體包含包括氧化物半導體的通道形成區，並且其中該第一電源電位高於該第二電源電位。
  2. 如申請專利範圍第1項之記憶體裝置，其中該第一電晶體包含包括氧化物半導體的通道形成區。
  3. 如申請專利範圍第2項之記憶體裝置，其中該第一電晶體包含：絕緣表面上的第一電極；該第一電極上的包含該通道形成區的氧化物半導體膜；該氧化物半導體膜上的第二電極；閘極絕緣膜，覆蓋該第一電極、該氧化物半導體膜及該第二電極；以及該閘極絕緣膜上的閘極電極，其中該第一電極及該第二電極其中之一個是該源極，並且其中該第一電極及該第二電極其中之另一個是該汲極。
  4. 如申請專利範圍第1至3項中任一項之記憶體裝置，其中該第一邏輯元件及該第二邏輯元件的每一個組構成被提供該第一電源電位及該第二電源電位。
  5. 如申請專利範圍第1至3項中任一項之記憶體裝 置，其中該複數個記憶體元件的每一個包含包括第一終端、第二終端及閘極的第三電晶體，其中該第一邏輯元件的該第一輸入終端經由該第三電晶體的該第一終端及該第三電晶體的該第二終端電連接至該第二邏輯元件的該輸出終端，並且其中該第三電晶體包含包括氧化物半導體的通道形成區。
  6. 如申請專利範圍第1至3項中任一項之記憶體裝置，其中該複數個記憶體元件的每一個包含：第三電晶體，包含第一終端、第二終端及閘極；第二電容器，包含第一終端及第二終端，其中該第三電晶體的該第一終端電連接至該第一邏輯元件的該輸出終端及該第二邏輯元件的該輸入終端，其中該第三電晶體的該第二終端電連接至該第二電容器的該第一終端，並且其中該第三電晶體包含包括氧化物半導體的通道形成區。
  7. 如申請專利範圍第1至3項中任一項之記憶體裝置，其中該複數個記憶體元件是串聯連接。
  8. 如申請專利範圍第1至3項中任一項之記憶體裝置，其中該複數個記憶體元件的每一個組構成被提供訊號的電位。
  9. 如申請專利範圍第1至3項中任一項之記憶體裝置，其中該氧化物半導體包含銦、鎵及鋅。
  10. 一種CPU，包含：包括記憶體裝置的暫存器，該記憶體裝置包含：第一電晶體；以及記憶體元件組，包含複數個記憶體元件，該複數個記憶體元件的每一個包含：第一邏輯元件，包含輸入終端及輸出終端；第二邏輯元件，包含輸入終端及輸出終端；第二電晶體，包含第一終端、第二終端及閘極；及第一電容器，包含第一終端及第二終端，其中該第一邏輯元件的該輸入終端電連接至該第二邏輯元件的該輸出終端，其中該第二邏輯元件的該輸入終端電連接至該第一邏輯元件的該輸出終端，其中該第二電晶體的該第一終端電連接至該第一邏輯元件的該輸入終端及該第二邏輯元件的該輸出終端，其中該第二電晶體的該第二終端電連接至該第一電容器的該第一終端，其中該複數個記憶體元件的每一個組構成被提供第一電源電位及第二電源電位，其中設置該第一電晶體，以使該第一電源電位及該第二電源電位其中之一經由該第一電晶體的源極及該第一電 晶體的汲極提供給該複數個記憶體元件的每一個中的該第一邏輯元件及該第二邏輯元件，其中該第一邏輯元件及該第二邏輯元件的每一個是反相器或時控反相器，其中該第二電晶體包含包括氧化物半導體的通道形成區，並且其中該第一電源電位高於該第二電源電位。
  11. 如申請專利範圍第10項之CPU，其中該第一電晶體包含包括氧化物半導體的通道形成區。
  12. 如申請專利範圍第11項之CPU，其中該第一電晶體包含：絕緣表面上的第一電極；該第一電極上的包含該通道形成區的氧化物半導體膜；該氧化物半導體膜上的第二電極；閘極絕緣膜，覆蓋該第一電極、該氧化物半導體膜及該第二電極；以及該閘極絕緣膜上的閘極電極，其中該第一電極及該第二電極其中之一個是該源極，並且其中該第一電極及該第二電極其中之另一個是該汲極。
  13. 如申請專利範圍第10至12項中任一項之CPU，其中該第一邏輯元件及該第二邏輯元件的每一個組構成被 提供該第一電源電位及該第二電源電位。
  14. 如申請專利範圍第10至12項中任一項之CPU，其中該複數個記憶體元件的每一個包含包括第一終端、第二終端及閘極的第三電晶體，其中該第一邏輯元件的該第一輸入終端經由該第三電晶體的該第一終端及該第三電晶體的該第二終端電連接至該第二邏輯元件的該輸出終端，並且其中該第三電晶體包含包括氧化物半導體的通道形成區。
  15. 如申請專利範圍第10至12項中任一項之CPU，其中該複數個記憶體元件的每一個包含：第三電晶體，包含第一終端、第二終端及閘極；第二電容器，包含第一終端及第二終端，其中該第三電晶體的該第一終端電連接至該第一邏輯元件的該輸出終端及該第二邏輯元件的該輸入終端，其中該第三電晶體的該第二終端電連接至該第二電容器的該第一終端，並且其中該第三電晶體包含包括氧化物半導體的通道形成區。
  16. 如申請專利範圍第10至12項中任一項之CPU，其中該複數個記憶體元件是串聯連接。
  17. 如申請專利範圍第10至12項中任一項之CPU，其中該複數個記憶體元件的每一個組構成被提供訊號的電位。
  18. 如申請專利範圍第10至12項中任一項之CPU，其中該氧化物半導體包含銦、鎵及鋅。
  19. 一種半導體裝置，包含：第一電晶體；以及記憶體元件，包含：第一邏輯元件，包含輸入終端及輸出終端；第二邏輯元件，包含輸入終端及輸出終端；第二電晶體，包含第一終端、第二終端及閘極；及第一電容器，包含第一終端及第二終端，其中該第一邏輯元件的該輸入終端電連接至該第二邏輯元件的該輸出終端，其中該第二邏輯元件的該輸入終端電連接至該第一邏輯元件的該輸出終端，其中該第二電晶體的該第一終端電連接至該第一邏輯元件的該輸入終端及該第二邏輯元件的該輸出終端，其中該第二電晶體的該第二終端電連接至該第一電容器的該第一終端，其中該記憶體元件組構成被提供第一電源電位及第二電源電位，其中設置該第一電晶體，以使該第一電源電位及該第二電源電位其中之一經由該第一電晶體的源極及該第一電晶體的汲極提供給該記憶體元件中的該第一邏輯元件及該第二邏輯元件， 其中該第一邏輯元件及該第二邏輯元件的每一個是反相器或時控反相器，其中該第二電晶體包含包括氧化物半導體的通道形成區，並且其中該第一電源電位高於該第二電源電位。
  20. 如申請專利範圍第19項之半導體裝置，其中該第一電晶體包含包括氧化物半導體的通道形成區。
  21. 如申請專利範圍第20項之半導體裝置，其中該第一電晶體包含：絕緣表面上的第一電極；該第一電極上的包含該通道形成區的氧化物半導體膜；該氧化物半導體膜上的第二電極；閘極絕緣膜，覆蓋該第一電極、該氧化物半導體膜及該第二電極；以及該閘極絕緣膜上的閘極電極，其中該第一電極及該第二電極其中之一個是該源極，並且其中該第一電極及該第二電極其中之另一個是該汲極。
  22. 如申請專利範圍第19至21項中任一項之半導體裝置，其中該第一邏輯元件及該第二邏輯元件的每一個組構成被提供該第一電源電位及該第二電源電位。
  23. 如申請專利範圍第19至21項中任一項之半導體 裝置，其中該記憶體元件包含包括第一終端、第二終端及閘極的第三電晶體，其中該第一邏輯元件的該第一輸入終端經由該第三電晶體的該第一終端及該第三電晶體的該第二終端電連接至該第二邏輯元件的該輸出終端，並且其中該第三電晶體包含包括氧化物半導體的通道形成區。
  24. 如申請專利範圍第19至21項中任一項之半導體裝置，其中該記憶體元件包含：第三電晶體，包含第一終端、第二終端及閘極；第二電容器，包含第一終端及第二終端，其中該第三電晶體的該第一終端電連接至該第一邏輯元件的該輸出終端及該第二邏輯元件的該輸入終端，其中該第三電晶體的該第二終端電連接至該第二電容器的該第一終端，並且其中該第三電晶體包含包括氧化物半導體的通道形成區。
  25. 如申請專利範圍第19至21項中任一項之半導體裝置，其中該氧化物半導體包含銦、鎵及鋅。
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