TWI567735B - 記憶體電路，記憶體單元，及訊號處理電路 - Google Patents
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Description
本發明係關於一種即使關掉電源，邏輯狀態也不消失的記憶體電路。另外，本發明關於一種使用該記憶體電路的記憶體單元及訊號處理電路。再者，本發明關於一種該記憶體電路、該記憶體單元及該訊號處理電路的驅動方法。再者，本發明關於一種使用該訊號處理電路的電子裝置。
中央處理器(Central Processing Unit,CPU)等的訊號處理電路根據其用途而具有多種多樣的結構，一般來說，除了用來儲存資料或程式的主記憶體以外，還設置有暫存器或快取記憶體等各種記憶體單元。暫存器具有為了保持運算處理或程式執行狀態等而暫時保持資料的功能。另外，快取記憶體介於運算電路與主記憶體之間，並為了減少對低速的主記憶體進行存取來實現運算處理的高速化而設置。
暫存器或快取記憶體等記憶體單元需要比主記憶體更高速地寫入資料。因此，通常，使用正反器電路作為暫存器，並使用靜態隨機存取記憶體(Static Random Access Memory,SRAM記憶體)等作為快取記憶體。就是說，作為這些暫存器或快取記憶體等，使用如果停止供應電源電位則資料消失的揮發性記憶體單元。
為抑制耗電量，已提出了如下方法：在不進行資料的輸入及輸出的期間中，暫時停止對訊號處理電路進行電源電壓的供應。在該方法中，在暫存器或快取記憶體等的揮發性記憶體單元的周圍配置非揮發性記憶體單元，而將上述資料暫時儲存在該非揮發性記憶體單元。像這樣，即使是在訊號處理電路中停止供應電源電位的期間，暫存器或快取記憶體等也保持資料(例如，參照專利文獻1)。
另外，當在訊號處理電路中長期地停止電源電壓的供應時，藉由在電源電壓的供應停止之前將揮發性記憶體單元內的資料轉移到硬碟或快閃記憶體等的外部儲存裝置，也可以防止資料的消失。
[專利文獻1]日本專利申請公開平第10-078836號公報
在使用如下方法時，在訊號處理電路中停止電源電壓的供應停止的期間中將揮發性記憶體單元的資料儲存在配置在揮發性記憶體單元的周圍的非揮發性記憶體單元中，在上述方法中作為構成上述非揮發性記憶體單元的記憶體電路主要使用磁元件或鐵電體元件。使用鐵電體的記憶體電路由於有在重複寫入資料之後鐵電體材料劣化而發生寫入不良等的問題，所以對改寫次數有限制。
在作為非揮發性記憶體單元使用快閃記憶體時，在各記憶體電路中施加高電壓並利用穿隧電流而注入或放出電子。因此，有因重複改寫資料而各記憶體電路顯著地劣化等的問題。因此對改寫次數有限制。
另外，在使用如下方法時，在訊號處理電路中停止電源電壓的供應的期間中將揮發性記憶體單元的資料儲存在外部記憶體單元中，在上述方法中將資料從外部記憶體單元放回到揮發性記憶體單元需要較長時間。因此，利用外部記憶體單元的資料的備份不合適於以耗電量的降低為目的的頻繁的電源電壓的供應停止的狀況。
於是，鑒於上述課題，本發明的目的之一是提供一種在停止電源電壓的供應之後也可以保持資料的具有新的結構的記憶體電路及該記憶體電路的驅動方法。
另外，本發明的目的之一是提供一種可以降低耗電量的訊號處理電路及該訊號處理電路的驅動方法。尤其是，本發明的目的之一是提供一種藉由停止電源電壓的供應，可以降低耗電量的訊號處理電路及該訊號處理電路的驅動方法。
以下示出本發明的記憶體電路的一個方式。
記憶體電路包括截止電流極小的電晶體、電容器、第一運算電路、第二運算電路、第三運算電路以及開關。第一運算電路的輸出端子與第二運算電路的輸入端子電連接。第二運算電路的輸入端子藉由開關與第三運算電路的輸出端子電連接。第二運算電路的輸出端子與第一運算電路
的輸入端子電連接。第一運算電路的輸入端子與上述電晶體的源極和汲極中的一個電連接。上述電晶體的源極和汲極中的另一個與電容器的一對電極的一個及第三運算電路的輸入端子電連接。
在此，作為截止電流極小的電晶體，可以使用其通道形成在由能隙比矽的能隙寬的半導體構成的層或基板中的電晶體。作為能隙比矽的能隙寬的半導體，可以舉出化合物半導體諸如氧化物半導體、氮化物半導體等。例如，作為截止電流極小的電晶體，可以使用其通道形成在氧化物半導體層中的電晶體。
在上述(記憶體電路的結構)中，作為第一運算電路，可以使用反相器、三態緩衝器、時脈反相器、NAND電路、NOR電路等。作為第二運算電路，可以使用反相器、三態緩衝器、時脈反相器、NAND電路、NOR電路等。作為第三運算電路，可以使用反相器、三態緩衝器、時脈反相器、NAND電路、NOR電路等。作為開關，例如可以使用類比開關、電晶體等。
另外，作為第三運算電路，也可以採用具有開關功能的電路，省略上述開關。例如，也可以作為第三運算電路使用三態緩衝器或時脈反相器，而省略開關。
在上述(記憶體電路的結構)中，當使用電晶體構成第一運算電路、第二運算電路、第三運算電路及開關時，該電晶體可以採用其通道形成在由氧化物半導體之外的半導體構成的層或基板中的電晶體。例如，可以採用其通道
形成在矽層或矽基板中的電晶體。
在上述(記憶體電路的結構)中，截止電流極小的電晶體可以採用上下的兩個閘極夾著形成通道的層(活性層)的電晶體。可以將控制訊號輸入到一個閘極，而將其他控制訊號輸入到另一個閘極。其他控制訊號也可以是固定電位的訊號。固定電位也可以是低電源電位或高電源電位。另外，也可以電連接兩個閘極，並輸入控制訊號。利用根據輸入到另一個閘極的訊號，可以控制電晶體的臨界電壓等。另外，也可以使電晶體的截止電流進一步降低。也可以使電晶體的導通電流增大。
在上述(記憶體電路的結構)中，電容器的一對電極的另一個可以採用被輸入固定電位的結構。例如，可以採用被輸入低電源電位的結構。
在上述(記憶體電路的結構)中，在供應電源電壓的期間中，第一運算電路和第二運算電路形成反饋迴路(feedbackloop)，該反饋迴路可以保持資料。作為具有第一運算電路和第二運算電路並在反饋迴路中保持資料的電路，可以舉出正反器電路等。另外，正反器電路等的在反饋迴路中保持資料的電路可以採用與時脈訊號及時脈訊號的反相訊號同步地進行資料的輸入及輸出的結構。在此，在正反器電路的範疇內也包括栓鎖器電路。例如，在正反器電路的範疇內也包括準位式栓鎖器電路或邊緣式栓鎖器電路。本發明的記憶體電路的一個方式相當於對正反器電路等的在反饋迴路中保持資料的電路追加截止電流極小的
電晶體、電容器、運算電路(上述第三運算電路)以及開關的結構。由此，以下換句話說明上述(記憶體電路的結構)。
記憶體電路包括正反器電路、截止電流極小的電晶體、電容器、運算電路以及開關。正反器電路具有第一節點及第二節點，當供應電源電壓時，保持在第二節點中的訊號是保持在第一節點中的訊號的反相訊號。上述電晶體的源極和汲極中的一個與第一節點電連接。上述電晶體的源極和汲極中的另一個與電容器的一對電極的一個及運算電路的輸入端子電連接。運算電路的輸出端子藉由開關與第二節點電連接。
對上述記憶體電路的驅動方法的一個方式進行說明。以下說明如下情況下的驅動方法，即在上述記憶體電路中，在供應電源電壓之後，為了降低耗電量，停止供應電源電壓，然後再次供應電源電壓。
對記憶體電路供應電源電壓，並且，時脈訊號及時脈訊號的反相訊號是其準位(電位)週期性地變到高準位或低準位的訊號。此時，由第一運算電路及第二運算電路構成的反饋迴路與時脈訊號及時脈訊號的反相訊號同步，保持對應於資料的訊號(及其反相訊號)。在此，開關處於
截止狀態。像這樣，記憶體電路將所輸入的資料保持在反饋迴路中，並輸出在反饋迴路中保持的資料。在此，其通道形成在氧化物半導體層中的電晶體的遷移率比其通道形成在矽層或矽基板中的電晶體低。在遷移率低的電晶體存在於反饋迴路上時，反饋迴路的資料輸入及資料輸出的速度慢。在本發明的記憶體電路的一個方式中，在反饋迴路上不存在其通道形成在氧化物半導體層中的電晶體等遷移率低的電晶體。由此，可以高速地進行反饋迴路中的資料的寫入及讀出，記憶體電路中的資料的寫入及讀出的速度(工作速度)快。另外，較佳的是，此時截止電流極小的電晶體處於截止狀態。假設截止電流極小的電晶體一直處於導通狀態，在反饋迴路中的資料的寫入及讀出時，對應於資料的訊號電位一直輸入到電容器，而反饋迴路中的資料的寫入及讀出的速度下降。
在停止電源電壓供應到記憶體電路的之前，固定時脈訊號及時脈訊號的反相訊號的準位(電位)。即，時脈訊號及時脈訊號的反相訊號的準位(電位)維持為將所定資料保持在反饋迴路中的狀態下的時脈訊號及時脈訊號的反相訊號的準位(電位)。即，時脈訊號及時脈訊號的反相訊號通常是其準位(電位)週期性地變到高準位或低準位的訊號，但是設置不使其產生該變化的期間。在此，將固定時脈訊號及時脈訊號的反相訊號的準位(訊號電位)的
期間也稱為時脈訊號固定期間。而且，在時脈訊號固定期間中，將截止電流極小的電晶體設定為截止狀態。例如，在時脈訊號固定期間之前，當截止電流極小的電晶體處於導通狀態時，在時脈訊號固定期間中截止電流極小的電晶體處於截止狀態。例如，在時脈訊號固定期間之前，當截止電流極小的電晶體處於截止狀態時，在時脈訊號固定期間中將截止電流極小的電晶體暫且成為設定為導通狀態，然後將截止電流極小的電晶體設定為截止狀態。像這樣，將對應於保持在反饋迴路中的資料的訊號(電位)轉移並保持在電容器中。注意，開關維持為截止狀態。
如上所述，藉由在將時脈訊號及時脈訊號的反相訊號的準位保持為固定的狀態下，將截止電流極小的電晶體設定為截止狀態，來可以在抑制對應於保持在反饋迴路中的資料的訊號(電位)的變動的狀態下，將對應於該資料的訊號(電位)保持在電容器中。
在上述(停止電源電壓的供應之前的工作)之後，停止將電源電壓供應到記憶體電路。另外，在上述(停止電源電壓的供應之前的工作)之後，可以停止時脈訊號及時脈訊號的反相訊號的供應。像這樣，藉由不但停止電源電壓的供應，而且停止時脈訊號及時脈訊號的反相訊號的供應，來可以降低用來供應時脈訊號及時脈訊號的反相訊號的電力。注意，開關維持為截止狀態。
在此，截止電流極小的電晶體維持為截止狀態，即使在停止對記憶體電路進行電源電壓的供應之後，對應於在反饋迴路中保持的資料的訊號(電位)也保持在電容器中。像這樣，藉由使用截止電流極小的電晶體，可以長期儲存電容器所保持的訊號(電位)，由此記憶體電路在停止電源電壓的供應之後也可以長期保持資料。
另外，在本發明的記憶體電路的一個方式中，在截止電流極小的電晶體處於截止狀態且開關處於截止狀態的期間中，電容器的一對電極的一個與反饋迴路中的各節點在電性上斷開。因此，如果截止電流極小的電晶體處於截止狀態且開關處於截止狀態，則既可以在停止對記憶體電路進行電源電壓的供應的同時，停止時脈訊號及時脈訊號的反相訊號的供應，又可以在進行上述供應中的一個之後進行另一個。即，對停止電源電壓的供應的時序有自由度。
再次開始對記憶體電路供應電源電壓。另外，供應恢復到停止電源電壓的供應時的準位(電位)而固定的時脈訊號及時脈訊號的反相訊號。像這樣，開始時脈訊號固定期間。在此，如果截止電流極小的電晶體處於截止狀態且開關處於截止狀態，則既可以在再次開始對記憶體電路進行電源電壓的供應的同時，再次開始恢復到停止電源電壓的供應時的準位(電位)而固定的時脈訊號及時脈訊號的反相訊號的供應，又可以在進行上述供應中的一個之後進
行另一個。即，對再次開始電源電壓的供應的時序有自由度。
然後，將開關設定為導通狀態。另外，截止電流極小的電晶體維持為截止狀態。保持在電容器中的訊號(電位)藉由第三運算電路轉換為所對應的訊號，並在開關處於導通狀態時，輸入到反饋迴路的所定節點。像這樣，在反饋迴路中可以再次保持在停止電源電壓的供應之前所保持的資料。另外，在再次將開關設定為截止狀態之後，解除時脈訊號及時脈訊號的反相訊號的準位(電位)的固定。即，使時脈訊號及時脈訊號的反相訊號恢復為其準位(電位)週期性地變到高準位或低準位的通常訊號。像這樣，記憶體電路在反饋迴路中可以再次開始資料的寫入及讀出。此後工作與上述(供應電源電壓時的工作)同樣。
如上所述，用來將保持在反饋迴路中的資料轉移並寫入到電容器的路徑(以下，也稱為資料保存路徑)與用來將保持在電容器中的資料恢復到反饋迴路中的路徑(以下，也稱為資料恢復路徑)不同。作為配置在資料恢復路徑上的開關使用遷移率高的元件，來可以更高速地進行(再次開始電源電壓的供應的工作)。
以上說明了記憶體電路的驅動方法。
本發明的記憶體單元的一個方式可以是使用一個或多個上述記憶體電路構成的記憶體單元。另外，本發明的訊
號處理電路的一個方式可以是使用該記憶體單元的訊號處理電路。例如，可以將上述記憶體電路用於訊號處理電路所具有的暫存器、快取記憶體等記憶體單元。
再者，訊號處理電路除了上述記憶體單元之外，還可以具有在與記憶體單元之間進行資料的交換的運算電路等各種邏輯電路。而且，也可以在停止對記憶體單元進行電源電壓的供應的同時，停止對在與該記憶體單元之間進行資料的交換的運算電路進行電源電壓的供應。
本發明的訊號處理電路的一個方式包括：CPU；記憶體；以及對記憶體與CPU之間的存取進行控制的周邊控制裝置，其中CPU、記憶體以及周邊控制裝置分別可以採用具有上述記憶體電路的結構。而且，在具有CPU、記憶體以及周邊控制裝置的訊號處理電路的整體中，也可以停止電源電壓的供應。
在供應電源電壓且輸入其準位(電位)週期性地變到高準位或低準位的時脈訊號及時脈訊號的反相訊號的訊號時，記憶體電路將所輸入的資料保持在反饋迴路中，而輸出保持在反饋迴路中的資料。在此，在反饋迴路上不存在其通道形成在氧化物半導體層中的電晶體等遷移率低的電晶體。由此，可以高速地進行反饋迴路中的資料的寫入及讀出，記憶體電路中的資料的寫入及讀出的速度快。
即使在電源電壓的供應停止的期間中，記憶體電路也可以長期保持儲存內容(資料)，並且，即使在重複改寫資料時記憶體電路的劣化也少，從而可以使能夠改寫資料
的次數增大。
另外，用來將保持在反饋迴路中的資料寫入到電容器的路徑(資料保存路徑)與用來將保持在電容器中的資料恢復到反饋迴路中的路徑(資料恢復路徑)不同。在此，在資料保存路徑中，為了在停止電源電壓的供應之後也儲存電容器的一對電極的一個電位，需要設置截止電流極小的電晶體。其通道形成在氧化物半導體層中的電晶體的遷移率比其通道形成在矽層或矽基板中的電晶體低。然而，由於分別設置資料保存路徑和資料恢復路徑，所以作為配置在資料恢復路徑上的開關使用遷移率高的元件，來可以更高速地進行再次開始電源電壓的供應之後的工作。
藉由將上述記憶體電路用於訊號處理電路，可以防止由停止電源電壓的供應導致的資料的消失，從而，在再次供應電源電壓之後，可以在短時間內恢復到停止電源供應之前的狀態。因此，可以採用常關閉驅動方法(normally-off driving method)而只在所需要時供應電源電壓，從而可以大幅度地減少耗電量。另外，可以使訊號處理電路的工作速度高速化，再者，也可以提高可靠性。
以下，參照圖式對實施方式進行詳細說明。但是，本發明不侷限於以下說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣
的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。
注意，在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，“源極”及“汲極”的功能有時互相調換。因此，在本說明書中，“源極”和“汲極”可以互相調換。
“電連接”包括藉由“具有某種電作用的元件”連接的情況。在此，“具有某種電作用的元件”只要可以進行連接目標間的電訊號的授受，就對其沒有特別的限制。
即使在將在電路圖上獨立的構成要素圖示為彼此電連接的情況下，在實際上也有一個導電膜具有多個構成要素的功能的情況，例如佈線的一部分還用作電極或端子的情況等。在本說明書中以“電連接”表示的情況的範疇內也包括這種一個導電膜具有多個構成要素的功能的情況。
“上”或“下”不侷限於構成要素的位置關係為“直接在……上”或“直接在……下”。例如，“閘極絕緣層上的閘極電極”包括在閘極絕緣層和閘極電極之間包含其他構成要素的情況。
圖式等所示的每個結構的位置、大小、範圍等為了容易理解而有時不表示實際上的位置、大小、範圍等。因此，所公開的發明不一定侷限於圖式等所公開的位置、大小、範圍等。
“第一”、“第二”、“第三”等的序數詞是為了避免構成要素的混淆而附記的。
說明本發明的記憶體電路的一個方式。圖1A示出記憶體電路的結構。
在圖1A中，記憶體電路100包括截止電流極小的電晶體101、電容器102、運算電路221、運算電路222、運算電路223以及開關224。示出作為電晶體101使用其通道形成在氧化物半導體層中的電晶體的例子，附記“OS”的符號。運算電路221的輸出端子(圖式中的out)與運算電路222的輸入端子(圖式中的in)電連接。運算電路222的輸入端子藉由開關224與運算電路223的輸出端子(圖式中的out)電連接。運算電路222的輸出端子(圖式中的out)與運算電路221的輸入端子(圖式中的in)電連接。運算電路221的輸入端子與電晶體101的源極及汲極中的一個電連接。電晶體101的源極及汲極中的另一個與電容器102的一對電極的一個及運算電路223的輸入端子(圖式中的in)電連接。在此，以節點F(圖式中的F)表示電容器102的一對電極的一個。
作為運算電路221，可以使用反相器、三態緩衝器、時脈反相器、NAND電路、NOR電路等。作為運算電路222，可以使用反相器、三態緩衝器、時脈反相器、NAND電路、NOR電路等。作為運算電路223，可以使用反相器、三態緩衝器、時脈反相器、NAND電路、NOR電路等。在圖1A中，示出作為運算電路223使用反相器230的例
子。作為開關，例如可以使用類比開關、電晶體等。在圖1A中，示出作為開關224使用電晶體103的例子。例如，電晶體103可以採用其通道形成在矽層或矽基板中的電晶體。
在此，較佳的是，使運算電路223與開關224的電流驅動能力之和比運算電路221的電流驅動能力大。另外，較佳的是，在開關224的電流驅動能力充分大時，使運算電路223的電流驅動能力比運算電路221的電流驅動能力大。像這樣，容易將節點MB(圖式中的MB)的電位設定為對應於保持在電容器102中的訊號(電位)的訊號。
例如，在運算電路221由反相器構成，且該反相器與反相器230使用互補電晶體時，較佳為藉由如下方法設計各電晶體。較佳的是，在反相器230所具有的一導電型電晶體的通道長度為L1，通道寬度為W1，遷移率為μ1，而構成運算電路221的反相器所具有的與上述一導電型不同導電型的電晶體的通道長度為L2，通道寬度為W2，遷移率為μ2時，滿足μ1(W1/L1)>μ2(W2/L2)。即，較佳的是，在反相器230所具有的n通道型電晶體的通道長度為L1，通道寬度為W1，遷移率為μ1，而構成運算電路221的反相器所具有的p通道型電晶體的通道長度為L2，通道寬度為W2，遷移率為μ2時，滿足μ1(W1/L1)>μ2(W2/L2)。或者，較佳的是，在反相器230所具有的p通道型電晶體的通道長度為L1，通道寬度為W1，遷移率為μ1，而構成運算電路221的反相器所具有的n通道型電晶
體的通道長度為L2，通道寬度為W2，遷移率為μ2時，滿足μ1(W1/L1)>μ2(W2/L2)。在此，開關224的電流驅動能力充分大是指：例如，在由電晶體103構成開關224，且電晶體的通道長度為L3，通道寬度為W3，遷移率為μ3時，μ3(W3/L3)比μ2(W2/L2)或μ1(W1/L1)充分大。較佳的是，在μ3(W3/L3)充分大時，以滿足上述不等式的方式設計各電路的電晶體。
電晶體101的閘極與端子SG1電連接。電晶體101的導通狀態或截止狀態根據輸入到端子SG1的控制訊號選擇。開關224的導通狀態或截止狀態根據輸入到端子SG2的控制訊號選擇。在圖1A中，端子SG2與電晶體103的閘極電連接。電容器102的一對電極的另一個與端子C電連接。可以採用固定電位輸入到端子C的結構。例如，可以採用低電源電位輸入到端子C的結構。
當使用電晶體構成運算電路221、運算電路222、運算電路223時，該電晶體可以採用其通道形成在由氧化物半導體之外的半導體構成的層或基板中的電晶體。例如，可以採用其通道形成在矽層或矽基板中的電晶體。
另外，電晶體101可以採用上下的兩個閘極夾著氧化物半導體層的電晶體。可以將控制訊號輸入到一個閘極，而將其他控制訊號輸入到另一個閘極。其他控制訊號也可以是固定電位的訊號。固定電位也可以是低電源電位或高電源電位。另外，也可以電連接兩個閘極，並輸入控制訊號。利用輸入到另一個閘極的訊號，可以控制電晶體101
的臨界電壓等。另外，也可以使電晶體101的截止電流進一步降低。也可以使電晶體101的導通電流增大。
在圖1A所示的記憶體電路100中，在供應電源電壓的期間中，運算電路221和運算電路222形成反饋迴路，該反饋迴路可以保持資料。作為具有運算電路221和運算電路222並藉由反饋迴路保持資料的電路，可以舉出正反器電路。圖1A所示的結構相當於對正反器電路201追加截止電流極小的電晶體101、電容器102、運算電路223以及開關224的結構。在圖1A中以電路202表示該所追加的部分。
正反器電路201具有節點M(圖式中的M)及節點MB(圖式中的MB)，在供應電源電壓的期間中，保持在節點MB中的訊號是保持在節點M中的訊號的反相訊號。電晶體101的源極及汲極中的一個與節點M電連接。電晶體101的源極及汲極中的另一個與電容器102的一對電極的一個及運算電路223的輸入端子(圖式中的in)電連接。運算電路223的輸出端子(圖式中的out)藉由開關224與節點MB電連接。
注意，在圖1A中，示出作為運算電路223使用輸出被輸入的訊號的反相訊號的電路，並藉由開關224將該輸出輸入到節點MB的結構，但是不侷限於此。如圖1B所示，也可以作為運算電路223使用輸出被輸入的訊號而不進行反相的電路，並藉由開關224將該輸出輸入到節點M。作為這樣的運算電路223，可以採用偶數個反相器互相
串聯電連接的結構。在圖1B中，示出作為運算電路223採用反相器230a與反相器230b串聯電連接的結構的例子。注意，在圖1B中，由於其他部分與圖1A同樣，所以省略說明。
對圖1A所示的記憶體電路100的驅動方法的一個方式進行說明。以下說明如下情況下的驅動方法，即在記憶體電路100中，在供應電源電壓之後，為了降低耗電量，停止供應電源電壓，然後再次供應電源電壓。另外，在以下說明中，正反器電路201為與時脈訊號及時脈訊號的反相訊號同步地進行資料的輸入及輸出的電路。為了進行說明，使用圖2的時序圖並也參照圖1A的符號。
另外，在圖2中，以M表示節點M的電位，以MB表示節點MB的電位，以F表示節點F的電位，以SG1表示輸入到端子SG1的控制訊號的訊號電位，以SG2表示輸入到端子SG2的控制訊號的訊號電位，以V表示電源電壓，以CLK表示時脈訊號的訊號電位，以CLKB表示時脈訊號的反相訊號的訊號電位。在圖2中，斜線部分可以是任意訊號電位。
在此，在圖2中，示出如下例子：在SG1為高準位時電晶體101處於導通狀態，而在SG1為低準位時電晶體101處於截止狀態。但是，不侷限於此。可以以如下說明與電晶體101的導通狀態及截止狀態的關係同樣的方式適
當地設定SG1的訊號電位。另外，在圖2中，示出如下例子：在SG2為高準位時電晶體103處於導通狀態，而在SG2為低準位時電晶體103處於截止狀態。但是，不侷限於此。可以以如下說明與電晶體103的導通狀態及截止狀態的關係同樣的方式適當地設定SG2的訊號電位。
在期間1中，作為電源電壓V的VDD供應到記憶體電路100，且時脈訊號的訊號電位CLK及時脈訊號的反相訊號的訊號電位CLKB週期性地變到高準位或低準位。此時，由運算電路221及運算電路222構成的反饋迴路與時脈訊號及時脈訊號的反相訊號同步，保持對應於資料的訊號(及其反相訊號)。在圖2中示出：在期間1的最後，訊號電位VX保持在節點M中，而訊號電位VXB保持在節點MB中的例子。在此，訊號電位VXB相當於對應於訊號電位VX的訊號的反相訊號的電位。在期間1中，SG2處於低準位，開關224處於截止狀態。像這樣，記憶體電路100將所輸入的資料保持在反饋迴路中，並輸出在反饋迴路中保持的資料。在此，其通道形成在氧化物半導體層中的電晶體101的遷移率比其通道形成在矽層或矽基板中的電晶體低。在遷移率低的電晶體存在於反饋迴路上時，反饋迴路的資料輸入及資料輸出的速度慢。在記憶體電路100中，在反饋迴路上不存在其通道形成在氧化物半導體層中的電晶體101。由此，可以高速地進行反饋迴路
中的資料的寫入及讀出，而記憶體電路100中的資料的寫入及讀出的速度(工作速度)快。另外，較佳的是，此時其通道形成在氧化物半導體層中的電晶體101處於截止狀態。假設電晶體101一直處於導通狀態，在反饋迴路中的資料的寫入及讀出時，對應於資料的訊號電位一直也輸入到電容器102，而使利用反饋迴路中的資料的寫入及讀出的速度下降。
在期間2中，固定時脈訊號的訊號電位CLK及時脈訊號的反相訊號的訊號電位CLKB。即，時脈訊號的訊號電位CLK及時脈訊號的反相訊號的訊號電位CLKB維持為將所定資料保持在反饋迴路中的狀態下的時脈訊號的訊號電位CLK及時脈訊號的反相訊號的訊號電位CLKB。即，時脈訊號及時脈訊號的反相訊號通常是其準位(訊號電位)週期性地變到高準位或低準位的訊號，但是設置不使其產生該變化的期間。在此，將固定時脈訊號及時脈訊號的反相訊號的準位(訊號電位)的期間也稱為時脈訊號固定期間。期間2相當於時脈訊號固定期間。由此，在時脈訊號固定期間中，節點M維持訊號電位VX，而節點MB維持訊號電位VXB。在圖2中，示出：將時脈訊號的訊號電位CLK固定為低準位，將時脈訊號的反相訊號的訊號電位CLKB固定為高準位的例子，但是不侷限於此。也可以將時脈訊號的訊號電位CLK固定為高準位，將時脈訊
號的反相訊號的訊號電位CLKB固定為低準位。而且，在時脈訊號固定期間中，藉由將SG1從高準位變到低準位來使截止電流極小的電晶體101成為截止狀態。例如，在時脈訊號固定期間之前，當SG1處於高準位且電晶體101處於導通狀態時，在時脈訊號固定期間中，藉由將SG1從高準位變到低準位來使電晶體101成為截止狀態。例如，在時脈訊號固定期間之前，當SG1處於低準位且電晶體101處於截止狀態時，在時脈訊號固定期間中，藉由將SG1從低準位變到高準位來使電晶體101暫且成為導通狀態，然後將SG1變到低準位來使電晶體101成為截止狀態。像這樣，對應於電容器102的一對電極的一個的節點F的電位成為VX。另外，在電晶體101成為導通狀態之後，節點F的電位成為VX需要長時間。像這樣，將對應於保持在反饋迴路中的資料的訊號(電位)轉移並保持在電容器102中。注意，SG2處於低準位，開關224維持為截止狀態。
如上所述，藉由在將時脈訊號及時脈訊號的反相訊號的準位保持為固定的狀態下，將截止電流極小的電晶體101設定為截止狀態，來可以在抑制對應於保持在反饋迴路中的資料的訊號(電位)的變動的狀態下，將該對應於資料的訊號(電位)轉移並保持在電容器102中。
在期間3中，停止將電源電壓供應到記憶體電路100
(將電源電壓V設定為0)。像這樣，在期間3中，節點M及節點MB的電位成為任意電位。另外，在期間3中，可以停止時脈訊號及時脈訊號的反相訊號的供應。在此，停止時脈訊號及時脈訊號的反相訊號的供應是指：使時脈訊號的訊號電位CLK的準位與時脈訊號的反相訊號的訊號電位CLKB的準位成為相同準位(例如，低準位)。像這樣，藉由不但停止電源電壓的供應，而且停止時脈訊號及時脈訊號的反相訊號的供應，來也可以降低用來供應時脈訊號及時脈訊號的反相訊號的電力。注意，SG2處於低準位，開關224維持為截止狀態。
在此，SG1處於低準位，截止電流極小的電晶體101維持為截止狀態，即使在停止對記憶體電路100進行電源電壓V的供應之後，也對應於在反饋迴路中保持的資料的訊號(電位)保持在電容器102中。即，節點F的電位維持為VX。像這樣，藉由使用截止電流極小的電晶體101，可以長期儲存電容器102所保持的訊號(電位)，由此記憶體電路100在停止電源電壓的供應之後也可以長期保持資料。另外，即使在重複改寫資料時也記憶體電路100的劣化少，從而可以使能夠改寫資料的次數增大。
另外，在記憶體電路100中，在截止電流極小的電晶體101處於截止狀態且開關224處於截止狀態的期間中，電容器102的一對電極的一個與反饋迴路中的各節點在電性上斷開。因此，如果電晶體101處於截止狀態且開關224處於截止狀態，則既可以在停止對記憶體電路100進
行電源電壓的供應的同時，停止時脈訊號及時脈訊號的反相訊號的供應，又可以在進行上述供應中的一個之後進行另一個。即，對停止電源電壓的供應的時序有自由度。
在期間4中，將電源電壓V設定為VDD，再次開始對記憶體電路100供應電源電壓。另外，供應恢復到停止電源電壓的供應時的準位(訊號電位)而固定的時脈訊號及時脈訊號的反相訊號。像這樣，開始時脈訊號固定期間。在圖2中，將時脈訊號的訊號電位CLK固定為低準位，將時脈訊號的反相訊號的訊號電位CLKB固定為高準位。在此，如果電晶體101處於截止狀態且開關224處於截止狀態，則既可以在對記憶體電路100再次開始電源電壓的供應的同時，再次開始恢復到電源電壓的供應停止時的準位(訊號電位)而固定的時脈訊號及時脈訊號的反相訊號的供應，又可以在進行上述供應中的一個之後進行另一個。即，對再次開始電源電壓的供應的時序有自由度。
然後，使SG2成為高準位，將開關224設定為導通狀態。另外，SG1處於低準位，截止電流極小的電晶體101維持為截止狀態。藉由運算電路223將保持在電容器102中的訊號(電位)，即節點F的電位VX轉換為所對應的訊號VXB，並在開關224處於導通狀態時，輸入到反饋迴路的節點MB。像這樣，節點MB的電位畢竟成為VXB。接著，節點M的電位也畢竟成為VX。像這樣，在反饋迴
路中可以再次保持在停止電源電壓的供應之前所保持的資料。然後，使SG2處於低準位，再次將開關224設定為截止狀態。
在此，較佳的是，使運算電路223與開關224的電流驅動能力之和比運算電路221的電流驅動能力大。另外，較佳的是，在開關224的電流驅動能力充分大時，使運算電路223的電流驅動能力比運算電路221的電流驅動能力大。像這樣，容易將節點MB的電位設定為對應於保持在電容器102中的訊號(電位)的訊號。
例如，在運算電路221由反相器構成，且該反相器與反相器230使用互補電晶體時，較佳為藉由如下方法設計各電晶體。較佳的是，在反相器230所具有的一導電型電晶體的通道長度為L1，通道寬度為W1，遷移率為μ1，而構成運算電路221的反相器所具有的與上述一導電型不同導電型的電晶體的通道長度為L2，通道寬度為W2，遷移率為μ2時，滿足μ1(W1/L1)>μ2(W2/L2)。即，較佳的是，在反相器230所具有的n通道型電晶體的通道長度為L1，通道寬度為W1，遷移率為μ1，而構成運算電路221的反相器所具有的p通道型電晶體的通道長度為L2，通道寬度為W2，遷移率為μ2時，滿足μ1(W1/L1)>μ2(W2/L2)。或者，較佳的是，在反相器230所具有的p通道型電晶體的通道長度為L1，通道寬度為W1，遷移率為μ1，而構成運算電路221的反相器所具有的n通道型電晶體的通道長度為L2，通道寬度為W2，遷移率為μ2時，滿
足μ1(W1/L1)>μ2(W2/L2)。在此，開關224的電流驅動能力充分大是指：例如，在由電晶體103構成開關224，且電晶體的通道長度為L3，通道寬度為W3，遷移率為μ3時，μ3(W3/L3)比μ2(W2/L2)或μ1(W1/L1)充分大。較佳的是，在μ3(W3/L3)充分大時，以滿足上述不等式的方式設計各電路的電晶體。
在期間5中，解除時脈訊號及時脈訊號的反相訊號的準位(訊號電位)的固定。即，將時脈訊號及時脈訊號的反相訊號恢復到其準位(訊號電位)週期性地變到高準位或低準位的通常訊號。像這樣，記憶體電路在反饋迴路中可以再次開始資料的寫入及讀出。此後工作與上述(供應電源電壓時的工作)同樣。
如上所述，用來將保持在反饋迴路中的資料轉移並寫入到電容器102的路徑(資料保存路徑)與用來將保持在電容器102中的資料恢復到反饋迴路中的路徑(資料恢復路徑)不同。作為配置在資料恢復路徑上的開關224使用遷移率高的元件，來可以更高速地進行(再次開始電源電壓的供應的工作)。例如，作為電晶體103使用其通道形成在矽層或矽基板中的電晶體，來可以更高速地進行(再次開始電源電壓的供應的工作)。
如上所述，圖1A中的電路202在供應電源電壓的期間中從輸入端子(圖式中的in)被輸入保持在正反器電路201中的資料而保持該資料，在不供應電源電壓的期間中也保持該資料，並在供應電源電壓時將(對應於)該資料
(的訊號)從輸出端子(圖式中的out)提供到正反器電路201。由此，電路202也可以稱為非揮發性記憶體電路。即使在重複改寫資料時該非揮發性記憶體電路的劣化也少，從而可以使能夠改寫資料的次數增大。
以上說明了記憶體電路100的驅動方法。
本發明的記憶體單元的一個方式可以是使用一個或多個記憶體電路100構成的記憶體單元。另外，本發明的訊號處理電路的一個方式可以是使用該記憶體單元的訊號處理電路。例如，可以將記憶體電路100用於訊號處理電路所具有的暫存器、快取記憶體等記憶體單元。
再者，訊號處理電路除了上述記憶體單元之外，還可以具有在與記憶體單元之間進行資料的交換的運算電路等各種邏輯電路。而且，也可以在停止對記憶體單元進行電源電壓的供應的同時，停止對在與該記憶體單元之間進行資料的交換的運算電路進行電源電壓的供應。
本發明的訊號處理電路的一個方式也可以為如下訊號處理電路，該訊號處理電路包括：CPU；記憶體；以及對記憶體與CPU之間的存取進行控制的周邊控制裝置，其中CPU、記憶體以及周邊控制裝置分別具有記憶體電路100。而且，在具有CPU、記憶體以及周邊控制裝置的訊號處理電路的整體中，也可以停止電源電壓的供應。
藉由將記憶體電路100用於訊號處理電路，可以防止
由停止電源電壓的供應導致的資料的消失，從而在再次供應電源電壓之後，可以在短時間內恢復到停止電源供應之前的狀態。因此，可以採用常關閉驅動方法而只在所需要時供應電源電壓，從而可以大幅度地減少耗電量。另外，可以使訊號處理電路的工作速度高速化，再者，也可以提高可靠性。
本實施方式可以與其他實施方式適當地組合而實施。
在本實施方式中，示出本發明的記憶體電路的另一個方式。圖3示出記憶體電路100的結構。
在圖3中，記憶體電路100具有正反器電路201a、正反器電路201b、電路202a及電路202b。正反器電路201a的輸出端子(圖式中的out)與正反器電路201b的輸入端子(圖式中的in)電連接。正反器電路201a的輸入端子(圖式中的in)用作記憶體電路100的輸入端子D，正反器電路201b的輸出端子(圖式中的out)用作記憶體電路100的輸出端子Q。
電路202a及電路202b可以是與圖1A中的電路202同樣的結構。
正反器電路201a具有運算電路221a及運算電路222a，並運算電路221a、運算電路222a及電路202a之間的電連接關係可以與圖1A中的運算電路221、運算電路222及電路202之間的電連接關係同樣。另外，正反器電路
201a具有類比開關226a，正反器電路201a的輸入端子藉由類比開關226a與節點Ma電連接。時脈訊號CLK1及時脈訊號CLK1的反相訊號CLK1B輸入到類比開關226a及運算電路222a。在此，由於時脈訊號CLK1及時脈訊號CLK1的反相訊號CLK1B，在類比開關226a處於導通狀態時運算電路222a的輸出成為浮動狀態，而在類比開關226a處於截止狀態時運算電路222a反相被輸入的訊號而將其輸出。節點MBa與正反器電路201a的輸出端子電連接。
正反器電路201b具有運算電路221b及運算電路222b，並且運算電路221b、運算電路222b及電路202b之間的電連接關係可以與圖1A中的運算電路221、運算電路222及電路202之間的電連接關係同樣。另外，正反器電路201b具有類比開關226b，正反器電路201b的輸入端子藉由類比開關226b與節點Mb電連接。時脈訊號CLK2及時脈訊號CLK2的反相訊號CLK2B輸入到類比開關226b及運算電路222b。在此，由於時脈訊號CLK2及時脈訊號CLK2的反相訊號CLK2B，在類比開關226b處於導通狀態時運算電路222b的輸出成為浮動狀態，而在類比開關226b處於截止狀態時運算電路222b反相被輸入的訊號而將其輸出。節點MBb與正反器電路201b的輸出端子電連接。
時脈訊號CLK2既可以是時脈訊號CLK1的反相訊號，又可以是偏離時脈訊號CLK1的相位而成的訊號。即，
既可以採用將單相時脈訊號供應到圖3中的記憶體電路100的結構，又可以採用供應兩相時脈訊號的結構。藉由採用兩相時脈訊號的結構，將時脈訊號CLK1的工作比(1週期中的高準位期間所占的比率)和時脈訊號CLK2的工作比分別設定為低於50%，並且，設置時脈訊號CLK1和時脈訊號CLK2均處於低準位的期間，來可以抑制輸入到輸入端子D的資料與時脈訊號(時脈訊號CLK1及時脈訊號CLK2)無關地從輸出端子Q輸出。另外，輸入到輸入端子D的資料與時脈訊號(時脈訊號CLK1及時脈訊號CLK2)無關地從輸出端子Q輸出的現象被稱為資料洩漏(data leakage)、資料控制不穩(data racing)等。
參照圖4的時序圖對圖3所示的記憶體電路100的驅動方法進行說明。也參照圖1A、圖3的符號。
另外，在圖4中，以Ma表示節點Ma的電位，以MBa表示節點MBa的電位，以Mb表示節點Mb的電位，以MBb表示節點MBb的電位，以V表示電源電壓，以CLK1表示時脈訊號CLK1的訊號電位，以CLKB1表示時脈訊號CLK1的反相訊號的訊號電位，以CLK2表示時脈訊號CLK2的訊號電位，以CLKB2表示時脈訊號CLK2的反相訊號的訊號電位。另外，在電路202a及電路202b中，以F表示節點F的電位，以SG1表示輸入到端子SG1的控制訊號的訊號電位，以SG2表示輸入到端子SG2的控制訊號的訊號電位。在圖4中，斜線部分可以是任意訊號電位。
在此，在圖4中，示出如下例子：在SG1處於高準位時電晶體101處於導通狀態，在SG1處於低準位時電晶體101處於截止狀態。但是，不侷限於此。可以以如下說明與電晶體101的導通狀態及截止狀態的關係同樣的方式適當地設定SG1的訊號電位。另外，在圖4中，示出如下例子：在SG2處於高準位時電晶體103處於導通狀態，在SG2處於低準位時電晶體103處於截止狀態。但是，不侷限於此。可以以如下說明與電晶體103的導通狀態及截止狀態的關係同樣的方式適當地設定SG2的訊號電位。
在期間1中，作為電源電壓V的VDD供應到記憶體電路100，且CLK1、CLK2、CLKB1及CLKB2週期性地變到高準位或低準位。在此，圖4所示的期間1中，藉由將時脈訊號CLK1的工作比(1週期中的高準位期間所占的比率)和時脈訊號CLK2的工作比分別設定為低於50%，並且，設置時脈訊號CLK1和時脈訊號CLK2均處於低準位的期間，來抑制輸入到輸入端子D的資料與時脈訊號(時脈訊號CLK1及時脈訊號CLK2)無關地從輸出端子Q輸出。
在期間1中，與時脈訊號及時脈訊號的反相訊號同步，由運算電路221a及運算電路222a構成的反饋迴路、由運算電路221b及運算電路222b構成的反饋迴路分別保持對應於資料的訊號(及其反相訊號)。在圖4中，示出：
在期間1的最後，訊號電位VX保持在節點Ma中，訊號電位VXB保持在節點MBa中，訊號電位VYB保持在節點Mb中，而訊號電位VY保持在節點MBb中的例子。在此，訊號電位VXB相當於對應於訊號電位VX的訊號的反相訊號的電位。訊號電位VYB相當於對應於訊號電位VY的訊號的反相訊號的電位。在期間1中，在電路202a及電路202b的每一個中，SG2處於低準位，開關224處於截止狀態。像這樣，記憶體電路100與時脈訊號CLK1和時脈訊號CLK2同步，將從輸入端子D輸入的資料保持在正反器電路201a的反饋迴路中，將保持在正反器電路201a的反饋迴路中的資料輸入到正反器電路201b，並且，將保持在正反器電路201b的反饋迴路中的資料從輸出端子Q輸出。在此，其通道形成在氧化物半導體層中的電晶體101的遷移率比其通道形成在矽層或矽基板中的電晶體低。在遷移率低的電晶體存在於反饋迴路上時，反饋迴路的資料輸入及資料輸出的速度慢。在記憶體電路100中，在反饋迴路上不存在其通道形成在氧化物半導體層中的電晶體101。由此，可以高速地進行反饋迴路中的資料的寫入及讀出，記憶體電路100中的資料的寫入及讀出的速度(工作速度)快。另外，較佳的是，此時，在電路202a及電路202b中其通道形成在氧化物半導體層中的電晶體101處於截止狀態。假設在電路202a及電路202b中電晶體101一直處於導通狀態，在各反饋迴路中的資料的寫入及讀出時，對應於資料的訊號電位一直輸入到電路202a的
電容器102及電路202b的電容器102，而使各反饋迴路中的資料的寫入及讀出的速度下降。
在期間2中，固定CLK1、CLK2、CLKB1及CLKB2。即，使CLK1、CLK2、CLKB1及CLKB2維持為將所定資料保持在反饋迴路中的狀態下的CLK1、CLK2、CLKB1及CLKB2。即，通常，時脈訊號及時脈訊號的反相訊號是其準位(訊號電位)週期性地變到高準位或低準位的訊號，但是設置不使其產生該變化的期間。在此，將固定時脈訊號及時脈訊號的反相訊號的準位(訊號電位)的期間也稱為時脈訊號固定期間。期間2相當於時脈訊號固定期間。由此，在時脈訊號固定期間中，節點Ma維持訊號電位VX，節點MBa維持訊號電位VXB，節點Mb維持訊號電位VYB，而節點MBb維持訊號電位VY。在圖4中，示出：將CLK1及CLK2固定為低準位，將CLKB1及CLKB2固定為高準位的例子，但是不侷限於此。也可以將CLK1及CLK2固定為高準位中，將CLKB1及CLKB2固定為低準位。而且，在時脈訊號固定期間中，藉由在電路202a及電路202b的每一個中將SG1從高準位變到低準位來使截止電流極小的電晶體101成為截止狀態。例如，在電路202a及電路202b的每一個中，在時脈訊號固定期間之前，當SG1處於高準位且電晶體101處於導通狀態時，在時脈訊號固定期間中，藉由將SG1從高準位變到低準位來使
電晶體101成為截止狀態。例如，在電路202a及電路202b的每一個中，在時脈訊號固定期間之前，當SG1處於低準位且電晶體101處於導通狀態時，在時脈訊號固定期間中，藉由將SG1從低準位變到高準位來使電晶體101暫且成為導通狀態，然後將SG1變到低準位來使電晶體101成為截止狀態。像這樣，在電路202a中，對應於電容器102的一對電極的一個的節點F的電位成為VX，而在電路202b中，對應於電容器102的一對電極的一個的節點F的電位成為VYB。另外，在電路202a及電路202b的每一個中，在電晶體101成為導通狀態之後，節點F的電位成為上述電位需要長時間。像這樣，將對應於保持在反饋迴路中的資料的訊號(電位)保持在電路202a及電路202b的每一個中的電容器102中。注意，在電路202a及電路202b的每一個中，SG2處於低準位，開關224維持為截止狀態。
如上所述，藉由在將時脈訊號及時脈訊號的反相訊號的準位保持為一定的狀態下，將截止電流極小的電晶體101設定為截止狀態，來可以在抑制對應於保持在各反饋迴路中的資料的訊號(電位)的變動的狀態下，將對應於該資料的訊號(電位)轉移並保持在電路202a及電路202b的每一個的電容器102中。
在期間3中，停止將電源電壓供應到記憶體電路100
(將電源電壓V設定為0)。像這樣，在期間3中，節點Ma、節點Mb、節點MBa及節點MBb的電位成為任意電位。另外，在期間3中，可以停止時脈訊號及時脈訊號的反相訊號的供應。在此，停止時脈訊號及時脈訊號的反相訊號的供應是指：使CLK1的準位和CLKB1的準位成為相同準位(例如，低準位)，並使CLK2的準位和CLKB2的準位成為相同準位(例如，低準位)。像這樣，藉由不但停止電源電壓的供應，而且停止時脈訊號及時脈訊號的反相訊號的供應，來可以降低用來供應時脈訊號及時脈訊號的反相訊號的電力。注意，在電路202a及電路202b的每一個中，SG2處於低準位，開關224維持為截止狀態。
在此，在電路202a及電路202b的每一個中，SG1處於低準位，截止電流極小的電晶體101維持為截止狀態，即使在停止對記憶體電路100進行電源電壓V的供應之後，對應於在反饋迴路中保持的資料的訊號(電位)也保持在電路202a及電路202b的每一個的電容器102中。即，在電路202a中節點F的電位維持為VX，在電路202b中節點F的電位維持為VYB。像這樣，藉由使用截止電流極小的電晶體101，可以長期保持電路202a及電路202b的每一個的電容器102所保持的訊號(電位)，由此記憶體電路100在停止電源電壓的供應之後也可以長期保持資料。另外，即使在重複改寫資料時記憶體電路100的劣化也少，從而可以使能夠改寫資料的次數增大。
另外，在記憶體電路100中，在電路202a及電路
202b的每一個中，在截止電流極小的電晶體101處於截止狀態且開關224處於截止狀態的期間中，電容器102的一對電極的一個與反饋迴路中的各節點在電性上斷開。因此，在電路202a及電路202b的每一個中，如果電晶體101處於截止狀態且開關224處於截止狀態，則既可以在停止對記憶體電路100進行電源電壓的供應的同時，停止時脈訊號及時脈訊號的反相訊號的供應，又可以在進行上述供應中的一個之後進行另一個。即，對停止電源電壓的供應的時序有自由度。
在期間4中，將電源電壓V設定為VDD，再次開始對記憶體電路100供應電源電壓。另外，供應恢復到停止電源電壓的供應時的準位(訊號電位)而固定的時脈訊號及時脈訊號的反相訊號。像這樣，開始時脈訊號固定期間。在圖4中，將CLK1及CLK2固定為低準位，將CLKB1及CLKB2固定在為高準位。在此，在電路202a及電路202b的每一個中，如果電晶體101處於截止狀態且開關224處於截止狀態，則既可以在對記憶體電路100再次開始電源電壓的供應的同時，再次開始恢復到停止電源電壓的供應時的準位(訊號電位)而固定的時脈訊號及時脈訊號的反相訊號的供應，又可以在進行上述供應中的一個之後進行另一個。即，對再次開始電源電壓的供應的時序有自由度。
然後，在電路202a及電路202b的每一個中，使SG2處於高準位，將開關224設定為導通狀態。另外，在電路202a及電路202b的每一個中，SG1處於低準位，截止電流極小的電晶體101維持為截止狀態。在電路202a中，保持在電容器102中的訊號(電位)，即節點F的電位VX藉由運算電路223被轉換為所對應的訊號VXB，並在開關224處於導通狀態時，輸入到反饋迴路的節點MBa。像這樣，節點MBa的電位畢竟成為VXB。接著，節點Ma的電位也畢竟成為VX。在電路202b中，保持在電容器102中的訊號(電位)，即節點F的電位VYB藉由運算電路223被轉換為所對應的訊號VY，並在開關224處於導通狀態時，輸入到反饋迴路的節點MBb。像這樣，節點MBb的電位畢竟成為VY。接著，節點Mb的電位也畢竟成為VYB。像這樣，在反饋迴路中可以再次保持在停止電源電壓的供應之前所保持的資料。然後，在電路202a及電路202b的每一個中，使SG2處於低準位，再次使開關224處於截止狀態。
在期間5中，解除時脈訊號及時脈訊號的反相訊號的準位(訊號電位)的固定。即，將時脈訊號及時脈訊號的反相訊號恢復到其準位(訊號電位)週期性地變到高準位或低準位的通常訊號。像這樣，記憶體電路在反饋迴路中可以再次開始資料的寫入及讀出。此後工作與上述(供應電源電壓時的工作)同樣。
如上所述，用來將保持在反饋迴路中的資料轉移並寫
入到電容器102的路徑(資料保存路徑)與用來將保持在電容器102中的資料恢復到反饋迴路中的路徑(資料恢復路徑)不同。作為配置在資料恢復路徑上的開關224使用遷移率高的元件，來可以更高速地進行(再次開始電源電壓的供應的工作)。例如，作為電晶體103使用其通道形成在矽層或矽基板中的電晶體，來可以更高速地進行(再次開始電源電壓的供應的工作)。
以上說明了記憶體電路100的驅動方法。
本發明的記憶體單元的一個方式可以是使用一個或多個記憶體電路100構成的記憶體單元。另外，本發明的訊號處理電路的一個方式可以是使用該記憶體單元的訊號處理電路。例如，可以將記憶體電路100用於訊號處理電路所具有的暫存器、快取記憶體等記憶體單元。
再者，訊號處理電路除了上述記憶體單元之外，還可以具有在與記憶體單元之間進行資料的交換的運算電路等各種邏輯電路。而且，也可以在停止對記憶體單元進行電源電壓的供應的同時，停止對在與該記憶體單元之間進行資料的交換的運算電路進行電源電壓的供應。
本發明的訊號處理電路的一個方式也可以為如下訊號處理電路，該訊號處理電路包括：CPU；記憶體；以及對記憶體與CPU之間的存取進行控制的周邊控制裝置，其中CPU、記憶體以及周邊控制裝置分別具有記憶體電路
100。而且，在具有CPU、記憶體以及周邊控制裝置的訊號處理電路的整體中，也可以停止電源電壓的供應。
藉由將記憶體電路100用於訊號處理電路，可以防止由停止電源電壓的供應導致的資料的消失，從而在再次供應電源電壓之後，可以在短時間內恢復到停止電源供應之前的狀態。因此，可以採用常關閉驅動方法而只在所需要時供應電源電壓，從而可以大幅度地減少耗電量。另外，可以使訊號處理電路的工作速度高速化，再者，也可以提高可靠性。
本實施方式可以與其他實施方式適當地組合而實施。
對圖1A和1B所示的記憶體電路100的製造方法進行說明。在本實施方式中，舉出構成記憶體電路100的元件中的電晶體103、其通道形成在氧化物半導體層中的電晶體101以及電容器102的例子來說明記憶體電路100的製造方法。在此，舉出電晶體103是其通道形成在矽層中的電晶體的情況的例子。
首先，如圖5A所示，在基板700上形成絕緣膜701和從單晶半導體基板分離的半導體膜702。
對可以用作基板700的材料沒有大的限制，但是需要至少具有能夠承受後面的加熱處理的程度的耐熱性。例如，作為基板700，可以使用藉由熔融法或浮法而製造的玻璃基板、石英基板、半導體基板、陶瓷基板等。另外，當
後面的加熱處理的溫度較高時，較佳為使用應變點為730℃以上的玻璃基板。
在本實施方式中，以下，以半導體膜702為單晶矽的情況為例子來說明電晶體103的製造方法。另外，簡單說明具體的單晶半導體膜702的製造方法的一個例子。首先，將由利用電場進行加速的離子構成的離子束注入到單晶半導體基板的接合基板，以在離接合基板的表面有預定深度的區域中形成因使結晶結構錯亂而局部性地脆弱化的脆化層。可以根據離子束的加速能和離子束的入射角調節形成脆化層的區域的深度。然後，貼合接合基板與形成有絕緣膜701的基板700，其中間夾有該絕緣膜701。至於貼合，在使接合基板與基板700重疊之後，對接合基板和基板700的一部分施加大約1N/cm2以上且500N/cm2以下的壓力，較佳為施加大約11N/cm2以上且20N/cm2以下的壓力。當施加壓力時，從該部分起開始接合基板和絕緣膜701的接合，該接合最終擴展於貼緊的整個面。接著，藉由進行加熱處理，存在於脆化層中的極小空隙彼此結合起來，使得極小空隙的體積增大。結果，在脆化層中，接合基板的一部分的單晶半導體膜從接合基板分離。上述加熱處理的溫度為不超過基板700的應變點的溫度。然後，藉由利用蝕刻等將上述單晶半導體膜加工為所希望的形狀，可以形成半導體膜702。
為了控制臨界電壓，也可以對半導體膜702添加賦予p型導電性的雜質元素諸如硼、鋁、鎵等或賦予n型導電
性的雜質元素諸如磷、砷等。用來控制臨界電壓的雜質元素添加既可對被蝕刻而加工為所定形狀之前的半導體膜進行，又可對被蝕刻而加工為所定形狀之後的半導體膜702進行。另外，也可以將用於控制臨界電壓的雜質元素添加到接合基板。或者，也可以首先將雜質元素添加到接合基板，以便粗略地調節臨界電壓，然後，再將其添加到被蝕刻而加工為所定形狀之前的半導體膜或被蝕刻而加工為所定形狀之後的半導體膜702，以便精細地調節臨界電壓。
另外，雖然在本實施方式中說明使用單晶半導體膜的例子，但是本發明不侷限於該結構。例如，既可利用在絕緣膜701上利用氣相沉積法而形成的多晶、微晶或非晶半導體膜，又可利用已知的技術使上述半導體膜結晶化。作為已知的晶化法，有利用雷射的雷射晶化法、使用催化元素的晶化法。或者，也可以採用組合了使用催化元素的晶化法和雷射晶化法的方法。另外，在使用石英等具有優良的耐熱性的基板時，也可以採用組合如下方法的晶化法：使用電熱爐的熱晶化法；利用紅外光的燈退火晶化法；使用催化元素的晶化法；950℃左右的高溫退火法。
接著，如圖5B所示，將半導體膜702加工為所定形狀，來形成半導體層704。然後，在半導體層704上形成閘極絕緣膜703。
作為閘極絕緣膜703的一個例子，可以使用電漿CVD法或濺射法等形成包含如下材料的膜的單層或疊層：氧化矽、氮氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧
化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOyNz(x>0、y>0、z>0))、添加有氮的鋁酸鉿(HfAlxOyNz(x>0、y>0、z>0))等。
另外，在本說明書中，氧氮化物是指在其組成中含氧量多於含氮量的物質。另外，氮氧化物是指在其組成中含氮量多於含氧量的物質。
例如，可以將閘極絕緣膜703的厚度設定為1nm以上且100nm以下，較佳為10nm以上且50nm以下。在本實施方式中，作為閘極絕緣膜703，使用電漿CVD法形成包含氧化矽的單層的絕緣膜。
接著，如圖5C所示，形成閘極電極707。
閘極電極707可以藉由在形成導電膜之後將該導電膜加工為預定的形狀而形成。在形成上述導電膜時，可以使用CVD法、濺射法、蒸鍍法、旋塗法等。另外，作為導電膜，可以使用鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、釹(Nb)等。既可使用含上述金屬作為其主要成分的合金，又可使用含上述金屬的化合物。或者，也可以使用對半導體膜摻雜了賦予導電性的雜質元素如磷等而成的多晶矽等半導體來形成導電膜。
另外，雖然在本實施方式中由單層導電膜形成閘極電極707，但是本實施方式不侷限於該結構。閘極電極707也可以由層疊的多個導電膜形成。
作為兩個導電膜的組合，可以使用氮化鉭或鉭作為第
一層，並且使用鎢作為第二層。另外，除了上述以外，還可以舉出：氮化鎢和鎢、氮化鉬和鉬、鋁和鉭、鋁和鈦等。因為鎢和氮化鉭具有高耐熱性，所以在形成兩層導電膜之後可以進行用於熱活化的加熱處理。另外，作為兩層導電膜的搭配，例如可以使用摻雜有賦予n型導電性的雜質元素的矽和鎳矽化物；摻雜有賦予n型導電性的雜質元素的矽和鎢矽化物等。
在採用層疊三層的導電膜的三層結構的情況下，較佳為採用鉬膜、鋁膜和鉬膜的疊層結構。
另外，作為閘極電極707，也可以使用氧化銦、氧化銦氧化錫、氧化銦氧化鋅、氧化鋅、氧化鋅鋁、氧氮化鋅鋁或氧化鋅鎵等的具有透光性的氧化物導電膜。
另外，也可以使用液滴噴射法選擇性地形成閘極電極707，而不使用遮罩。液滴噴射法是指從細孔噴射或噴出包含預定組分的液滴來形成預定圖案的方法，噴墨法等包括在其範疇內。
另外，藉由在形成導電膜之後使用ICP(Inductively Coupled Plasma：感應耦合電漿)蝕刻法並對蝕刻條件(施加到線圈型電極層的電力量、施加到基板側電極層的電力量和基板側的電極溫度等)進行適當調整，可以將閘極電極707蝕刻為具有所希望的錐形形狀。另外，還可以根據遮罩的形狀控制錐形形狀的角度等。另外，作為蝕刻氣體，可以適當地使用：氯類氣體如氯、氯化硼、氯化矽、四氯化碳等；氟類氣體如四氟化碳、氟化硫或氟化氮；或
氧。
接著，如圖5D所示，藉由以閘極電極707為遮罩將賦予一導電性的雜質元素添加到半導體層704，在半導體層704中形成與閘極電極707重疊的通道形成區710以及夾有通道形成區710的一對雜質區域709。
在本實施方式中，以將賦予p型的雜質元素(如硼)添加到半導體層704的情況為例子。
接著，如圖6A所示，覆蓋閘極絕緣膜703和閘極電極707形成絕緣膜712和絕緣膜713。明確地說，絕緣膜712和絕緣膜713可以使用氧化矽、氮化矽、氮氧化矽、氧氮化矽、氮化鋁、氮氧化鋁等的無機絕緣膜。特別是，藉由作為絕緣膜712和絕緣膜713使用介電常數低(low-k)材料，可以充分地減少起因於各種電極或佈線的重疊的電容，所以較佳為使用介電常數低(low-k)材料。另外，作為絕緣膜712和絕緣膜713，也可以應用使用上述材料的多孔絕緣膜。在多孔絕緣膜中，因為與密度高的絕緣膜相比，其介電常數降低，所以可以進一步減少起因於電極或佈線的寄生電容。
在本實施方式中，以使用氧氮化矽作為絕緣膜712並使用氮氧化矽作為絕緣膜713的情況為例子。另外，雖然在本實施方式中以在閘極電極707上形成絕緣膜712和絕緣膜713的情況為例子，但是在本發明中，既可在閘極電極707上只形成一層的絕緣膜，又可在閘極電極707上形成三層以上的多個絕緣膜的疊層。
接著，如圖6B所示，藉由對絕緣膜713進行CMP(化學機械拋光)處理或蝕刻處理，使絕緣膜713的頂面平坦化。另外，為了提高之後形成的電晶體101的特性，較佳為使絕緣膜713的表面盡可能地為平坦。
藉由上述製程，可以形成電晶體103。
接著，說明電晶體101的製造方法。首先，如圖6C所示，在絕緣膜713上形成氧化物半導體層716。
藉由將形成在絕緣膜713上的氧化物半導體膜加工為所希望的形狀，可以形成氧化物半導體層716。上述氧化物半導體膜的厚度為2nm以上且200nm以下，較佳為3nm以上且50nm以下，更佳為3nm以上且20nm以下。藉由使用氧化物半導體作為靶材，利用濺射法形成氧化物半導體膜。另外，氧化物半導體膜可以藉由在稀有氣體(如氬)氛圍下、在氧氛圍下或在稀有氣體(如氬)和氧的混合氛圍下利用濺射法而形成。
另外，較佳為在使用濺射法形成氧化物半導體膜之前，進行引入氬氣體並產生電漿的反濺射，而去除附著在絕緣膜713的表面上的灰塵。反濺射是指不對靶材一側施加電壓而使用RF電源在氬氛圍中對基板一側施加電壓來在基板附近形成電漿以進行表面改性的方法。另外，也可以使用氮、氦等代替氬氛圍。另外，也可以在對氬氛圍添加氧、一氧化二氮等的氛圍下進行反濺射。另外，也可以在對氬氛圍添加氯、四氟化碳等的氛圍下進行反濺射。
作為氧化物半導體層，至少含有選自In、Ga、Sn及
Zn中的一種以上的元素。例如，可以使用四元金屬氧化物的In-Sn-Ga-Zn-O類氧化物半導體、三元金屬氧化物的In-Ga-Zn-O類氧化物半導體、In-Sn-Zn-O類氧化物半導體、In-Al-Zn-O類氧化物半導體、Sn-Ga-Zn-O類氧化物半導體、Al-Ga-Zn-O類氧化物半導體、Sn-Al-Zn-O類氧化物半導體、二元金屬氧化物的In-Zn-O類氧化物半導體、Sn-Zn-O類氧化物半導體、Al-Zn-O類氧化物半導體、Zn-Mg-O類氧化物半導體、Sn-Mg-O類氧化物半導體、In-Mg-O類氧化物半導體、以及In-Ga-O類氧化物半導體、單元金屬氧化物的In-O類氧化物半導體、Sn-O類氧化物半導體、Zn-O類氧化物半導體等。此外，也可以使用使上述氧化物半導體含有In、Ga、Sn、Zn以外的元素如SiO2而得到的氧化物半導體。
例如，In-Ga-Zn-O類氧化物半導體是指含有銦(In)、鎵(Ga)、鋅(Zn)的氧化物半導體，並且對其組成比沒有限制。
此外，氧化物半導體層可以使用由化學式InMO3(ZnO)m(m>0)表示的薄膜。這裏，M表示選自Zn、Ga、Al、Mn及Co中的一種或多種金屬元素。例如，作為M，有Ga、Ga及Al、Ga及Mn或Ga及Co等。
另外，當作為氧化物半導體使用In-Zn-O類材料時，將所使用的靶材的組成比以原子數比設定為In：Zn=50：1至1：2(當換算為莫耳數比時，In2O3：ZnO=25：1至1：4)，較佳為In：Zn=20：1至1：1(當換算為莫耳數比時，
In2O3：ZnO=10：1至1：2)，更佳為In：Zn=1.5：1至15：1(當換算為莫耳數比時，In2O3：ZnO=3：4至15：2)。例如，作為用於形成In-Zn-O類氧化物半導體的靶材，當原子數比為In：Zn：O=X：Y：Z時，Z>1.5X+Y。
在本實施方式中，將藉由使用包含In(銦)、Ga(鎵)及Zn(鋅)的靶材的濺射法而得到的厚度為30nm的In-Ga-Zn-O類氧化物半導體的薄膜用作氧化物半導體膜。作為上述靶材，例如可以使用各金屬的組成比為In：Ga：Zn=1：1：0.5、In：Ga：Zn=1：1：1或In：Ga：Zn=1：1：2的靶材。另外，包含In、Ga及Zn的靶材的填充率為90%以上且100%以下，較佳為95%以上且低於100%。藉由採用填充率高的靶材，可以形成緻密的氧化物半導體膜。
在本實施方式中，將基板放置在保持為減壓狀態的處理室內，去除處理室內的殘留水分並引入被去除了氫及水分的濺射氣體，使用上述靶材形成氧化物半導體膜。在進行成膜時，也可以將基板溫度設定為100℃以上且600℃以下，較佳為200℃以上且400℃以下。藉由邊加熱基板邊進行成膜，可以降低形成的氧化物半導體膜中含有的雜質濃度。另外，可以減輕由於濺射帶來的損傷。為了去除殘留在處理室中的水分，較佳為使用吸附型真空泵。例如，較佳為使用低溫泵、離子泵、鈦昇華泵。另外，作為排氣單元，也可以使用配備有冷阱的渦輪泵。在使用低溫泵對處理室進行排氣時，例如排出氫原子、水(H2O)等的包含氫原子的化合物(更佳地，還有包含碳原子的化合物)等
，由此可降低該處理室中形成的氧化物半導體膜所包含的雜質濃度。
作為成膜條件的一例，可以應用如下條件：基板與靶材之間的距離為100mm，壓力為0.6Pa，直流(DC)電源電力為0.5kW，採用氧(氧流量比率為100%)氛圍。另外，利用脈衝直流(DC)電源是較佳的，因為可以減少在成膜時發生的灰塵並可以實現均勻的膜厚度分佈。
另外，藉由將濺射裝置的處理室的洩漏率設定為1×10-10Pa．m3/秒以下，可以減少當藉由濺射法形成膜時混入到氧化物半導體膜中的鹼金屬、氫化物等雜質。另外，藉由作為排氣系統使用上述吸附型真空泵，可以減少鹼金屬、氫原子、氫分子、水、羥基或氫化物等雜質從排氣系統倒流。
另外，藉由將靶材的純度設定為99.99%以上，可以減少混入到氧化物半導體膜中的鹼金屬、氫原子、氫分子、水、羥基或氫化物等。另外，藉由使用該靶材，在氧化物半導體膜中可以降低鋰、鈉、鉀等的鹼金屬的濃度。
另外，為了使氧化物半導體膜中儘量不包含氫、羥基及水分，作為成膜的預處理，較佳為在濺射裝置的預熱室中對形成了絕緣膜712及絕緣膜713的基板700進行預熱，使吸附到基板700的水分或氫等雜質脫離且進行排氣。注意，預熱的溫度是100℃以上且400℃以下，較佳是150℃以上且300℃以下。另外，設置在預熱室中的排氣單元較佳是低溫泵。另外，還可以省略該預熱處理。另外，
該預熱也可以在後面進行的閘極絕緣膜721的成膜之前，對形成了導電層719及導電層720的基板700同樣地進行。
另外，氧化物半導體膜處於單晶、多晶(polycrystal)或非晶等狀態。
較佳氧化物半導體膜是CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：C軸配向結晶氧化物半導體)膜。
CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部的結晶-非晶混合相結構的氧化物半導體膜。另外，在很多情況下該結晶部分的尺寸為能夠容納於一個邊長小於100nm的立方體的尺寸。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包括在CAAC-OS膜中的非晶部與結晶部的邊界不明確。另外，利用TEM在CAAC-OS膜中觀察不到晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，在不同結晶之間a軸及b軸的方向可以不同。在本說明
書中，當只記載“垂直”時，也包括85°以上且95°以下的範圍。另外，當只記載“平行”時，也包括-5°以上且5°以下的範圍。
另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體膜的表面一側進行結晶生長時，與被形成面近旁相比，有時在表面近旁結晶部所占的比例高。另外，藉由對CAAC-OS膜添加雜質，有時在該雜質添加區中結晶部產生非晶化。
因為包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，所以有時根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)朝向彼此不同的方向。另外，結晶部的c軸方向是平行於形成CAAC-OS膜時的被形成面的法線向量或表面的法線向量的方向。結晶部分藉由進行成膜或進行成膜後的加熱處理等的晶化處理來形成。
使用CAAC-OS膜的電晶體可以降低因照射可見光或紫外光而產生的電特性變動。因此，這種電晶體的可靠性高。
另外，作為用來形成氧化物半導體層716的蝕刻，可以採用乾蝕刻及濕蝕刻中的一者或兩者。作為用於乾蝕刻的蝕刻氣體，較佳為使用含有氯的氣體(氯類氣體，例如，氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、
四氯化碳(CCl4)等)。另外，還可以使用含有氟的氣體(氟類氣體，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)等)、溴化氫(HBr)、氧(O2)、或對上述氣體添加了氦(He)或氬(Ar)等的稀有氣體的氣體等。
作為乾蝕刻法，可以使用平行平板型RIE(Reactive Ion Etching：反應離子蝕刻)法或ICP(Inductively Coupled Plasma：感應耦合電漿)蝕刻法。為了能夠蝕刻為所希望的形狀，適當地調節蝕刻條件(施加到線圈形電極的電力量、施加到基板一側的電極的電力量、基板一側的電極溫度等)。
作為用於濕蝕刻的蝕刻液，可以使用將磷酸、醋酸及硝酸混合而成的溶液、檸檬酸或草酸等的有機酸。在本實施方式中，使用ITO-07N(日本關東化學株式會社製造)。
另外，也可以利用噴墨法形成用來形成氧化物半導體層716的抗蝕劑遮罩。當利用噴墨法形成抗蝕劑遮罩時不需要光遮罩，由此可以降低製造成本。
另外，較佳為在下一個製程中形成導電膜之前進行反濺射，以去除附著在氧化物半導體層716及絕緣膜713的表面的抗蝕劑殘渣等。
另外，有時在藉由濺射等形成的氧化物半導體膜中包含作為雜質的水分或氫(包括羥基)。因為水分或氫容易形成施體能階，所以它們對於氧化物半導體來說是雜質。
因此，在本發明的一個方式中，為了減少氧化物半導體膜中的水分或氫等雜質(實現脫水化或脫氫化)，在減壓氛圍、氮或稀有氣體等惰性氣體氛圍、氧氣體氛圍或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩光譜法)方式的露點計進行測定時的水分量是20ppm(露點換算，-55℃)以下，較佳的是1ppm以下，更佳的是10ppb以下的空氣)氛圍下對氧化物半導體層716進行加熱處理。
藉由對氧化物半導體層716進行加熱處理，可以使氧化物半導體層716中的水分或氫脫離。明確地說，可以在25O℃以上且750℃以下的溫度下，較佳為在400℃以上且低於基板的應變點的溫度下進行加熱處理。例如，以500℃進行3分鐘以上且6分鐘以下左右的加熱處理即可。藉由使用RTA法作為加熱處理，可以在短時間內進行脫水化或脫氫化，由此即使在超過玻璃基板的應變點的溫度下也可以進行處理。
在本實施方式中，使用加熱處理裝置之一的電爐。
另外，加熱處理裝置不侷限於電爐，也可以具備利用來自電阻發熱體等發熱體的熱傳導或熱輻射加熱被處理物的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或高
壓汞燈等發出的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是使用高溫的氣體進行加熱處理的裝置。作為氣體，使用即使進行加熱處理也不與被處理物產生反應的惰性氣體如氬等的稀有氣體或者氮等。
另外，在加熱處理中，較佳為在氮或氦、氖、氬等的稀有氣體中不包含水分或氫等。或者，較佳的是，引入到加熱處理裝置的氮或稀有氣體如氦、氖或氬的純度為6N(99.9999%)以上，較佳為7N(99.99999%)以上(即，雜質濃度為1ppm以下，較佳為0.1ppm以下)。
另外，有人指出：由於氧化物半導體對雜質不敏感，因此即使在膜中包含多量金屬雜質也沒有問題，而也可以使用包含多量的鹼金屬諸如鈉等的廉價的鈉鈣玻璃(神谷、野村以及細野，“酸化物半導體物性 開発現狀(Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors：The present status：非晶氧化物半導體的物性及裝置開發的現狀)”，固體物理，2009年9月號，Vol.44，pp.621-633)。但是，這種指出是不適當的。鹼金屬由於不是構成氧化物半導體的元素，所以是雜質。鹼土金屬在它不是構成氧化物半導體的元素時也是雜質。尤其是，鹼金屬中的Na在與氧化物半導體層接觸的絕緣膜為氧化物時擴散到該絕緣膜中而成為Na+。另外，在氧化物半導體層中，Na將構成氧化物半導體的金屬與氧的接合斷開或擠進該接合之中。結果，例如，發生因臨界電壓
向負一側漂移而導致的常導通化、遷移率的降低等電晶體特性的劣化，而且，也發生特性的不均勻。在氧化物半導體層中的氫濃度十分低時顯著地出現上述雜質所引起的電晶體的上述特性劣化及特性不均勻。因此，在氧化物半導體層中的氫濃度為1×1018atoms/cm3以下，較佳為1×1017atoms/cm3以下時，較佳為減少上述雜質的濃度。明確地說，利用二次離子質譜分析法測量的Na濃度的測定值較佳為5×1016atoms/cm3以下，更佳為1×1016atoms/cm3以下，進一步較佳為1×1015atoms/cm3以下。與此同樣，Li濃度的測定值較佳為5×1015atoms/cm3以下，更佳為1×1015atoms/cm3以下。與此同樣，K濃度的測定值較佳為5×1015atoms/cm3以下，更佳為1×1015atoms/cm3以下。
藉由上述製程可以降低氧化物半導體層716中的氫濃度，從而實現高純度化。由此，可以實現氧化物半導體層的穩定化。另外，藉由進行玻璃轉變溫度以下的加熱處理，可以形成載子密度極少且能隙寬的氧化物半導體層。由此，可以使用大面積基板製造電晶體，而可以提高量產性。另外，藉由使用上述氫濃度被降低的被高純度化的氧化物半導體層，可以製造耐壓性高且截止電流顯著低的電晶體。只要在形成氧化物半導體層之後，就可以進行上述加熱處理。
接著，如圖7A所示，形成與氧化物半導體層716接觸的導電層719及與氧化物半導體層716接觸的導電層
720。導電層719及導電層720被用作源極電極或汲電級。
明確地說，藉由濺射法或真空蒸鍍法形成導電膜，然後將該導電膜加工為所希望的形狀，來可以形成導電層719及導電層720。
作為成為導電層719及導電層720的導電膜，可以舉出選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的元素、以上述元素為成分的合金或組合上述元素而成的合金膜等。此外，還可以採用在鋁、銅等的金屬膜的下側或上側層疊鉻、鉭、鈦、鉬、鎢等的高熔點金屬膜的結構。另外，作為鋁或銅，為了避免耐熱性或腐蝕性的問題，較佳為將鋁或銅與高熔點金屬材料組合而使用。作為高熔點金屬材料，可以使用鉬、鈦、鉻、鉭、鎢、釹、鈧、釔等。
另外，成為導電層719及導電層720的導電膜可以採用單層結構或兩層以上的疊層結構。例如，可以舉出：包含矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的兩層結構；以及鈦膜、層疊在該鈦膜上的鋁膜、還在其上層疊的鈦膜的三層結構等。另外，Cu-Mg-Al合金、Mo-Ti合金、Ti、Mo具有與氧化膜的高密接性。因此，藉由作為下層層疊包括Cu-Mg-Al合金、Mo-Ti合金、Ti或Mo的導電膜，作為上層層疊包括Cu的導電膜，且將該層疊的導電膜用於導電層719及導電層720，可以提高作為氧化膜的絕緣膜與導電層719及導電層720的密接性。
此外，也可以使用導電金屬氧化物形成成為導電層
719及導電層720的導電膜。作為導電金屬氧化物，可以使用氧化銦、氧化錫、氧化鋅、氧化銦氧化錫、氧化銦氧化鋅或使上述金屬氧化物材料包含矽或氧化矽的材料。
在形成導電膜之後進行加熱處理的情況下，較佳為使導電膜具有承受該加熱處理的耐熱性。
另外，在對導電膜進行蝕刻時，以儘量不去除氧化物半導體層716的方式適當地調節各個材料及蝕刻條件。根據蝕刻條件，有時由於氧化物半導體層716的露出的部分被部分地蝕刻，形成槽部(凹部)。
在本實施方式中，作為導電膜，使用鈦膜。因此，可以使用包含氨和過氧化氫水的溶液(過氧化氫氨水)對導電膜選擇性地進行濕蝕刻。明確地說，使用以5：2：2的體積比混合有31wt.%的過氧化氫水、28wt.%的氨水和水的水溶液。或者，也可以使用氯(Cl2)、氯化硼(BCl3)等的氣體對導電膜進行乾蝕刻。
另外，為了縮減在光刻製程中使用的光遮罩數及製程數，還可以使用藉由多色調遮罩形成的抗蝕劑遮罩進行蝕刻製程，該多色調遮罩是使透過光具有多種強度的遮罩。由於使用多色調遮罩形成的抗蝕劑遮罩成為具有多種厚度的形狀，且藉由進行蝕刻可以進一步改變其形狀，因此可以將使用多色調遮罩形成的抗蝕劑遮罩用於加工為不同圖案的多個蝕刻製程。由此，可以使用一個多色調遮罩形成至少對應於兩種以上的不同圖案的抗蝕劑遮罩。因此，可以縮減曝光遮罩數，還可以縮減所對應的光刻製程，從而
可以簡化製程。
另外，也可以在氧化物半導體層716與用作源極電極或汲極電極的導電層719及導電層720之間設置用作源極區或汲極區的氧化物導電膜。作為氧化物導電膜的材料，較佳為使用以氧化鋅為成分的材料，且較佳為使用不含有氧化銦的材料。作為這種氧化物導電膜，可以使用氧化鋅、氧化鋅鋁、氧氮化鋅鋁、氧化鋅鎵等。
例如，在形成氧化物導電膜時，也可以一同進行用來形成氧化物導電膜的蝕刻加工和用來形成導電層719及導電層720的蝕刻加工。
藉由設置用作源極區及汲極區的氧化物導電膜，可以降低氧化物半導體層716與導電層719及導電層720之間的電阻，所以可以實現電晶體的高速工作。另外，藉由設置用作源極區及汲極區的氧化物導電膜，可以提高電晶體的耐壓。
接著，也可以進行使用N2O、N2或Ar等的氣體的電漿處理。藉由該電漿處理去除附著到露出的氧化物半導體層表面的水等。另外，也可以使用氧和氬的混合氣體進行電漿處理。
另外，在進行電漿處理之後，如圖7B所示，以覆蓋導電層719、導電層720以及氧化物半導體層716的方式形成閘極絕緣膜721。並且，在閘極絕緣膜721上，在與氧化物半導體層716重疊的位置形成閘極電極722。
而且，在形成閘極電極722之後，以閘極電極722為
遮罩對氧化物半導體層716添加賦予n型導電性的摻雜劑，來形成一對高濃度區908。另外，氧化物半導體層716中的隔著閘極絕緣膜721重疊於閘極電極722的區域成為通道形成區。在氧化物半導體層716中，在一對高濃度區908之間設置有通道形成區。當為了形成高濃度區908添加摻雜劑時，可以使用離子植入法。作為摻雜劑，例如可以使用氦、氬、氙等稀有氣體或氮、磷、砷、銻等第15族原子等。例如，在將氮用作摻雜劑的情況下，高濃度區908中的氮原子的濃度較佳為5×1019atoms/cm3以上且1×1022atoms/cm3以下。添加有賦予n型導電性的摻雜劑的高濃度區908的導電性比氧化物半導體層716中的其他區域的導電性高。因此，藉由在氧化物半導體層716中設置高濃度區908，可以降低源極電極和汲極電極(導電層719和導電層720)之間的電阻。
並且，藉由降低源極電極和汲極電極(導電層719和導電層720)之間的電阻，即使進行電晶體101的微型化，也可以確保高導通電流和高速工作。另外，藉由進行電晶體101的微型化，可以縮小使用該電晶體的儲存單元陣列所占的面積而提高儲存單元陣列的每單位面積的儲存容量。
另外，在將In-Ga-Zn-O類氧化物半導體用於氧化物半導體層716的情況下，藉由在添加氮之後以300℃以上且600℃以下的溫度進行1小時左右的加熱處理，高濃度區908中的氧化物半導體具有纖鋅礦型結晶結構。藉由使
高濃度區908中的氧化物半導體具有纖鋅礦型結晶結構，可以進一步提高高濃度區908的導電性，且降低源極電極和汲極電極(導電層719和導電層720)之間的電阻。另外，為了形成具有纖鋅礦型結晶結構的氧化物半導體來有效地降低源極電極和汲極電極(導電層719和導電層720)之間的電阻，在將氮用作摻雜劑的情況下，較佳為將高濃度區908中的氮原子的濃度設定為1×1020atoms/cm3以上且7atoms%以下。但是，即使氮原子的濃度低於上述範圍，也有時可以得到具有纖鋅礦型結晶結構的氧化物半導體。
閘極絕緣膜721可以使用與閘極絕緣膜703相同的材料、相同的疊層結構形成。並且，閘極絕緣膜721較佳為儘量不包含水分、氫等的雜質，並可以為單層的絕緣膜或多個絕緣膜的疊層。當在閘極絕緣膜721中包含氫時，該氫侵入到氧化物半導體層716，或氫抽出氧化物半導體層716中的氧，而使氧化物半導體層716低電阻化(n型化)，因此有可能形成寄生通道。因此，為了使閘極絕緣膜721儘量不含有氫，當形成膜時不使用氫是重要的。上述閘極絕緣膜721較佳為使用阻擋性高的材料。例如，作為阻擋性高的絕緣膜，可以使用氮化矽膜、氮氧化矽膜、氮化鋁膜或氮氧化鋁膜等。當使用多個層疊的絕緣膜時，將氮的含有比率低的氧化矽膜、氧氮化矽膜等的絕緣膜形成在與上述阻擋性高的絕緣膜相比接近於氧化物半導體層716的一側。然後，以在其間夾著氮含有比率低的絕緣膜
且與導電層719、導電層720以及氧化物半導體層716重疊的方式形成阻擋性高的絕緣膜。藉由使用阻擋性高的絕緣膜，可以防止水分或氫等雜質侵入到氧化物半導體層716內、閘極絕緣膜721內或者氧化物半導體層716與其他絕緣膜的介面及其近旁。另外，藉由以與氧化物半導體層716接觸的方式形成氮比率低的氧化矽膜、氧氮化矽膜等的絕緣膜，可以防止使用阻擋性高的材料的絕緣膜直接接觸於氧化物半導體層716。
在本實施方式中，形成如下閘極絕緣膜721，該閘極絕緣膜721在藉由濺射法形成的厚度為200nm的氧化矽膜上層疊有藉由濺射法形成的厚度為100nm的氮化矽膜。將進行成膜時的基板溫度設定為室溫以上且300℃以下即可，在本實施方式中採用100℃。
另外，也可以在形成閘極絕緣膜721之後進行加熱處理。該加熱處理在氮、超乾燥空氣或稀有氣體(氬、氦等)的氛圍下較佳為以200℃以上且400℃以下，例如250℃以上且350℃以下的溫度進行。上述氣體的含水量為20ppm以下，較佳為1ppm以下，更佳為10ppb以下。在本實施方式中，例如在氮氛圍下以250℃進行1小時的加熱處理。或者，與在形成導電層719及導電層720之前為了減少水分或氫對氧化物半導體層進行的上述加熱處理同樣，也可以在短時間進行高溫的RTA處理。藉由在設置包含氧的閘極絕緣膜721之後進行加熱處理，即使因對氧化物半導體層716進行的上述加熱處理而在氧化物半導體
層716中產生氧缺陷，氧也從閘極絕緣膜721供應到氧化物半導體層716。並且，藉由將氧供應到氧化物半導體層716，可以在氧化物半導體層716中降低成為施體的氧缺陷，並滿足化學計量組成比。氧化物半導體層716較佳為含有超過化學計量組成比的氧。結果，可以使氧化物半導體層716趨近於i型，降低因氧缺陷而導致的電晶體的電特性的偏差，從而實現電特性的提高。進行該加熱處理的時序只要是形成閘極絕緣膜721之後就沒有特別的限制，並且藉由將該加熱處理兼作其他製程例如形成樹脂膜時的加熱處理、用來使透明導電膜低電阻化的加熱處理，可以在不增加製程數的條件下使氧化物半導體層716趨近於i型。
另外，也可以藉由在氧氛圍下對氧化物半導體層716進行加熱處理，對氧化物半導體添加氧，而減少在氧化物半導體層716中成為施體的氧缺陷。加熱處理的溫度例如是100℃以上且低於350℃，較佳是150℃以上且低於250℃。上述用於氧氛圍下的加熱處理的氧氣體較佳為不包含水、氫等。或者，較佳為將引入到加熱處理裝置中的氧氣體的純度設定為6N(99.9999%)以上，更佳為設定為7N(99.99999%)以上(也就是說，氧中的雜質濃度為1ppm以下，較佳為0.1ppm以下)。
或者，也可以藉由採用離子植入法或離子摻雜法等對氧化物半導體層716添加氧，來減少成為施體的氧缺陷。例如，將以2.45GHz的微波電漿化了的氧添加到氧化物半
導體層716中，即可。
另外，藉由在閘極絕緣膜721上形成導電膜之後，對該導電膜進行蝕刻加工，來可以形成閘極電極722。閘極電極722可以使用與閘極電極707或導電層719及導電層720相同的材料來形成。
閘極電極722的厚度為10nm至400nm，較佳為100nm至200nm。在本實施方式中，在藉由使用鎢靶材的濺射法形成150nm的用於閘極電極的導電膜之後，藉由蝕刻將該導電膜加工為所希望的形狀，來形成閘極電極722。另外，也可以使用噴墨法形成抗蝕劑遮罩。當藉由噴墨法形成抗蝕劑遮罩時不使用光遮罩，因此可以縮減製造成本。
藉由上述製程，形成電晶體101。
電晶體101的源極電極及汲極電極(導電層719及導電層720)不重疊於閘極電極722。換言之，在源極電極及汲極電極(導電層719及導電層720)與閘極電極722之間設置有大於閘極絕緣膜721的厚度的間隔。因此，電晶體101能夠抑制形成在源極電極及汲極電極與閘極電極之間的寄生電容，所以可以實現高速工作。
另外，電晶體101不侷限於其通道形成在氧化物半導體層中的電晶體，也可以使用將其能隙比矽的能隙寬且其本質載子密度比矽的本質載子密度低的半導體材料包含在通道形成區中的電晶體。作為這種半導體材料，除了氧化物半導體之外，例如，還可以舉出碳化矽、氮化鎵等。藉
由在通道形成區中包含這種半導體材料，可以實現截止電流極低的電晶體。
另外，雖然使用單閘結構的電晶體說明電晶體101，但是也可以根據需要形成藉由具有電連接的多個閘極電極來具有多個通道形成區的多閘結構的電晶體。
接觸於氧化物半導體層716的絕緣膜(在本實施方式中，相當於閘極絕緣膜721)也可以使用包含第13族元素及氧的絕緣材料。較多氧化物半導體材料包含第13族元素，包含第13族元素的絕緣材料與氧化物半導體的搭配良好，因此藉由將包含第13族元素的絕緣材料用於與氧化物半導體層接觸的絕緣膜，可以保持與氧化物半導體層的良好的介面狀態。
包含第13族元素的絕緣材料是指包含一種或多種第13族元素的絕緣材料。作為包含第13族元素的絕緣材料，例如有氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等。在此，氧化鋁鎵是指含鋁量(at.%)多於含鎵量(at.%)的物質，並且氧化鎵鋁是指含鎵量(at.%)等於或多於含鋁量(at.%)的物質。
例如，當以接觸於包含鎵的氧化物半導體層的方式形成絕緣膜時，藉由將包含氧化鎵的材料用於絕緣膜，可以保持氧化物半導體層和絕緣膜之間的良好的介面特性。例如，藉由以彼此接觸的方式設置氧化物半導體層和包含氧化鎵的絕緣膜，可以減少產生在氧化物半導體層和絕緣膜之間的氫的沉積(pileup)。另外，在作為絕緣膜使用屬
於與氧化物半導體的成分元素相同的族的元素時，可以獲得同樣的效果。例如，使用包含氧化鋁的材料形成絕緣膜也是有效的。另外，由於氧化鋁具有不容易透過水的特性，因此從防止水侵入到氧化物半導體層中的角度來看，使用該材料也是較佳的。
此外，作為與氧化物半導體層716接觸的絕緣膜，較佳為採用藉由進行氧氛圍下的熱處理或氧摻雜等包含多於化學計量組成比的氧的絕緣材料。氧摻雜是指對塊體(bulk)添加氧的處理。為了明確表示不僅對薄膜表面添加氧，而且對薄膜內部添加氧，使用該術語“塊體”。此外，氧摻雜包括將電漿化了的氧添加到塊體中的氧電漿摻雜。另外，也可以使用離子植入法或離子摻雜法進行氧摻雜。
例如，當作為與氧化物半導體層716接觸的絕緣膜使用氧化鎵時，藉由進行氧氛圍下的熱處理或氧摻雜，可以將氧化鎵的組成設定為Ga2Ox(X=3+α，0<α<1)。
此外，作為與氧化物半導體層716接觸的絕緣膜使用氧化鋁時，藉由進行氧氛圍下的熱處理或氧摻雜，可以將氧化鋁的組成設定為Al2Ox(X=3+α，0<α<1)。
此外，在作為與氧化物半導體層716接觸的絕緣膜使用氧化鎵鋁(氧化鋁鎵)時，藉由進行氧氛圍下的熱處理或氧摻雜，可以將氧化鎵鋁(氧化鋁鎵)的組成設定為GaxAl2-xO3+α(0<X<2，0<α<1)。
藉由進行氧摻雜處理，可以形成具有包含多於化學計
量組成比的氧的區域的絕緣膜。藉由使具備這種區域的絕緣膜與氧化物半導體層接觸，絕緣膜中的過剩的氧被供應到氧化物半導體層中，可以減少氧化物半導體層中或氧化物半導體層與絕緣膜的介面中的氧缺陷，來可以使氧化物半導體層成為i型化或無限趨近於i型。
也可以將具有包含多於化學計量組成比的氧的區域的絕緣膜僅用於與氧化物半導體層716接觸的絕緣膜中的位於上層的絕緣膜和位於下層的絕緣膜中的一個，但是較佳為用於兩者的絕緣膜。藉由將具有包含多於化學計量組成比的氧的區域的絕緣膜用於與氧化物半導體層716接觸的絕緣膜中的位於上層及下層的絕緣膜，而實現夾著氧化物半導體層716的結構，來可以進一步提高上述效果。
此外，用於氧化物半導體層716的上層或下層的絕緣膜既可以是具有相同的構成元素的絕緣膜，又可以是具有不同的構成元素的絕緣膜。例如，既可以採用上層和下層都是其組成為Ga2Ox(X=3+α，0<α<1)的氧化鎵的結構，又可以採用上方和下方中的一個是其組成為Ga2Ox(X=3+α，0<α<1)的氧化鎵，另一個是其組成為Al2Ox(X=3+α，0<α<1)的氧化鋁的結構。
另外，與氧化物半導體層716接觸的絕緣膜也可以是具有包含多於化學計量組成比的氧的區域的絕緣膜的疊層。例如，也可以作為氧化物半導體層716的上層形成組成為Ga2Ox(X=3+α，0<α<1)的氧化鎵，且在其上形成組成為GaxAl2-xO3+α(0<X<2，0<α<1)的氧化鎵鋁(氧化鋁鎵
)。此外，既可以作為氧化物半導體層716的下層形成具有包含多於化學計量組成比的氧的區域的絕緣膜的疊層，又可以作為氧化物半導體層716的上層及下層形成具有包含多於化學計量組成比的氧的區域的絕緣膜的疊層。
接著，如圖7C所示，以覆蓋閘極絕緣膜721和閘極電極722的方式形成絕緣膜724。絕緣膜724可以利用PVD法或CVD法等形成。另外，還可以使用含有如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、氧化鋁等的無機絕緣材料的材料形成。另外，作為絕緣膜724較佳為使用介電常數低的材料或介電常數低的結構(多孔結構等)。這是因為藉由使絕緣膜724的介電常數降低，可以降低產生在佈線、電極等之間的寄生電容，從而實現工作的高速化的緣故。另外，在本實施方式中，採用單層結構的絕緣膜724，但是，本發明的一個方式不侷限於此，也可以採用兩層以上的疊層結構。
接著，在閘極絕緣膜721和絕緣膜724中形成開口部，使導電層720的一部分露出。然後，在絕緣膜724上形成在上述開口部中與導電層720接觸的佈線726。
在使用PVD法或CVD法形成導電膜之後，對該導電膜進行蝕刻加工來形成佈線726。另外，作為導電膜的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。也可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
更明確而言，例如，可以在包括絕緣膜724的開口的
區域中藉由PVD法形成薄的鈦膜，在藉由PVD法形成薄(5nm左右)的鈦膜之後埋入開口部形成鋁膜。這裏，藉由PVD法形成的鈦膜具有還原被形成面的氧化膜(自然氧化膜等)並降低與下部電極等(在此，導電層720)的接觸電阻的功能。另外，可以防止鋁膜的小丘的產生。另外，也可以在形成由鈦或氮化鈦等構成的障壁膜之後，使用鍍敷法形成銅膜。
接著，如圖7D所示，覆蓋佈線726形成絕緣膜727。再者，在絕緣膜727上形成導電膜，並藉由對該導電膜進行蝕刻加工，來形成導電層7301。然後，覆蓋導電層7301形成絕緣膜7302，在絕緣膜7302上形成導電膜7303。像這樣，可以形成電容器102。電容器102的一對電極的一個對應於導電層7301，一對電極的另一個對應於導電膜7303，介電層對應於絕緣膜7302。在此，絕緣膜727、導電層7301、絕緣膜7302、導電膜7303的材料可以使用與其他絕緣膜或導電層同樣的材料。
藉由上述一系列的製程可以製造記憶體電路100。
本實施方式可以與其他實施方式適當地組合而實施。
在本實施方式中，說明具有與實施方式3不同的結構的使用氧化物半導體層的電晶體。與圖7A至7D相同的部分使用同一符號表示，而省略其說明。
圖8A所示的電晶體101是閘極電極722形成在氧化
物半導體層716上的頂閘極型電晶體，並是源極電極及汲極電極(導電層719及導電層720)形成在氧化物半導體層716下的底接觸型電晶體。
另外，氧化物半導體層716具有一對高濃度區918，該一對高濃度區918藉由在形成閘極電極722之後對氧化物半導體層716添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體層716中的隔著閘極絕緣膜721重疊於閘極電極722的區域是通道形成區919。在氧化物半導體層716中，在一對高濃度區918之間設置有通道形成區919。
高濃度區918可以與在實施方式4中說明的高濃度區908同樣地形成。
圖8B所示的電晶體101是閘極電極722形成在氧化物半導體層716上的頂閘極型電晶體，並是源極電極及汲極電極(導電層719及導電層720)形成在氧化物半導體層716上的頂接觸型電晶體。而且，具有設置於閘極電極722的側部的由絕緣膜形成的側壁930。
另外，氧化物半導體層716具有一對高濃度區928及一對低濃度區929，該一對高濃度區928及該一對低濃度區929藉由在形成閘極電極722之後對氧化物半導體層716添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體層716中的隔著閘極絕緣膜721重疊於閘極電極722的區域是通道形成區931。在氧化物半導體層716中，在一對高濃度區928之間設置有一對低濃度區929，並
且在一對低濃度區929之間設置有通道形成區931。而且，一對低濃度區929設置在氧化物半導體層716中的隔著閘極絕緣膜721重疊於側壁930的區域中。
高濃度區928及低濃度區929可以與在實施方式4中說明的高濃度區908同樣地形成。
圖8C所示的電晶體101是閘極電極722形成在氧化物半導體層716上的頂閘極型電晶體，並是源極電極及汲極電極(導電層719及導電層720)形成在氧化物半導體層716下的底接觸型電晶體。而且，具有設置於閘極電極722的側部的由絕緣膜形成的側壁950。
另外，氧化物半導體層716具有一對高濃度區948及一對低濃度區949，該一對高濃度區948及該一對低濃度區949藉由在形成閘極電極722之後對氧化物半導體層716添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體層716中的隔著閘極絕緣膜721重疊於閘極電極722的區域是通道形成區951。在氧化物半導體層716中，在一對高濃度區948之間設置有一對低濃度區949，並且在一對低濃度區949之間設置有通道形成區951。而且，一對低濃度區949設置在氧化物半導體層716中的隔著閘極絕緣膜721重疊於側壁950的區域中。
高濃度區948及低濃度區949可以與在實施方式4中說明的高濃度區908同樣地形成。
另外，作為在使用氧化物半導體的電晶體中使用自對準製程製造用作源極區或汲極區的高濃度區的方法之一，
公開了使氧化物半導體層的表面露出且進行氬電漿處理來降低氧化物半導體層的暴露於電漿的區域的電阻率的方法(S.Jeon et al.“180nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications”,IEDM Tech.Dig.,pp.504-507,2010.)。
但是，在上述製造方法中，在形成閘極絕緣膜之後，需要部分地去除閘極絕緣膜，以使成為源極區或汲極區的部分露出。因此，在去除閘極絕緣膜時，下層的氧化物半導體層也被部分地過蝕刻，而成為源極區或汲極區的部分的厚度減薄。其結果，源極區或汲極區的電阻增加，並且容易產生過蝕刻所導致的電晶體的特性不良。
為了進行電晶體的微型化，需要採用加工精度高的乾蝕刻法。但是，在採用不能充分確保氧化物半導體層與閘極絕緣膜的選擇比的乾蝕刻法時，容易顯著產生上述過蝕刻。
例如，如果氧化物半導體層具有充分厚的厚度，就過蝕刻也不成為問題，但是在將通道長度設定為200nm以下時，為了防止短通道效應，需要氧化物半導體層中的成為通道形成區的部分的厚度為20nm以下，較佳為10nm以下。在處理這種厚度薄的氧化物半導體層時，氧化物半導體層的過蝕刻不是較佳的，這是因為由氧化物半導體層的過蝕刻導致如上所述的源極區或汲極區的電阻增加或電晶體的特性不良的緣故。
但是，如本發明的一個方式，藉由在不使氧化物半導
體層露出且使閘極絕緣膜殘留的情況下對氧化物半導體層添加摻雜劑，可以防止氧化物半導體層的過蝕刻而減輕給氧化物半導體層帶來的過剩的損傷。另外，也可以保持氧化物半導體層與閘極絕緣膜的介面清潔。因此，可以提高電晶體的特性及可靠性。
本實施方式可以與其他實施方式適當地組合而實施。
在本實施方式中，說明具有與實施方式3或實施方式4不同的結構的使用氧化物半導體層的電晶體。與圖7A至7D相同的部分使用同一符號表示，而省略其說明。在本實施方式中示出的電晶體101以與導電層719及導電層720重疊的方式設置有閘極電極722。另外，在本實施方式中示出的電晶體101與實施方式3或實施方式4所示的電晶體101不同之處在於：對氧化物半導體層716不進行以閘極電極722為遮罩的賦予導電型的雜質元素的添加。
圖9A所示的電晶體101是在導電層719及導電層720的下方設置氧化物半導體層716的例子，而圖9B所示的電晶體101是在導電層719及導電層720的上方設置氧化物半導體層716的例子。注意，在圖9A及圖9B中示出不使絕緣膜724的上面平坦化的結構，但是不侷限於此。也可以使絕緣膜724的上面平坦化。
本實施方式可以與其他實施方式適當地組合而實施。
一般而言，作為非揮發性隨機存取記憶體，已知有磁隧道結元件(MTJ元件)。如果隔著絕緣膜配置在其上下的膜中的自旋方向為平行，則MTJ元件成為低電阻狀態，來儲存資訊。如果隔著絕緣膜配置在其上下的膜中的自旋方向為反平行，則MTJ元件成為高電阻狀態，來儲存資訊。另一方面，上述實施方式所示的非揮發性記憶體電路利用其通道形成在氧化物半導體層中的電晶體，而其原理與MTJ元件完全不同。表1示出MTJ元件(在表中，以“自旋電子學(Spintronics)(MTJ元件)”表示)與上述實施方式所示的使用氧化物半導體的非揮發性記憶體電路(在表中，以“氧化物半導體/Si”表示)的對比。
MTJ元件有如下缺點：由於使用磁性材料，所以在居裏溫度(Curie Temperature)以上的溫度下，失掉磁性。另外，MTJ元件由於利用電流而驅動，所以與使用矽的雙極性裝置搭配良好，但是雙極性裝置不適於集體化。而且
，有如下問題：雖然MTJ元件的寫入電流微少，但是因記憶體的大電容化而使耗電量增大。
在原理上MTJ元件的磁場耐受性弱，所以在暴露於強磁場時，自旋方向容揮發常。另外，需要控制因用於MTJ元件的磁性體的奈米尺寸化而發生的磁漲落(magnetic fluctuation)。
再者，由於MTJ元件使用稀土元素，所以在將形成MTJ元件的製程合併到形成對金屬污染敏感的矽半導體的製程時，需要相當注意。MTJ元件從每位的材料成本的觀點來看也被認為昂貴。
另一方面，除了形成通道的區域由金屬氧化物構成之外，上述實施方式所示的非揮發性記憶體電路所具有的其通道形成在氧化物半導體層中的電晶體的元件結構或工作原理與矽MOSFET同樣。另外，其通道形成在氧化物半導體層中的電晶體具有如下特徵：不受到磁場的影響，且軟差錯也不會發生。從此可知，其通道形成在氧化物半導體層中的電晶體與矽積體電路的匹配性非常好。
藉由使用根據本發明的一個方式的訊號處理電路，可以提供耗電量低的電子裝置。尤其是在難以一直被供應電力的攜帶用的電子裝置中，藉由作為結構要素追加根據本發明的一個方式的低耗電量的訊號處理電路，可以獲得連續使用時間變長的優點。
根據本發明的一個方式的訊號處理電路可以應用於顯示裝置、個人電腦、具備記錄媒體的影像再現裝置(典型的是，能夠再現記錄媒體如數位通用磁片(DVD：Digital Versatile Disc)等並具有可以顯示其影像的顯示器的裝置)。除此之外，作為能夠使用本發明的一個方式的訊號處理電路的電子裝置，可以舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、攝像機、數位相機、護目鏡型顯示器(頭盔顯示器)、導航系統、音頻再現裝置(車載音響、數位音頻播放器等)、影印機、傳真機、印表機、複合式印表機、自動取款機(ATM)、自動售貨機等。
以下，說明將根據本發明的一個方式的訊號處理電路應用於行動電話、智慧手機或電子書閱讀器等的可攜式電子裝置的情況。
圖10是示出可攜式電子裝置的方塊圖。圖10所示的可攜式電子裝置包括RF電路421、類比基帶電路422、數位基帶電路423、電池424、電源電路425、應用處理器426、快閃記憶體430、顯示控制器431、記憶體電路432、顯示器433、觸摸感測器439、音頻電路437以及鍵盤438等。顯示器433包括顯示部434、源極驅動器435以及閘極驅動器436。應用處理器426具有CPU427、DSP428以及介面429。藉由將上述實施方式所示的訊號處理電路用於例如CPU427、數位基帶電路423、記憶體電路432、DSP428、介面429、顯示控制器431、音頻電路
437中的任一個或全部，可以降低耗電量。
圖11是示出電子書閱讀器的方塊圖。電子書閱讀器包括電池451、電源電路452、微處理器453、快閃記憶體454、音頻電路455、鍵盤456、記憶體電路457、觸摸面板458、顯示器459以及顯示控制器460。微處理器453具有CPU461、DSP462以及介面463。藉由將上述實施方式所示的訊號處理電路用於例如CPU461、音頻電路455、記憶體電路457、顯示控制器460、DSP462、介面463中的任一個或全部，可以降低耗電量。
本實施例可以與上述實施方式適當地組合而實施。
100‧‧‧記憶體電路
101‧‧‧電晶體
102‧‧‧電容器
103‧‧‧電晶體
201‧‧‧正反器電路
202‧‧‧電路
221‧‧‧運算電路
222‧‧‧運算電路
223‧‧‧運算電路
224‧‧‧開關
230‧‧‧反相器
421‧‧‧RF電路
422‧‧‧類比基帶電路
423‧‧‧數位基帶電路
424‧‧‧電池
425‧‧‧電源電路
426‧‧‧應用處理器
427‧‧‧CPU
428‧‧‧DSP
429‧‧‧介面
430‧‧‧快閃記憶體
431‧‧‧顯示控制器
432‧‧‧記憶體電路
433‧‧‧顯示器
434‧‧‧顯示部
435‧‧‧源極驅動器
436‧‧‧閘極驅動器
437‧‧‧音頻電路
438‧‧‧鍵盤
439‧‧‧觸摸感測器
451‧‧‧電池
452‧‧‧電源電路
453‧‧‧微處理器
454‧‧‧快閃記憶體
455‧‧‧音頻電路
456‧‧‧鍵盤
457‧‧‧記憶體電路
458‧‧‧觸摸面板
459‧‧‧顯示器
460‧‧‧顯示控制器
461‧‧‧CPU
462‧‧‧DSP
463‧‧‧介面
700‧‧‧基板
701‧‧‧絕緣膜
702‧‧‧半導體膜
703‧‧‧閘極絕緣膜
704‧‧‧半導體層
707‧‧‧閘極電極
709‧‧‧雜質區域
710‧‧‧通道形成區
712‧‧‧絕緣膜
713‧‧‧絕緣膜
716‧‧‧氧化物半導體層
719‧‧‧導電層
720‧‧‧導電層
721‧‧‧閘極絕緣膜
722‧‧‧閘極電極
724‧‧‧絕緣膜
726‧‧‧佈線
727‧‧‧絕緣膜
908‧‧‧高濃度區
918‧‧‧高濃度區
919‧‧‧通道形成區
928‧‧‧高濃度區
929‧‧‧低濃度區
930‧‧‧側壁
931‧‧‧通道形成區
948‧‧‧高濃度區
949‧‧‧低濃度區
950‧‧‧側壁
951‧‧‧通道形成區
201a‧‧‧正反器電路
201b‧‧‧正反器電路
202a‧‧‧電路
202b‧‧‧電路
221a‧‧‧運算電路
221b‧‧‧運算電路
222a‧‧‧運算電路
222b‧‧‧運算電路
226a‧‧‧類比開關
226b‧‧‧類比開關
230a‧‧‧反相器
230b‧‧‧反相器
7301‧‧‧導電層
7302‧‧‧絕緣膜
7303‧‧‧導電膜
在圖式中：圖1A和1B是記憶體電路的電路圖；圖2是示出記憶體電路的工作的時序圖；圖3是記憶體電路的電路圖；圖4是示出記憶體電路的工作的時序圖；圖5A至5D是示出記憶體電路的製造製程圖；圖6A至6C是示出記憶體電路的製造製程圖；圖7A至7D是示出記憶體電路的製造製程圖；圖8A至8C是示出記憶體電路的結構的剖面圖；圖9A和9B是示出其通道形成在氧化物半導體層中的電晶體的結構剖面圖；圖10是可攜式電子裝置的方塊圖；
圖11是電子書閱讀器的方塊圖。
100‧‧‧記憶體電路
101‧‧‧電晶體
102‧‧‧電容器
103‧‧‧電晶體
201‧‧‧正反器電路
202‧‧‧電路
221‧‧‧運算電路
222‧‧‧運算電路
223‧‧‧運算電路
224‧‧‧開關
230a‧‧‧反相器
230b‧‧‧反相器
F、M、MB‧‧‧節點
SG1、SG2‧‧‧端子
Claims (13)
- 一種記憶體電路，包括：電晶體；電容器；反饋迴路，該反饋迴路包括第一運算電路及第二運算電路；第三運算電路；以及開關，其中，該第一運算電路的輸出端子與該第二運算電路的輸入端子電連接，其中，該第二運算電路的該輸入端子藉由該開關與該第三運算電路的輸出端子電連接，其中，該第二運算電路的輸出端子與該第一運算電路的輸入端子電連接，其中，該第一運算電路的該輸入端子與該電晶體的源極和汲極中的一個電連接，其中，該電晶體的該源極和該汲極中的另一個與該電容器的一對電極的一個及該第三運算電路的輸入端子電連接，其中，該電晶體的通道形成區形成在氧化物半導體層中，其中，該反饋迴路經組態而被供應時脈訊號及該時脈訊號的反相訊號，其中，在停止電源電壓的供應和該時脈訊號及該時脈 訊號的該反相訊號的供應之前，固定該時脈訊號及該時脈訊號的該反相訊號的電位，其中，在停止該電源電壓的該供應和該時脈訊號及該時脈訊號的該反相訊號的該供應之後，供應被恢復並固定為原來被固定的該電位的該時脈訊號及該時脈訊號的該反相訊號以及再次開始該電源電壓的該供應，以及其中，在供應該時脈訊號及該時脈訊號的該反相訊號以及再次開始該電源電壓的該供應之後，使該開關處於導通狀態。
- 一種記憶體電路，包括：正反器電路；電晶體；電容器；運算電路；以及開關，其中，該正反器電路具有第一節點和第二節點，其中，在供應電源電壓的期間中，該第二節點中的訊號是該第一節點中的訊號的反相訊號，其中，該電晶體的源極和汲極中的一個與該第一節點電連接，其中，該電晶體的該源極和該汲極中的另一個與該電容器的一對電極的一個及該運算電路的輸入端子電連接，其中，該運算電路的輸出端子藉由該開關與該第二節點電連接， 其中，該電晶體的通道形成區形成在氧化物半導體層中，其中，該正反器電路經組態而被供應時脈訊號及該時脈訊號的反相訊號，其中，在停止該電源電壓的供應和該時脈訊號及該時脈訊號的該反相訊號的供應之前，固定該時脈訊號及該時脈訊號的該反相訊號的電位，其中，在停止該電源電壓的該供應和該時脈訊號及該時脈訊號的該反相訊號的該供應之後，供應被恢復並固定為原來被固定的該電位的該時脈訊號及該時脈訊號的該反相訊號以及再次開始該電源電壓的該供應，以及其中，在供應該時脈訊號及該時脈訊號的該反相訊號以及再次開始該電源電壓的該供應之後，使該開關處於導通狀態。
- 根據申請專利範圍第2項之記憶體電路，其中，該運算電路為反相器、三態緩衝器、時脈反相器、NAND電路及NOR電路中的任一個。
- 一種記憶體電路，包括：電晶體；電容器；第一運算電路；第二運算電路；第三運算電路；以及開關， 其中，該第一運算電路的輸出端子與該第二運算電路的輸入端子電連接，其中，該第二運算電路的輸出端子與該第一運算電路的輸入端子電連接，其中，該第一運算電路的該輸入端子與該電晶體的源極和汲極中的一個電連接，其中，該電晶體的該源極和該汲極中的另一個與該電容器的一對電極中的一個及該第三運算電路的輸入端子電連接，其中，該第三運算電路的輸出端子藉由該開關與該第一運算電路的該輸入端子電連接，其中，該電晶體包括氧化物半導體層，以及其中，該開關包括包含形成在單晶矽中的通道形成區的電晶體。
- 根據申請專利範圍第1或4項之記憶體電路，其中，該第一運算電路、該第二運算電路、該第三運算電路以及該開關各包括包含氧化物半導體之外的半導體的電晶體。
- 一種記憶體電路，包括：正反器電路，包括第一節點、第二節點、第一運算電路及第二運算電路；電晶體；電容器；第三運算電路；以及開關， 其中，在供應電源電壓的期間中，該第二節點中的訊號為該第一節點中的訊號的反相訊號，其中，該電晶體的源極和汲極中的一個與該第一節點電連接，其中，該電晶體的該源極和該汲極中的另一個與該電容器的一對電極中的一個及該第三運算電路的輸入端子電連接，其中，該第三運算電路的輸出端子藉由該開關與該第一節點電連接，其中，該電晶體包括氧化物半導體層，以及其中，該開關包括包含形成在單晶矽中的通道形成區的電晶體。
- 根據申請專利範圍第2或6項之記憶體電路，其中，該正反器電路及該開關各包括包含氧化物半導體之外的半導體的電晶體。
- 根據申請專利範圍第1、4及6項任一項之記憶體電路，其中，該第一運算電路、該第二運算電路及該第三運算電路各為反相器、三態緩衝器、時脈反相器、NAND電路及NOR電路中的任一個。
- 根據申請專利範圍第1或2項之記憶體電路，其中，該開關包括包含形成在單晶矽中的通道形成區的電晶體。
- 根據申請專利範圍第1、2、4及6項任一項之記憶體電路，其中，該開關包括相較於包括該氧化物半導體層的該電晶體具有較高的遷移率的電晶體。
- 根據申請專利範圍第1、2、4及6項任一項之記憶體電路，其中，該開關包括相較於包括在該氧化物半導體層中的該通道形成區之該電晶體具有較高的遷移率的電晶體。
- 一種包括根據申請專利範圍第1、2、4及6項任一項之記憶體電路的記憶體單元。
- 一種訊號處理電路，包括：CPU；記憶體；以及對該記憶體與該CPU之間的存取進行控制的周邊控制裝置，其中，該CPU、該記憶體以及該周邊控制裝置各包括根據申請專利範圍第1、2、4及6項任一項之記憶體電路。
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