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JPH098612A - ラッチ回路 - Google Patents

ラッチ回路

Info

Publication number
JPH098612A
JPH098612A JP7150059A JP15005995A JPH098612A JP H098612 A JPH098612 A JP H098612A JP 7150059 A JP7150059 A JP 7150059A JP 15005995 A JP15005995 A JP 15005995A JP H098612 A JPH098612 A JP H098612A
Authority
JP
Japan
Prior art keywords
inverter
gate
transistors
latch circuit
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7150059A
Other languages
English (en)
Inventor
Makoto Yoshida
吉田　　誠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP7150059A priority Critical patent/JPH098612A/ja
Priority to EP96109611A priority patent/EP0749206A3/en
Priority to US08/664,006 priority patent/US5812002A/en
Publication of JPH098612A publication Critical patent/JPH098612A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
    • H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
    • H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation

Abstract

(57)【要約】 【目的】 消費電力が小さく、且つ高速動作が可能なラ
ッチ回路を提供する。 【構成】 入力節点１３の電位を受けるインバータ３
と、インバータ３の出力を受け入力節点１３に出力を帰
還するインバータ１を備える。インバータ１は、ゲート
がインバータ３の出力に接続されたＰＭＯＳ１５と、ゲ
ートが接地されたＰＭＯＳ１６と、ゲートが電源電位に
接続されたＮＭＯＳ１７と、ゲートがインバータ３の出
力に接続されたＮＭＯＳ１８とからなり、これらは接地
電位と電源電位間に直列に接続されている。さらに、Ｐ
ＭＯＳ１６及びＮＭＯＳ１７は、入力節点１３を駆動す
る前段の回路１００よりも駆動能力が小さい。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ラッチ回路に関し、特
に低消費電力で高速動作を行うラッチ回路に関する。
【０００２】
【従来の技術】ラッチ回路は、特開昭６１−１２１５１
６号公報に示されているように、複数段のインバータを
ループ状に接続することによって実現されるが、通常、
ラッチデータの更新動作と保持動作のために、クロック
信号によりオン／オフするトランスファーゲートが設け
られる。
【０００３】図４は、従来におけるこのようなラッチ回
路の構成を示す回路図であり、ループ状に接続された２
段のインバータ３及び４と、２つのトランスファーゲー
ト１４及び４０とからなる。すなわち、データ入力端子
１１に供給される入力信号Ｄは、トランスファーゲート
１４を介してインバータ３の入力端に供給され、かかる
インバータ３の出力端は出力端子１２に反転出力信号
（反転Ｑ）を供給する。また、インバータ３の出力端
は、インバータ４の入力端にも接続されており、かかる
インバータ４の出力端はトランスファーゲート４０を介
してインバータ３の入力端に接続されている。
【０００４】なお、インバータ３及び４は、よく知られ
ているように、電源電位及び接地電位間に直列に接続さ
れたＰチャネル型及びＮチャネル型のＭＯＳトランジス
タによって構成される。
【０００５】また、トランスファーゲート１４及び４０
は、クロック入力端子１０に供給されるクロック信号Ｃ
ＬＫにより動作するが、互いに逆相のクロックを受ける
ように接続されているので、トランスファーゲート１４
がオンしているときにはトランスファーゲート４０はオ
フし、逆にトランスファーゲート１４がオフしていると
きにはトランスファーゲート４０はオンする。
【０００６】このような構成のラッチ回路の動作は次の
とおりである。まず、クロック信号ＣＬＫがローレベル
であるときには、トランスファーゲート４０がオンして
いるのでインバータ３及び４からなるループが形成され
る一方、トランスファーゲート１４がオフしているの
で、データ入力端子１１に供給される入力信号Ｄはかか
るループに影響を及ぼさない。したがって、このループ
にラッチされたデータは、入力信号Ｄのレベルにかかわ
らず保持されることになる。
【０００７】逆に、クロック信号ＣＬＫがハイレベルで
あるときには、トランスファーゲート４０がオフしてい
るのでインバータ３及び４からなるループは分断される
一方、トランスファーゲート１４がオンしているので、
データ入力端子１１に供給される入力信号Ｄはインバー
タ３に入力される。したがって、この状態からクロック
信号ＣＬＫがローレベルに変化すると、再び形成された
ループに新たなデータがラッチされることになる。
【０００８】また、図５に従来における他のラッチ回路
の構成を示す。このラッチ回路は、図４に示したラッチ
回路からトランスファーゲート４０を削除したものであ
り、その他の回路構成及び動作は、図４に示したラッチ
回路と同様である。但し、トランスファーゲート４０を
削除したことにより、トランスファーゲート１４がオン
した時に、インバータ３の入力端には、入力信号Ｄだけ
でなく、いままでラッチしていたデータが一緒に供給さ
れることになる。かかる状態においても入力信号Ｄを新
たなデータとして有効に取り扱う必要があるため、イン
バータ５の駆動能力が十分に小さくなるよう設計されて
いる。具体的には、インバータ５の駆動能力が、入力端
子１１を駆動する回路（図示せず）の１／５以下となる
ように設計される。
【０００９】ここで、インバータの駆動能力を小さくす
る方法としては、インバータを構成するトランジスタの
ゲート長（Ｌ）を長くするか、あるいはチャネル幅
（Ｗ）を狭くすることが考えられるが、高集積化が進
み、微細加工が限界に達している現状においては、トラ
ンジスタのチャネル幅（Ｗ）をこれ以上狭くすることは
極めて困難であり、チャネル幅（Ｗ）を狭くすることの
みによって、駆動能力を通常のトランジスタの１／５以
下とすることはほとんど不可能である。かかる理由によ
り、インバータの駆動能力を小さくする方法としては、
インバータを構成するトランジスタのゲート長（Ｌ）を
長くすることが行われる。つまり、インバータ５を構成
するトランジスタ５１及び５２のゲート長（Ｌ）は、他
のトランジスタのゲート長（Ｌ）に比べて十分長く設計
されている。
【００１０】
【発明が解決しようとする課題】図４に示したラッチ回
路では、クロック信号ＣＬＫが２つのトランスファーゲ
ートに供給されるので、消費電力が大きいという問題が
ある。
【００１１】また、図５に示した回路では、インバータ
５を構成するトランジスタ５１及び５２のゲート長
（Ｌ）を長くせざるを得ないため、かかるトランジスタ
のゲート容量が大きい。したがって、インバータ３の負
荷が大きくセットアップ時間が長くなるため、高速動作
に適しないという問題がある。
【００１２】したがって、本発明の目的は、消費電力を
小さく抑えつつ、高速動作が可能なラッチ回路を提供す
ることである。
【００１３】
【課題を解決するための手段】本発明によるラッチ回路
は、入力節点に入力端が接続された第１のインバータ
と、第１のインバータの出力端に入力端が接続され入力
節点に出力端が接続された第２のインバータとを備える
ラッチ回路であって、第２のインバータは、第１の電源
端子及び入力節点間に直列に接続された一導電型の第１
及び第２のトランジスタと、第２の電源端子及び入力節
点間に直列に接続された逆導電型の第３及び第４のトラ
ンジスタとを含み、第１のトランジスタのゲート長は第
２のトランジスタのゲート長よりも長く、第３のトラン
ジスタのゲート長は第４のトランジスタのゲート長より
も長いことを特徴としている。
【００１４】
【作用】これにより、本発明のラッチ回路では、入力節
点に帰還出力を供給する第２のインバータへの入力負荷
が小さいにもかかわらず、その駆動能力が小さく抑えら
れる。したがって、第１及び第２のインバータからなる
ループ内にトランスファーゲートを設ける必要がないと
ともに、第１のインバータが駆動すべき負荷が小さいの
で高速動作を実現できる。
【００１５】
【実施例】以下、本発明の実施例につき、図面を参照し
て説明する。
【００１６】図１は、本発明の一実施例によるラッチ回
路を示す回路図であり、ループ状に接続された２つのイ
ンバータ１及び３と、インバータ３の出力端に接続され
た出力端子１２と、トランスファーゲート１４を介して
インバータ３の入力端に接続されたデータ入力端子１１
とを有している。また、データ入力端子１１は、前段の
回路１００によって駆動されている。
【００１７】トランスファーゲート１４は、従来例にお
いて示したものと同じであり、クロック入力端子１０に
供給されるクロック信号ＣＬＫに応答してオン／オフす
る。
【００１８】インバータ３は、よく知られているよう
に、電源電位及び接地電位間に直列に接続されたＰチャ
ネル型及びＮチャネル型のＭＯＳトランジスタによって
構成されているが、インバータ１は、図１に示すよう
に、電源電位及び接地電位間に直列に接続された２つの
Ｐチャネル型ＭＯＳトランジスタ１５及び１６と、２つ
のＮチャネル型のＭＯＳトランジスタ１７及び１８によ
って構成されている。これらトランジスタのうち、トラ
ンジスタ１５及び１８のゲートは、インバータ３の出力
端に接続されており、トランジスタ１６のゲートは接地
電位に、トランジスタ１７のゲートは電源電位に接続さ
れている。したがって、トランジスタ１６及び１７は常
にオンしている。
【００１９】さらに、トランジスタ１６及１７のゲート
長は、トランジスタ１５及び１８のゲート長よりも長く
設計されている。このように設計することにより、イン
バータ１の駆動能力は入力節点１３を駆動する回路１０
０の駆動能力よりも十分小さくなり、且つインバータ１
の入力端であるトランジスタ１５及び１６のゲート容量
も小さく抑えられる。したがって、インバータ３の負荷
は小さく、出力端子１２は速やかに駆動される。これら
ゲート長の差は特に限定されないが、トランジスタ１６
及び１７を除く全てのトランジスタのゲート長（Ｌ）が
０．８μｍ、チャネル幅（Ｗ）が４．０μｍで設計され
ている場合、トランジスタ１６及び１７のゲート長
（Ｌ）を２．０μｍ〜４．０μｍ、チャネル幅（Ｗ）を
２．０μｍ程度で設計することが好ましい。このように
設計すれば、トランジスタ１６及び１７の駆動能力は、
回路１００を構成するトランジスタの１／５以下にな
り、前述のように、ループ内にトランスファーゲートを
設ける必要がなくなる。
【００２０】次に、このような構成であるラッチ回路の
動作について、タイミング図である図３を参照して説明
する。
【００２１】まず、図３に示した期間ｔ１では、クロッ
ク信号ＣＬＫがローレベルなのでトランスファーゲート
１４はオフ状態であり、したがって、データ入力端子１
１に供給される入力信号Ｄは、インバータ１とインバー
タ３によって構成されるループに影響を及ぼさない。な
お、図３は、期間ｔ１において出力端子１２に供給され
る反転出力信号（反転Ｑ）がハイレベルである場合を示
しており、入力節点１３はインバータ１によってローレ
ベルに駆動されている。つまり、トランジスタ１５がオ
フで、トランジスタ１６〜１８がオンである。
【００２２】次に、期間ｔ２においてクロック信号ＣＬ
Ｋがハイレベルに変化すると、トランスファーゲート１
４がオンし、データ入力端子１１と入力節点１３とが接
続される。かかる状態において、入力信号Ｄがハイレベ
ルに変化すると、入力節点１３は、データ入力端子１１
からのハイレベル信号と、インバータ１からのローレベ
ル信号の両方を受けることになる。しかしながら、上述
のように、トランジスタ１７のゲート長が他のトランジ
スタのゲート長よりも長く、その駆動能力は、前段の回
路１００を構成するトランジスタの駆動能力よりも十分
小さいので、入力節点１３の電位は速やかにハイレベル
へ移行する。入力節点１３の電位がハイレベルとなる
と、トランジスタ１５及び１８のゲート容量が小さいこ
とから、反転出力信号（反転Ｑ）は速やかにローレベル
に反転する。
【００２３】その後、期間ｔ２が終了し、クロック信号
ＣＬＫがローレベルとなると再びトランスファーゲート
１４がオフし、反転出力信号（反転Ｑ）のレベルはイン
バータ１及び３からなるループによって保持される。
【００２４】反転出力信号（反転Ｑ）がローレベルから
ハイレベルに反転する場合（期間ｔ４）も同様であり、
この場合も、入力節点１３はデータ入力端子１１からの
ローレベル信号と、インバータ１からのハイレベル信号
の両方を受けることになるが、トランジスタ１６のゲー
ト長は他のトランジスタのゲート長よりも長く、その駆
動能力は前段の回路１００を構成するトランジスタの駆
動能力よりも十分小さいため、入力節点１３の電位は速
やかにローレベルへ移行し、また反転出力信号（反転
Ｑ）は速やかにハイレベルに反転する。
【００２５】このように、本実施例によるラッチ回路に
おいては、入力節点１３へ帰還出力を供給するインバー
タ１の駆動能力が小さいので、図５に示したラッチ回路
のようにループ内にトランスファーゲートを設ける必要
がないとともに、かかるインバータ１を構成する入力ト
ランジスタのゲート容量が小さいので、インバータ３の
負荷が少ない。したがって、消費電力が抑えられるとと
もに、ラッチデータの更新が速やかに行われる。
【００２６】なお、トランジスタ１６及び１７と、他の
トランジスタとのトランジスタサイズの関係は、上述の
ように、トランジスタ１６及び１７のみゲート長を長く
し、回路１００を構成するトランジスタを含めた他のト
ランジスタを全て同一サイズで設計しても良いが、これ
に限られず、トランジスタ１６及び１７のゲート長を回
路１００を構成するトランジスタのゲート長よりも長く
し、トランジスタ１５及び１８のゲート長を回路１００
を構成するトランジスタのゲート長よりも短くしても良
い。いずれにしても、トランジスタ１６及び１７のゲー
ト長を、トランジスタ１５及び１８のゲート長よりも長
くすることによって本発明による効果が得られる。
【００２７】また、図２に示したラッチ回路は、本発明
の他の実施例によるラッチ回路であり、図１におけるイ
ンバータ１をインバータ２に置き換えたものである。す
なわち、図２に示したインバータ２は、図１に示したイ
ンバータ１を構成するトランジスタ１５〜１８の並び順
を変えたものであり、その動作はインバータ１と同一で
ある。したがって、本実施例によるラッチ回路の動作
は、図１に示したラッチ回路の動作と同じであり、その
説明は省略する。
【００２８】
【発明の効果】以上説明したように、本発明によれば消
費電力を小さく抑えられ、且つ高速動作が可能なラッチ
回路が提供される。
【図面の簡単な説明】
【図１】本発明の一実施例によるラッチ回路を示す図で
ある。
【図２】本発明の他の実施例によるラッチ回路を示す図
である。
【図３】図１に示したラッチ回路の動作を示すタイミン
グ図である。
【図４】従来のラッチ回路を示す図である。
【図５】従来の他のラッチ回路を示す図である。
【符号の説明】
１〜３……インバータ、 １０……クロック入力端子、
１１……データ入力端子、 １２……出力端子、 １
３……入力節点、 １４……トランスファーゲート、
１５，１６……Ｐチャネル型ＭＯＳトランジスタ、 １
７，１８……Ｎチャネル型ＭＯＳトランジスタ、 １０
０……前段の回路

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 入力節点に入力端が接続された第１のイ
    ンバータと、前記第１のインバータの出力端に入力端が
    接続され前記入力節点に出力端が接続された第２のイン
    バータとを備えるラッチ回路であって、前記第２のイン
    バータは、第１の電源端子及び前記入力節点間に直列に
    接続された一導電型の第１及び第２のトランジスタと、
    第２の電源端子及び前記入力節点間に直列に接続された
    逆導電型の第３及び第４のトランジスタとを含み、前記
    第１のトランジスタのゲート長は前記第２のトランジス
    タのゲート長よりも長く、前記第３のトランジスタのゲ
    ート長は前記第４のトランジスタのゲート長よりも長い
    ことを特徴とするラッチ回路。
  2. 【請求項２】 前記第１のトランジスタのゲートは前記
    第２の電源端子に接続され、前記第３のトランジスタの
    ゲートは前記第１の電源端子に接続され、前記第２及び
    第４のトランジスタのゲートは、前記第１のインバータ
    の出力端に接続されていることを特徴とする請求項１記
    載のラッチ回路。
  3. 【請求項３】 前記第１のインバータは、前記第１及び
    第２の電源端子間に直列に接続された第５及び第６のト
    ランジスタを有し、前記第２、第４、第５及び第６のト
    ランジスタのゲート長は互いに等しいことを特徴とする
    請求項１または２記載のラッチ回路。
  4. 【請求項４】 前記入力節点には、トランスファーゲー
    トを介して駆動回路が接続されており、前記駆動回路の
    駆動能力は、前記第２のインバータの駆動能力よりも大
    きいことを特徴とする請求項１または２記載のラッチ回
    路。
JP7150059A 1995-06-16 1995-06-16 ラッチ回路 Pending JPH098612A (ja)

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JP7150059A JPH098612A (ja) 1995-06-16 1995-06-16 ラッチ回路
EP96109611A EP0749206A3 (en) 1995-06-16 1996-06-14 Latching circuit capable of rapid operation with low electric power
US08/664,006 US5812002A (en) 1995-06-16 1996-06-14 Latching circuit capable of rapid operation with low electric power

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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000278098A (ja) * 1999-03-24 2000-10-06 Texas Instr Japan Ltd レシオ回路、ラッチ回路及びｍｏｓトランジスタ
JP2002076135A (ja) * 2000-09-01 2002-03-15 Texas Instr Japan Ltd Ｍｏｓトランジスタ、インバータ、レシオ回路及びラッチ回路
JP5182291B2 (ja) * 2007-11-12 2013-04-17 富士通セミコンダクター株式会社 半導体装置
CN103609021A (zh) * 2011-06-30 2014-02-26 夏普株式会社 触发器、移位寄存器、显示面板以及显示装置
WO2015098017A1 (ja) * 2013-12-27 2015-07-02 パナソニックＩｐマネジメント株式会社 半導体集積回路、ラッチ回路およびフリップフロップ回路
JP2015164088A (ja) * 2009-12-25 2015-09-10 株式会社半導体エネルギー研究所 半導体装置及び電子機器
JP2021533704A (ja) * 2018-06-04 2021-12-02 リトル ドラゴン アイピー ホールディング エルエルシーLittle Dragon Ip Holding Llc 低消費電力フリップフロップ回路

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11243326A (ja) * 1997-12-24 1999-09-07 Nec Corp スタティックラッチ回路及びスタティック論理回路
JP3797778B2 (ja) * 1998-01-19 2006-07-19 東芝マイクロエレクトロニクス株式会社 データ伝送回路
US6801069B1 (en) * 1998-05-04 2004-10-05 International Business Machines Corporation Receiving latch with hysteresis
US6097229A (en) * 1998-08-28 2000-08-01 Texas Instruments Incorporated Bus-hold circuit having low leakage when power is off
DE19954329C1 (de) * 1999-11-11 2001-04-19 Texas Instruments Deutschland Analogschalter mit zwei komplementären MOS-Feldeffekttransistoren
DE10041331B4 (de) * 2000-08-23 2004-10-28 Siemens Ag Erzeugungsverfahren für einen Ausgabetakt und hiermit korrespondierende Takterzeugungsschaltung
US6472919B1 (en) * 2001-06-01 2002-10-29 Sun Microsystems, Inc. Low voltage latch with uniform stack height
US7064596B1 (en) * 2002-12-20 2006-06-20 Cypress Semiconductor Corp. Reducing crowbar current in a latch hysteresis receiver
KR100516712B1 (ko) * 2002-12-30 2005-09-22 주식회사 하이닉스반도체 타임 히스테리시스 특성을 가지는 디지털 제어로직 회로
GB2415553B (en) * 2003-04-02 2006-07-12 Sun Microsystems Inc Sense amplifying latch with low swing feedback
US20070069789A1 (en) * 2005-09-29 2007-03-29 Hynix Semiconductor Inc. Flip-flop circuit
CN102714180B (zh) 2009-12-11 2015-03-25 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路以及使用它们的半导体器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63175514A (ja) * 1986-12-30 1988-07-19 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 基本的ラツチ・セル
JPH02268510A (ja) * 1989-04-11 1990-11-02 Seiko Epson Corp ゲートアレイ装置によるバスデータ保持回路
JPH03204219A (ja) * 1989-12-29 1991-09-05 Nec Corp Ｃｍｏｓラッチ回路
JPH06104404A (ja) * 1992-09-21 1994-04-15 Fujitsu Ltd 半導体記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB516230A (en) * 1938-06-16 1939-12-28 John Hipwood Improvements in variable-speed mechanism for cycles and the like
GB567716A (en) * 1943-05-20 1945-02-28 Unilever Ltd Improvements in detergents
US3737673A (en) * 1970-04-27 1973-06-05 Tokyo Shibaura Electric Co Logic circuit using complementary type insulated gate field effect transistors
US4629909A (en) * 1984-10-19 1986-12-16 American Microsystems, Inc. Flip-flop for storing data on both leading and trailing edges of clock signal
JPS61121516A (ja) * 1984-11-16 1986-06-09 Toshiba Corp ラツチ回路
JPS61263313A (ja) * 1985-05-17 1986-11-21 Matsushita Electric Ind Co Ltd セレクタ付ラツチ回路
US4877978A (en) * 1988-09-19 1989-10-31 Cypress Semiconductor Output buffer tri-state noise reduction circuit
US5013940A (en) * 1989-11-03 1991-05-07 Cypress Semiconductor Corporation Multi stage slew control for an IC output circuit
EP0516230B1 (en) * 1991-05-31 1999-08-04 Koninklijke Philips Electronics N.V. Electronic flip-flop circuit, and integrated circuit comprising the flip-flop circuit
EP0567716A1 (en) * 1992-04-30 1993-11-03 STMicroelectronics S.r.l. Static edgetriggered D flip-flop with a low power consumption

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63175514A (ja) * 1986-12-30 1988-07-19 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 基本的ラツチ・セル
JPH02268510A (ja) * 1989-04-11 1990-11-02 Seiko Epson Corp ゲートアレイ装置によるバスデータ保持回路
JPH03204219A (ja) * 1989-12-29 1991-09-05 Nec Corp Ｃｍｏｓラッチ回路
JPH06104404A (ja) * 1992-09-21 1994-04-15 Fujitsu Ltd 半導体記憶装置

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000278098A (ja) * 1999-03-24 2000-10-06 Texas Instr Japan Ltd レシオ回路、ラッチ回路及びｍｏｓトランジスタ
JP2002076135A (ja) * 2000-09-01 2002-03-15 Texas Instr Japan Ltd Ｍｏｓトランジスタ、インバータ、レシオ回路及びラッチ回路
US9287857B2 (en) 2007-11-12 2016-03-15 Socionext Inc. Semiconductor device
US8816739B2 (en) 2007-11-12 2014-08-26 Fujitsu Semiconductor Limited Semiconductor device
JP5182291B2 (ja) * 2007-11-12 2013-04-17 富士通セミコンダクター株式会社 半導体装置
JP2017016729A (ja) * 2009-12-25 2017-01-19 株式会社半導体エネルギー研究所 半導体装置及び電子機器
JP2018078302A (ja) * 2009-12-25 2018-05-17 株式会社半導体エネルギー研究所 半導体装置
US9941304B2 (en) 2009-12-25 2018-04-10 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
JP2015164088A (ja) * 2009-12-25 2015-09-10 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US9407269B2 (en) 2009-12-25 2016-08-02 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
US9124260B2 (en) 2011-06-30 2015-09-01 Sharp Kabushiki Kaisha Flip-flop, shift register, display panel, and display device
CN103609021B (zh) * 2011-06-30 2016-09-21 夏普株式会社 触发器、移位寄存器、显示面板以及显示装置
CN103609021A (zh) * 2011-06-30 2014-02-26 夏普株式会社 触发器、移位寄存器、显示面板以及显示装置
JPWO2015098017A1 (ja) * 2013-12-27 2017-03-23 パナソニックＩｐマネジメント株式会社 半導体集積回路、ラッチ回路およびフリップフロップ回路
US9755622B2 (en) 2013-12-27 2017-09-05 Panasonic Intellectual Property Management Co., Ltd. Semiconductor integrated circuit, latch circuit, and flip-flop circuit
US9871503B2 (en) 2013-12-27 2018-01-16 Panasonic Intellectual Property Management Co., Ltd. Semiconductor integrated circuit, latch circuit, and flip-flop circuit
WO2015098017A1 (ja) * 2013-12-27 2015-07-02 パナソニックＩｐマネジメント株式会社 半導体集積回路、ラッチ回路およびフリップフロップ回路
JP2021533704A (ja) * 2018-06-04 2021-12-02 リトル ドラゴン アイピー ホールディング エルエルシーLittle Dragon Ip Holding Llc 低消費電力フリップフロップ回路

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EP0749206A3 (en) 1996-12-27
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